JP5027241B2 - 高速シリアライザ／デシリアライザ送信アーキテクチャー - Google Patents

Description

本発明は、一般的には通信システムに関し、さらに詳細には、通信システムで使用されるシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）回路に関する。

ＳｅｒＤｅｓ回路は、一般に集積回路に組み入れられ、高速で作動して、並列データを直列データに変換し、また直列データを並列データに変換する。

従来のＳｅｒＤｅｓには次のような難点がある：−それらは、クロックドメインをクロス（cross）するためにファーストイン・ファーストアウト（ＦＩＦＯ）回路を使用するので、余分な電力と面積を必要とする−それらは、波形に非対称性を付加する又はレイテンシー（latency）を有する付加的なパイプライン・フリップフロップ（pipeline flip flop）を付加する出力経路に対するビット選択を管理するために高速マルチプレクサ（high speed mux's）を使用する。

下記は、１つ又は複数の態様の基本的な理解を提供するために、そのような態様についての簡潔な概要を提示する。この概要は、すべての意図される態様の広範な概観ではなく、すべての態様の重要な又は決定的な要素を識別するものでも、任意の又は全ての態様の範囲を画定するものでもない。それの唯一の目的は、後で提示されるさらに詳細な説明に対する序文として簡略化された形で１つ又は複数の態様のいくつかの概念を提示することである。

１つの態様によれば、回路は４つの並列データ・ビット及びそれらの低周波数（例えば、２００ＭＨｚ）クロックをとり、そしてそれらを高周波数（例えば、８００ＭＨｚ）でデータの直列ストリームに変換する。基本的なアーキテクチャーは、１ＧＨｚを優に超える速度をサポートすることができる。次の問題が解決される：−コアからパッドへのデータ／クロック・スキュー。この問題は、コア・ロジックの最後のステージを遅いクロック（ニブル・クロック−２００ＭＨｚ）と速いクロック（ｔｘクロック−８００ＭＨｚ）の間のパッド−クロック不確実性に引き込むことによって解決される。この問題は、クロック・ドメインを安全にクロスしかつすべての高速クロック・ジッタ／スキューを送信機内の小さな領域に制限された状態に保持するための回路を用いることによって解決される。また、ニブル及びｔｘクロック間の準安定の問題を回避する回路がある。−その回路は、クロック・ドメインをクロスするためにＦＩＦＯ回路を用いる場合に（従来のやり方のように）生じる付加的なレイテンシーを回避する。−その回路は、ＦＩＦＯによって使用される付加的な回路面積及び電力及びポインターを操作するために必要とされるＦＩＦＯ及び制御ロジックを回避する。

上記の及び関連する目的を達成するために、上記１つ又は複数の態様は、下記に十分に説明されかつ請求項で詳細に指摘される特徴を含む。下記の記述及び添付図面は、上記１つの又は複数の態様のうちのある例示的な態様を詳細に開示する。しかし、これらの態様は、種々の態様の原理が使用されうる種々の方法のうちのいくつかを示すにすぎず、かつ記述された態様はそのような態様のすべて及びそれらの等価物を含むように意図される。

図１はシリアライザの例示的な実施の形態を示すブロック図である。 図２は、１つの態様によるホスト・シリアライザ・スタートアップ（host serializer startup）の例示的なタイミング図を示している。 図３は、１つの態様によるホスト・シリアライザ及びドライバー・インタフェース・スキュー較正（host serializer and driver interface skew calibration）の例示的なタイミング図を示している。 図４は、送信ＳｅｒＤｅｓアーキテクチャーの例示的な実施の形態を示すブロック図である。

詳細な説明

種々の実施の形態が、全体にわたって同様の参照番号は同様の要素を示すために使用される図面を参照してここで記述される。下記の記述では、説明の目的のために、１つ又は複数の実施の形態についての完全な理解を提供するために、多数の特定の詳細が開示される。しかし、そのような実施の形態はこれらの特定の詳細なしで実行されうることは明白であろう。他の事例では、１つ又は複数の実施の形態の記述を容易にするために、公知の構造およびデバイスはブロック図形式で示される。

１つの実施の形態では、シリアライザ回路１００は、図１に示されている下記の回路を備える：
パイプ入力ステージ１１０：これは、コアからＭＤＤＩホストＰＨＹまでのデータ・ビットの容易なタイミング閉鎖を許容するレジスタのバンクである。それは、コアから８ビットの並列データをとり、コアｂｙｔｅ＿ｃｌｏｃｋを用いてそれらをラッチする。一次ホストおよび外部ホストは、それらを異なるデータ・レートで同時に動作さるように異なるバイト・クロックを有する。

シリアライザ始動ブロック（Serializer start block）１２０：シリアライザが始動すべきときに、ｔｘ＿ｆｆ＿ｅｎａ信号がコアによってアサートされる。このブロックは、コアからｔｘ＿ｆｆ＿ｅｎａ信号をとり、そして、それをｔｘ＿ｃｌｋドメイン（高速クロック、すなわち、７６８ＭＨｚ）に同期させる。

バイト・セレクト生成器（Byte-select generator）１３０：このブロックは、フル・レート・クロック（full-rate clock）ｔｘ＿ｃｌｋと同期しているバイト・セレクト信号を生成する。それはまた、４つのｔｘ＿ｃｌｋ周期のあいだパイプ・ステージで休止した後でデータをローデイングすることによってセットアップ／ホールド・タイミング・マージンを最大にする。これは、温度と電圧の変化が、コアからのバイト及びＴｘクロックに互いに対して±３ｎｓまでの位相スキューを有するようにさせることができるので、重大である。

シリアライザ出力ステージ１４０：このブロックは、パイプ・ステージからの８つの並列データ・ビットをロード（loads）し、そして、それらを直列にシフト・アウトさせる。それは、８つのｔｘ＿ｃｌｋ周期（すなわち、８／７６８ＭＨｚ）ごとにこの動作を繰り返す。

シリアライザ回路１００は、コアから遅い並列データの８ビットを取りそしてそれらを８ｘスピードでストローブ符号器（strobe encoder）及び事実上ホスト・ドライバにシフトすることによってホストを高速（例えば、７６８Ｍｂｐｓ）で動作可能にする。

１つの態様によれば、図２に示されたタイミング図は、ホスト・スタートアップ・シーケンスを示す。下記は、そのブロック図中のセクションＡ、ＢおよびＣのための説明である。

セクションＡは、２つのバイト・クロック周期を表わし、パッドのデータ・パイプをロジック１ｓでロードするために、ｔｘ＿ｆｆ＿ｅｎａがアサート（asserted）される。データ及びストローブ・ラインは両方ともここでフローテイング（floating）していることに注目されたい。

セクションＢは、ＳＴＢ＿ＳＴＡＲＴ＿ＵＰ状態を表わし、ストローブ・ドライバはイネーブル（enabled）とされるが、ｔｘ＿ｆｆ＿ｅｎａは低い。ストロボ・ライン上の予想出力はロジック０である。データ・ラインはまだフローテイングしている。

セクションＣは、ＤＡＴＡ＿ＳＴＡＲＴ＿ＵＰ状態を表わし、データ・ドライバーはイネーブル（enabled）とされるが、ｔｘ＿ｆｆ＿ｅｎａは低い。データ・ライン上の予想出力はロジック０である。Ｃの終わりで、ｔｘ＿ｆｆ＿ｅｎａがアサートされ、そして、コアからのｍｄｄｉ＿ｄａｔａ＿ｏｕｔバイトごとにトグリング（toggling）を始めるであろう。

他の態様では、図３に示されたタイミング図は、ホスト・シリアライザ及びドライバ・インタフェース較正を示す。コアからｓｋｅｗ＿ｃａｌ＿ｅｎａがアサートされる場合には、コアからのデータ・バイトは０ｘ００である。最後の８つのデータ・バイトは０となっているので、パッドは、あたかもデータが０かのように、ストロボ・ラインをトグリング（toggling）し続ける。ｓｋｅｗ＿ｃａｌ＿ｅｎａ信号がハイになると、ＭＤＤＩはストロボの出力をデータに送り始める。言いかえれば、ｓｋｅｗ＿ｃａｌ＿ｅｎａ信号の作用は、ストローブ・シーケンスを符号化するために入来データ・バイトを使用することであり、そして、データおよびストローブ・ドライバーは両方とも、符号化されたストローブ・シーケンスを出力する。データ・バイトは、ストローブ値を見出すために使用されるにすぎず、外に送信されることはない。

図４をここで参照すると、他の実施の形態では、送信ＳｅｒＤｅｓ ４００は３つの主な機能的領域を含んでいる：１）シリアライザ４１０：この回路は、４つのフリップフロップと４つのマルチプレクサを含む。それは、ニブル・データの４つの並列ビットをとり、そしてそれらを４ｘクロック速度で低電圧差動信号送信機に直列にシフトする。それらの並列ビットは、４つのＴＸクロックごとに（例えば、２００ＭＨｚで）１回ロードされ、そしてＴＸクロックごとに（例えば８００ＭＨで）直列にシフトアウト（shifted out）される。２）送信機（ＴＸ）イネーブル・ブロック４２０：この回路は、１つのインバーターと３つのフリップ・フロップを含む。それは、コアからの３つの入力を有する：ｔｘｆｆ＿ｅｎａ、ｎｉｂｌ＿ｃｌｋ及びｔｘ＿ｃｌｋ。それの出力がシリアライザを始動する：ｔｘ＿ｃｌｋ＿ｅｎａ。ｔｘｆｆ＿ｅｎａがアサートされる場合、フリップ・フロップは、ｎｉｂｌ＿ｃｌｋの次の立上りエッジで「１」をロードする。次に、この「１」は２つのシリアル・レジスタを通じてｔｘ＿ｃｌｋによってシフトされる。最後のレジスタはｔｘ＿ｃｌｋ＿ｅｎａを出力し、それがシリアライザを始動させる。３）カウント・ブロック４３０：この回路は、１つのインバーター、２つのフリップ・フロップ、及び１つのＮＯＲゲートを含む。それは、シリアライザにおけるニブル又は直列データ・ローデイングをプログラムするｎｉｂｌ＿ｄ＿ｅｎａ波形を生成する。

当業者は、情報及び信号は種々の異なる技術及び技法のうちの任意のものを用いて表わされうることを理解するであろう。例えば、上記の説明の全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界又、粒子、光場又は粒子、あるいはそれらの任意の組合せによって表わされてもよい。

当業者は、ここに開示される実施の形態に関連して記述される種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズム・ステップは、電子的ハードウエア、コンピュータ・ソフトウエア、又は両者の組合せとして実行されてもよいことをさらに認識するであろう。ハードウェアとソフトウェアのこの互換性を明瞭に例証するために、種々の例示的なコンポーネント、ブロック、モジュール、回路およびステップは、それらの機能性について一般的に上述された。このような機能性がハードウェアまたはソフトウェアとして実行されるかどうかは、特定の用途及び全体システムに課せられる設計制約に依存する。当業者は、各特定の用途に対して種々の方法で上記の機能性を実行しうるが、そのような実行決定は、本発明の範囲からの逸脱を生ずると解釈されるべきではない。

ここに開示された実施の形態に関連して記述された種々の例示的な論理ブロック、モジュール、及び回路は、ここに記述された機能を実行するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、デイスクリート・ゲート又はトランジスタ・ロジック、デイスクリート・ハードウエア・コンポーネント、あるいはそれらの任意の組合せで実行又は実施されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代案では、そのプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステート・マシンであってもよい。プロセッサはまた、コンピューティング・デバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサ組合せ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１つ又は複数のマイクロプロセッサ、又は任意の他のそのような構成の組合せとして実行されてもよい。

ここに開示された実施の形態に関連して記述された方法又はアルゴリズムのステップは、ハードウェアとして、プロセッサによって実行されるソフトウェア・モジュールとして、あるいはそれら２つの組合せとして直接具現されてもよい。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、又は技術的に公知の任意の他の形式の記憶媒体に存在してもよい。例示的なな記憶媒体は、プロセッサに結合され、そのプロセッサはその記憶媒体から情報を読出し、そしてそれに情報を書き込むことができる。代案では、その記憶媒体は、プロセッサと一体であってもよい。そのプロセッサと記憶媒体はＡＳＩＣに存在してもよい。そのＡＳＩＣはユーザ端末に存在してもよい。代案では、そのプロセッサ及び記憶媒体は、ユーザ端末の個別のコンポーネントとして存在してもよい。

開示された実施の形態についての前記の説明は、任意の当業者が本発明を案出又は使用することができるために提供される。これらの実施の形態に対する種々の修正は、当業者に容易に明白になり、また、ここに定義された一般的な原理は、発明の精神又は範囲から逸脱することなしに、他の実施の形態に適用されてもよい。従って、本発明は、ここに示された実施の形態に制限されたようには意図されてはおらず、ここに開示された原則及び新規な特徴と一致する最も広い範囲を与えられるべきものである。

関連出願の相互参照
本出願は、「低レイテンシー、低電力、ＦＩＦＯ独立、高速シリアライザ／デシリアライザ送信サーキテクチャー」という名称で２００６年１１月１３日に提出された米国仮出願第６０／８６５６０６号の利益を主張する。この出願の全体が参照によりここに取込まれる。
本願出願時の請求項１−４に対応する記載が下記に表記される。
付記１
データのＮの並列ビットを取りかつそれらをクロック速度のＮ倍で送信機に直列にシフト・アウトするように適合されたシリアライザと、
前記シリアライザ手段を始動させるように適合された送信機イネーブル・ブロックと、
カウント・ブロックと、
を具備するシリアライザ／デシリアライザ装置。
付記２
前記シリアライザは、フリップ・フロップ及びマルチプレクサをさらに具備し、かつデータのＮの並列ビットに適合され、それらをクロック速度のＮ倍で送信機にシフト・アウトする、付記１のシリアライザ／デシリアライザ装置。
付記３
前記送信機イネーブル・ブロックは、１つのインバータと複数のフリップ・フロップを具備し、前記シリアライザを始動させるように適合されている、付記２のシリアライザ／デシリアライザ装置。
付記４
前記送信機イネーブル・ブロックは、１つのインバータ、複数のフリップ・フロップ、及び１つのＮＯＲゲートをさらに具備し、かつ前記シリアライザにおけるデータ・ローデイングをプログラムする波形を生成するように適合されている、付記３のシリアライザ／デシリアライザ装置。

Claims (1)

1. コアから８つの並列データ・ビットをとり、そして、コアｂｙｔｅ＿ｃｌｏｃｋを用いて前記８つの並列データ・ビットをラッチするパイプ入力ステージと、
   シリアライザが始動すべきときにｔｘ＿ｆｆ＿ｅｎａ信号がコアによってアサートされ、そして、前記コアからの前記ｔｘ＿ｆｆ＿ｅｎａ信号は、フル・レート・クロックｔｘ＿ｃｌｋと同期されるシリアライザ始動ブロックと、
   前記フル・レート・クロックｔｘ＿ｃｌｋと同期しているバイト・セレクト信号を生成し、そして、データが４つのｔｘ＿ｃｌｋ周期のあいだ前記パイプ入力ステージで休止した後で前記データをローデイングすることによってセットアップ／ホールド・タイミング・マージンを最大にするバイト・セレクト生成器と、
   前記パイプ入力ステージからの前記８つの並列データ・ビットをロードし、そして、つぎに、前記８つの並列データ・ビットを直列にシフト・アウトさせ、そして、８つのｔｘ＿ｃｌｋ周期ごとにこの動作を繰り返すシリアライザ出力ステージと、を備えたシリアライザ回路。

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