CN101536318B - 高速并串行转换器装置 - Google Patents

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Abstract

一种并串行转换器/串并行转换器(100；400)装置包括：并串行转换器(100；400)，用于取得N个并行数据比特并且以N倍时钟速度将它们串行移出到发射机；发射机使能块(110，120，420)，用于启动并串行转换器模块；以及计数块(130；430)。并串行转换器包含触发器和复用器，并且用于N个并行数据比特并且以N倍时钟速度将它们串行移出到发射机。发射机使能块(110，120；420)包含反相器和触发器，并且用于启动并串行转换器。计数块可以包含计数器或反相器、触发器和NOR门，并且用于创建对并串行转换器中的数据载荷进行编程的已划分时钟。

Description

高速并串行转换器装置
相关申请的交叉引用
本申请要求2006年11月13日提交的名为“LOW LATENCY，LOWPOWER，FIFO INDEPENDENT，HIGH SPEED SERDES TRANSMITARCHITECTURE”的美国临时申请No.60/865,606的权益。通过引用将该申请全部合并于此。
技术领域
本发明一般涉及通信系统，并且更具体地，涉及在通信系统中使用的并串行转换器/串并行转换器(SerDes)电路。
背景技术
通常，将SerDes电路合并入集成电路并且高速运转，并且将并行数据转换成串行数据、将串行数据转换成并行数据。
传统的SerDes有下列缺点：它们使用先入先出(FIFO)电路来跨越时钟域，因而需要额外的功率和区域；它们使用高速复用器来管理用于输出路径的比特选择，这给波形增加了不对称性、或者增加了额外的流水线触发器等待时间。
发明内容
为了提供对一个或多个方面的基本理解，下面给出了对这些方面的简单概述。该概述不是对所有预期方面的广泛综述，而且既不是要标识出所有方面的关键或者决定性元素、也不是要界定任何或者所有方面的范围。其唯一目的是以简单形式给出一个或多个方面的某些概念，作为对稍后给出的更详细说明的序言。
根据一个方面，一个电路取4个并行数据比特和它们的低频(例如，200MHz)时钟，并且将它们转换成高频(例如，800MHz)的串行数据流。该基本结构可以支持远超过1GHz的速度。解决了下列问题：-从内核到焊盘(pad)的数据/时钟偏移(skew)。通过将内核逻辑的最后一级推到焊盘中来解决该问题。-慢时钟(nibl时钟-200MHz)和快时钟(tx时钟-800MHz)之间的时钟偏差(uncertainty)。通过使用一个电路来安全地跨越时钟域并且将所有高速时钟抖动(jitter)/偏移保持为被限制于发射机内小的区域来解决该问题。同时，还有一个电路用来避免nibl和tx时钟之间的任何亚稳态问题。-所述电路避免了当使用FIFO电路(如在传统实现中)以便于跨越时钟域时出现的额外等待时间。-所述电路避免了FIFO电路所使用的额外电路区域和功率以及对FIFO指针进行处理所需的控制逻辑。
为了实现前述和相关目的，一个或多个方面包括以下充分描述并且在权利要求中特别指出的特征。下列的说明和附图详细阐述了所述一个或多个方面中的某些说明性的方面。然而，这些方面只是指示出可以在其中使用各个方面的原理的各种方式中的很少一些，并且所描述的方面是要包括所有这样的方面和它们的等价物。
附图说明
图1是对并串行转换器的示例性实施例进行说明的方框图；
图2说明了根据一个方面的主机并串行转换器启动的示例性时序图；
图3说明了根据一个方面的主机并串行转换器和驱动器接口偏移校准的示例性时序图；以及
图4是对发射SerDes结构的示例性实施例进行说明的方框图。
具体实施方式
现在，将参考附图对各个实施例进行说明，其中，贯穿全文使用相同的参考标号代表相同的元素。在下列说明中，出于解释的目的，阐述了许多特定细节，以提供对一个或多个实施例的透彻理解。然而，可以不采用这些特定细节来实现这些实施例，这是显而易见的。在其它例子中，以方框图的形式示出了公知的结构和设备，以便有助于对一个或多个实施例进行说明。
在一个实施例中，并串行转换器电路100包括在图1中所描绘的下列电路：
流水线输入级110：这是一组寄存器，其使得能够很容易地实现从内核到MDDI主机PHY的数据比特的时序收敛(timing closure)。它从内核取8比特并行数据，并且使用内核byte_clock对它们进行锁存。第一主机和外部主机具有不同的字节时钟，使得它们以不同的数据速率同时运行。
并串行转换器启动块120：当并串行转换器应该启动时，由内核将tx_ff_ena信号置为有效。该块从内核取得tx_ff_ena信号，并且将其同步到tx_clk域(高速时钟，即768MHz)。
字节选择发生器130：该块生成与全速率时钟tx_clk同步的字节选择信号。它还通过在数据已经在流水线级中停留4个tx_clk周期之后加载该数据来最大化设置/保持时序裕度(timing margin)。这是很关键的，因为温度和电压的变化可能使来自内核的字节和Tx时钟具有相对于彼此的最大±3ns的相位偏移。
并串行转换器输出级140：该块加载来自流水线级的8个并行数据比特，并且随后将它们串行移出。每8个tx_clk周期(即，8/768MHz)重复该操作。
通过从内核取得8比特的慢的并行数据，并且将它们以8倍速度串行移出到选通编码器、并最终输出到主机驱动器，并串行转换器电路100使得主机能够高速(例如，以768MHz)运行。
根据一个方面，图2中所描绘的时序图示出了主机启动顺序。下面是对图中A、B和C部分的说明。
A部分代表2个byte_clock周期，其中，tx_ff_ena被置为有效，以使焊盘中的数据流水线加载逻辑1。注意，在这里数据和选通线都是浮置的(floating)。
B部分代表STB_START_UP状态，其中，选通驱动器被启用，但是tx_ff_ena为低。在选通线上的预期输出是逻辑0。数据线仍然是浮置的。
C部分代表DATA_START_UP状态，其中，数据驱动器被启用，但是tx_ff_ena为低。在数据线上的预期输出是逻辑0。在C结束处，tx_ff_ena被置为有效，并且选通应该开始按照来自内核的mddi_data_out字节来进行切换(toggle)。
在另一方面中，图3中所描绘的时序图示出了主机并串行转换器和驱动器接口偏移校准。当从内核将skew_cal_ena置为有效时，来自内核的数据字节是0x00。之前8个数据字节是零，因此焊盘继续对选通线进行切换，就好像数据为0一样。当skew_cal_ena信号变为高时，MDDI开始将选通的输出路由到数据。换言之，skew_cal_ena信号的作用是使用输入数据字节对选通序列进行编码，并且数据和选通驱动器都输出编码后的选通序列。数据字节仅用于算出选通值并且不会被发送出去。
现在参考图4，在另一个实施例中，发射SerDes 400包含3个主要的功能区域：1)并串行转换器410：该电路包含4个触发器和4个复用器。它取得nibl数据的4个并行比特，并且以4倍时钟速度将它们串行移出到低电压差分信号发射机。每4个TX时钟(例如，以200MHz)加载并行比特，并且每个TX时钟(例如，以800MHz)串行移出。2)发射机(TX)使能块(enable block)420：该电路包含反相器和3个触发器。它具有来自内核的3个输入：txff_ena、nibl_clk和tx_clk。其输出启动并串行转换器：tx_clk_ena。当tx_clk_ena被置为有效时，一个触发器在nibl_clk的下一个上升沿加载“1”。随后，通过tx_clk将这个“1”移送经过2个串行寄存器。最后一个寄存器输出tx_clk_ena，其启动并串行转换器。3)计数块430：该电路包含反相器、2个触发器和NOR门。它创建nibl_d_ena波形，该波形对并串行转换器中的nibl或者串行数据载荷进行编程。
本领域的技术人员将会理解，可以使用各种不同技术和方法中的任何一种来表示信息和信号。例如，可以通过电压、电流、电磁波、磁场或粒子、光场或粒子、或者其任何组合来表示贯穿上述说明书可能提及的数据、指令、命令、信息、信号、比特、符号和码片。
本领域的技术人员将进一步意识到，可以将结合这里所公开的实施例描述的各种说明性的逻辑块、模块、电路和算法步骤实现为电子硬件、计算机软件、或者二者的组合。为了清楚地说明硬件和软件的这种可交换性，上面一般就其功能来描述各种说明性的组件、块、模块、电路和步骤。将这样的功能实现为硬件还是软件取决于特定应用和施加在整个系统上的设计约束。对于每个特定应用，技术人员可以以各种方式实现所描述的功能，但是不应该将这些实现决定解释为造成偏离本发明的范围。
可以以通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其它可编程逻辑器件、分立门或者晶体管逻辑、分立硬件组件、或者设计为执行这里所描述的功能的其任意组合来实现或者执行结合这里所公开的实施例描述的各种说明性的逻辑块、模块和电路。通用处理器可以是微处理器，但是可替代地，该处理器可以是任何常规处理器、控制器、微控制器、或者状态机。还可以将处理器实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、与DSP内核结合的一个或多个微处理器、或者任何其它这种配置。
可以将结合这里所公开的实施例描述的方法或算法的步骤直接具体实现在硬件、由处理器执行的软件模块、或者二者的组合中。软件模块可以驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或者本领域中已知的任何其它形式的存储介质中。示例性存储介质可被耦合到处理器，使得处理器可以从存储介质读取信息并且将信息写入存储介质。可替代地，存储介质可以是处理器的一个组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。可替代地，处理器和存储介质可以作为分立组件驻留在用户终端中。
提供了所公开实施例的前述说明，以使本领域的任何技术人员都能够实现或者使用本发明。这些实施例的各种修改对于本领域的技术人员来说将是显而易见的，并且可以将这里定义的一般原理应用到其它实施例，而不脱离本发明的精神或者范围。因此，本发明并不是要被限制于这里所示的实施例，而是要符合与这里所公开的原理和新颖特征相一致的最宽范围。

Claims (4)

1.一种并串行转换器装置(100)，包括：
第一时钟(byte_clk)和第二时钟(tx_clk)；
流水线输入级(110)，用于从内核取N个并行数据比特，并使用所述第一时钟(byte_clk)对它们进行锁存；
并串行转换器输出级(140)，用于加载来自所述流水线输入级(110)的所述N个并行数据比特，并且以所述第一时钟(byte_clk)速度的N倍将所述数据比特串行移出到发射机；
并串行转换器启动块(120)，用于为所述并串行转换器输出级(140)将由所述内核置为有效的启动信号(tx_ff_ena)同步到所述第二时钟(tx_clk)；以及
字节选择发生器(130)，用于生成与所述第二时钟同步的字节选择信号(byte_d_ena)，其中所述字节选择信号(byte_d_ena)基于同步后的启动信号(tx_clk_ena)。
2.如权利要求1所述的并串行转换器装置，其中，所述并串行转换器(100)还包含流水线输入级(110)中的第一组N个触发器、并串行转换器输出级(140)中的第二组N个触发器和N个复用器，其中N个并行数据比特中的每一个数据比特被顺序传送到所述第一组N个触发器之一、所述N个复用器之一和所述第二组N个触发器之一，并被锁存和移位输出。
3.如权利要求2所述的并串行转换器装置，其中，所述并串行转换器启动块(120)还包含顺序连接用于将所述启动信号(tx_ff_ena)同步到所述第二时钟(tx_clk)的反相器和第三组2个触发器。
4.如权利要求3所述的并串行转换器装置，其中，所述并串行转换器启动块(120)还包含亚稳态调整电路，该亚稳态调整电路接收所述第二时钟(tx_clk)和亚稳态调整使能信号(meta_ena)，输出亚稳态调整信号(tx_c)给所述第二组N个触发器、所述第三组2个触发器和所述字节选择发生器(130)中的计数器。
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