KR101975330B1

KR101975330B1 - 퓨즈 장치에 저장된 데이터를 리드하는 방법 및 이를 이용하는 장치들

Info

Publication number: KR101975330B1
Application number: KR1020120036055A
Authority: KR
Inventors: 김길수; 오종민; 서성민; 장성진
Original assignee: 삼성전자주식회사
Priority date: 2012-04-06
Filing date: 2012-04-06
Publication date: 2019-05-07
Also published as: US9214244B2; KR20130113679A; US20130265815A1

Abstract

메모리 장치에 포함된 퓨즈 장치에 저장된 데이터를 리드하는 방법은 상기 메모리 장치의 동작에 필요한 전압 또는 전류의 트리밍에 연관된 트리밍 데이터를 상기 퓨즈 장치로부터 리드하는 단계와, 상기 트리밍 데이터를 리드한 후 상기 메모리 장치의 메모리 셀 어레이에 포함된 불량 셀들에 연관된 불량 셀 어드레스 데이터를 상기 퓨즈 장치로부터 리드하는 단계를 포함한다.

Description

퓨즈 장치에 저장된 데이터를 리드하는 방법 및 이를 이용하는 장치들 {METHOD FOR READING DATA STORED ON FUSE DEVICE AND APPARATUSES USING THE SAME}

본 발명의 개념에 따른 실시 예는 퓨즈 장치에 관한 것으로, 특히 퓨즈 장치에 저장된 데이터를 정해진 순서에 따라 리드할 수 있는 방법과 이를 이용하는 장치들에 관한 것이다.

OTP 메모리(one-time programmable memory)는 MCU(micro controller unit), PMIC(power management IC), DDI(display driver IC), 또는 CMOS 이미지 센서 (image sensor) 등에서 사용될 수 있다.

OTP 메모리는 상기 OTP 메모리의 회로 내에 구현된 퓨즈(fuse)의 연결을 파괴하거나, 안티 퓨즈(anti-fuse)의 연결을 생성함으로써 프로그래밍될 수 있다.

일반적으로, OTP 메모리는 프로그래밍이 한 번 수행되면 상기 프로그램은 비가역적이다. 따라서 상기 OTP 메모리의 프로그래밍은 최종 용도를 고려하여 메모리 장치의 제조 후에 수행된다.

OTP 메모리에 구현될 수 있는 저항성 퓨즈 소자들 각각은 정해진 값 이상의 전류에 의해 개방(open) 상태가 되거나 단락(short) 상태가 될 수 있다.

OTP 메모리에 사용될 수 있는 안티 퓨즈는 두 개의 도전체 층들 또는 두 개의 단자들 사이에 비도전성 재료, 예컨대 이산화규소를 포함하는 얇은 층으로 구현될 수 있다. 상기 두 개의 도전체 층들 또는 상기 두 개의 단자들은 정해진 값 이상의 전압에 의해 단락 상태가 되거나 낮은 저항 성분을 갖는 도전성 통로가 될 수 있다.

반도체 메모리 장치 내에 OTP 메모리가 포함되는 경우, 상기 OTP 메모리는 상기 반도체 메모리 장치의 동작에 필요한 다양한 데이터를 저장할 수 있다.

이 경우, OTP 메모리는 상기 다양한 데이터를 효율적으로 저장하기 위해서, 복수의 퓨즈들(fuses) 또는 복수의 안티-퓨즈들(anti-fuses)을 포함하는 어레이(array) 형태로 구현될 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 퓨즈 장치에 저장된 데이터를 정해진 순서에 따라 리드함으로써, 상기 퓨즈 장치를 포함하는 메모리 장치의 성능을 향상시킬 수 있는 상기 퓨즈 장치에 저장된 데이터를 리드하는 방법 및 이를 이용하는 장치들을 제공하는 것이다.

본 발명의 실시 예에 따른 메모리 장치에 포함된 퓨즈 장치에 저장된 데이터를 리드하는 방법은 상기 메모리 장치의 동작에 필요한 전압 또는 전류의 트리밍(trimming)에 연관된 트리밍 데이터를 상기 퓨즈 장치로부터 리드하는 단계, 및 상기 트리밍 데이터를 리드한 후, 상기 메모리 장치의 메모리 셀 어레이에 포함된 불량 셀들(defective cells)에 연관된 불량 셀 어드레스 데이터를 상기 퓨즈 장치로부터 리드하는 단계를 포함할 수 있다

실시 예에 따라, 상기 트리밍 데이터를 리드한 후, 상기 메모리 장치에 포함된 모드 레지스터(mode register)의 설정에 연관된 MRS 데이터를 상기 퓨즈 장치로부터 리드하는 단계를 더 포함할 수 있다.

실시 예에 따라, 상기 MRS 데이터를 리드한 후 상기 불량 셀 어드레스 데이터를 리드할 수 있다.

실시 예에 따라, 상기 불량 셀 어드레스 데이터를 리드하기 전에, 상기 메모리 장치에 포함된 모드 레지스터의 설정에 연관된 MRS 데이터를 상기 퓨즈 장치로부터 리드하는 단계를 더 포함할 수 있다.

본 발명의 실시 예에 따른 퓨즈 장치는 제1리드 명령 세트과 제2리드 명령 세트 각각을 순차적으로 발생시킬 수 있는 컨트롤러, 상기 제1리드 명령 세트에 응답하여 메모리 장치의 동작에 필요한 전압 또는 전류의 트리밍(trimming)에 연관된 트리밍 데이터를 리드할 수 있는 제1액세스 회로, 및 상기 트리밍 데이터를 리드한 뒤 상기 제2리드 명령 세트에 응답하여 상기 메모리 장치의 메모리 셀 어레이에 포함된 불량 셀들에 연관된 불량 셀 어드레스 데이터를 리드할 수 있는 제2액세스 회로를 포함할 수 있다.

본 발명의 실시 예에 따른 메모리 장치는 상기 퓨즈 장치, 상기 퓨즈 장치로부터 상기 트리밍 데이터를 공급받는 전압 생성기, 상기 퓨즈 장치로부터 상기 불량 셀들 각각의 로우 어드레스에 연관된 상기 불량 셀 어드레스 데이터를 공급받는 로우 디코더, 및 상기 퓨즈 장치로부터 상기 불량 셀들 각각의 컬럼 어드레스에 연관된 상기 불량 셀 어드레스 데이터를 공급받는 컬럼 디코더를 포함할 수 있다.

본 발명의 실시 예에 따른 전자 장치는 상기 메모리 장치, 및 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함할 수 있다.

실시 예에 따라, 시퀀스(sequence) 신호를 생성할 수 있는 시퀀스 컨트롤러, 및 상기 제1액세스 회로로부터 상기 트리밍 데이터를 수신하고 상기 제2액세스 회로로부터 상기 불량 셀 어드레스 데이터를 수신한 뒤, 상기 시퀀스 신호에 기초하여 상기 트리밍 데이터를 출력한 뒤 상기 불량 셀 어드레스 데이터를 출력할 수 있는 시퀀스 회로를 더 포함할 수 있다.

실시 예에 따라, 전송 회로를 더 포함하고, 상기 전송 회로는 시퀀스 신호를 생성할 수 있는 시퀀스 컨트롤러, 상기 시퀀스 신호에 응답하여, 상기 제1액세스 회로로부터 전송된 상기 트리밍 데이터와 상기 제2액세스 회로로부터 전송된 상기 불량 셀 어드레스 데이터를 시리얼라이징(serializing)하여 시리얼 데이터를 생성할 수 있는 시리얼라이징 회로, 및 상기 시리얼라이징 회로로부터 전송된 시리얼 데이터를 디시리얼라이징 (deserializing)하여 복수의 병렬 데이터를 생성할 수 있는 디시리얼라이징 회로를 포함할 수 있다.

실시 예에 따라, 상기 메모리 장치는 비휘발성 메모리 장치일 수 있다.

본 발명의 실시 예에 따른 방법과 장치는 퓨즈 장치에 저장된 데이터를 정해진 순서에 따라 리드 함으로써, 상기 퓨즈 장치를 포함하는 메모리 장치의 성능 저하를 방지할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 퓨즈 장치의 일 실시 예에 따른 블록도이다.
도 3은 도 2에 도시된 컨트롤러로부터 전송되는 복수의 명령 세트들의 일 실시 예를 나타내는 타이밍도이다.
도 4는 도 2에 도시된 컨트롤러로부터 전송되는 복수의 명령 세트들의 다른 실시 예를 나타내는 타이밍도이다.
도 5는 도 2에 도시된 컨트롤러로부터 전송되는 복수의 명령 세트들의 또 다른 실시 예를 나타내는 타이밍도이다.
도 6은 도 2에 도시된 복수의 병렬 데이터의 일 실시 예에 따른 타이밍도이다.
도 7은 도 2에 도시된 복수의 병렬 데이터의 다른 실시 예에 따른 타이밍도이다.
도 8은 도 2에 도시된 복수의 병렬 데이터의 또 다른 실시 예에 따른 타이밍도이다.
도 9는 도 1에 도시된 퓨즈 장치의 다른 실시 예에 따른 블록도이다.
도 10은 도 9에 도시된 전송 회로의 블록도이다.
도 11은 도 10에 도시된 시리얼 데이터와 복수의 병렬 데이터의 타이밍도이다.
도 12는 본 발명의 일 실시 예에 따른 퓨즈 장치에 저장된 데이터를 리드하는 방법을 설명하기 위한 플로우차트이다.
도 13은 본 발명의 다른 실시 예에 따른 퓨즈 장치에 저장된 데이터를 리드하는 방법을 설명하기 위한 플로우차트이다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 18은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 19는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 20은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 21은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 22는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블록도이다.

도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110)와 액세스 제어 회로(112)를 포함한다.

메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다. 상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다.

상기 비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM, 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다.

메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 2차원 구조로 구현될 수 있고, 3차원 구조로 구현될 수 있다.

액세스 제어 회로(112)는 외부, 예컨대 메모리 컨트롤러(미도시)로부터 출력된 명령 세트(CMD, XADD, 및 YADD)에 따라 데이터 액세스 동작, 예컨대 리드(read) 동작 또는 라이트(write) 동작을 수행하기 위해 메모리 셀 어레이(110)를 액세스할 수 있다.

실시 예에 따라, 액세스 제어 회로(112)는 프로그램 동작(또는 라이트 동작), 리드 동작, 또는 이레이즈(erase) 동작을 수행하기 위해 메모리 셀 어레이(110)를 액세스할 수 있다.

액세스 제어 회로(112)는 컨트롤 로직(120), 전압 생성기(130), 로우 디코더 (140), 컬럼 디코더(150), 라이트 드라이버 & 감지 증폭기 블록(write driver & sense amplifier block; 160), 입출력 블록(170), 퓨즈 장치(anti fuse device; 180), 및 MRS 유닛(mode register set unit; 190)을 포함할 수 있다.

컨트롤 로직(120)은 명령 세트에 포함된 각각의 명령(예컨대, CMD)에 따라 액세스 제어 회로(112)의 전반적인 동작을 제어할 수 있다.

전압 생성기(130)는 컨트롤 로직(120)에 의해 생성된 제어 코드에 따라 데이터 액세스 동작에 필요한 전압을 생성할 수 있다. 설명의 편의를 위해 전압 생성기(130)에서 생성된 전압은 로우 디코더(140)로 공급되는 것으로 도시하였으나, 이에 한정되지 않는다.

로우 디코더(140)는 컨트롤 로직(120)으로부터 전송된 제어 신호(CTR)에 따라 로우 어드레스(XADD)를 디코딩할 수 있다.

컬럼 디코더(150)는 컨트롤 로직(120)의 제어하에 컬럼 어드레스(YADD)를 디코딩할 수 있다.

라이트 드라이버 & 감지 증폭기 블록(160)은 메모리 장치(100)가 리드 동작을 수행할 때, 컨트롤 로직(120)의 제어에 따라 메모리 셀 어레이(110)에 포함된 복수의 비트 라인들 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다.

라이트 드라이버 & 감지 증폭기 블록(160)은 메모리 장치(100)가 라이트 동작을 수행할 때, 컨트롤 로직(120)의 제어에 따라 메모리 셀 어레이(110)에 포함된 복수의 비트 라인들 각각을 구동할 수 있는 라이트 드라이버로써 동작할 수 있다.

입출력 블록(170)은 외부로부터 입력된 데이터(DATA)를 컬럼 디코더(150)로 전송하거나 컬럼 디코더(150)로부터 출력된 데이터(DATA)를 메모리 장치(100)의 외부, 예컨대 메모리 컨트롤러(미도시)로 전송할 수 있다.

퓨즈 장치(180)는 메모리 장치(100)의 동작에 필요한 전압 또는 전류의 트리밍(trimming)에 연관된 트리밍 데이터(DDC)를 저장할 수 있다.

본 명세서에서는 설명의 편의를 위해 퓨즈 장치가 설명되나, 본 발명의 기술적 사상은 퓨즈 장치뿐만 아니라 안티 퓨즈 장치에도 적용될 수 있다.

실시 예에 따라, 트리밍 데이터(DDC)는 전압 생성기(130)가 전압을 트리밍하는데 필요한 전압의 레벨 또는 전류를 트리밍하는데 필요한 전류의 레벨에 관한 정보를 포함할 수 있다.

퓨즈 장치(180)는 메모리 셀 어레이(100)에 포함된 불량 셀들에 연관된 불량 셀 어드레스 데이터, 예컨대 상기 불량 셀들의 로우 어드레스를 포함하는 로우 데이터(DRD) 또는 상기 불량 셀들의 컬럼 어드레스를 포함하는 컬럼 데이터(DCD)를 저장할 수 있다.

퓨즈 장치(180)는 MRS 유닛(190)의 설정에 연관된 MRS 데이터(DMRS)를 저장할 수 있다.

실시 예에 따라, MRS 데이터(DMRS)는 메모리 장치(100)의 동작 모드에 따라 메모리 장치(100)가 동작하는데 필요한 정보, 예컨대 동작 주파수, DC 전압 레벨 등을 포함할 수 있다.

퓨즈 장치(180)로부터 리드된 트리밍 데이터(DDC)는 전압 생성기(130)로 전송될 수 있고, 전압 생성기(130)는 트리밍 데이터(DDC)에 기초하여 전압을 생성할 수 있다.

퓨즈 장치(180)로부터 리드된 로우 데이터(DRD)는 로우 디코더(140)로 전송될 수 있고, 로우 디코더(140)는 로우 데이터(DRD)에 기초하여 로우 어드레스 (XADD)를 디코딩할 수 있다.

실시 예에 따라, 로우 어드레스(XADD)가 불량 셀의 로우 어드레스와 동일한 경우 로우 디코더(140)는 로우 어드레스(XADD)를 상기 불량 셀에 상응하는 리던던시 셀(redundancy cell)의 로우 어드레스로 리매핑(remapping)할 수 있다.

퓨즈 장치(180)로부터 리드된 컬럼 데이터(DCD)는 컬럼 디코더(150)로 전송될 수 있고, 컬럼 디코더(150)는 컬럼 데이터(DCD)에 기초하여 컬럼 어드레스 (YADD)를 디코딩할 수 있다.

실시 예에 따라, 컬럼 어드레스(YADD)가 불량 셀의 컬럼 어드레스와 동일한 경우, 컬럼 디코더(150)는 컬럼 어드레스(YADD)를 상기 불량 셀에 상응하는 리던던시 셀(redundancy cell)의 컬럼 어드레스로 리매핑(remapping)할 수 있다.

퓨즈 장치(180)로부터 리드된 MRS 데이터(DMRS)는 MRS 유닛(190)으로 전송될 수 있다.

퓨즈 장치(180)의 구조 및 동작은 도 2와 도 9를 참조하여 상세히 설명된다.

MRS 유닛(190)은 모드 레지스터(미도시)를 포함할 수 있다. MRS 유닛(190)은 퓨즈 장치(180)로부터 리드된 MRS 데이터(DMRS)에 기초하여 MRS 유닛(190)에 포함된 모드 레지스터(미도시)를 설정할 수 있다.

MRS 유닛(190)은 모드 신호(SMODE)를 컨트롤 로직(120)으로 전송할 수 있고, 컨트롤 로직(120)은 모드 신호(SMODE)에 기초하여 메모리 장치(100)의 전반적인 동작을 제어할 수 있다.

도 2는 도 1에 도시된 퓨즈 장치의 일 실시 예에 따른 블록도이다.

도 1과 도 2를 참조하면, 퓨즈 장치(180)는 컨트롤러(controller; 200), 복수의 퓨즈 셀 어레이들(210A, 210B, 및 210C), 및 복수의 액세스 제어 회로들(212A, 212B, 및 212C)을 포함할 수 있다. 실시 예에 따라 퓨즈 장치(180)는 시퀀스 컨트롤러(sequence controller;214)와 시퀀스 회로(sequence circuit;216)를 더 포함할 수 있다.

컨트롤러(200)는 복수의 명령 세트들(CSDC, CSMRS, CSRD, 및 CSCD)을 출력할 수 있다.

복수의 명령 세트들(CSDC, CSMRS, CSRD, 및 CSCD) 각각은 명령(command) 및/또는 어드레스를 포함하는 신호를 의미할 수 있다.

실시 예에 따라, 컨트롤러(200)는 복수의 명령 세트들(CSDC, CSMRS, CSRD, 및 CSCD) 각각을 순차적으로 복수의 액세스 제어 회로들(212A, 212B, 및 212C) 각각으로 전송할 수 있다. 복수의 명령 세트들(CSDC, CSMRS, CSRD, 및 CSCD) 각각의 전송 타이밍도는 도 3부터 도 5를 참조하여 상세히 설명된다.

복수의 퓨즈 셀 어레이들(210A, 210B, 및 210C) 각각은 데이터를 저장하기 위해 복수의 퓨즈들 또는 복수의 안티 퓨즈들을 포함할 수 있다.

퓨즈 셀 어레이(210A)는 트리밍 데이터(DDC)를 저장하고, 퓨즈 셀 어레이(210B)는 MRS 데이터(DMRS)를 저장하고, 퓨즈 셀 어레이(210C)는 로우 데이터(DRD) 및 컬럼 데이터(DCD)를 저장할 수 있다.

도 2에서는 설명의 편의를 위하여 트리밍 데이터(DDC), MRS 데이터(DMRS), 로우 데이터(DRD) 및 컬럼 데이터(DCD) 각각이 서로 다른 퓨즈 셀 어레이(210A, 210B, 또는 210C)에 저장되는 경우를 설명하였으나, 이에 한정되지 않는다.

실시 예에 따라, 복수의 액세스 제어 회로들(212A, 212B, 및 212C) 각각은 컨트롤 로직(미도시), 전압 생성기(미도시), 로우 디코더(미도시), 컬럼 디코더(미도시), 라이트 드라이브 & 감지 증폭기 블록(미도시) 등의 구성을 포함할 수 있다.

액세스 제어 회로(212A)는 컨트롤러(200)로부터 전송된 명령 세트(CSDC)에 응답하여 퓨즈 셀 어레이(210A)에 저장되어 있는 트리밍 데이터(DDC)를 출력할 수 있다.

액세스 제어 회로(212B)는 컨트롤러(200)로부터 전송된 명령 세트(CSMRS)에 응답하여 퓨즈 셀 어레이(210B)에 저장되어 있는 MRS 데이터(DMRS)를 출력할 수 있다.

액세스 제어 회로(212C)는 컨트롤러(200)로부터 전송된 명령 세트들(CSRD 및 CSCD)에 응답하여 퓨즈 셀 어레이(210C)에 저장되어 있는 로우 데이터(DRD) 및 컬럼 데이터(DCD)를 출력할 수 있다.

실시 예에 따라 퓨즈 장치(180)가 시퀀스 컨트롤러(214)와 시퀀스 회로(216)를 포함하지 않는 경우, 복수의 액세스 제어 회로들(212A, 212B, 및 212C) 각각으로부터 출력된 데이터(DDC, DMRS, DRD 또는 DCD)는 전압 생성기(130), MRS 유닛(190), 로우 디코더(140), 또는 컬럼 디코더(150)로 전송될 수 있다.

시퀀스 컨트롤러(214)는 복수의 액세스 제어 회로들(212A, 212B, 및 212C) 각각으로부터 출력된 데이터(DDC, DMRS, DRD 또는 DCD)의 전송 순서를 결정하기 위한 시퀀스 신호(SEQ)를 발생시킬 수 있다.

시퀀스 회로(216)는 시퀀스 컨트롤러(214)로부터 전송된 시퀀스 신호(SEQ)에 기초하여, 데이터(DDC, DMRS, DRD 또는 DCD)를 정해진 순서에 따라 전압 생성기(130), MRS 유닛(190), 로우 디코더(140), 또는 컬럼 디코더(150)로 전송할 수 있다.

데이터(DDC, DMRS, DRD 또는 DCD)의 전송 순서는 도 6 내지 도 8을 참조하여 상세히 설명된다.

도 3은 도 2에 도시된 컨트롤러로부터 전송되는 복수의 명령 세트들의 일 실시 예를 나타내는 타이밍도이고, 도 4는 도 2에 도시된 컨트롤러로부터 전송되는 복수의 명령 세트들의 다른 실시 예를 나타내는 타이밍도이고, 도 5은 도 2에 도시된 컨트롤러로부터 전송되는 복수의 명령 세트들의 또 다른 실시 예를 나타내는 타이밍도이다.

도 2, 도 3 내지 도 5를 참조하면, 도 3에 도시된 바와 같이, 컨트롤러(200)는 트리밍 데이터(DDC)를 리드하기 위한 명령 세트(CSDC), MRS 데이터(DMRS)를 리드하기 위한 명령 세트(CSMRS), 및 불량 셀 어드레스 데이터(DRD 및 DCD)를 리드하기 위한 명령 세트(CSRD 및 CSCD)를 순차적으로 전송할 수 있다.

도 4에 도시된 바와 같이, 명령 세트(CSDC)를 전송한 뒤, 명령 세트(CSMRS)와 명령 세트(CSRD 및 CSCD)를 같은 타이밍에 전송할 수 있다.

도 5에 도시된 바와 같이, 컨트롤러(200)는 명령 세트(CSDC)와 명령 세트 (CSMRS)를 같은 타이밍에 전송한 뒤, 명령 세트(CSRD 및 CSCD)를 전송할 수 있다.

도 6은 도 2에 도시된 복수의 병렬 데이터의 일 실시 예에 따른 타이밍도이고, 도 7은 도 2에 도시된 복수의 병렬 데이터의 다른 실시 예에 따른 타이밍도이고, 도 8은 도 2에 도시된 복수의 병렬 데이터의 또 다른 실시 예에 따른 타이밍도이다.

도 2, 도 6 내지 도 8을 참조하면, 도 6에 도시된 바와 같이, 트리밍 데이터(DDC), MRS 데이터(DMRS), 및 불량 셀 어드레스 데이터(DRD 및 DCD) 각각은 복수의 액세스 제어 회로들(212A, 212B, 및 212C) 각각으로부터 순차적으로 출력될 수 있다.

실시 예에 따라, 트리밍 데이터(DDC), MRS 데이터(DMRS), 및 불량 셀 어드레스 데이터(DRD 및 DCD) 각각은 시퀀스 회로(216)로부터 순차적으로 출력될 수 있다.

도 7에 도시된 바와 같이, 트리밍 데이터(DDC)가 액세스 제어 회로(212A)로부터 출력된 뒤, MRS 데이터(DMRS)와 불량 셀 어드레스 데이터(DRD 및 DCD) 각각은 같은 타이밍에 액세스 제어 회로들(212B 및 212C) 각각으로부터 출력될 수 있다.

실시 예에 따라, 트리밍 데이터(DDC)가 시퀀스 회로(216)로부터 출력된 뒤, MRS 데이터(DMRS)와 불량 셀 어드레스 데이터(DRD 및 DCD) 각각은 같은 타이밍에 시퀀스 회로(216)로부터 출력될 수 있다.

도 8에 도시되 바와 같이, 트리밍 데이터(DDC)와 MRS 데이터(DMRS)가 같은 타이밍에 복수의 액세스 제어 회로들(212A 및 212B) 각각으로부터 출력된 뒤, 불량 셀 어드레스 데이터(DRD 및 DCD)가 액세스 제어 회로(212C)로부터 출력될 수 있다.

실시 예에 따라, 트리밍 데이터(DDC)와 MRS 데이터(DMRS)가 같은 타이밍에 시퀀스 회로(216)로부터 출력된 뒤, 불량 셀 어드레스 데이터(DRD 및 DCD)가 시퀀스 회로(216)로부터 출력될 수 있다.

도 9는 도 1에 도시된 퓨즈 장치의 다른 실시 예에 따른 블록도이다.

도 9를 참조하면, 퓨즈 장치(180')는 컨트롤러(200), 복수의 퓨즈 셀 어레이들(210A, 210B, 및 210C), 복수의 액세스 제어 회로들(212A, 212B, 및 212C), 및 전송 회로(transmission circuit;220)를 포함할 수 있다.

전송 회로(220)는 수신된 트리밍 데이터(DDC), MRS 데이터(DMRS), 및 불량 셀 어드레스 데이터(DRD 및 DCD) 각각을 시리얼라이징(serializing) 및 디시리얼라이징(deseializing)하여 정해진 순서에 따라 출력할 수 있다.

실시 예에 따라, 전송 회로(220)는 트리밍 데이터(DDC)를 전압 생성기 (130)로 전송하고, MRS 데이터(DMRS)를 MRS 유닛(190)으로 전송하고, 로우 데이터 (DRD)를 로우 디코더(140)로 전송하고, 컬럼 데이터(DCD)를 컬럼 디코더(150)로 전송할 수 있다.

전송 회로(220)의 구조 및 동작은 도 10을 참조하여 상세히 설명된다.

도 10은 도 9에 도시된 전송 회로의 블록도이고, 도 11은 도 10에 도시된 시리얼 데이터와 복수의 병렬 데이터의 타이밍도이다.

도 9 내지 도 11을 참조하면, 전송 회로(220)는 시퀀스 컨트롤러(214), 시리얼라이징 회로(serializing circuit; 222)와 디시리얼라이징 회로(deserializing circuit; 224)를 포함할 수 있다.

실시 예에 따라, 시리얼라이징 회로(222)는 데이터 버퍼(미도시)를 포함할 수 있다.

시리얼라이징 회로(222)는 시퀀스 컨트롤러(214)로부터 전송된 시퀀스 신호(SEQ)에 따라 액세스 제어 회로(212)로부터 전송된 데이터, 예컨대 트리밍 데이터(DDC), MRS 데이터(DMRS), 로우 데이터(DRD), 또는 컬럼 데이터(DCD)를 시리얼라이징하여 시리얼 데이터(SDATA)를 출력할 수 있다.

예컨대, 시리얼라이징 회로(222)는 임의의 순서로 수신된 데이터를 시리얼라이징하여 트리밍 데이터(DDC), MRS 데이터(DMRS), 로우 데이터(DRD), 및 컬럼 데이터(DCD) 순서의 시리얼 데이터(SDATA)를 출력할 수 있다.

디시리얼라이징 회로(224)는 시리얼라이징 회로(222)로부터 전송된 시리얼 데이터(SDATA)를 디시리얼라이징하여 병렬 데이터, 예컨대 트리밍 데이터(DDC), MRS 데이터(DMRS), 로우 데이터(DRD), 및/또는 컬럼 데이터(DCD)를 출력할 수 있다.

즉, 시리얼라이징과 디시리얼라이징 과정을 통하여 트리밍 데이터(DDC)가 로우 데이터(DRD) 및/또는 컬럼 데이터(DCD)보다 먼저 전송 회로(220)로부터 출력될 수 있다.

도 12는 본 발명의 일 실시 예에 따른 퓨즈 장치에 저장된 데이터를 리드하는 방법을 설명하기 위한 플로우차트이다.

도 1, 도 2, 도 9 및 도 12를 참조하면, 메모리 장치(100)는 퓨즈 장치(180)로부터 트리밍 데이터(DDC)를 리드할 수 있다(S10).

메모리 장치(100)는 트리밍 데이터(DDC)를 리드한 후, 퓨즈 장치 (180)로부터 불량 셀 어드레스 데이터, 예컨대 로우 데이터(DRD) 및/또는 컬럼 데이터(DCD)를 리드할 수 있다(S12).

본 명세서에서 "~로부터 리드한다" 라고 언급된 때, 예컨대 "퓨즈 장치로부터 리드한다" 라고 언급된 때에는, 퓨즈 장치(180)에 포함된 복수의 퓨즈 셀 어레이들(210A, 210B, 및 210C) 각각으로부터 데이터(DDC, DMRS, DRD, 또는 DCD)를 리드하는 동작과 리드된 데이터(DDC,DMRS, DRD, 또는 DCD)를 퓨즈 장치(180)로부터 다른 유닛, 예컨대 전압 생성기(130), MRS 유닛(190), 로우 디코더(140), 또는 컬럼 디코더(150)로 출력 또는 전송하는 동작을 포함하는 개념을 의미할 수 있다.

따라서, "트리밍 데이터를 리드한 후, 퓨즈 장치로부터 불량 셀 어드레스 데이터를 리드한다" 라고 언급된 때에는, 퓨즈 셀 어레이(210A, 210B, 또는 210C)로부터 데이터(DDC, DRD, 또는 DCD)를 리드하는 순서와는 무관하게, 트리밍 데이터(DDC)가 퓨즈 장치(180)로부터 출력 또는 전송된 후 불량 셀 어드레스 데이터(DRD 및 DCD)가 퓨즈 장치(180)로부터 출력 또는 전송되는 것을 의미할 수 있다.

실시 예에 따라, "트리밍 데이터(DDC)를 리드한 후, 퓨즈 장치(180)로부터 불량 셀 어드레스 데이터(DRD 및 DCD)를 리드한다" 라고 언급된 경우, 퓨즈 셀 어레이(210A)로부터 트리밍 데이터(DDC)를 리드한 후 퓨즈 셀 어레이(210C)로부터 불량 셀 어드레스 데이터(DRD 및 DCD)를 리드하는 것을 의미할 수 있다.

도 13은 본 발명의 다른 실시 예에 따른 퓨즈 장치에 저장된 데이터를 리드하는 방법을 설명하기 위한 플로우차트이다.

도 1과 도 13을 참조하면, 메모리 장치(100)는 퓨즈 장치(180)로부터 트리밍 데이터(DDC)를 리드할 수 있다(S20).

메모리 장치(100)는 트리밍 데이터(DDC)를 리드한 후, 퓨즈 장치 (180)로부터 MRS 데이터(DMRS)를 리드하거나, 트리밍 데이터(DDC)와 같은 타이밍에 퓨즈 장치(180)로부터 MRS 데이터(DMRS)를 리드할 수 있다(S22).

메모리 장치(100)는 MRS 데이터(DMRS)를 리드한 후 퓨즈 장치(180)로부터 불량 셀 어드레스 데이터, 예컨대 로우 데이터(DRD) 및/또는 컬럼 데이터(DCD)를 리드하거나, MRS 데이터(DMRS)와 같은 타이밍에 퓨즈 장치(180)로부터 불량 셀 어드레스 데이터, 예컨대 로우 데이터(DRD) 및/또는 컬럼 데이터(DCD)를 리드할 수 있다(S24).

도 14은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.

도 1과 도 14을 참조하면, 패키지(300)는 패키지 기판(310)상에 순차적으로 적층되는 다수의 반도체 장치들(330, 340, 및 350)을 포함할 수 있다. 다수의 반도체 장치들(330~1050) 각각은 메모리 장치(100)일 수 있다.

패키지(300)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP (wafer-level processed stack package) 등으로 구현될 수 있다.

실시 예에 따라, 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(330~350) 중에서 하나 이상의 반도체 장치의 내부에 구현될 수도 있고, 패키지 기판(310) 상에 구현될 수도 있다.

다수의 반도체 장치들(330~350) 사이의 전기적 연결을 위해서, 전기적 수직적 연결 수단(electrical vertical connection means), 예컨대 TSV(Through-silicon via)이 사용될 수 있다.

패키지(300)는 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 "HMC")로 구현될 수 있다. HMC로 구현함으로써, 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.

도 15는 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.

도 1, 도 14, 및 도 15를 참조하면, 패키지(300')는 각각의 TSV(360)을 통해 서로 연결된 적층 구조의 다수의 다이들(330~350)을 포함한다.

도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.

도 1, 및 도 14 내지 도 16을 참조하면, 시스템(400)은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.

시스템(400)은 프로세서(411)와 메모리 장치(413)를 포함한다. 메모리 장치(413)는 도 1의 메모리 장치(100)일 수 있다.

실시 예에 따라, 프로세서 (411)와 메모리 장치(413)는 패키지(410)로 패키징될 수 있다. 이 경우, 패키지 (410)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(410)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(411)는 메모리 장치(413)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(415)를 포함한다. 메모리 컨트롤러(415)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의하여 제어된다. 실시 예에 따라, 메모리 컨트롤러(415)는 프로세서(411)와 메모리 장치 (413) 사이에 접속될 수 있다.

메모리 장치(413)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이(420)를 통하여 디스플레이될 수 있다.

무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(411)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 장치(413)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.

무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.

입력 장치(440)는 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

프로세서(411)는 메모리 장치(413)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.

도 17는 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 17을 참조하면, 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 프로세서(511)와 메모리 장치(513)를 포함한다. 메모리 장치(513)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(511)와 메모리 장치(513)는 패키지 (510)로 패키징될 수 있다. 패키지(510)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (510)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(511)는 메모리 장치(513)의 동작을 제어하는 메모리 컨트롤러(515)를 포함할 수 있다.

프로세서(511)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 메모리 장치(513)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

도 18는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 18를 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.

시스템(600)은 메모리 장치(613), 메모리 컨트롤러(611), 및 카드 인터페이스(610)를 포함한다. 메모리 장치(613)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 메모리 장치(613)와 메모리 컨트롤러(611)는 패키지(610)로 패키징될 수 있다. 패키지(610)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(610)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

메모리 컨트롤러(611)는 메모리 장치(613)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.

실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(620)는 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.

시스템(600)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 메모리 장치(613)에 저장된 데이터를 주거나 받을 수 있다.

도 19은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 19을 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 포터블 디바이스(portable device)로 구현될 수 있다.

시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 프로세서(711)와 메모리 장치(713)를 포함한다. 이때, 메모리 장치(713)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(711)와 메모리 장치(713)는 패키지(710)로 패키징될 수 있다. 패키지(710)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (710)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어 하에 메모리 장치(713)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이된다. 또한, 메모리 장치(713)에 저장된 디지털 신호는 프로세서(711)의 제어 하에 디스플레이(730)를 통하여 디스플레이된다.

도 20은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 20을 참조하면, 시스템(800)은 메모리 장치(813)와 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함한다. 메모리 장치(813)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 메모리 장치(813)와 프로세서(811)는 패키지(810)로 패키징될 수 있다. 패키지(810)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (810)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(811)는 메모리 장치 (813)의 동작을 제어하기 위한 메모리 컨트롤러(815)를 포함한다.

시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함한다. 메모리(840)는 ROM(read only memory) 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.

시스템(800)에 접속된 호스트는 프로세서(811)와 호스트 인터페이스(830)를 통하여 메모리 장치(813)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(815)는 메모리 인터페이스의 기능을 수행할 수 있다.

실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록 (820)을 더 포함할 수 있다.

프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(815)를 통하여 메모리 장치(813)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.

프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스(830), 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.

시스템(800)은 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.

도 21은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 21을 참조하면, 시스템(900)은 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 시스템(900)은 다수의 메모리 장치들(920) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(910)를 포함할 수 있다. 시스템(900)은 메모리 모듈로 구현될 수 있다.

다수의 메모리 장치들(920) 각각은 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

도 22는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 22를 참조하면, 시스템(1000)은 채널(1001)을 통하여 데이터 통신하는 제1시스템(1100)과 제2시스템(1200)을 포함할 수 있다.

채널(1001)은 광학적 접속 수단을 의미할 수 있다. 상기 광학적 접속 수단은 광섬유(optical fiber), 광도파로(optical waveguide), 또는 광신호를 전송하는 매체를 의미할 수 있다.

도 1과 도 19를 참조하면, 제1시스템(1100)은 제1메모리 장치(100a)와 전광 변환 회로(1110)를 포함할 수 있다. 전광 변환 회로(1110)는 제1메모리 장치(100a)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단 (1001)을 통하여 제2시스템(1200)으로 출력할 수 있다.

제2시스템(1200)은 광전 변환 회로(1220)와 제2메모리 장치(100b)를 포함한다. 광전 변환 회로(1220)는 광학적 접속 수단(1001)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2메모리 장치(100b)로 전송할 수 있다.

제1시스템(1100)은 광전 변환 회로(1120)를 더 포함하고, 제2시스템(1200)은 전광 변환 회로(1210)를 더 포함할 수 있다.

제2시스템(1200)이 제1시스템(1100)으로 데이터를 전송할 때, 전광 변환 회로(1210)는 제2메모리 장치(100b)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(1001)을 통하여 제1시스템(1100)으로 출력할 수 있다. 광전 변환 회로(1120)는 광학적 접속 수단(1001)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제1메모리 장치(100a)로 전송할 수 있다. 각 메모리 장치(100a와 100b)의 구조와 동작은 도 1의 메모리 장치(100)의 구조와 동작과 실질적으로 동일하다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100 : 메모리 장치 180 : 퓨즈 장치
120 : 컨트롤 로직 190 : MRS 유닛
130 : 전압 생성기 200 : 컨트롤러
140 : 로우 디코더 210 : 안티퓨즈 셀 어레이
150 : 컬럼 디코더 212 : 액세스 제어 회로
170 : 입출력 블록 220 : 전송 회로

Claims

메모리 장치에 포함된 퓨즈 장치에 저장된 데이터를 리드하는 방법에 있어서,
제1리드 명령 세트, 제2리드 명령 세트, 및 제3리드 명령 세트를 발생시키는 단계;
상기 제1리드 명령 세트에 응답하여 상기 퓨즈 장치로부터 상기 메모리 장치의 동작에 필요한 전압 또는 전류의 트리밍(trimming)에 연관된 트리밍 데이터를 리드하는 단계;
상기 제2리드 명령 세트에 응답하여 상기 퓨즈 장치로부터 상기 메모리 장치에 포함된 모드 레지스터(mode register)의 설정에 연관된 MRS 데이터를 리드하는 단계; 및
상기 제3리드 명령 세트에 응답하여 상기 퓨즈 장치로부터 상기 메모리 장치의 메모리 셀 어레이에 포함된 불량 셀들(defective cells)에 연관된 불량 셀 어드레스 데이터를 리드하는 단계를 포함하되,
상기 트리밍 데이터를 리드하는 단계는 상기 MRS 데이터를 리드하는 단계 또는 상기 불량 셀 어드레스 데이터를 리드하는 단계 이전에 수행되는 퓨즈 장치에 저장된 데이터를 리드하는 방법.
제1항에 있어서,
상기 MRS 데이터를 리드하는 단계와 상기 불량 셀 어드레스 데이터를 리드하는 단계가 병행하여 수행되는 퓨즈 장치에 저장된 데이터를 리드하는 방법.
제1항에 있어서,
상기 MRS 데이터를 리드하는 단계는 상기 불량 셀 어드레스 데이터를 리드하는 단계 이전에 수행되는 퓨즈 장치에 저장된 데이터를 리드하는 방법.
제1항에 있어서,
시퀀스(sequence) 신호를 생성하는 단계; 및
상기 리드된 트리밍 데이터 및 상기 리드된 불량 셀 어드레스 데이터를 수신하고, 상기 시퀀스 신호에 기초하여 상기 수신된 트리밍 데이터를 출력한 뒤 상기 수신된 불량 셀 어드레스 데이터를 출력하는 단계를 더 포함하는 퓨즈 장치에 저장된 데이터를 리드하는 방법.
제1리드 명령 세트, 제2리드 명령 세트, 및 제3리드 명령 세트를 발생시킬 수 있는 컨트롤러;
상기 제1리드 명령 세트에 응답하여 메모리 장치의 동작에 필요한 전압 또는 전류의 트리밍(trimming)에 연관된 트리밍 데이터를 리드할 수 있는 제1액세스 회로;
상기 제1액세스 회로가 상기 트리밍 데이터를 리드한 후 상기 제2리드 명령 세트에 응답하여 상기 메모리 장치의 메모리 셀 어레이에 포함된 불량 셀들에 연관된 불량 셀 어드레스 데이터를 리드할 수 있는 제2액세스 회로; 및
상기 제1액세스 회로가 상기 트리밍 데이터를 리드한 후 상기 제3리드 명령 세트에 응답하여 상기 메모리 장치에 포함된 모드 레지스터(mode register)의 설정에 연관된 MRS 데이터를 리드할 수 있는 제3액세스 회로를 포함하되,
상기 컨트롤러는 상기 제1리드 명령 세트를 발생시킨 후에 상기 제2리드 명령 세트 또는 상기 제3리드 명령 세트를 발생시킬 수 있는 퓨즈 장치.
제5항에 있어서,
시퀀스(sequence) 신호를 생성할 수 있는 시퀀스 컨트롤러; 및
상기 제1액세스 회로로부터 상기 트리밍 데이터를 수신하고 상기 제2액세스 회로로부터 상기 불량 셀 어드레스 데이터를 수신한 뒤, 상기 시퀀스 신호에 기초하여 상기 트리밍 데이터를 출력한 뒤 상기 불량 셀 어드레스 데이터를 출력할 수 있는 시퀀스 회로를 더 포함하는 퓨즈 장치.
제5항에 있어서,
전송 회로를 더 포함하고, 상기 전송 회로는
시퀀스 신호를 생성할 수 있는 시퀀스 컨트롤러;
상기 시퀀스 신호에 응답하여, 상기 제1액세스 회로로부터 전송된 상기 트리밍 데이터와 상기 제2액세스 회로로부터 전송된 상기 불량 셀 어드레스 데이터를 시리얼라이징(serializing)하여 시리얼 데이터를 생성할 수 있는 시리얼라이징 회로; 및
상기 시리얼라이징 회로로부터 전송된 시리얼 데이터를 디시리얼라이징 (deserializing)하여 복수의 병렬 데이터를 생성할 수 있는 디시리얼라이징 회로를 포함하는 퓨즈 장치.
제5항의 퓨즈 장치;
상기 퓨즈 장치로부터 상기 트리밍 데이터를 공급받는 전압 생성기;
상기 퓨즈 장치로부터 상기 불량 셀들 각각의 로우 어드레스에 연관된 상기 불량 셀 어드레스 데이터를 공급받는 로우 디코더; 및
상기 퓨즈 장치로부터 상기 불량 셀들 각각의 컬럼 어드레스에 연관된 상기 불량 셀 어드레스 데이터를 공급받는 컬럼 디코더를 포함하는 메모리 장치.
제8항에 있어서, 상기 메모리 장치는 비휘발성 메모리 장치인 메모리 장치.
제8항의 메모리 장치; 및
상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 전자 장치.