KR20220049570A - 구성 가능한 메모리 다이 커패시턴스 - Google Patents
구성 가능한 메모리 다이 커패시턴스 Download PDFInfo
- Publication number
- KR20220049570A KR20220049570A KR1020227009121A KR20227009121A KR20220049570A KR 20220049570 A KR20220049570 A KR 20220049570A KR 1020227009121 A KR1020227009121 A KR 1020227009121A KR 20227009121 A KR20227009121 A KR 20227009121A KR 20220049570 A KR20220049570 A KR 20220049570A
- Authority
- KR
- South Korea
- Prior art keywords
- memory device
- memory
- capacitance
- pad
- capacitive component
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 365
- 239000003990 capacitor Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 64
- 230000011664 signaling Effects 0.000 claims abstract description 41
- 239000000872 buffer Substances 0.000 claims abstract description 15
- 238000004891 communication Methods 0.000 description 21
- 230000006870 function Effects 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 230000003213 activating effect Effects 0.000 description 8
- 238000003860 storage Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 108700038250 PAM2-CSK4 Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100206155 Schizosaccharomyces pombe (strain 972 / ATCC 24843) tbp1 gene Proteins 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 235000019800 disodium phosphate Nutrition 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 208000003580 polydactyly Diseases 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Computer Security & Cryptography (AREA)
- Memory System (AREA)
Abstract
구성 가능한 메모리 다이 커패시턴스에 대한 방법, 시스템 및 장치가 설명된다. 메모리 디바이스는 하나 이상의 커패시터 및 연관된 스위칭 컴포넌트를 포함할 수 있는 용량성 컴포넌트를 포함할 수 있다. 용량성 컴포넌트는 입력/출력(I/O) 패드 및 연관된 입력 버퍼와 결합될 수 있으며, 용량성 컴포넌트의 하나 이상의 커패시터는 스위칭 컴포넌트를 통해 I/O 패드와 선택적으로 결합될 수 있다. 스위칭 컴포넌트는 개별적으로 또는 협력하여 활성화되거나 전혀 활성화되지 않을 수 있어서, 커패시터들 중 하나, 다수가 I/O 패드와 결합되거나 또는 아무 것도 그와 결합되지 않을 수 있다. 용량성 컴포넌트, I/O 패드 및 입력 버퍼는 메모리 디바이스의 동일한 다이에 포함될 수 있다. 일부 경우에, 용량성 컴포넌트의 구성은 호스트 디바이스로부터 수신된 시그널링에 기초할 수 있다.
Description
다음은 일반적으로 적어도 하나의 메모리 디바이스(memory device)를 포함하는 시스템에 관한 것으로, 보다 구체적으로는 구성 가능한(configurable) 메모리 다이 커패시턴스(memory die capacitance)에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 로직 1 또는 로직 0으로 표시되는 두 가지 상태들 중 하나를 저장한다. 다른 디바이스에서는, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 컴포넌트는 메모리 디바이스의 적어도 하나의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 컴포넌트는 메모리 디바이스의 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전체 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 종류의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. FeRAM과 같은 비휘발성 메모리는 외부 전원이 없어도 저장된 로직 상태를 장기간 유지할 수 있다. DRAM과 같은 휘발성 메모리 디바이스는 외부 전원과 연결이 끊어지면 저장된 상태를 잃을 수 있다.
일부 시스템은 호스트 디바이스(host device)와 결합된 하나 이상의 메모리 디바이스를 포함할 수 있고, 여기서 메모리 디바이스는 호스트 디바이스에 데이터 저장 또는 기타 메모리 기능을 제공할 수 있다. 일부 경우에, 호스트 디바이스와 관련 메모리 디바이스 사이의 시그널링(signaling)에 간섭이나 노이즈가 발생할 수 있으며, 이는 시스템의 성능을 저하시킬 수 있다.
도 1은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 시스템의 예를 도시한다.
도 2는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 다이의 예를 도시한다.
도 3은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 회로의 예를 도시한다.
도 4는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 버스 토폴로지(bus topology)의 예를 도시한다.
도 5는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스 구성의 예를 도시한다.
도 6은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 프로세스 흐름의 예를 도시한다.
도 7은 본 개시의 양태들에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스의 블록도이다.
도 8은 본 개시의 양태들에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 호스트 디바이스의 블록도이다.
도 9 내지 도 11은 본 명세서에 개시된 예들에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 방법 또는 방법들을 예시하는 흐름도이다.
도 2는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 다이의 예를 도시한다.
도 3은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 회로의 예를 도시한다.
도 4는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 버스 토폴로지(bus topology)의 예를 도시한다.
도 5는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스 구성의 예를 도시한다.
도 6은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 프로세스 흐름의 예를 도시한다.
도 7은 본 개시의 양태들에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스의 블록도이다.
도 8은 본 개시의 양태들에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 호스트 디바이스의 블록도이다.
도 9 내지 도 11은 본 명세서에 개시된 예들에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 방법 또는 방법들을 예시하는 흐름도이다.
메모리 디바이스는 호스트 디바이스와 신호를 주고받도록 구성될 수 있으며, 일부 경우에, 메모리 디바이스와 호스트 디바이스 간에 교환되는 신호에 간섭(예를 들어, 노이즈, 크로스토크(crosstalk) 등)이 발생할 수 있다. 예를 들어, 메모리 디바이스와 호스트 디바이스 사이의 반사(reflection)로 인해 또는 호스트 디바이스와 또한 연결될 수 있는 다른 메모리 디바이스와 관련된 다른 신호 또는 반사로 인해(예를 들어, 메모리 디바이스와의 공통 버스를 통해), 또는 당업자에 의해 인식될 수 있는 다른 원인으로 인해 간섭이 발생할 수 있다.
일부 경우에, 호스트 디바이스와 하나 이상의 메모리 디바이스 사이의 시그널링의 슬루 레이트(slew rate)를 증가시키는 것(예를 들어, 상승 및 하강 시간 축소)은 고속(예를 들어, 더 높은 주파수) 시그널링과 관련된 증가된 데이터 레이트와 같은 다양한 이점을 제공하거나 이와 관련될 수 있다. 그러나 슬루 레이트를 높이면 시스템 내 간섭의 양이 증가할 수 있다(예를 들어, 더 높은 주파수 고조파 및 증가된 용량성 크로스토크, 또는 당업자가 이해할 수 있는 기타 원인으로 인해). 추가적으로 또는 대안적으로 슬루 레이트를 증가시키는 것은 메모리 디바이스에서 신호를 해석하기 위한 전압 마진(예를 들어, 아이 윈도우(eye window)라고도 지칭되는 시그널링을 디코딩하기 위한 데이터 윈도우에 대한)을 감소시킬 수 있다. 호스트 디바이스에 의해 하나 이상의 메모리 디바이스로 전송되는 신호의 슬루 레이트를 줄이는 것은 일부 경우에 호스트 디바이스에서 바람직하지 않거나 이에 의해 지원되지 않을 수 있다.
그러나, 본 명세서에 기술된 바와 같이, 메모리 디바이스에 의해 관찰되는 신호 반사 및 간섭의 다른 소스는 메모리 디바이스에서 구성 가능한(configurable)(예를 들어, 조정 가능한, 조절 가능한) 커패시턴스(capacitance)를 포함함으로써 완화될 수 있다. 구성 가능한 커패시턴스는 메모리 디바이스 내의 메모리 다이에 포함될 수 있고(예를 들어, 다이 커패시턴스에서 구성 가능함), 이는 다른 이점 중에서 레이아웃 또는 기타 공간 문제를 일으킬 수 있는 디바이스 외부의 커패시터의 필요성을 피할 수 있다. 메모리 디바이스에서 구성 가능한 커패시턴스는, 예를 들어 공통 커맨드/주소(CA) 버스와 같은 공통 버스(예를 들어, 플라이-바이 버스(fly-by bus) 토폴로지 사용) 를 통해 메모리 디바이스 및 호스트 디바이스와 연결된 다른 메모리 디바이스와 관련된 신호의 반사로 인한, 반사 및 기타 간섭 소스를 완화하는 커패시턴스를 갖도록 구성될 수 있다.
예를 들어, 메모리 디바이스는 구성 가능한 용량성 컴포넌트를 포함할 수 있으며, 이의 커패시턴스는 메모리 다이에 포함된 I/O 패드와 관련된 커패시턴스를 조정하거나 구성하기 위해 조정 가능(조절 가능)할 수 있다. 용량성 컴포넌트는 하나 이상의 커패시터 및 하나 이상의 연관된 스위칭 컴포넌트(예를 들어, 트랜지스터)를 포함할 수 있다. 스위칭 컴포넌트는 하나 이상의 개별 커패시터와 연관될 수 있으며, 용량성 컴포넌트의 하나 이상의 커패시터는 스위칭 컴포넌트를 통해 I/O 패드와 선택적으로 결합될 수 있다. 예를 들어, 하나 이상의 스위칭 컴포넌트는 하나 이상의 커패시터를 활성화하거나 스위치 온(닫힘)할 수 있고 이를 I/O 패드와 입력 버퍼 사이의 전도성 경로와 결합할 수 있다. 스위칭 컴포넌트는 개별적으로 또는 협력하여 활성화되거나 전혀 활성화되지 않을 수 있어서, 임의의 하나 이상의 커패시터가 I/O 패드와 결합될 수 있거나 커패시터 중 어느 것도 I/O 패드와 결합되지 않을 수 있다. 용량성 컴포넌트는 I/O 패드와 연관된 커패시턴스(예를 들어, 메모리 디바이스의 메모리 다이의 입력 커패시턴스)를 조정하거나 구성하도록 동작 가능할 수 있다. 일부 경우에, 용량성 컴포넌트는 I/O 패드 및 다이에 포함된 연관된 입력 버퍼와 결합될 수 있다(예를 들어, 용량성 컴포넌트는 I/O 패드와 입력 버퍼 사이의 전도성 라인과 결합될 수 있음).
메모리 디바이스는 구성 가능한 용량성 컴포넌트에 대한 타겟 구성을 식별할 수 있다. 예를 들어, 호스트 디바이스는 타겟 커패시턴스 또는 용량성 컴포넌트에 대한 관련 구성 정보를 지시하기 위해 메모리 디바이스에 시그널링할 수 있다. 메모리 디바이스는 호스트 디바이스로부터 시그널링을 수신할 수 있고 지시된 타겟 커패시턴스 또는 구성 정보에 기초하여 용량성 컴포넌트를 구성할 수 있다. 예를 들어, 메모리 디바이스와 연관된 제어기는 지시된 타겟 커패시턴스 또는 구성 정보에 따라 하나 이상의 스위칭 컴포넌트를 활성화 또는 비활성화할 수 있다. I/O 패드의 조정된 커패시턴스는 메모리 디바이스에서 수신된 신호와 관련된 슬루 레이트를 조정(예를 들어, 감소)할 수 있고 반사 신호에 의해 생성된 노이즈를 감소시킬 수 있으며, 이는 다른 이점 중에서 메모리 디바이스가 호스트 디바이스로부터 수신된 신호를 디코딩하는 정확도 및 신뢰성을 증가시킬 수 있다. 다른 구현들 중에서, 신호의 이러한 향상된 정확성 및 신뢰성은 자동차 또는 기타 안전에 중요한 배치에서 안전 및 기타 이점을 제공할 수 있다.
본 개시의 특징은 도 1 및 도 2를 참조하여 설명된 바와 같이 메모리 시스템 및 메모리 다이와 관련하여 초기에 설명된다. 본 개시물의 특징은 도 3 내지 6을 참조하여 설명된 바와 같이, 회로도, 시스템 토폴로지, 메모리 디바이스 구성, 및 프로세스 흐름의 콘텍스트에서 설명된다. 본 개시의 이들 및 다른 특징은 도 7 내지 도 11을 참조하여 설명된 바와 같이 구성 가능한 메모리 다이 커패시턴스와 관련된 장치 다이어그램 및 흐름도에 의해 추가로 예시되고 설명된다.
도 1은 본 명세서에 개시된 예시에 따른 하나 이상의 메모리 디바이스들을 이용하는 시스템(100)의 예를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 연결하는 복수의 채널들(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스들을 포함할 수 있지만, 설명의 편의를 위해 하나 이상의 메모리 디바이스들은 단일 메모리 디바이스(110)로 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 장치와 같은 전자 디바이스의 부분들을 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷 연결 디바이스 등의 일 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 컴포넌트들에 대한 데이터를 저장하도록 구성된 시스템의 컴포넌트일 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 웨어러블 디바이스, 인터넷에 연결된 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스, 차량, 차량 제어기 등과 같은 메모리를 사용하여 프로세스를 실행하는 디바이스의 예일 수 있다. 경우에 따라, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 지칭할 수 있다. 경우에 따라, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로 지칭될 수 있다. 일부 예에서, 시스템(100)은 그래픽 카드이다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 컴포넌트와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성된 독립 디바이스 또는 컴포넌트일 수 있다. 일부 예들에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형들의 시스템들(100)과 함께 동작하도록 구성 가능할 수 있다. 시스템(100)의 컴포넌트들과 메모리 디바이스(110) 사이의 시그널링은 신호를 변조하기 위한 변조 방식, 신호를 통신을 위한 다양한 핀 디자인, 시스템(100) 및 메모리 디바이스(110)의 개별 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규칙 및/또는 기타 인자를 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 컴포넌트들에 대한 데이터를 저장하도록 구성될 수 있다. 경우에 따라, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브 유형 디바이스로 동작할 수 있다(예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 커맨드에 응답하고 실행). 이러한 커맨드는 기록 동작을 위한 기록 커맨드, 판독 동작을 위한 판독 커맨드, 리프레시 동작을 위한 리프레시 커맨드, 또는 기타 커맨드와 같은 액세스 동작을 위한 액세스 커맨드를 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위한 원하는 또는 지정된 용량을 지원하기 위해 2개 이상의 메모리 다이들(160)(예를 들어, 메모리 칩들)을 포함할 수 있다. 2개 이상의 메모리 다이들을 포함하는 메모리 디바이스(110)는 멀티-다이 메모리 또는 패키지로 지칭될 수 있다(멀티 칩 메모리 또는 패키지라고도 함).
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 컴포넌트(125), 하나 이상의 주변 컴포넌트들(130), 및 입/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 컴포넌트들은 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 기타 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트일 수 있고 또는 이러한 유형의 컴포넌트들의 조합일 수 있다. 이러한 경우, 프로세서(120)는 다른 예 중에서 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 범용 그래픽 처리 장치(GPGPU) 또는 시스템 온 칩(SoC)의 일 예일 수 있다.
BIOS 컴포넌트(125)는 이는 시스템(100)의 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(125)는 또한 프로세서(120)와 시스템(100)의 다양한 컴포넌트, 예를 들어 주변 컴포넌트(130), I/O 제어기(135) 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 컴포넌트(들)(130)는 시스템(100) 내로 또는 그와 통합될 수 있는 임의의 입력 디바이스 또는 출력 디바이스, 또는 그러한 디바이스를 위한 인터페이스일 수 있다. 예에는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트 또는 주변 컴포넌트 상호 연결(PCI) 또는 특수 그래픽 포트와 같은 주변장치 카드 슬롯이 포함될 수 있다. 주변 컴포넌트(들)(130)는 주변기기로서 당업자에 의해 이해되는 다른 컴포넌트일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 컴포넌트(들)(130), 입력 디바이스(145) 또는 출력 디바이스(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100) 내로 또는 그와 통합되지 않은 주변기기를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 컴포넌트에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(145)은 정보, 신호 또는 데이터를 시스템(100) 또는 그 컴포넌트에 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 본원에는 사용자 인터페이스 또는 다른 디바이스들과의 또는 이들 사이의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(145)은 하나 이상의 주변 컴포넌트들(130)을 통해 시스템(100)과 인터페이스하는 주변기기일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 시스템의 임의의 컴포넌트로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판 상의 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 컴포넌트들(130)을 통해 시스템(100)과 인터페이스하는 주변기기일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 컴포넌트들은 그들의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 본원에는 본원에 설명된 기능을 수행하도록 구성된 다양한 회로 요소들, 예를 들어 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 기타 능동 또는 수동 요소가 포함될 수 있다. 일부 예에서, 전도성 라인은 시스템 컴포넌트들을 연결하거나 시스템 컴포넌트 내의 하위 컴포넌트들을 연결할 수 있다. 예를 들어, 일부 전도성 라인은 인쇄 회로 기판(PCB) 트레이스(trace) 또는 시스템 컴포넌트 간에 신호를 전달하도록 구성된 기타 전도성 상호접속부를 포함할 수 있다. 다른 예로서, 일부 전도성 라인은 메모리 다이와 디바이스 또는 시스템(100)의 다른 컴포넌트 사이에서 신호를 전달하도록 구성된 본드 와이어(bond wire) 또는 다른 전도성 상호접속부를 포함할 수 있다. 다른 예로서, 일부 전도성 라인은 메모리 다이 내에서 신호를 전달하도록(예를 들어, 다이에서 제작된 한 컴포넌트에서 다이에서 제작된 다른 컴포넌트로) 구성된 전극 또는 다른 상호접속부를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이들(160)을 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b), 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예를 들어, 그리드)일 수 있고, 각각의 메모리 셀은 적어도 1비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀들의 특징은 도 2를 참조하여 더 상세히 설명된다. 메모리 다이(160)는 메모리 다이(160)의 하나 이상의 요소(예를 들어, 액세스 라인, 메모리 셀, 회로 등)에 기초할 수 있는 하나 이상의 속성(예를 들어, 커패시턴스)을 가질 수 있다.
메모리 디바이스(110)는 메모리 셀들의 2차원(2D) 어레이의 예일 수 있거나 메모리 셀들의 3차원(3D) 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이들(160)(예를 들어, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수량의 메모리 다이들(160-N))을 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이들(160-N)이 서로의 위로 또는 옆으로 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이들(160-N)은 데크들, 레벨들, 계층들 또는 다이들로 지칭될 수 있다. 3D 메모리 디바이스는 임의의 양의 적층된 메모리 다이들(160-N)을 포함할 수 있다(예를 들어, 2층 높이, 3층 높이, 4층 높이, 5층 높이, 6층 높이, 7층 높이, 8층 높이). 이것은 단일 2D 메모리 디바이스와 비교하여 기판 상에 위치될 수 있는 메모리 셀들의 양을 증가시킬 수 있으며, 이는 차례로 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 모두에 해당할 수 있다. 일부 3D 메모리 디바이스에서, 서로 다른 데크들은 적어도 하나의 공통 액세스 라인을 공유할 수 있으므로 일부 데크들은 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로들 또는 컴포넌트들을 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 커맨드를 수행할 수 있게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있으며, 메모리 디바이스(110)와 관련된 커맨드, 데이터 또는 제어 정보를 수신, 전송 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이들(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 어떤 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 커맨드를 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 컴포넌트(예를 들어, 프로세서(120))를 대신하여 특정 데이터를 저장할 것임을 나타내는 기록 커맨드 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 컴포넌트(예를 들어, 프로세서(120))에 제공할 것임을 나타내는 판독 커맨드를 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본원에 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기들(165)에 포함된 컴포넌트들의 예는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 외부 메모리 제어기(105)에 신호를 변조하고 전송하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예를 들어, 메모리 다이(160)에 로컬)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(예를 들어, 데이터 및/또는 커맨드를 수신 및 전송)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 본원에 설명된 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않고, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)가 본원에서 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155), 다른 로컬 메모리 제어기들(165), 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 컴포넌트들(예를 들어, 프로세서(120))과 메모리 디바이스(110) 사이의 정보, 데이터, 및/또는 커맨드의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 컴포넌트들이 메모리 디바이스의 동작의 세부사항을 알 필요가 없도록 시스템(100)의 컴포넌트들과 메모리 디바이스(110) 사이의 연결자(liaison) 역할을 할 수 있다. 시스템(100)의 컴포넌트들은 외부 메모리 제어기(105)가 충족하는 요청(예를 들어, 판독 커맨드 또는 기록 커맨드)을 외부 메모리 제어기(105)에 제시할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 컴포넌트들과 메모리 디바이스(110) 사이에서 교환되는 통신을 변환 또는 번역할 수 있다. 경우에 따라, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 경우에 따라, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 컴포넌트, 또는 본원에 설명된 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 컴포넌트에 의해 구현된 하드웨어, 펌웨어 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110)의 외부에 있는 것으로 도시되어 있지만, 일부 경우에, 외부 메모리 제어기(105) 또는 본원에 설명된 그의 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기들(165)에 의해 구현되는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)가 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산되어 외부 메모리 제어기(105)의 일부는 프로세서(120)에 의해 구현되고 다른 부분은 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현될 수 있다. 마찬가지로, 일부 경우에, 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 귀속되는 하나 이상의 기능은 일부 경우에 외부 메모리 제어기(105)(프로세서(120)와 별도의 또는 이에 포함된)에 의해 수행될 수 있다.
시스템(100)의 컴포넌트들은 복수의 채널들(115)을 이용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예들에서, 채널들(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 컴포넌트들과 연관된 단자들 사이에 하나 이상의 신호 경로들 또는 전송 매체들(예를 들어, 전도체들)을 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에서 하나 이상의 핀들과 메모리 디바이스(110)에서 하나 이상의 핀들을 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 포인트의 임의의 유형의 예일 수 있고 일반적으로 이를 지칭할 수 있으며(예를 들어, 볼 그리드 어레이(BGA)의 볼), 핀은 채널의 일부로 작동하도록 구성될 수 있다.
어떤 경우에는, 핀은 채널(115)의 신호 경로의 일부일 수 있다. 추가 신호 경로가 시스템(100)의 컴포넌트들 내에서 신호를 라우팅하기 위해 채널의 단자와 연결될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 컴포넌트들(예를 들어, 디바이스 메모리 제어기(155), 메모리 다이들(160), 로컬 메모리 제어기들(165), 메모리 어레이들(170))로 신호를 라우팅하는 신호 경로들(예를 들어, 메모리 다이(160)에 대한 내부와 같은 메모리 디바이스(110) 또는 그 컴포넌트에 대한 내부의 신호 경로들)을 포함할 수 있다.
채널들(115)(및 관련 신호 경로들 및 단자들)은 특정 유형의 정보를 전달하는 데 전용될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고 따라서 다수의 개별 채널들을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 4개의 신호 경로들 포함), x8(예를 들어, 8개의 신호 경로들 포함), x16(16개의 신호 경로들 포함) 등일 수 있다. 채널을 통해 통신되는 신호는 더블 데이터 레이트(DDR) 타이밍 방식을 사용할 수 있다. 예를 들어, 신호의 일부 기호는 클록 신호의 상승 에지에 등록될 수 있고, 신호의 다른 기호는 클록 신호의 하강 에지에 등록될 수 있다. 채널을 통해 통신되는 신호는 단일 데이터 레이트(SDR) 시그널링을 사용할 수 있다. 예를 들어, 신호의 하나의 기호는 각 클록 사이클에 대해 등록될 수 있다.
일부 경우에, 채널들(115)은 하나 이상의 CA 채널들(186)을 포함할 수 있다. CA 채널들(186)은 커맨드와 연관된 제어 정보(예를 들어, 어드레스 정보)를 포함하는 메모리 디바이스(110)와 외부 메모리 제어기(105) 사이에서 커맨드를 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스를 갖는 판독 커맨드를 포함할 수 있다. 일부 경우에, CA 채널들(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 등록될 수 있다. 일부 경우에, CA 채널(186)은 어드레스 및 커맨드 데이터를 디코딩하기 위한 임의의 양의 신호 경로들(예를 들어, 8개 또는 9개의 신호 경로들)을 포함할 수 있다.
일부 경우에, 채널들(115)은 하나 이상의 클록 신호(CK) 채널들(188)을 포함할 수 있다. CK 채널들(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 하나 이상의 공통 클록 신호들을 통신하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태(high state)와 로우 상태(low state) 사이에서 발진하고 외부 메모리 제어기(105)와 메모리 디바이스(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(differential output)(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고 CK 채널들(188)의 신호 경로들은 그에 따라 구성될 수 있다. 어떤 경우에, 클록 신호가 단일 종단될 수 있다. CK 채널(188)은 임의의 양의 신호 경로들을 포함할 수 있다. 일부 경우에, 클록 신호 CK(예를 들어, CK_t 신호 및 CK_c 신호)는 커맨드 및 메모리 디바이스(110)에 대한 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전체 동작에 대한 타이밍 기준을 제공할 수 있다. 따라서, 클록 신호(CK)는 제어 클록 신호(CK), 커맨드 클록 신호(CK) 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 컴포넌트들(예를 들어, 발진기, 크리스탈, 로직 게이트, 트랜지스터 등)을 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널들(115)은 하나 이상의 데이터(DQ) 채널들(190)을 포함할 수 있다. 데이터 채널들(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널들(190)은 메모리 디바이스(110)에 기록될 정보(예를 들어, 양방향의) 또는 메모리 디바이스(110)로부터 판독된 정보를 통신할 수 있다.
일부 경우에, 채널들(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널들(192)을 포함할 수 있다. 이들 다른 채널들(192)은 임의의 양의 신호 경로들을 포함할 수 있다.
일부 경우에, 다른 채널들(192)은 하나 이상의 기록 클록 신호(WCK) 채널들을 포함할 수 있다. WCK의 'W'는 명목상 "기록(write)"을 의미할 수 있지만, 기록 클록 신호 WCK(예를 들어, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 대한 액세스 동작을 위한 타이밍 기준(예를 들어, 판독 및 기록 동작들 모두에 대한 타이밍 기준)을 제공할 수 있다. 따라서, 기록 클록 신호 WCK는 데이터 클록 신호 WCK로 지칭될 수도 있다. WCK 채널들은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 공통 데이터 클록 신호를 통신하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 액세스 동작(예를 들어, 기록 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 일부 경우에, 기록 클록 신호는 차동 출력(예를 들어, WCK_t 신호 및 WCK_c 신호)일 수 있고, WCK 채널의 신호 경로들은 그에 따라 구성될 수 있다. WCK 채널은 임의의 양의 신호 경로들을 포함할 수 있다. 데이터 클록 신호 WCK는 하나 이상의 하드웨어 컴포넌트들(예를 들어, 발진기, 크리스탈, 로직 게이트, 트랜지스터 등)를 포함할 수 있는 데이터 클록에 의해 생성될 수 있다.
일부 경우에, 다른 채널들(192)은 하나 이상의 오류 검출 코드(EDC) 채널들을 포함할 수 있다. EDC 채널들은 시스템 신뢰성을 향상시키기 위해 체크섬(hecksum)과 같은 오류 검출 신호를 통신하도록 구성될 수 있다. EDC 채널은 임의의 양의 신호 경로들을 포함할 수 있다.
채널들(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결할 수 있다. 다양한 아키텍처의 예에는 버스, 포인트 투 포인트 연결, 크로스바, 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이들의 일부 조합이 포함될 수 있다. 예를 들어, 일부 경우에, 신호 경로들은 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
메모리 디바이스(110)는 호스트 디바이스와 통신(예를 들어, 신호를 송수신)하도록 구성될 수 있다. 경우에 따라, 메모리 디바이스(110)는 호스트 디바이스로부터 신호를 수신할 때 간섭 또는 노이즈를 경험할 수 있다. 예를 들어, 호스트 디바이스로부터의 신호는 메모리 디바이스(110)의 컴포넌트들에서 반사되거나 하나 이상의 이웃 메모리 디바이스들(110)에서 반사될 수 있다. 반사된 신호는 호스트 디바이스에서 메모리 디바이스(110)로의 신호와 결합하여 보강(constructive) 및/또는 상쇄(destructive) 간섭을 일으킬 수 있다. 메모리 디바이스(110)에서 경험되는 간섭은 신호 슬루 레이트, 시스템 구성 또는 토폴로지(예를 들어, CA 또는 DQ 버스와 같은 버스 토폴로지), 회로 또는 메모리 디바이스(110)의 다른 컴포넌트 등에 의존할 수 있다.
채널들(115)을 통해 통신되는 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호를 변조하기 위해 이진 기호(또는 이진 레벨) 변조 방식이 사용될 수 있다. 이진 기호 변조 방식은 M이 2인 M진(M-ary) 변조 방식의 예일 수 있다. 이진 기호 변조 방식의 각 기호는 1비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 기호는 로직 1 또는 로직 0을 나타낼 수 있음). 이진 기호 변조 방식의 예에는 NRZ(non-return-to-zero), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩(Manchester encoding), 2개의 기호들(예를 들어, PAM2)을 갖는 펄스 진폭 변조(PAM) 및/또는 기타 방식이 포함되지만 이에 제한되지 않는다.
일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호를 변조하기 위해 다중 기호(또는 다중 레벨) 변조 방식이 사용될 수 있다. 다중 기호 변조 방식은 M이 3 이상인 M진 변조 방식의 예일 수 있다. 다중 기호 변조 방식의 각 기호는 2비트 이상의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 기호는 로직 00, 로직 01, 로직 10 또는 로직 11을 나타낼 수 있음). 다중 기호 변조 방식의 예는 PAM3, PAM4, PAM8 등, 직교 진폭 변조(QAM), 직교 위상 편이 키잉(QPSK) 및/또는 기타를 포함하지만 이에 제한되지 않는다. 다중 기호 신호(예를 들어, PAM3 신호 또는 PAM4 신호)는 심볼 당 1비트 이상의 정보를 인코딩하기 위해 적어도 3개의 레벨들을 포함하는 변조 방식을 사용하여 변조된 신호일 수 있다. 다중 기호 변조 방식 및 기호들은 대안적으로 비-이진, 다중-비트, 또는 고차 변조 방식 및 기호들로 지칭될 수 있다.
본 명세서에 설명된 바와 같이, 메모리 디바이스(110)는 호스트 디바이스(예를 들어, 외부 메모리 제어기(105))에 신호를 전송하고 그로부터 신호를 수신하도록 구성될 수 있으며, 경우에 따라, 호스트 디바이스에서 신호를 수신할 때 간섭이나 노이즈가 발생할 수 있다. 예를 들어, 호스트 디바이스로부터의 신호는 높은 슬루 레이트를 가질 수 있으며, 이는 증가된 레벨의 노이즈에 기여할 수 있습니다(예를 들어, 이웃 메모리 디바이스에서 신호 반사를 통해). 일부 경우에, 하나 이상의 이웃 메모리 디바이스(110)(도시되지 않음)의 커패시턴스가 적어도 부분적으로 신호 반사를 유발할 수 있다. 호스트 디바이스는 타겟 커패시턴스 또는 메모리 디바이스(110)의 구성 가능한 용량성 컴포넌트와 연관된 관련 구성 정보를 지시함으로써 메모리 디바이스(110)에 의해 경험되는 노이즈를 감소시키도록 구성될 수 있다. 메모리 디바이스(110)는 구성 가능 용량성 컴포넌트, 따라서 구성 가능한 용량성 컴포넌트가 결합될 수 있는 메모리 디바이스(110)의 I/O 패드와 연관된 커패시턴스를 조정하거나 구성하도록 동작 가능할 수 있다. 일부 경우에, 구성 가능한 용량성 컴포넌트는 하나 이상의 커패시터 및 I/O 패드와 하나 이상의 커패시터를 선택적으로 결합할 수 있는 하나 이상의 연관된 스위칭 컴포넌트(예를 들어, 트랜지스터)를 포함할 수 있다. 일부 경우에, 구성 가능 용량성 컴포넌트의 구성된 커패시턴스는 호스트 디바이스로부터 메모리 디바이스(110)로의 시그널링의 슬루 레이트(예를 들어, 메모리 디바이스(110)에서의 슬루 레이트)를 감소시킬 수 있고, 감소된 슬루 레이트는 신호 반사 및 관련 노이즈를 감소시킬 수 있다.
도 2는 본원에 개시된 예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이들(160)의 예일 수 있다. 경우에 따라, 메모리 다이(200)는 메모리 칩, 메모리 디바이스 또는 전자 메모리 디바이스로 지칭될 수 있다. 메모리 다이(200)는 상이한 로직 상태들을 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀들(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 둘 이상의 상태들을 저장하도록 프로그래밍 될 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1비트의 정보(예를 들어, 로직 0 또는 로직 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예를 들어, 다중 레벨 메모리 셀)은 한 번에 1비트 이상의 정보(예를 들어, 로직 00, 로직 01, 로직 10 또는 로직 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 프로그래밍 가능 상태를 나타내는 전하를 커패시터에 저장할 수 있다. DRAM 아키텍처는 프로그래밍 가능 상태를 나타내는 전하를 저장하기 위한 유전 재료를 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처에서는 다른 저장 디바이스 및 컴포넌트가 가능하다. 예를 들어, 비선형(예를 들어, 강유전성) 유전 물질이 사용될 수 있다.
판독 및 기록과 같은 동작은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에서 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 또한 비트 라인으로 지칭될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인 또는 그 유사한 것에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환 가능할 수 있다. 워드 라인(210) 또는 디지트 라인(215)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 격자형 패턴(grid-like pattern)으로 배열된 액세스 라인들(예를 들어, 워드 라인들(210) 및 디지트 라인들(215))을 포함할 수 있다. 메모리 셀들(205)은 워드 라인들(210)과 디지트 라인들(215)의 교차점들에 위치할 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱함으로써(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함으로써), 단일 메모리 셀(205)은 그들의 교차점에서 액세스될 수 있다.
메모리 셀들(205)에 대한 액세스는 로우 디코더(row decoder)(220) 또는 컬럼 디코더(column decoder)(225)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(220)는 로컬 메모리 제어기(260)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 컬럼 디코더(225)는 로컬 메모리 제어기(260)로부터 컬럼 어드레스를 수신하고, 수신된 컬럼 어드레스에 기초하여 디지트 라인(215)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다중 워드 라인들(210), 및 DL_1 내지 DL_N으로 라벨링된 다중 디지트 라인들(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예를 들어, WL_1 및 DL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스로 지칭될 수 있다.
메모리 셀(205)은 커패시터(230)와 같은 로직 저장 컴포넌트 및 스위칭 컴포넌트(235)를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 일 예일 수 있다. 커패시터(230)의 제1 노드는 스위칭 컴포넌트(235)와 연결될 수 있고 커패시터(230)의 제2 노드는 전압원(240)과 연결될 수 있다. 일부 경우에, 전압원(240)은 Vpl과 같은 셀 플레이트 기준 전압일 수 있거나 Vss와 같은 접지일 수 있다. 경우에 따라, 전압원(240)은 플레이트 라인 드라이버와 결합된 플레이트 라인의 예일 수 있다. 스위칭 컴포넌트(235)는 트랜지스터 또는 두 컴포넌트들 사이의 전자 통신을 선택적으로 설정 또는 해제하는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 셀(205)을 선택 또는 선택 해제하는 것은 스위칭 컴포넌트(235)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(230)는 스위칭 컴포넌트(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(230)는 스위칭 컴포넌트(235)가 비활성화될 때 디지트 라인(215)으로부터 분리될 수 있고, 커패시터(230)는 스위칭 컴포넌트(235)가 활성화될 때 디지트 라인(215)과 연결될 수 있다. 경우에 따라, 스위칭 컴포넌트(235)는 트랜지스터이고 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있고, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차는 트랜지스터의 임계 전압보다 크거나 작을 수 있다. 경우에 따라, 스위칭 컴포넌트(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 컴포넌트(235)의 게이트와 전자 통신할 수 있고 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 컴포넌트(235)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작을 수행하는 데 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 컴포넌트(235)의 게이트와 전자 통신할 수 있고 메모리 셀의 스위칭 컴포넌트(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 스위칭 컴포넌트를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 컴포넌트(245)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 동작의 부분 동안 디지트 라인(215)과 선택적으로 연결될 수 있다. 예를 들어, 메모리 셀(205)의 스위칭 컴포넌트(235) 및 워드 라인(210)은 메모리 셀(205)의 커패시터(230)와 디지트 라인(215)을 연결 및/또는 분리하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신(예를 들어, 일정한)할 수 있다.
감지 컴포넌트(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예를 들어, 전하)를 검출하고 저장된 상태에 기초하여 메모리 셀(205)의 로직 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 매우 작을 수 있다. 이와 같이, 감지 컴포넌트(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화를 감지하고 감지된 전하를 기반으로 로직 상태 0 또는 로직 상태 1에 대응하는 신호를 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 그의 대응하는 디지트 라인(215)에 신호를 출력(예를 들어, 전하를 방전)할 수 있다. 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다. 감지 컴포넌트(245)는 디지트 라인(215)을 통해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 컴포넌트(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(250)보다 더 높은 전압을 갖는다면, 감지 컴포넌트(245)는 메모리 셀(205)의 저장된 상태가 로직 1이라고 결정하고 디지트 라인(215)이 기준 신호(250)보다 낮은 전압을 갖는다면, 감지 컴포넌트(245)는 메모리 셀(205)의 저장된 상태가 로직 0이라고 결정할 수 있다. 감지 컴포넌트(245)는 신호들의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 감지 컴포넌트(245)의 출력으로서 제공될 수 있고(예를 들어, 입력/출력(255)에), 디바이스 메모리 제어기(155)와 같은 메모리 다이(200)를 포함하는 메모리 디바이스(110)의 다른 컴포넌트에 검출된 로직 상태를 지시할 수 있다(예를 들어, 직접 또는 로컬 메모리 제어기(260)를 사용하여).
로컬 메모리 제어기(260)는 다양한 컴포넌트들(예를 들어, 로우 디코더(220), 컬럼 디코더(225), 및 감지 컴포넌트(245))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 로우 디코더(220), 컬럼 디코더(225), 및 감지 컴포넌트(245) 중 하나 이상이 로컬 메모리 제어기(260)와 함께 위치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 커맨드 및/또는 데이터를 수신하고, 커맨드 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에 대해 하나 이상의 동작들을 수행하고, 하나 이상의 동작들을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화하기 위해 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(260)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본원에서 논의된 인가된 전압 또는 전류의 진폭, 형상, 또는 지속기간은 조정되거나 변경될 수 있고 메모리 다이(200)를 동작하는데 논의된 다양한 동작에 대해 상이할 수 있다.
로컬 메모리 제어기(260)(또는 메모리 디바이스에 포함된 다른 제어기)는 메모리 다이(200)와 관련된 하나 이상의 컴포넌트를 구성할 수 있다. 예를 들어, 제어기는 메모리 디바이스에 지시되거나 메모리 디바이스에 의해 식별되거나 결정될 수 있는 타겟 커패시턴스 또는 관련 구성 정보에 기초하여 메모리 다이(200)의 구성 가능한 용량성 컴포넌트의 하나 이상의 스위칭 컴포넌트를 활성화 또는 비활성화할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀들(205)에 대한 기록 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기록 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 로직 상태를 저장하도록 프로그래밍 될 수 있다. 일부 경우에, 복수의 메모리 셀들(205)은 단일 기록 동작 동안 프로그래밍 될 수 있다. 로컬 메모리 제어기(260)는 기록 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 식별할 수 있다(예를 들어, 타겟 메모리 셀(205)의 어드레스). 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압 인가)할 수 있다. 로컬 메모리 제어기(260)는 기록 동작 동안 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가하여 메모리 셀(205)의 커패시터(230)에 특정 상태(예를 들어, 전하)를 저장할 수 있고, 특정 상태(예를 들어, 충전)는 원하는 로직 상태를 나타낼 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀들(205)에 대한 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 로직 상태가 결정될 수 있다. 경우에 따라, 단일 판독 동작 동안 복수의 메모리 셀들(205)이 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)(예를 들어, 타겟 메모리 셀(205)의 어드레스)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)에 액세스하기 위해 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압 인가)할 수 있다. 타겟 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 감지 컴포넌트(245)에 신호를 전달할 수 있다. 감지 컴포넌트(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 컴포넌트(245)를 동작(예를 들어, 감지 컴포넌트를 래칭)할 수 있고, 이에 의해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 그 비교에 기초하여, 감지 컴포넌트(245)는 메모리 셀(205)에 저장된 로직 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 판독 동작의 일부로서 메모리 셀(205)에 저장된 로직 상태를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 전달할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 로직 상태를 저하시키거나 파괴할 수 있다. 예를 들어, DRAM 아키텍처에서 수행되는 판독 동작은 타겟 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 원래의 로직 상태로 되돌리기 위해 재기록 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 동작 후에 로직 상태를 타겟 메모리 셀에 재기록할 있다. 경우에 따라, 재기록 동작이 판독 동작의 일부로 간주될 수 있다. 또한, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하면 해당 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 교란할 수 있다. 따라서, 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 재기록 동작 또는 리프레시 동작이 수행될 수 있다.
메모리 다이(200)는 호스트 디바이스에 신호를 전송하고 호스트 디바이스로부터 신호를 수신하도록 구성될 수 있으며, 경우에 따라 호스트 디바이스에서 신호를 수신할 때 간섭이나 노이즈가 발생할 수 있다. 예를 들어, 호스트 디바이스로부터의 신호는 더 높은 슬루 레이트를 가질 수 있으며, 이는 더 높은 레벨의 노이즈를 유발할 수 있다(예를 들어, 이웃 메모리 디바이스에서 신호 반사를 통해). 일부 경우에, 하나 이상의 이웃 메모리 다이(200)의 커패시턴스는 적어도 부분적으로 신호 반사를 유발할 수 있다. 호스트 디바이스는 타겟 커패시턴스 또는 메모리 다이(200)의 용량성 컴포넌트와 연관된 구성을 지시함으로써 메모리 다이(200)에 의해 경험되는 노이즈를 감소시키도록 구성될 수 있다. 용량성 컴포넌트는 메모리 다이(200)의 I/O 패드와 연관된 커패시턴스를 조정하거나 구성하도록 동작할 수 있고, 하나 이상의 커패시터 및 I/O 패드와 하나 이상의 커패시터를 선택적으로 결합할 수 있는 하나 이상의 연관된 스위칭 컴포넌트(예를 들어, 트랜지스터)를 포함할 수 있다. 일부 경우에, 타겟 커패시턴스 또는 용량성 컴포넌트의 구성에 의해 지시되는 커패시턴스는 호스트 디바이스에서 메모리 다이(200)로의 시그널링의 슬루 레이트(예를 들어, 메모리 다이(200)에서의 슬루 레이트)를 감소시킬 수 있고, 감소된 슬루 레이트는 신호 반사 및 관련 노이즈를 감소시킬 수 있다.
도 3은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 회로(300)의 예를 도시한다. 일부 예들에서, 회로(300)는 메모리 디바이스의 일부를 나타낼 수 있고, 여기서 메모리 디바이스는 도 2를 참조하여 설명된 메모리 다이(200)를 포함할 수 있다. 예를 들어, 회로(300)로 표현되는 회로는 I/O 패드(305)를 포함할 수 있다. I/O 패드(305)는 본드 와이어 또는 다른 상호접속부와 결합될 수 있으며, 이는 차례로 I/O 패드(305)를 예를 들어 메모리 디바이스의 핀과 결합할 수 있다. "패드"로 설명되었지만, 본원의 청구범위 및 개시내용은 I/O 패드(305)의 임의의 특정 물리적 폼 팩터(form factor)로 제한되지 않는다. 오히려, I/O 패드(305)의 예와 같은 I/O 패드는 I/O 패드를 포함하는 메모리 다이 외부의 신호를 수신하거나 전송하도록 구성된 임의의 전도성 구조를 지칭할 수 있다.
회로(300)에 의해 표현되는 회로는 또한 하나 이상의 전도성 경로(330)(예를 들어, 트레이스, 와이어(본드 와이어와 같은), 전도성 라인/층 등), 및 입력 버퍼(310)를 포함할 수 있다. 전도성 경로(330)는 도 1 및 도 2를 참조하여 설명된 전도성 라인의 예일 수 있다. 회로(300)에 예시된 회로는 메모리 다이의 커패시턴스를 조정하거나 구성하도록 구성될 수 있다(예를 들어, I/O 패드(305)의 커패시턴스를 조정하거나 구성함으로써).
예를 들어, 회로(300)에 의해 예시된 회로는 하나 이상의 용량성 컴포넌트(315)를 포함할 수 있고, 여기서 용량성 컴포넌트(315)는 I/O 패드(305)와 연관된 커패시턴스를 조정(예를 들어, 구성)하도록 동작 가능할 수 있다. 용량성 컴포넌트(315)는 커패시터(320)(예를 들어, 커패시터(320-a)) 및 연관된 스위칭 컴포넌트(325)(예를 들어, 스위칭 컴포넌트(325a))를 포함할 수 있다. 일부 예들에서, 용량성 컴포넌트는 다수의 커패시터들(320)(예를 들어, 커패시터들(320-b, 320-b, 320-c)) 및 다수의 스위칭 컴포넌트들(예를 들어, 스위칭 컴포넌트들(325a, 325b, 325c))을 포함할 수 있다. 스위칭 컴포넌트(325)(예를 들어, 트랜지스터)는 하나 이상의 개별 커패시터(320)와 연관될 수 있다. 예를 들어, 스위칭 컴포넌트(325a)는 커패시터(320-a)와 연관될 수 있고, 스위칭 컴포넌트(325b)는 커패시터(320-b)와 연관될 수 있고, 기타 등등이다.
용량성 컴포넌트(315)는 I/O 패드(305)와 결합될 수 있고, 따라서 용량성 컴포넌트(315)의 하나 이상의 커패시터(320)는 스위칭 컴포넌트(325)를 통해 I/O 패드(305)와 선택적으로 결합될 수 있다. 일부 경우에, 용량성 컴포넌트(315)는 또한 입력 버퍼(310)와 결합될 수 있고, 따라서 용량성 컴포넌트(315)의 하나 이상의 커패시터(320)는 스위칭 컴포넌트(325)를 통해 입력 버퍼(310)와 선택적으로 결합될 수 있다. 예를 들어, 하나 이상의 스위칭 컴포넌트(325)는 하나 이상의 커패시터(320)를 활성화하거나 스위치 온(닫힘)할 수 있고 이를 I/O 패드(305)와 입력 버퍼(310) 사이의 전도성 경로(330)와 결합할 수 있다. 스위칭 컴포넌트(325)는 개별적으로, 협력하여 활성화되거나 또는 전혀 활성화되지 않을 수 있으며, 따라서 커패시터들(320) 중 임의의 하나 이상이 I/O 패드(305)와 결합될 수 있거나, 커패시터들(320) 중 어느 것도 I/O 패드(305)와 결합되지 않을 수 있다. 용량성 컴포넌트(315)가 I/O 패드(305)와 결합될 수 있기 때문에, 용량성 컴포넌트(315)는 I/O 패드(305)와 연관된 커패시턴스(예를 들어, 메모리 다이의 입력 커패시턴스)를 조정하거나 구성하도록 동작 가능할 수 있다. 위에서 설명된 바와 같이, 용량성 컴포넌트(315)의 스위칭 컴포넌트들(325)은 I/O 패드(305)와 용량성 컴포넌트(315)의 다수의 커패시터들(320)(예를 들어, 하나, 다수 또는 하나도 없음)를 결합하도록 동작 가능할 수 있다. 메모리 다이와 연관된 메모리 디바이스 또는 호스트 디바이스는 I/O 패드(305)와 연관된 커패시턴스를 조정하거나 구성하기 위해 I/O 패드(305)와 결합할 커패시터(320)의 수를 지시할 수 있다.
일부 경우에, 호스트 디바이스는 하나 이상의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스를 지시하거나 하나 이상의 용량성 컴포넌트(315)에 대한 구성을 지시하는(예를 들어, I/O 패드(305)와 결합할 커패시터(320)의 수를 지시함) 시그널링을 메모리 디바이스에 전송할 수 있다. 제1 예에서, 호스트 디바이스로부터의 시그널링은 메모리 디바이스가 메모리 디바이스의 하나 이상의 모드 레지스터에 타겟 커패시턴스 또는 하나 이상의 용량성 컴포넌트(315)에 대한 관련 구성 정보를 저장하도록 지시할 수 있다. 일부 경우에, 모드 레지스터는 하나 이상의 용량성 컴포넌트(315)의 상태(예를 들어, 하나 이상의 용량성 컴포넌트(315)와 연관된 스위칭 컴포넌트(325)의 상태)를 저장하는 데 전용인 추가 메모리를 포함할 수 있다. 예를 들어, 모드 레지스터는 폐쇄되거나 활성화될 스위칭 컴포넌트(325)의 수를 지시하는 정보(예를 들어, 하나 이상의 논리 값)를 저장할 수 있다. 추가로 또는 대안적으로 모드 레지스터는 하나 이상의 논리 값을 비트맵(bitmap)으로 저장할 수 있고, 여기서 비트맵의 각각의 비트는 용량성 컴포넌트(315)의 스위칭 컴포넌트(325)에 대응할 수 있다. 이와 같이, 비트맵의 각각의 비트는 대응하는 스위칭 컴포넌트(325)가 활성화(닫힘) 또는 비활성화(개방)되어야 하는지 여부를 나타낼 수 있다(예를 들어, 논리 0 또는 논리 1을 지시함으로써).
따라서, 메모리 디바이스는 타겟 커패시턴스 또는 하나 이상의 용량성 컴포넌트(315)에 대한 관련 구성 정보를 모드 레지스터(들)에 저장할 수 있고 저장된 타겟 커패시턴스 또는 관련 구성 정보를 사용하여 하나 이상의 용량성 컴포넌트(315)를 구성하고(예를 들어, 스위칭 컴포넌트(325)를 활성화 및/또는 비활성화함으로써) 그에 따라 메모리 다이와 연관된 커패시턴스(예를 들어, I/O 패드(305)와 관련된 커패시턴스)를 조정할 수 있다. 예를 들어, 메모리 디바이스의 전원이 켜질 때마다, 메모리 디바이스(예를 들어, 메모리 디바이스의 제어기)는 모드 레지스터(들)에 액세스하고 그에 따라 하나 이상의 용량성 컴포넌트(315)를 구성한다.
제2 예에서, 호스트 디바이스로부터의 시그널링은 타겟 커패시턴스 또는 하나 이상의 용량성 컴포넌트(315)에 대한 구성을 지시하거나 커맨드할 수 있다(예를 들어, 메모리 디바이스가 하나 이상의 모드 레지스터에 관련 정보를 저장하도록 지정하지 않고). 이와 같이, 메모리 디바이스는 시그널링에 따라 하나 이상의 용량성 컴포넌트(315)를 구성할 수 있다(예를 들어, 시그널링에 직접 응답하여 스위칭 컴포넌트(325)를 활성화 및/또는 비활성화함으로써). 메모리 디바이스는 수신된 지시와 연관된 정보를 하나 이상의 모드 레지스터에 저장하지 않고(그리고 나중에 하나 이상의 모드 레지스터로부터 정보 판독하지 않고) 용량성 컴포넌트를 조정할 수 있다. 일부 경우에, 메모리 디바이스는 새로운 타겟 커패시턴스 또는 새로운 구성을 지시하는 호스트 디바이스로부터 새로운 시그널링을 수신할 때까지 하나 이상의 용량성 컴포넌트(315)에 대해 지시된 타겟 커패시턴스 또는 구성을 유지할 수 있다. 일부 경우에, 메모리 디바이스는 새로운 시그널링이 수신되지 않은 경우 파워 다운될 때 모드 레지스터에 하나 이상의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스 또는 구성을 저장할 수 있다.
하나 이상의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스 또는 구성은 신호 슬루 레이트, 메모리 다이 커패시턴스(예를 들어, 기생 커패시턴스 또는 용량성 컴포넌트(315)의 커패시턴스 이외의 다른 커패시턴스), 신호 노이즈(예를 들어, 반사 노이즈) 등, 또는 이들의 임의의 조합 중 하나 이상에 기초할 수 있다. 일 예에서, 하나 이상의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스 또는 구성이 타겟 슬루 레이트를 지원할 수 있다. 유사하게, 하나 이상의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스 또는 구성은 호스트 디바이스와 메모리 디바이스 사이의 신호에 대한 노이즈 레벨(예를 들어, 이웃 메모리 디바이스로부터 반사되는 노이즈)을 낮추도록 구성될 수 있다. 하나 이상의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스 또는 구성은 또한 메모리 다이의 하나 이상의 컴포넌트의 기생 커패시턴스(예를 들어, I/O 버퍼(310)의 PMOS 트랜지스터 및/또는 NMOS 트랜지스터의 게이트 커패시턴스)에 기초할 수 있다. 예를 들어, 타겟 커패시턴스 또는 구성은 기생 커패시턴스와 함께 용량성 컴포넌트(315)의 커패시턴스가 타겟 전체 커패시턴스와 동일할 수 있도록 메모리 다이의 기생 커패시턴스를 기반으로 할 수 있다. 타겟 전체 커패시턴스는 위에서 설명한 대로 타겟 슬루 레이트 또는 신호 노이즈를 기반으로 할 수 있으며, 추가로 메모리 디바이스 및/또는 호스트 디바이스 시뮬레이션 결과 또는 측정값을 기반으로 할 수 있다.
하나 이상의 용량성 컴포넌트(315)에 대한 타겟 메모리 다이 커패시턴스 또는 구성은 또한 메모리 디바이스의 배치, 하나 이상의 연관된(결합된) 메모리 디바이스의 배치 또는 메모리 디바이스의 하나 이상의 메모리 다이들의 배치에 기초할 수 있다. 예를 들어, 메모리 디바이스 또는 하나 이상의 연관된 메모리 다이의 배치는 메모리 디바이스와 연관된 하나 이상의 기생 커패시턴스(예를 들어, 및 연관된 노이즈)에 영향을 미칠 수 있거나 하나 이상의 다른 시그널링 파라미터에 영향을 미칠 수 있다. 이와 같이, 하나 이상의 용량성 컴포넌트에 대한 타겟 메모리 다이 커패시턴스 또는 구성은 메모리 디바이스 또는 하나 이상의 연관된 메모리 디바이스 및 다이의 배치에 의해 유도된 용량성 또는 시그널링 효과에 기초할 수 있다. 추가적으로 또는 대안적으로, 타겟 메모리 다이 커패시턴스 또는 구성은 호스트 디바이스와 메모리 디바이스 사이의 신호 라우팅 및 통신 구조에 기초할 수 있다. 메모리 디바이스의 각각의 메모리 다이는, 몇몇 경우에, 연관된 용량성 컴포넌트(315)에 대해 상이한 타겟 커패시턴스 또는 상이한 구성을 가질 수 있다(예를 들어, 배치 및/또는 라우팅에 기초하여). 호스트 디바이스와 결합된 각각의 메모리 디바이스는 또한 연관된 용량성 컴포넌트(들)(315)에 대해 상이한 타겟 커패시턴스 또는 상이한 구성을 가질 수 있다.
예를 들어, 각각의 메모리 디바이스는 메모리 디바이스의 위치 또는 배치에 기초하고 및/또는 신호 라우팅(예를 들어, 호스트 디바이스 또는 메모리 디바이스와 호스트 디바이스 또는 종단 임피던스 사이의 신호 경로의 길이(예를 들어, 버스 길이)와 같은 종단 임피던스에 대한)에 기초하여 용량성 컴포넌트(315)에 대한 타겟 커패시턴스를 가질 수 있다. 일 예로, 호스트 디바이스는 2개 이상의 메모리 디바이스들과 연결될 수 있으며, 호스트 디바이스에 더 가까운 제1 메모리 디바이스는 제1 메모리 디바이스보다 호스트 디바이스로부터 더 멀리 떨어져 있는 메모리 디바이스보다 용량성 컴포넌트(315)에 대해 더 높은 타겟 커패시턴스(예를 들어, 추가 2 피코패럿(pF))를 가질 수 있다(예를 들어, 연관된 구성을 기초로). 추가적으로 또는 대안적으로, 호스트와 2개 이상의 메모리 디바이스들을 결합하는 버스는 일부 전송 노이즈를 가라앉히거나 제거할 수 있는 임피던스(예를 들어, 종단 저항(RTT)과 같은 종단 임피던스)를 포함할 수 있다. 따라서, 임피던스로부터 더 멀리 떨어진 제1 메모리 디바이스는 제1 메모리 디바이스보다 임피던스에 더 가까운 메모리 디바이스보다 용량성 컴포넌트(315)에 대한 더 높은 타겟 커패시턴스를 가질 수 있다(예를 들어, 연관된 구성을 기초로).
일 예에서, 메모리 다이(예를 들어, 메모리 다이를 포함하는 메모리 디바이스)는 호스트 디바이스와 통신(예를 들어, 신호를 전송 및 수신)하도록 구성될 수 있고 호스트 디바이스에서 신호를 수신할 때 간섭 또는 노이즈를 경험할 수 있다. 예를 들어, 호스트 디바이스로부터의 신호(예를 들어, CA 신호)는 더 작은 상승 및/또는 하강 시간(더 높은 슬루 레이트)를 가질 수 있고, 이는 이웃 메모리 디바이스에 대해 더 높은 수준의 노이즈를 유발할 수 있다(예를 들어, 신호 반사를 통해). 일부 경우에, 하나 이상의 이웃 메모리 다이의 커패시턴스는 신호 반사를 적어도 부분적으로 유발할 수 있다(예를 들어, 인쇄 회로 기판(PCB) 불연속성으로 인해). 호스트 디바이스는 메모리 다이의 용량성 컴포넌트(315)에 대한 타겟 커패시턴스 또는 구성을 지시함으로써(예를 들어, 스위칭 컴포넌트(325)를 활성화 및/또는 비활성화함으로써) 메모리 다이에 의해 경험되는 노이즈를 줄이도록 구성될 수 있다. 일부 경우에, 용량성 컴포넌트(315)의 타겟 커패시턴스 또는 구성에 의해 지시되는 커패시턴스는 호스트 디바이스에서 메모리 다이로의 시그널링의 슬루 레이트(예를 들어, 메모리 다이에서의 슬루 레이트)를 감소시킬 수 있고, 감소된 슬루 레이트는 신호 반사 및 관련 노이즈를 감소시킬 수 있다.
호스트 디바이스는 용량성 컴포넌트(315)의 타겟 커패시턴스 또는 구성(예를 들어, 모드 레지스터를 사용할지 여부의 지시를 포함)을 지시하기 위해 메모리 다이에 시그널링할 수 있다. 메모리 다이는 호스트 디바이스로부터 시그널링을 수신할 수 있고 지시된 타겟 커패시턴스 또는 구성에 기초하여 용량성 컴포넌트(315)를 구성할 수 있다. 예를 들어, 메모리 다이와 연관된 제어기는 지시된 타겟 커패시턴스 또는 구성에 따라 하나 이상의 스위칭 컴포넌트(325)를 활성화 또는 비활성화할 수 있다. 스위칭 컴포넌트(325)는 하나 이상의 연관된 커패시터(320)를 메모리 다이의 I/O 패드(305)와 결합 또는 분리할 수 있고, 따라서 용량성 컴포넌트(315) 및 I/O 패드(305)의 커패시턴스를 변경할 수 있다. I/O 패드(305)의 조정된 커패시턴스는 메모리 다이에서 수신된 신호와 연관된 슬루 레이트를 조정(예를 들어, 감소)할 수 있고, 반사 신호에 의해 발생하는 노이즈를 감소시켜, 메모리 디바이스 정확도를 높일 수 있다.
도 4는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스에 대한 버스 토폴로지(bus topology)(400)의 예를 도시한다. 일부 예들에서, 하나 이상의 메모리 디바이스(405)는 버스 토폴로지(400)를 사용하여 호스트 디바이스(410)(예를 들어, 시스템 온 칩(SoC))와 결합될 수 있다. 각각의 메모리 디바이스(405)는, 도 2 및 도 3을 참조하여 설명된 메모리 다이의 예일 수 있는, 메모리 다이를 포함할 수 있다. 일부 경우에, 메모리 디바이스(405)는 하나의 메모리 다이를 포함할 수 있고, 다른 경우에 메모리 디바이스는 다수의 메모리 다이들을 포함할 수 있다. 메모리 다이는, 도 3을 참조하여 설명된 I/O 패드의 예일 수 있는, I/O 패드를 포함할 수 있다. 버스 토폴로지(400)에 의해 표현되는 연결은 또한 하나 이상의 전도성 경로(예를 들어, 트레이스 라인, 와이어, 전도성 라인/층 등)를 포함할 수 있으며, 이는 도 1을 참조하여 설명된 신호 경로 또는 전도성 라인의 예일 수 있다. 버스 토폴로지(400)에 예시된 디바이스는 메모리 다이의 커패시턴스를 조정하거나 구성하도록 구성될 수 있다(예를 들어, 연관된 I/O 패드의 커패시턴스를 조정하거나 구성함으로써).
예를 들어, 버스 토폴로지(400)에 의해 예시된 각각의 메모리 디바이스는 하나 이상의 용량성 컴포넌트를 포함할 수 있고, 여기서 용량성 컴포넌트는 도 3을 참조하여 설명된 용량성 컴포넌트(315)의 예일 수 있다. 각각의 용량성 컴포넌트는 I/O 패드의 커패시턴스를 조정하거나 구성하기 위해(예를 들어, 타겟 커패시턴스로) 연관된 I/O 패드와 선택적으로 결합될 수 있다(예를 들어, 용량성 컴포넌트의 하나 이상의 스위칭 컴포넌트를 통해). 일부 경우에, 메모리 다이 또는 연관된 I/O 패드의 타겟 커패시턴스는 서로에 대한 및/또는 호스트 디바이스(410)에 대한 하나 이상의 메모리 디바이스(405)의 구성 또는 토폴로지에 기초할 수 있다(예를 들어, 버스 토폴로지(400)의 특성에 기초할 수 있음).
일 예에서, 다수의 메모리 디바이스들(405)은 하나 이상의 라인(415, 420, 및/또는 425)을 통해 플라이 바이 토폴로지(fly-by topology)로 호스트 디바이스(410a)와 연결될 수 있고, 여기서 다중 메모리 디바이스들(405)은 공통 트렁크 라인(common trunk line)(415a) 및 각각의 분기 라인(branch line)(425)을 통해 호스트 디바이스(405)와 연결될 수 있고, 여기서 각각의 분기 라인(425)은 메모리 디바이스(405)를 공통 트렁크 라인(415a)과 연결한다. 트렁크 라인(415a)(예를 들어, 트렁크 PCB 트레이스)은 호스트 디바이스(410a)를 메모리 디바이스들(405)과 연결할 수 있고, 트렁크 라인(415a)의 길이는 호스트 디바이스(410a)와 메모리 디바이스(405) 사이의 거리에 의존할 수 있다. 일부 경우에, 트렁크 라인(415a)은 호스트 디바이스(410a)와 메모리 디바이스(405)를 연결하는 가장 긴 라인일 수 있다. 트레이스 라인들(420a, 420b, 420c, 420d, 420e)은 메모리 디바이스들(405)에 대한 분기 라인들(425)을 서로 연결하고, 일부 경우에는 분기 라인들(425) 사이의 PCB 트레이스를 나타낼 수 있다. 트레이스 라인(420)과 연관된 길이는 메모리 디바이스(405)의 패키지 크기에 기초할 수 있다. 분기 라인들(425a, 425b, 425c, 425d 및 425e)은 각각 트렁크 라인(415a) 또는 각각의 트레이스 라인(420)에서 메모리 디바이스(405a, 405b, 405c, 405d 및 405e)의 핀(예를 들어, 볼 그리드 어레이(BGA)에 대응하는 볼)까지의 PCB 트레이스를 나타낼 수 있다. 일부 경우에, 분기 라인(425)은 트레이스 라인(420) 또는 트렁크 라인(415a)보다 짧을 수 있습니다.
일부 예에서, 라인들(415, 420, 425)은 CA 버스 라우팅에 사용되는 라인들을 나타낼 수 있으며, 일부 경우에는 다중 신호들(예를 들어, 20개의 신호들)이 각 라인을 통해 전달될 수 있다(예를 들어, 도 4에 예시된 각 라인은 병렬 라인들의 그룹에 대응할 수 있음). 라인들(415, 420, 425)은 호스트 디바이스(410a)와 메모리 디바이스(405) 사이의 일대다(one-to-many) 연결을 나타낼 수 있고 여기서 호스트 디바이스(410a) 상의 하나의 핀 또는 패드는 하나 이상의 메모리 디바이스(405) 상의 핀 또는 패드와 결합될 수 있다. 예를 들어, 호스트 디바이스(410a) 상의 하나의 핀은 각각의 메모리 디바이스(405) 상의 핀과 결합될 수 있다.
호스트 디바이스(410)는 하나 이상의 이점을 실현하기 위해 다중 메모리 디바이스들(405)과 결합될 수 있다. 예를 들어, 호스트 디바이스(410)는, 자동차 첨단 운전자 보조 시스템(ADAS), 인공 지능(AI) 어플리케이션 또는 기타 어플리케이션의 일부로 예를 들어 처리량, 대역폭 및 메모리 밀도를 높이기 위해, 다수의 메모리 디바이스들(405)(예를 들어, 4개 또는 5개의 메모리 디바이스들(405))과 결합될 수 있다. 일부 경우에, 호스트 디바이스(410)로부터 메모리 디바이스(405)로의 신호(예를 들어, CA 신호)는 더 작은 상승 및/또는 하강 시간을 가질 수 있으며, 이는 이웃 메모리 디바이스(405)에서 반사되는 더 높은 레벨의 노이즈를 유발할 수 있다. 일부 경우에, 신호 해석을 위한 데이터 윈도우(data window)와 관련된 전압 마진에 영향을 미칠 수 있는 메모리 디바이스(405)에서의 노이즈 레벨은 메모리 디바이스(405)의 입력 레벨 아래로 떨어질 수 있고 메모리 디바이스(405)에서 타이밍 에러를 유발할 수 있다. 일부 경우에, 종단 임피던스(예를 들어, RTT(430))는 반사 노이즈를 흡수하거나 가라앉힐 수 있으며, 따라서 RTT(430)에서 더 멀리 위치하는 메모리 디바이스(405)(예를 들어, 메모리 디바이스(405a 및/또는 405b))는 근처 메모리 디바이스(405)로부터 더 많은 반사 노이즈를 경험할 수 있다.
이와 같이, 메모리 디바이스들(405), 또는 메모리 디바이스들(405)의 하나 이상의 다이는 용량성 컴포넌트(예를 들어, 메모리 다이의 I/O 패드의 커패시턴스)와 연관된 메모리 다이의 커패시턴스를 조정하거나 구성하도록 동작 가능할 수 있는 용량성 컴포넌트로 구성될 수 있다. 용량성 컴포넌트는 메모리 디바이스(405)의 하나 이상의 메모리 다이의 커패시턴스를 조정함으로써 연관된 메모리 디바이스(405)에서 노이즈(예를 들어, 반사 노이즈)를 감소시킬 수 있다. 예를 들어, 호스트 디바이스(410)는 메모리 디바이스(405)의 용량성 컴포넌트에 대한 타겟 커패시턴스 또는 구성을 지시함으로써 하나 이상의 메모리 디바이스(405)에 의해 경험되는 노이즈를 감소시키도록 구성될 수 있다. 일부 경우에, 용량성 컴포넌트의 결과적인 커패시턴스(즉, 지시에 기초하여 메모리 디바이스(405)에 의해 조정(조절, 구성)된 바와 같은 용량성 컴포넌트의 커패시턴스)는 호스트 디바이스(410)에서 메모리 디바이스(405)로의 신호의 슬루 레이트(예를 들어, 메모리 디바이스(405)에서의 슬루 레이트)를 감소시킬 수 있고 감소된 슬루 레이트는 신호 반사 및 관련 노이즈를 감소시킬 수 있다.
예를 들어, RTT(430)로부터 더 멀리 떨어진 메모리 디바이스(예를 들어, 메모리 디바이스(405a 및/또는 405b))는 RTT(430)에 더 가까운 메모리 디바이스(405)(예를 들어, 메모리 디바이스(405c 및/또는 405d))보다 용량성 컴포넌트에 대한 더 높은 타겟 커패시턴스를 가질 수 있다(예를 들어, 연결된 구성 기반). 추가적으로 또는 대안적으로, 호스트 디바이스(410)에 더 가까운 메모리 디바이스(예를 들어, 메모리 디바이스(405a 및/또는 405b))는 호스트 디바이스(410)(예를 들어, 메모리 디바이스(405c 및/또는 405d))로부터 더 멀리 있는 메모리 디바이스(405)보다 용량성 컴포넌트에 대해 더 높은 타겟 커패시턴스를 가질 수 있다(예를 들어, 연결된 구성 기반).
호스트 디바이스(410)는 용량성 컴포넌트의 타겟 커패시턴스 또는 구성을 지시하기 위해 메모리 디바이스(405)에 시그널링할 수 있다(예를 들어, 메모리 디바이스(405)가 모드 레지스터에 저장하기 위한 구성 정보의 지시, 구성 정보를 포함하는 하나 이상의 커맨드). 메모리 디바이스(405)는 호스트 디바이스(410)로부터 신호를 수신할 수 있고 지시된 타겟 커패시턴스 또는 구성에 기초하여 용량성 컴포넌트를 구성할 수 있다. 예를 들어, 메모리 디바이스(405)와 연관된 제어기는 지시된 타겟 커패시턴스 또는 구성에 따라 용량성 컴포넌트의 하나 이상의 스위칭 컴포넌트를 활성화(닫기) 또는 비활성화(열기)할 수 있다. 활성화될 때, 스위칭 컴포넌트는 하나 이상의 연관된 커패시터를 메모리 디바이스(405)의 메모리 다이의 I/O 패드와 결합할 수 있고, 이는 I/O 패드와 메모리 다이의 커패시턴스(예를 들어, 메모리 다이 입력 커패시턴스)를 변경할 수 있다. I/O 패드의 조정된 커패시턴스는 메모리 다이에서 수신된 신호와 관련된 슬루 레이트를 구성(설정)(예를 들어, 감소)할 수 있으며, 메모리 디바이스(405)에서 반사 신호에 의해 생성된 노이즈를 감소시킬 수 있다. 감소된 노이즈는 예를 들어 신호 정확도 및 전압 마진을 증가시킴으로써 메모리 디바이스(405)에서 성능을 향상시킬 수 있다.
도 5는 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스 구성(500)의 예를 도시한다. 일부 예들에서, 메모리 디바이스 구성(500)은 다수의 메모리 다이들(510)을 포함하는 메모리 디바이스(505)이거나 이를 포함할 수 있고, 여기서 메모리 다이(510)는 도 2 내지 4를 참조하여 설명된 메모리 다이의 예일 수 있으며 메모리 디바이스(505)는 도 3 및 도 4를 참조하여 설명된 메모리 디바이스의 예일 수 있다. 메모리 다이(510)는 도 3 및 도 4를 참조하여 설명된 I/O 패드의 예일 수 있는 I/O 패드를 포함할 수 있다. 메모리 디바이스(505)는 하나 이상의 전도성 경로(515)(예를 들어, 트레이스 라인, 와이어, 전도성 라인/층 등)를 포함할 수 있고, 이는 도 2 및 3을 참조하여 설명된 전도성 라인 또는 전도성 경로의 예일 수 있다. 메모리 디바이스(505)는 하나 이상의 메모리 다이(510)의 커패시턴스를 조정(조절, 설정, 구성)하도록 동작 가능할 수 있다(예를 들어, 연결된 I/O 패드의 커패시턴스를 조정하거나 구성하여).
예를 들어, 메모리 디바이스(505)의 메모리 다이(510)는 하나 이상의 용량성 컴포넌트를 포함할 수 있고, 여기서 용량성 컴포넌트는 도 3 및 4를 참조하여 설명된 용량성 컴포넌트의 예일 수 있다. 각각의 용량성 컴포넌트는 I/O 패드의 커패시턴스를 조정하거나 구성하기 위해(예를 들어, 타겟 커패시턴스로) 연관된 I/O 패드와 선택적으로 결합 가능할 수 있다(예를 들어, 용량성 컴포넌트의 하나 이상의 스위칭 컴포넌트를 통해) 일부 경우에, 메모리 다이(510) 또는 연관된 I/O 패드의 타겟 커패시턴스는 서로에 대해, 및/또는 메모리 디바이스(505)에 대해 하나 이상의 메모리 다이(510)의 구성 또는 토폴로지의 하나 이상의 특성에 기초할 수 있다. 메모리 다이(510) 또는 연관된 I/O 패드의 타겟 커패시턴스는 추가적으로 또는 대안적으로 하나 이상의 다른 메모리 디바이스(505) 및/또는 호스트 디바이스에 대해 메모리 디바이스(505)의 구성 또는 토폴로지의 하나 이상의 특성에 기초할 수 있다(예를 들어, 호스트 디바이스를 하나 이상의 메모리 디바이스(505)와 결합하는 데 사용되는 버스 토폴로지).
일 예에서, 메모리 디바이스(505)는 메모리 디바이스(505)를 하나 이상의 다른 메모리 디바이스들(505) 및/또는 호스트 디바이스에 결합(예를 들어, 도 4의 예를 참조하여 설명된 것과 같은 하나 이상의 트레이스 또는 기타 상호 연결을 통해)할 수 있는 핀(520)(예를 들어, BGA의 볼, 전극, 핀, 패드 등)을 포함할 수 있다. 핀(520)은 메모리 디바이스(505)의 하나 이상의 전도성 경로(515)와 결합될 수 있고, 여기서 하나 이상의 전도성 경로(515)는 핀을 하나 이상의 메모리 다이(510)와 결합할 수 있다. 예를 들어, 전도성 경로(515)는 핀(520)을 하나 이상의 메모리 다이(510)에 대응하는 하나 이상의 I/O 패드에 연결할 수 있다. 전도성 경로(515)는 추가적으로 또는 대안적으로 두 개 이상의 메모리 다이들(510)을 결합할 수 있다. 예를 들어, 전도성 경로(515)는 두 개의 대응하는 메모리 다이들(510)의 두 개의 I/O 패드들을 결합할 수 있다.
일부 경우에, 호스트 디바이스에서 메모리 디바이스(505)로의 신호(예를 들어, CA 신호)는 더 작은 상승 및/또는 하강 시간(예를 들어, 더 높은 슬루 레이트)을 가질 수 있고, 이는 이웃 메모리 디바이스(505)에서 반사되는 더 높은 레벨의 노이즈를 유발할 수 있다. 전압 마진 또는 다른 시그널링 윈도우로 언급되거나 또는 이에 영향을 미칠 수 있는 메모리 디바이스(505)에서의 노이즈 레벨은 메모리 디바이스(505)에 대한 임계값 레벨(예를 들어, 신뢰성 임계값에 기초하여) 아래로 떨어질 수 있고, 메모리 디바이스(505)에서 타이밍 오류 또는 기타 역효과를 일으킬 수 있다.
이와 같이, 메모리 디바이스(505)의 하나 이상의 다이(510)는 대응하는 메모리 다이(510)의 커패시턴스(예를 들어, 메모리 다이(510)의 I/O 패드의 커패시턴스)를 조정하거나 구성하기 위해 사용될 수 있는 용량성 컴포넌트로 구성될 수 있다. 추가적으로 또는 대안적으로, 하나의 메모리 다이(510)의 용량성 컴포넌트는 하나 이상의 다른 메모리 다이(510)의 커패시턴스를 조정하거나 구성하기 위해 사용될 수 있다(예를 들어, 하나 이상의 다른 메모리 다이(510) 사이에서 입력 커패시턴스를 분할하고, 하나 이상의 다른 메모리 다이(510)와 결합됨). 예를 들어, 메모리 다이(510a)의 용량성 컴포넌트는 메모리 다이들(510a, 510b) 또는 메모리 다이들(510a, 510b 및 510c)의 커패시턴스를 조정하거나 구성하도록 동작 가능할 수 있다(예를 들어, 용량성 컴포넌트는 메모리 다이들(510b 및/또는 510c)의 I/O 핀과 결합(예를 들어, 선택적으로)될 수 있음). 하나 이상의 용량성 컴포넌트는 메모리 디바이스(505)의 하나 이상의 메모리 다이(510)의 커패시턴스를 조정함으로써 메모리 디바이스(505)에서 노이즈(예를 들어, 반사 노이즈)를 감소시키도록 동작 가능할 수 있다. 예를 들어, 호스트 디바이스는 메모리 디바이스(505)의 하나 이상의 메모리 다이(510)의 용량성 컴포넌트에 대한 타겟 커패시턴스 또는 구성을 지시함으로써 메모리 디바이스(505)에 의해 경험되는 노이즈를 감소시키도록 구성될 수 있다. 일부 경우에, 용량성 컴포넌트와 연관된 결과적인 커패시턴스(예를 들어, 지시에 기초하여 메모리 디바이스(505)에 의해 조정(조절, 구성)된 바와 같은 용량성 컴포넌트의 커패시턴스)는 호스트 디바이스에서 메모리 디바이스(505)로의 신호의 슬루 레이트(예를 들어, 메모리 디바이스(505)에서의 슬루 레이트)를 감소시킬 수 있고 감소된 슬루 레이트는 신호 반사 및 관련 노이즈를 감소시킬 수 있다.
일부 경우에, 호스트 디바이스는 하나 이상의 용량성 컴포넌트의 타겟 커패시턴스 또는 구성을 지시하기 위해 메모리 디바이스(505)에 시그널링할 수 있다(예를 들어, 메모리 디바이스(505)가 모드 레지스터에 저장하기 위한 구성 정보의 지시, 구성 정보를 포함하는 하나 이상의 커맨드). 메모리 디바이스(505)는 호스트 디바이스로부터 신호를 수신할 수 있고 지시된 타겟 커패시턴스 또는 구성에 기초하여 하나 이상의 용량성 컴포넌트들을 구성할 수 있다. 예를 들어, 메모리 디바이스(505)와 연관된 제어기는 지시된 타겟 커패시턴스 또는 구성에 따라 용량성 컴포넌트의 하나 이상의 스위칭 컴포넌트를 활성화(닫기) 또는 비활성화(열기)할 수 있다. 활성화될 때, 스위칭 컴포넌트는 하나 이상의 연관된 커패시터를 메모리 디바이스(505)의 하나 이상의 메모리 다이(510)의 하나 이상의 I/O 패드와 결합할 수 있고, 이는 하나 이상의 I/O 패드 및 하나 이상의 메모리 다이(510)의 커패시턴스(예를 들어, 입력 커패시턴스)를 변경할 수 있다. 하나 이상의 I/O 패드의 조정된 커패시턴스는 하나 이상의 메모리 다이(510)에서 수신된 신호와 연관된 슬루 레이트를 구성(설정)(예를 들어, 감소)할 수 있고, 메모리 디바이스(505)에서 반사 신호에 의해 생성된 노이즈를 감소시킬 수 있다. 감소된 노이즈는 신호 정확도와 마진(예를 들어, 전압 마진)을 증가시켜 디바이스 성능을 향상시킬 수 있다.
도 6은 본원에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 프로세스 흐름(600)의 예를 도시한다. 일부 예들에서, 프로세스 흐름(600)은 도 3 내지 5를 참조하여 설명된 메모리 디바이스 및 호스트 디바이스의 예들일 수 있는 메모리 디바이스(605) 및 호스트 디바이스에 의해 구현될 수 있다. 메모리 디바이스(605)는 하나 이상의 대응하는 I/O 패드를 갖는 하나 이상의 메모리 다이를 포함할 수 있고, 메모리 디바이스(605)는 하나 이상의 메모리 다이의 커패시턴스를 조정하거나 구성하도록 동작 가능할 수 있다(예를 들어, 연관된 I/O 패드의 커패시턴스를 조정하거나 구성함으로써). 예를 들어, 호스트 디바이스(610)는 메모리 디바이스(605)가 하나 이상의 메모리 다이들의 커패시턴스를 구성하거나 조정하도록 지시할 수 있다.
프로세스 흐름(600)의 다음 설명에서, 메모리 디바이스(605)와 호스트 디바이스(610) 사이의 동작은 도시된 순서와 다른 순서로 전송될 수 있고 또는 호스트 디바이스(610) 또는 메모리 디바이스(605)에 의해 수행되는 동작은 상이한 순서로 또는 상이한 시간에 수행될 수 있다. 특정 동작은 또한 프로세스 흐름(600)에서 제외될 수 있거나 다른 작업이 프로세스 흐름(600)에 추가될 수 있다. 호스트 디바이스(610) 및 메모리 디바이스(605)가 프로세스 흐름(600)의 동작들을 수행하는 것으로 도시되어 있지만, 일부 동작들의 일부 양태들은 또한 다른 디바이스에 의해 수행될 수 있다.
615에서, 호스트 디바이스(610)는 메모리 디바이스(605)의 I/O 패드(예를 들어, 메모리 디바이스(605)의 메모리 다이와 연관된)와 연관된 타겟 커패시턴스에 기초하여 메모리 디바이스(605)의 용량성 컴포넌트의 타겟 구성을 식별할 수 있다. 일부 경우에, 호스트 디바이스(610)는 메모리 디바이스(605)의 하나 이상의 I/O 패드(예를 들어, 메모리 디바이스(605)의 하나 이상의 메모리 다이와 연관된)와 연관된 타겟 커패시턴스에 기초하여 메모리 디바이스(605)의 하나 이상의 용량성 컴포넌트에 대한 타겟 구성을 식별할 수 있다. 타겟 커패시턴스는 호스트 디바이스(610)에 대한 또는 호스트 디바이스(610)와 메모리 디바이스(605)를 연결하는 버스와 관련된 하나 이상의 임피던스에 대한 메모리 디바이스(605)의 위치에 기초할 수 있다.
호스트 디바이스는 또한 제2 메모리 디바이스의 제2 I/O 패드와 연관된 제2 타겟 커패시턴스에 기초하여 제2 메모리 디바이스의 제2 용량성 컴포넌트의 제2 타겟 구성을 식별할 수 있다. 제2 타겟 커패시턴스는 타겟 커패시턴스와 상이할 수 있고, 호스트 디바이스(610)에 대한 또는 호스트 디바이스(610)와 제2 메모리 디바이스를 연결하는 버스(예를 들어, 호스트 디바이스(610), 메모리 디바이스(605), 및 제2 메모리 디바이스를 연결하는 버스)와 관련된 하나 이상의 임피던스에 대한 제2 메모리 디바이스의 위치에 기초할 수 있다.
620에서, 호스트 디바이스(610)는 타겟 구성(들)의 식별에 기초하여 구성 정보를 메모리 디바이스(605)에 전송할 수 있다. 호스트 디바이스(610)는 또한 제2 타겟 구성의 식별에 기초하여 제2 타겟 구성을 나타내는 제2 구성 정보를 제2 메모리 디바이스로 전송할 수 있다. 일부 예들에서, 구성 정보(예를 들어, 또는 제2 구성 정보)는 메모리 디바이스(605)(예를 들어, 또는 제2 메모리 디바이스)의 용량성 컴포넌트의 타겟 구성을 포함할 수 있다. 추가적으로 또는 대안적으로, 구성 정보는 메모리 디바이스(605)(예를 들어, 또는 제2 메모리 디바이스)의 용량성 컴포넌트에 대한 타겟 커패시턴스를 포함할 수 있다. 일부 경우에, 구성 정보는 메모리 디바이스(605)가 모드 레지스터에 저장하기 위한 구성 정보의 지시 또는 구성 정보를 포함하는 하나 이상의 커맨드를 포함할 수 있다.
625에서, 메모리 디바이스(605)는 구성 정보에 기초하여 메모리 디바이스(605)의 I/O 패드(들)의 커패시턴스(들)를 구성할 수 있다. 예를 들어, 도 3 내지 5를 참조하여 설명된 바와 같이, 메모리 디바이스(605)는 조정 가능한 커패시턴스를 갖는 하나 이상의 용량성 컴포넌트를 포함할 수 있으며, 여기서 하나 이상의 용량성 컴포넌트는 메모리 디바이스(605)의 하나 이상의 I/O 패드와 결합될 수 있다. 일부 경우에, 메모리 디바이스(605)는 용량성 컴포넌트(들)를 구성함으로써 I/O 패드(들)의 캐패시턴스를 구성할 수 있다(예를 들어, 타겟 구성 또는 타겟 커패시턴스에 따라). 예를 들어, 메모리 디바이스(605)와 연관된 제어기는 구성 정보에 따라 용량성 컴포넌트의 하나 이상의 스위칭 컴포넌트를 활성화(닫힘) 또는 비활성화(개방)할 수 있다. 일부 예들에서, 메모리 디바이스(605)는 수신된 구성 정보를 메모리 디바이스(605)의 하나 이상의 모드 레지스터들에 저장할 수 있고 구성 정보를 하나 이상의 모드 레지스터에 저장하는 것에 기초하여 용량성 컴포넌트(들)를 구성할 수 있다.
일부 경우에, 메모리 디바이스(605)는 메모리 디바이스(605)의 하나 이상의 I/O 패드와 연관된 타겟 커패시턴스에 기초하여 메모리 디바이스(605)의 하나 이상의 용량성 컴포넌트의 타겟 구성을 식별할 수 있다. 이와 같이, 메모리 디바이스는 식별된 구성에 기초하여 메모리 디바이스(605)의 I/O 패드(들)의 커패시턴스(들)를 구성할 수 있다.
630에서, 메모리 디바이스(605)는 일부 경우에 I/O 패드의 커패시턴스가 구성되었다는 지시를 호스트 디바이스(610)에 전송할 수 있다.
635에서, 호스트 디바이스(610)는 I/O 패드를 통해 메모리 디바이스(605)에 시그널링을 전송할 수 있다(예를 들어, 구성 정보를 전송한 후 및 메모리 디바이스(605)가 I/O 패드의 커패시턴스를 구성한 후). 일부 경우에, 시그널링의 슬루 레이트(예를 들어, 메모리 디바이스(605)에서 시그널링의 슬루 레이트)는 구성 정보에 기초할 수 있다(예를 들어, 메모리 디바이스(605)의 하나 이상의 용량성 컴포넌트의 구성에 기초함). 예를 들어, 지시에 기초하여 메모리 디바이스(605)에 의해 조정된(조정된, 구성된) 용량성 컴포넌트의 커패시턴스는 호스트 디바이스(610)로부터 메모리 디바이스(605)로의 신호의 슬루 레이트를 조정(예를 들어, 감소)할 수 있다.
일부 예들에서, 슬루 레이트는 하나 이상의 용량성 컴포넌트들의 구성에 의해 낮아질 수 있고 더 낮은 슬루 레이트는 메모리 디바이스(605)에서 반사 노이즈를 더 낮출 수 있다. 메모리 디바이스(605)에서 노이즈의 감소는 시그널링 정확도를 증가시키고 이에 의해 레이턴시(latency)를 감소시키고 신뢰성을 개선함으로써 디바이스 성능을 개선할 수 있다.
도 7은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 메모리 디바이스(705)의 블록도(700)이다. 메모리 디바이스(705)는 도 3 내지 6을 참조하여 설명된 메모리 디바이스의 양태들의 예일 수 있다. 메모리 디바이스(705)는 구성 정보 수신 컴포넌트(710), 커패시턴스 구성 컴포넌트(715), 및 신호 수신 컴포넌트(720)를 포함할 수 있다. 이러한 모듈들의 각각은 서로 직접 또는 간접적으로 통신할 수 있습니다(예를 들어, 하나 이상의 버스를 통해).
구성 정보 수신 컴포넌트(710)는 메모리 디바이스에서, 메모리 디바이스의 I/O 패드의 타겟 커패시턴스와 관련된 구성 정보를 수신할 수 있다. 경우에 따라 구성 정보는 용량성 컴포넌트의 구성을 나타낸다.
커패시턴스 구성 컴포넌트(715)는, 메모리 디바이스에서, 구성 정보에 기초하여 I/O 패드의 커패시턴스를 구성할 수 있다. 일부 예들에서, I/O 패드의 커패시턴스를 구성하는 것은 용량성 컴포넌트를 구성하는 것을 포함한다. 일부 예들에서, 커패시턴스 구성 컴포넌트(715)는 구성 정보를 하나 이상의 모드 레지스터들에 저장할 수 있다. 일부 예들에서, 커패시턴스 구성 컴포넌트(715)는 구성 정보를 하나 이상의 모드 레지스터들에 저장하는 것에 기초하여 용량성 컴포넌트를 구성할 수도 있다. 일부 예들에서, 커패시턴스 구성 컴포넌트(715)는, I/O 패드의 커패시턴스를 구성한 후에, I/O 패드의 커패시턴스가 구성되었다는 지시를 호스트 디바이스에 전송할 수 있다. 일부 경우에, 메모리 디바이스는 조정 가능한 커패시턴스를 갖고 I/O 패드와 결합된 용량성 컴포넌트를 포함한다.
신호 수신 컴포넌트(720)는 I/O 패드의 커패시턴스를 구성한 후 I/O 패드를 통해 호스트 디바이스로부터 시그널링을 수신할 수 있다.
도 8은 본 명세서에 개시된 예에 따라 구성 가능한 메모리 다이 커패시턴스를 지원하는 호스트 디바이스(805)의 블록도(800)이다. 호스트 디바이스(805)는 도 3 내지 6을 참조하여 설명된 호스트 디바이스의 양태들의 예일 수 있다. 호스트 디바이스(805)는 용량성 구성 컴포넌트(810), 구성 정보 전송 컴포넌트(815) 및 신호 전송 컴포넌트(820)를 포함할 수 있다. 이러한 모듈들의 각각은 서로 직접 또는 간접적으로 통신할 수 있다(예를 들어, 하나 이상의 버스를 통해).
용량성 구성 컴포넌트(810)는 메모리 디바이스의 I/O 패드와 연관된 타겟 커패시턴스에 기초하여 메모리 디바이스의 용량성 컴포넌트의 타겟 구성을 식별할 수 있다. 일부 예들에서, 용량성 구성 컴포넌트(810)는 제2 메모리 디바이스의 제2 I/O 패드와 연관된 제2 타겟 커패시턴스에 기초하여 제2 메모리 디바이스의 제2 용량성 컴포넌트의 제2 타겟 구성을 식별할 수 있고, 여기서 제2 타겟 커패시턴스는 타겟 커패시턴스와 다를 수 있다.
구성 정보 전송 컴포넌트(815)는, 타겟 구성을 식별하는 것에 기초하여, 타겟 구성을 지시하는 구성 정보를 메모리 디바이스에 전송할 수 있다. 일부 예들에서, 구성 정보 전송 컴포넌트(815)는, 제2 타겟 구성의 식별에 기초하여 제2 타겟 구성을 나타내는 제2 구성 정보를 제2 메모리 디바이스에 전송할 수 있다.
신호 전송 컴포넌트(820)는 구성 정보를 전송한 후 I/O 패드를 통해 메모리 디바이스에 시그널링을 전송할 수 있다. 경우에 따라 시그널링의 슬루 레이트는 구성 정보를 기반으로 한다.
도 9는 본 개시의 양태들에 따른 구성 가능한 메모리 다이 커패시턴스를 지원하는 방법 또는 방법들(900)을 예시하는 흐름도이다. 방법(900)의 동작은 본 명세서에 기술된 바와 같은 메모리 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작은 도 7을 참조하여 설명된 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 설명된 기능들을 수행하기 위해 메모리 디바이스의 기능적 요소들을 제어하기 위한 명령어 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
905에서, 메모리 디바이스는, 메모리 디바이스에서, 메모리 디바이스의 I/O 패드의 타겟 커패시턴스와 연관된 구성 정보를 수신할 수 있다. 905의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 905의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 구성 정보 수신 컴포넌트에 의해 수행될 수도 있다.
910에서, 메모리 디바이스는, 메모리 디바이스에서, 구성 정보에 기초하여 I/O 패드의 커패시턴스를 구성할 수 있다. 910의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 910의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 커패시턴스 구성 컴포넌트에 의해 수행될 수도 있다.
915에서, 메모리 디바이스는 I/O 패드의 커패시턴스를 구성한 후에 I/O 패드를 통해 호스트 디바이스로부터 시그널링을 수신할 수 있다. 915의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 915의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 신호 수신 컴포넌트에 의해 수행될 수도 있다.
일부 예에서, 본원에 설명된 장치는 방법(900)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 메모리 디바이스에서, 메모리 디바이스의 I/O 패드의 타겟 커패시턴스와 관련된 구성 정보를 수신하고 메모리 디바이스에서, 구성 정보에 기초하여 I/O 패드의 커패시턴스를 구성하고, I/O 패드의 커패시턴스를 구성한 후 I/O 패드를 통해 호스트 디바이스로부터 시그널링을 수신하기 위해 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체)를 포함할 수 있다. 본 명세서에 설명된 방법(900) 및 장치의 일부 예에서, 메모리 디바이스는 조정 가능한 커패시턴스를 갖고 I/O 패드와 결합된 용량성 컴포넌트를 포함할 수 있고, I/O 패드의 커패시턴스를 구성하는 것은 용량성 컴포넌트를 구성하는 것을 포함할 수 있고, 구성 정보는 용량성 컴포넌트의 구성을 지시할 수 있다.
본원에 설명된 방법(900) 및 장치의 일부 예는 구성 정보를 하나 이상의 모드 레지스터에 저장하고, 구성 정보를 하나 이상의 모드 레지스터에 저장하는 것에 기초하여 용량성 컴포넌트를 구성하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다. 본원에 설명된 방법(900) 및 장치의 일부 예는 I/O 패드의 커패시턴스를 구성한 후 I/O 패드의 커패시턴스가 구성되었을 수 있다는 지시를 호스트 디바이스로 전송하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다.
도 10은 본 개시의 양태들에 따른 구성 가능한 메모리 다이 커패시턴스를 지원하는 방법 또는 방법들(1000)을 예시하는 흐름도이다. 방법(1000)의 동작은 본 명세서에 설명된 메모리 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은 도 7을 참조하여 설명된 메모리 디바이스에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 설명된 기능들을 수행하기 위해 메모리 디바이스의 기능적 요소들을 제어하기 위한 명령어 세트를 실행할 수 있다. 추가로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
1005에서, 메모리 디바이스는, 메모리 디바이스에서, 메모리 디바이스의 I/O 패드의 타겟 커패시턴스와 연관된 구성 정보를 수신할 수 있다. 1005의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1005의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 구성 정보 수신 컴포넌트에 의해 수행될 수도 있다.
1010에서, 메모리 디바이스는 메모리 디바이스에서, 구성 정보에 기초하여 I/O 패드의 커패시턴스를 구성할 수 있다. 1010의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1010의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 커패시턴스 구성 컴포넌트에 의해 수행될 수도 있다.
1015에서, 메모리 디바이스는 구성 정보를 하나 이상의 모드 레지스터에 저장할 수 있다. 1015의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1015의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 커패시턴스 구성 컴포넌트에 의해 수행될 수도 있다.
1020에서, 메모리 디바이스는 구성 정보를 하나 이상의 모드 레지스터에 저장하는 것에 기초하여 용량성 컴포넌트를 구성할 수 있다. 1020의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1020의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 커패시턴스 구성 컴포넌트에 의해 수행될 수도 있다.
1025에서, 메모리 디바이스는 I/O 패드의 커패시턴스를 구성한 후에 I/O 패드를 통해 호스트 디바이스로부터 시그널링을 수신할 수 있다. 1025의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1025의 동작들의 양태들은 도 7을 참조하여 설명된 바와 같이 신호 수신 컴포넌트에 의해 수행될 수도 있다.
도 11은 본 개시의 양태들에 따른 구성 가능한 메모리 다이 커패시턴스를 지원하는 방법 또는 방법들(1100)을 예시하는 흐름도이다. 방법(1100)의 동작은 본원에 설명된 호스트 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은 도 8을 참조하여 설명된 바와 같이 호스트 디바이스에 의해 수행될 수 있다. 일부 예들에서, 호스트 디바이스는 설명된 기능들을 수행하기 위해 호스트 디바이스의 기능적 요소들을 제어하기 위해 명령어 세트를 실행할 수 있다. 추가로 또는 대안적으로, 호스트 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
1105에서, 호스트 디바이스는 메모리 디바이스의 I/O 패드와 연관된 타겟 커패시턴스에 기초하여 메모리 디바이스의 용량성 컴포넌트의 타겟 구성을 식별할 수 있다. 1105의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1105의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같은 용량성 컴포넌트 구성에 의해 수행될 수도 있다.
1110에서, 호스트 디바이스는 타겟 구성을 식별하는 것에 기초하여 타겟 구성을 지시하는 구성 정보를 메모리 디바이스에 전송할 수 있다. 1110의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1110의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같이 구성 정보 전송 컴포넌트에 의해 수행될 수도 있다.
1115에서, 호스트 디바이스는 구성 정보를 전송한 후 I/O 패드를 통해 메모리 디바이스에 시그널링을 전송할 수 있다. 1115의 동작은 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 1115의 동작들의 양태들은 도 8을 참조하여 설명된 바와 같이 신호 전송 컴포넌트에 의해 수행될 수도 있다.
일부 예에서, 본원에 설명된 장치는 방법(1100)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 메모리 디바이스의 I/O 패드와 연관된 타겟 커패시턴스에 기초하여 메모리 디바이스의 용량성 컴포넌트의 타겟 구성을 식별하고, 타겟 구성을 식별하는 것에 기초하여, 타겟 구성을 지시하는 구성 정보를 메모리 디바이스로 전송하고, 구성 정보를 전송한 후 I/O 패드를 통해 메모리 디바이스로 시그널링을 전송하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 본 명세서에 설명된 방법(1100) 및 장치의 일부 예에서, 시그널링의 슬루 레이트는 구성 정보에 기초할 수 있다.
본원에 설명된 방법은 가능한 구현이며, 동작 및 단계는 재배열되거나 달리 수정될 수 있으며 다른 구현이 가능하다는 점에 유의해야 한다. 또한 두 가지 이상의 방법 중 일부를 결합할 수도 있다.
장치가 설명된다. 장치는 I/O 패드를 포함하는 메모리 다이, I/O 패드와 결합되며 메모리 다이에 포함된 입력 버퍼, 및 조정 가능한 커패시턴스를 갖고 메모리 다이에 포함된 용량성 컴포넌트를 포함할 수 있고, 용량성 컴포넌트는 I/O 패드와 결합된다.
일부 예들에서, 용량성 컴포넌트는 커패시터 및 I/O 패드와 커패시터를 선택적으로 결합하도록 동작 가능한 스위칭 컴포넌트를 포함한다. 일부 예들에서, 용량성 컴포넌트는 커패시터들의 세트 및 스위칭 컴포넌트들의 세트를 포함하고, 세트의 각각의 개별 스위칭 컴포넌트는 세트의 개별 커패시터를 I/O 패드와 선택적으로 결합하도록 동작 가능하다. 장치의 일부 예는 하나 이상의 논리 값을 저장하도록 동작 가능한 모드 레지스터, 및 장치가 하나 이상의 논리 값을 기반으로 용량성 컴포넌트에 의해 지원되는 커패시턴스 세트 중 하나를 가질 수 있도록 용량성 컴포넌트를 구성하도록 작동 가능한 제어기를 포함한다.
일부 예들에서, 용량성 컴포넌트는 스위칭 컴포넌트들의 세트를 포함하고, 하나 이상의 논리 값은 제어기가 닫을 스위칭 컴포넌트 세트의 양을 지시한다. 일부 예들에서, 용량성 컴포넌트는 스위칭 컴포넌트들의 세트를 포함하고, 하나 이상의 논리 값들은 비트맵을 포함하고, 비트맵의 각 비트는 제어기가 스위칭 컴포넌트들의 세트 중 개별 하나를 열거나 닫을 수 있는지 여부를 지시한다.
장치의 일부 예는 용량성 컴포넌트와 결합되고 용량성 컴포넌트의 조정 가능한 커패시턴스를 구성하는 것에 기초하여 I/O 패드를 통해 수신된 신호의 슬루 레이트를 구성하도록 동작 가능한 제어기를 포함할 수 있다.
장치의 일부 예는 제2 I/O 패드 및 제2 용량성 컴포넌트를 포함하는 제2 메모리 다이를 포함할 수 있고, 제2 용량성 컴포넌트는 제2 조정 가능한 커패시턴스를 갖고 제2 I/O 패드와 결합된다.
시스템이 설명된다. 시스템은 메모리 디바이스 및 메모리 디바이스와 결합된 호스트 디바이스를 포함할 수 있다. 메모리 디바이스는 I/O 패드 및 조절 가능한 커패시턴스를 갖고 I/O 패드와 결합된 용량성 컴포넌트를 포함하는 메모리 다이를 포함할 수 있다. 호스트 디바이스는 구성 정보를 메모리 디바이스에 제공하도록 동작할 수 있으며, 메모리 디바이스는 구성 정보에 기초하여 용량성 컴포넌트의 조정 가능한 커패시턴스를 구성하도록 동작 가능할 수 있다.
일부 예에서, 메모리 디바이스의 용량성 컴포넌트는 하나 이상의 커패시터 및 하나 이상의 스위칭 컴포넌트를 포함하고, 여기서 하나 이상의 스위칭 컴포넌트 각각은 하나 이상의 커패시터의 개별 커패시터를 I/O 패드와 선택적으로 결합하도록 동작할 수 있다. 일부 예들에서, 호스트 디바이스는 구성 정보를 지시하는 커맨드를 메모리 디바이스에 발행하는 것에 기초하여 구성 정보를 제공하도록 동작 가능하다. 일부 예들에서, 호스트 디바이스로부터 메모리 디바이스로 전송된 신호의 슬루 레이트는 용량성 컴포넌트의 조정 가능한 커패시턴스에 기초한다.
메모리 디바이스의 일부 예에는 모드 레지스터가 포함될 수 있고 여기서 메모리 디바이스는 모드 레지스터에 저장된 하나 이상의 논리 값에 기초하여 용량성 컴포넌트의 조정 가능한 커패시턴스를 구성하도록 동작 가능하다. 일부 예들에서, 호스트 디바이스는 하나 이상의 논리 값들의 지시를 메모리 디바이스에 전송하는 것에 기초하여 구성 정보를 제공하도록 동작 가능하고, 메모리 디바이스는 지시에 기초하여 모드 레지스터에 하나 이상의 논리 값을 저장하도록 동작 가능하다.
메모리 디바이스의 몇몇 예는 I/O 패드와 결합된 입력 버퍼를 포함할 수 있다. 메모리 디바이스의 일부 예는 개별 I/O 패드를 각각 포함하는 하나 이상의 추가 메모리 다이를 포함할 수 있다. 일부 예들에서, 메모리 디바이스는 용량성 컴포넌트를 하나 이상의 추가 메모리 다이 중 적어도 하나의 개별 I/O 패드와 결합하도록 동작 가능하다. 시스템의 일부 예는 개별 메모리 다이를 각각 포함하는 하나 이상의 추가 메모리 디바이스를 포함할 수 있으며, 개별 메모리 다이는 개별 I/O 패드 및 개별 용량성 컴포넌트를 포함한다. 일부 예들에서, 개별 용량성 컴포넌트는 개별 조정 가능한 커패시턴스를 가질 수 있고 개별 I/O 패드와 결합될 수 있다. 일부 예들에서, 호스트 디바이스의 단일 I/O 패드는 메모리 디바이스의 I/O 패드 및 하나 이상의 추가 메모리 디바이스의 각각의 개별 I/O 패드를 포함하는 복수의 I/O 패드들과 결합된다.
시스템의 일부 예들에서, 메모리 디바이스의 용량성 컴포넌트는 제1 커패시턴스를 갖도록 구성될 수 있고, 하나 이상의 추가 메모리 디바이스 중 제2 메모리 디바이스에 포함된 제2 용량성 컴포넌트는 제2 커패시턴스를 갖도록 구성될 수 있다. 일부 예들에서, 메모리 디바이스는 제2 메모리 디바이스보다 호스트 디바이스에 더 가까울 수 있고 제1 커패시턴스는 제2 커패시턴스보다 클 수 있다. 시스템의 일부 예들에서, 시스템은 호스트 디바이스, 메모리 디바이스, 및 제2 메모리 디바이스와 결합된 버스에 대한 종단 임피던스를 더 포함할 수 있고, 여기서 메모리 디바이스는 제2 메모리 디바이스보다 종단 임피던스로부터 더 멀 수 있고, 여기서 제1 커패시턴스는 제2 커패시턴스보다 클 수 있다.
본원에 설명된 정보 및 신호는 다양한 다양한 기술들 및 기법들을 사용하여 표시될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 표현될 수 있다. 일부 도면은 신호들을 단일 신호로 나타낼 수 있다; 그러나, 당업자는 신호가 신호들의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭들을 가질 수 있음을 이해할 것이다.
"전자 통신", "전도성 접촉", "연결된" 및 "결합된"이라는 용어는 컴포넌트들 간의 신호 흐름을 지원하는 컴포넌트들 간의 관계를 의미할 수 있다. 컴포넌트들 사이에 언제든지 컴포넌트들 간의 신호 흐름을 지원할 수 있는 전도성 경로가 있는 경우 컴포넌트들은 서로 전자 통신하는(또는 전도성 접촉된 또는 연결된 또는 결합된) 것으로 간주된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 접촉된 또는 연결된 또는 결합된) 컴포넌트들 간의 전도성 경로는 연결된 컴포넌트들을 포함하는 디바이스의 동작에 따라 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트들 사이의 전도성 경로는 컴포넌트들 사이의 직접 전도성 경로일 수 있거나, 연결된 컴포넌트들 사이의 전도성 경로는 스위치, 트랜지스터 또는 기타 컴포넌트와 같은 중간 컴포넌트를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 컴포넌트들 사이의 신호 흐름은 예를 들어 스위치 또는 트랜지스터와 같은 하나 이상의 중간 컴포넌트들을 사용하여 잠시 중단될 수 있다.
“결합”이라는 용어는 신호가 현재 전도성 경로를 통해 컴포넌트들 간에 통신될 수 없는 컴포넌트들 사이의 개방 회로 관계에서 신호가 전도성 경로를 통해 컴포넌트들 사이에 통신될 수 있는 컴포넌트들 사이의 폐쇄 회로 관계로 이동하는 상태를 의미한다. 제어기와 같은 컴포넌트가 다른 컴포넌트들을 함께 결합할 때, 컴포넌트는 이전에 신호 흐름을 허용하지 않았던 전도성 경로를 통해 다른 컴포넌트들 사이에서 신호 흐름을 허용하는 변경을 개시한다.
"분리된"이라는 용어는 현재 컴포넌트들 간에 신호가 흐를 수 없는 컴포넌트들 간의 관계를 나타낸다. 컴포넌트들 사이에 개방 회로가 있으면 컴포넌트들이 서로 분리된다. 예를 들어, 컴포넌트들 사이에 위치한 스위치로 분리된 두 컴포넌트들은 스위치가 개방되어 있을 때 서로 분리된다. 제어기가 두 컴포넌트들을 분리할 때, 제어기는 이전에 신호가 흐르도록 허용했던 전도성 경로를 사용하여 컴포넌트들 간에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
본 명세서에서 사용되는 용어 "층"은 기하학적 구조의 계층(stratum) 또는 시트를 의미한다. 각 층은 3차원(예를 들어, 높이, 너비 및 깊이)을 가질 수 있으며 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층은 두 개의 치수들이 세 번째 치수보다 큰 3차원 구조, 예를 들어 박막일 수 있다. 층은 다른 요소, 컴포넌트 및/또는 재료를 포함할 수 있다. 경우에 따라, 하나의 층이 두 개 이상의 하위 층들로 구성될 수 있다. 첨부된 일부 도면에서, 3차원 층의 두 개의 치수들이 예시의 목적으로 도시되어 있다.
본 명세서에 사용된 바와 같이, 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기적 접점으로 사용될 수 있다. 전극은 메모리 어레이의 요소들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
메모리 어레이를 포함하는 본원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOS(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도, 또는 기판의 서브 영역은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 논의되는 스위칭 컴포넌트 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자들은 금속과 같은 전도성 물질을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형이면(즉, 대다수 캐리어가 신호임), FET는 n형 FET라고 할 수 있다. 채널이 p형인 경우(즉, 대다수 캐리어가 홀인 경우) FET를 p형 FET라고 할 수 있다. 채널은 절연 게이트 산화물로 덮일 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "켜짐" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가되면 트랜지스터가 "꺼짐" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본원에 기재된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예시를 나타내지는 않는다. 본 문서에서 사용된 "예시된"이라는 용어는 "예시, 예 또는 실례로 작용하는 것"을 의미하며, "바람직한" 또는 "다른 예보다 유리한"을 의미하지 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 특정 세부사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형식으로 표시된다.
첨부된 도면에서 유사한 컴포넌트 또는 기능은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트는 참조 라벨 뒤에 대시 및 유사한 컴포넌트를 구별하는 두 번째 라벨을 사용하여 구분될 수 있다. 본원서 첫 번째 참조 라벨만 사용되는 경우 두 번째 참조 라벨과 관계없이 동일한 첫 번째 참조 라벨을 갖는 유사한 컴포넌트들 중 하나에 설명이 적용된다.
본원의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 본원에 설명된 기능을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 기타 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안적으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스들의 조합으로 구현될 수도 있다(예를 들어, DSP와 마이크로프로세서, 다중 마이크로프로세서들, DSP 코어와 연결된 하나 이상의 마이크로프로세서들, 또는 기타 그러한 구성의 조합).
본원에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 설명된 기능은 프로세서, 하드웨어, 펌웨어, 하드웨어 배선 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치할 수 있다. 또한, 청구범위를 포함하여 본원에 사용된 바와 같이, 항목 목록에서 사용된 "또는"은 예를 들어 A, B 또는 C 중 적어도 하나의 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 문구가 앞에 오는 항목 목록)은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포함된 목록을 나타낸다. 또한, 본원에 사용된 바와 같이, "에 기초한"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A를 기반"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기반할 수 있다. 다시 말해서, 본 명세서에서 사용되는 "에 기초한"이라는 문구는 "적어도 부분적으로 ~에 기초한"이라는 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독가능 매체는 비일시적 컴퓨터 저장 매체 및 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비-일시적 컴퓨터 판독가능 매체는 RAM, ROM, 전기적 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 기타 광 디스크 스토리지, 자기 디스크 저장 장치 또는 명령어 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반하거나 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 기타 자기 저장 장치 또는 기타 비일시적 매체를 포함할 수 있다. 또한 임의의 연결은 적적하게 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버 또는 기타 원격 소스로부터 전송되는 경우 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로웨이브와 같은 무선 기술이 매체의 정의에 포함된다. 본원에 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, DVD(디지털 다목적 디스크), 플로피 디스크 및 블루레이 디스크를 포함하며 디스크(disk)는 일반적으로 자기적으로 데이터를 재생하는 반면 디스크(disc)는 레이저를 사용하여 광학적으로 데이터를 재생한다. 위의 조합도 컴퓨터 판독 가능 매체의 범위에 포함된다.
본원의 설명은 당업자가 본 개시내용을 작성하거나 사용할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정은 당업자에게 명백할 것이고, 본원에 정의된 일반적인 원리는 본 개시내용의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시내용은 본원에 기재된 예시 및 설계에 제한되지 않고, 본원에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.
Claims (29)
- 장치에 있어서,
입력/출력(I/O) 패드(pad)를 포함하는 메모리 다이(memory die);
상기 메모리 다이에 포함된 입력 버퍼(input buffer)-상기 입력 버퍼는 I/O 패드와 결합됨-; 및
조정 가능한 커패시턴스를 갖고 상기 메모리 다이에 포함된 용량성 컴포넌트(capacitive component)를 포함하고, 상기 용량성 컴포넌트는 상기 I/O 패드와 결합되는, 장치. - 제1항에 있어서, 상기 용량성 컴포넌트는 커패시터 및 상기 커패시터를 상기 I/O 패드와 선택적으로 결합하도록 동작 가능한 스위칭 컴포넌트(switching component)를 포함하는, 장치.
- 제1항에 있어서, 상기 용량성 컴포넌트는 복수의 커패시터들 및 복수의 스위칭 컴포넌트들을 포함하고, 상기 복수의 스위칭 컴포넌트들의 각각의 개별 스위칭 컴포넌트는 상기 복수의 커패시터들의 개별 커패시터를 상기 I/O 패드와 선택적으로 결합하도록 동작 가능한, 장치.
- 제1항에 있어서,
하나 이상의 논리 값(logic value)을 저장하도록 동작 가능한 모드 레지스터(mode register); 및
상기 장치로 하여금 상기 하나 이상의 논리 값에 적어도 부분적으로 기초하여 상기 용량성 컴포넌트에 의해 지원되는 복수의 커패시턴스들 중 하나를 갖도록 상기 용량성 컴포넌트를 구성하게 하도록 동작 가능한 제어기를 더 포함하는, 장치. - 제4항에 있어서, 여기서:
상기 용량성 컴포넌트는 복수의 스위칭 컴포넌트들을 포함하고; 그리고
상기 하나 이상의 논리 값은 상기 제어기가 닫을 상기 복수의 스위칭 컴포넌트들의 양을 지시하는, 장치. - 제4항에 있어서, 여기서:
상기 용량성 컴포넌트는 복수의 스위칭 컴포넌트들을 포함하고; 그리고
상기 하나 이상의 논리 값은 비트맵(bitmap)을 포함하고, 상기 비트맵의 각각의 비트는 상기 제어기가 상기 복수의 스위칭 컴포넌트들 중 각각의 하나를 열거나 닫을지 여부를 지시하는, 장치. - 제1항에 있어서,
상기 용량성 컴포넌트와 결합되고 상기 용량성 컴포넌트의 상기 조정 가능한 커패시턴스를 구성하는 것에 적어도 부분적으로 기초하여 상기 I/O 패드를 통해 수신된 신호의 슬루 레이트(slew rate)를 구성하도록 동작 가능한 제어기를 더 포함하는, 장치. - 제1항에 있어서,
제2 I/O 패드 및 제2 용량성 컴포넌트를 포함하는 제2 메모리 다이를 더 포함하고, 상기 제2 용량성 컴포넌트는 제2 조정 가능한 커패시턴스를 갖고 제2 I/O 패드와 결합되는, 장치. - 시스템에 있어서,
메모리 디바이스로,
입력/출력(I/O) 패드를 포함하는 메모리 다이; 및
조정 가능한 커패시턴스를 갖고 상기 I/O 패드와 결합된 용량성 컴포넌트를 포함하는, 상기 메모리 디바이스; 및
상기 메모리 디바이스와 결합된 호스트 디바이스(host device)를 포함하고, 여기서:
상기 호스트 디바이스는 구성 정보(configuration information)를 상기 메모리 디바이스에 제공하도록 동작 가능하고; 그리고
상기 메모리 디바이스는 상기 구성 정보에 적어도 부분적으로 기초하여 용량성 컴포넌트의 상기 조정 가능한 커패시턴스를 구성하도록 동작 가능한, 시스템. - 제9항에 있어서, 상기 메모리 디바이스의 상기 용량성 컴포넌트는 하나 이상의 커패시터 및 하나 이상의 스위칭 컴포넌트를 포함하고, 상기 하나 이상의 스위칭 컴포넌트의 각각은 상기 하나 이상의 커패시터의 개별 커패시터를 상기 I/O 패드와 선택적으로 결합하도록 동작 가능한, 시스템.
- 제9항에 있어서, 상기 호스트 디바이스는 상기 구성 정보를 지시하는 커맨드(command)를 상기 메모리 디바이스에 발행하는 것에 적어도 부분적으로 기초하여 상기 구성 정보를 제공하도록 동작 가능한, 시스템.
- 제9항에 있어서, 상기 메모리 디바이스는 모드 레지스터를 더 포함하고, 상기 메모리 디바이스는 상기 모드 레지스터에 저장된 하나 이상의 논리 값에 적어도 부분적으로 기초하여 상기 용량성 컴포넌트의 상기 조정 가능한 커패시턴스를 구성하도록 동작 가능한, 시스템.
- 제12항에 있어서, 여기서:
상기 호스트 디바이스는 상기 하나 이상의 논리 값의 지시를 상기 메모리 디바이스로 전송하는 것에 적어도 부분적으로 기초하여 상기 구성 정보를 제공하도록 동작 가능하고; 그리고
상기 메모리 디바이스는 상기 지시에 적어도 부분적으로 기초하여 상기 모드 레지스터에 상기 하나 이상의 논리 값을 저장하도록 동작 가능한, 시스템. - 제9항에 있어서, 상기 메모리 디바이스는 상기 I/O 패드와 결합된 입력 버퍼를 더 포함하는, 시스템.
- 제9항에 있어서, 상기 메모리 디바이스는 각각 개별 I/O 패드를 각각 포함하는 하나 이상의 추가 메모리 다이를 더 포함하는, 시스템.
- 제15항에 있어서, 상기 메모리 디바이스는 상기 용량성 컴포넌트를 상기 하나 이상의 추가 메모리 다이의 적어도 하나의 상기 개별 I/O 패드와 결합하도록 동작 가능한, 시스템.
- 제9항에 있어서,
각각이 개별 메모리 다이를 포함하는 하나 이상의 추가 메모리 디바이스를 더 포함하고, 상기 개별 메모리 다이는 개별 I/O 패드 및 개별 용량성 컴포넌트를 포함하고 상기 개별 용량성 컴포넌트는 개별 조정 가능한 커패시턴스를 갖고 상기 개별 I/O 패드와 결합된, 시스템. - 제17항에 있어서, 여기서:
상기 메모리 디바이스의 상기 용량성 컴포넌트는 제1 커패시턴스를 갖도록 구성되고; 그리고
상기 하나 이상의 추가 메모리 디바이스의 제2 메모리 디바이스에 포함된 제2 용량성 컴포넌트는 제2 커패시턴스를 갖도록 구성되는, 시스템. - 제18항에 있어서, 여기서:
상기 메모리 디바이스는 상기 제2 메모리 디바이스보다 상기 호스트 디바이스에 더 가깝고; 그리고
상기 제1 커패시턴스는 상기 제2 커패시턴스보다 큰, 시스템. - 제18항에 있어서,
상기 호스트 디바이스, 상기 메모리 디바이스, 및 상기 제2 메모리 디바이스와 결합된 버스(bus)에 대한 종단 임피던스(termination impedance)를 더 포함하고, 상기 메모리 디바이스는 상기 제2 메모리 디바이스보다 상기 종단 임피던스로부터 더 멀고, 상기 제1 커패시턴스는 상기 제2 커패시턴스보다 더 큰, 시스템. - 제17항에 있어서, 상기 호스트 디바이스의 단일 I/O 패드는 상기 메모리 디바이스의 I/O 패드 및 상기 하나 이상의 추가 메모리 디바이스의 각각의 상기 개별 I/O 패드를 포함하는 복수의 I/O 패드들과 결합되는, 시스템.
- 제9항에 있어서, 상기 호스트 디바이스로부터 상기 메모리 디바이스로 전송되는 신호의 슬루 레이트는 상기 용량성 컴포넌트의 상기 조정 가능한 커패시턴스에 적어도 부분적으로 기초하는, 시스템.
- 방법:
메모리 디바이스에서, 상기 메모리 디바이스의 입력/출력(I/O) 패드의 타겟 커패시턴스와 연관된 구성 정보를 수신하는 단계;
상기 메모리 디바이스에서, 상기 구성 정보에 적어도 부분적으로 기초하여 상기 I/O 패드의 커패시턴스를 구성하는 단계; 및
상기 I/O 패드의 상기 커패시턴스를 구성한 후 상기 I/O 패드를 통해 호스트 디바이스로부터 시그널링을 수신하는 단계를 포함하는, 방법. - 제23항에 있어서, 여기서:
상기 메모리 디바이스는 조정 가능한 커패시턴스를 갖고 상기 I/O 패드와 결합된 용량성 컴포넌트를 포함하고;
상기 I/O 패드의 커패시턴스를 구성하는 단계는 상기 용량성 컴포넌트를 구성하는 단계를 포함하고; 그리고
상기 구성 정보는 상기 용량성 컴포넌트의 구성을 지시하는, 방법. - 제24항에 있어서,
상기 구성 정보를 하나 이상의 모드 레지스터에 저장하는 단계; 및
상기 구성 정보를 상기 하나 이상의 모드 레지스터에 저장하는 것에 적어도 부분적으로 기초하여 상기 용량성 컴포넌트를 구성하는 단계를 더 포함하는, 방법. - 제23항에 있어서,
상기 I/O 패드의 상기 커패시턴스를 구성한 후, 상기 I/O 패드의 상기 커패시턴스가 구성되었다는 지시를 상기 호스트 디바이스로 전송하는 단계를 더 포함하는, 방법. - 방법에 있어서,
메모리 디바이스의 입력/출력(I/O) 패드와 연관된 타겟 커패시턴스에 적어도 부분적으로 기초하여 상기 메모리 디바이스의 용량성 컴포넌트의 타겟 구성을 식별하는 단계;
상기 타겟 구성을 식별하는 것에 적어도 부분적으로 기초하여 상기 타겟 구성을 지시하는 구성 정보를 상기 메모리 디바이스에 전송하는 단계; 및
상기 구성 정보를 전송한 후 상기 I/O 패드를 통해 상기 메모리 디바이스로 시그널링을 전송하는 단계를 포함하는, 방법. - 제27항에 있어서,
제2 메모리 디바이스의 제2 입력/출력(I/O) 패드와 연관된 제2 타겟 커패시턴스에 적어도 부분적으로 기초하여 상기 제2 메모리 디바이스의 제2 용량성 컴포넌트의 제2 타겟 구성을 식별하는 단계-상기 제2 타겟 커패시턴스는 상기 타겟 커패시턴스와 상이함-; 및
상기 제2 타겟 구성을 식별하는 것에 적어도 부분적으로 기초하여 상기 제2 타겟 구성을 지시하는 제2 구성 정보를 상기 제2 메모리 디바이스로 전송하는 단계를 더 포함하는, 방법. - 제27항에 있어서, 상기 시그널링의 슬루 레이트는 상기 구성 정보에 적어도 부분적으로 기초하는, 방법.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2019/103342 WO2021035626A1 (en) | 2019-08-29 | 2019-08-29 | Configurable memory die capacitance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220049570A true KR20220049570A (ko) | 2022-04-21 |
Family
ID=74683761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227009121A KR20220049570A (ko) | 2019-08-29 | 2019-08-29 | 구성 가능한 메모리 다이 커패시턴스 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US11947813B2 (ko) |
| EP (1) | EP4022615A4 (ko) |
| JP (1) | JP2022547415A (ko) |
| KR (1) | KR20220049570A (ko) |
| CN (1) | CN114287033A (ko) |
| WO (1) | WO2021035626A1 (ko) |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335871A (ja) * | 1995-06-07 | 1996-12-17 | Matsushita Electron Corp | 半導体装置 |
| JP2001307480A (ja) | 2000-04-24 | 2001-11-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2002042472A (ja) * | 2000-07-27 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100372636B1 (ko) | 2000-08-03 | 2003-02-17 | 주식회사 하이닉스반도체 | 반도체 메모리의 입력 캐패시턴스 제어 회로 |
| US6812869B1 (en) | 2003-02-13 | 2004-11-02 | Lattice Semiconductor Corporation | Noise reduction techniques for programmable input/output circuits |
| US8319313B1 (en) | 2004-10-26 | 2012-11-27 | Marvell Israel (M.I.S.L) Ltd. | Circuits, systems, and methods for reducing effects of cross talk in I/O lines and wire bonds |
| TWI331453B (en) | 2007-01-17 | 2010-10-01 | Nanya Technology Corp | Delay locked loop |
| US9373384B2 (en) * | 2012-04-02 | 2016-06-21 | Rambus Inc. | Integrated circuit device having programmable input capacitance |
| KR101975330B1 (ko) * | 2012-04-06 | 2019-05-07 | 삼성전자주식회사 | 퓨즈 장치에 저장된 데이터를 리드하는 방법 및 이를 이용하는 장치들 |
| US9417685B2 (en) | 2013-01-07 | 2016-08-16 | Micron Technology, Inc. | Power management |
| US9444455B2 (en) | 2013-12-10 | 2016-09-13 | Sandisk Technologies Llc | Load impedance adjustment for an interface of a data storage device |
| CN104299640B (zh) * | 2014-09-29 | 2017-02-22 | 灿芯半导体(上海)有限公司 | 压摆率自适应调整的输出电路 |
| US9590592B2 (en) * | 2014-11-24 | 2017-03-07 | Cypress Semiconductor Corporation | Configurable capacitor arrays and switched capacitor circuits |
| US9767889B1 (en) | 2017-02-15 | 2017-09-19 | Qualcomm Incorporated | Programmable pad capacitance for supporting bidirectional signaling from unterminated endpoints |
| US10644004B2 (en) * | 2018-02-13 | 2020-05-05 | Advanced Micro Devices, Inc. | Utilizing capacitors integrated with memory devices for charge detection to determine DRAM refresh |
| CN208623338U (zh) * | 2018-08-22 | 2019-03-19 | 爱启（厦门）电气技术有限公司 | 具有微型多路开关投切的可调电容传感器 |
-
2019
- 2019-08-29 KR KR1020227009121A patent/KR20220049570A/ko not_active Application Discontinuation
- 2019-08-29 JP JP2022513055A patent/JP2022547415A/ja active Pending
- 2019-08-29 EP EP19943304.6A patent/EP4022615A4/en not_active Withdrawn
- 2019-08-29 US US16/976,286 patent/US11947813B2/en active Active
- 2019-08-29 CN CN201980099800.4A patent/CN114287033A/zh active Pending
- 2019-08-29 WO PCT/CN2019/103342 patent/WO2021035626A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US11947813B2 (en) | 2024-04-02 |
| EP4022615A1 (en) | 2022-07-06 |
| WO2021035626A1 (en) | 2021-03-04 |
| US20230118874A1 (en) | 2023-04-20 |
| JP2022547415A (ja) | 2022-11-14 |
| EP4022615A4 (en) | 2023-05-03 |
| CN114287033A (zh) | 2022-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11644987B2 (en) | Dynamic channel mapping for a memory system | |
| US20200310520A1 (en) | Predictive power management | |
| CN110880342B (zh) | 用于低速存储器操作的方法和设备 | |
| US11860731B2 (en) | Channel modulation for a memory device | |
| US11907546B2 (en) | Memory system and operations of the same | |
| JP2022520666A (ja) | メモリデバイス上でのエラー補正 | |
| US20210397381A1 (en) | Receive-side crosstalk cancelation | |
| TWI780481B (zh) | 可組態之記憶體晶粒電容 | |
| US11947813B2 (en) | Configurable memory die capacitance | |
| TWI843205B (zh) | 可組態之記憶體晶粒電容 | |
| TW202301349A (zh) | 可組態之記憶體晶粒電容 | |
| US11609865B2 (en) | Method and apparatus for signal path biasing in a memory system | |
| US20230117882A1 (en) | On-die termination configuration for a memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |