TWI843205B

TWI843205B - 可組態之記憶體晶粒電容

Info

Publication number: TWI843205B
Application number: TW111135328A
Authority: TW
Inventors: 程景偉; 張成
Original assignee: 美商美光科技公司
Priority date: 2020-09-09
Filing date: 2020-09-09
Publication date: 2024-05-21
Also published as: TW202301349A

Abstract

本發明描述用於可組態之記憶體晶粒電容之方法、系統及裝置。一記憶體裝置可包括一電容性組件，該電容性組件可包括一或多個電容器及關聯切換組件。該電容性組件可與一輸入/輸出(I/O)襯墊及一關聯輸入緩衝器耦接，且該電容性組件之該一或多個電容器與該I/O襯墊可經由該等切換組件可選擇性地耦接。切換組件可個別地或協同地啟動或根本不被啟動，使得該等電容器中之一者、多者或無一者可與該I/O襯墊耦接。該電容性組件、該I/O襯墊及該輸入緩衝器可包括於該記憶體裝置之同一晶粒中。在一些狀況下，該電容性組件之一組態可基於自一主機裝置接收之傳信。

Description

可組態之記憶體晶粒電容

下文大體而言係關於一種包括至少一個記憶體裝置之系統，且更特定言之，係關於可組態之記憶體晶粒電容。

記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似者之各種電子裝置中儲存資訊。藉由程式化記憶體裝置之不同狀態來儲存資訊。舉例而言，二進位裝置最常儲存兩個狀態中之一者，常常由邏輯1或邏輯0表示。在其他裝置中，可儲存多於兩個狀態。為了存取所儲存資訊，裝置之組件可讀取或感測記憶體裝置中之至少一個所儲存狀態。為了儲存資訊，裝置之組件可在記憶體裝置中寫入或程式化狀態。

存在各種類型之記憶體裝置，包括磁性硬碟機、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他者。記憶體裝置可為揮發性的或非揮發性的。即使在不存在外部電源的情況下，非揮發性記憶體，例如FeRAM亦可維持其所儲存邏輯狀態歷時擴展之時間段。揮發性記憶體裝置，例如DRAM，在與外部電源斷開連接時可能丟失其所儲存狀態。

一些系統可包括與主機裝置耦接之一或多個記憶體裝置，其中該等記憶體裝置可向主機裝置提供資料儲存或其他記憶體能力。在一些狀況下，主機裝置與關聯記憶體裝置之間的傳信可經歷干擾或雜訊，此可使系統之效能降級。

記憶體裝置可經組態以與主機裝置交換信號，且在一些狀況下，在記憶體裝置與主機裝置之間交換之信號可經歷干擾(例如雜訊、串擾及其類似者)。舉例而言，歸因於記憶體裝置與主機裝置之間的反射，或歸因於與亦可與主機裝置耦接(例如經由與記憶體裝置共同之匯流排)之其他記憶體裝置相關聯的其他信號或反射或歸因於一般熟習此項技術者可瞭解的其他原因，可出現干擾。

在一些狀況下，增加主機裝置與一或多個記憶體裝置之間的傳信之轉換速率(例如縮短上升及下降時間)可提供各種益處或與之相關，諸如與較高速度(例如較高頻率)傳信相關聯的增加之資料速率。然而，增加轉換速率可增加系統內之干擾量(例如歸因於較高頻率諧波及增加之電容性串擾，或一般熟習此項技術者可瞭解的其他原因)。另外或替代地，增加轉換速率可減低用於在記憶體裝置處解譯信號之電壓裕度(例如關於用於解碼傳信之資料窗，其亦可被稱作眼睛窗)。在一些狀況下，減小如由主機裝置傳輸至一或多個記憶體裝置之信號之轉換速率可為非所要的或不被主機裝置所支援。

然而，如本文中所描述，藉由在記憶體裝置處包括可組態(例如可調整、可調諧)電容，可減輕如由記憶體裝置觀測到的信號反射及其他干擾源。可組態之電容可包括於記憶體裝置內之記憶體晶粒中(例如可組態於晶粒電容上)，此可避免可能造成佈局或其他空間問題的對裝置外部之電容器之需求，以及具有其他益處。記憶體裝置處之可組態之電容可經組態為具有一電容，該電容減輕由於例如與其他記憶體裝置相關聯之信號反射引起的反射及其他干擾源，該等其他記憶體裝置經由共同匯流排(例如使用飛躍式匯流排拓樸) (諸如共同命令/位址(CA)匯流排)與該記憶體裝置及主機裝置耦接。

舉例而言，記憶體裝置可包含可組態之電容性組件，該可組態之電容性組件之電容可為可調整的(可調諧的)以便調整或組態與包括於記憶體晶粒中之I/O襯墊相關聯之電容。該電容性組件可包括一或多個電容器及一或多個關聯切換組件(例如電晶體)。切換組件可與一或多個各別電容器相關聯，且電容性組件之一或多個電容器與I/O襯墊可經由切換組件可選擇性地耦接。舉例而言，一或多個切換組件可啟動或接通(閉合)一或多個電容器且將一或多個電容器與I/O襯墊與輸入緩衝器之間的導電路徑耦接。切換組件可個別地或協同地啟動或根本不被啟動，使得電容器中之任一或多者可與I/O襯墊耦接，或電容器中無一者可與I/O襯墊耦接。電容性組件可操作以調整或組態與I/O襯墊相關聯之電容(例如記憶體裝置之記憶體晶粒之輸入電容)。在一些狀況下，電容性組件可與I/O襯墊及包括於晶粒中之關聯輸入緩衝器耦接(例如電容性組件可與I/O襯墊與輸入緩衝器之間的導電線耦接)。

記憶體裝置可識別用於可組態之電容性組件之目標組態。舉例而言，主機裝置可向記憶體裝置傳信以指示用於電容性組件之目標電容或相關組態資訊。記憶體裝置可自主機裝置接收傳信且可基於所指示之目標電容或組態資訊來組態電容性組件。舉例而言，與記憶體裝置相關聯之控制器可根據所指示之目標電容或組態資訊來啟動或解除啟動一或多個切換組件。I/O襯墊之經調整電容可調整(例如減低)與在記憶體裝置處所接收之信號相關聯的轉換速率且可減少由經反射信號產生之雜訊，此可增加記憶體裝置解碼自主機裝置接收之信號之準確度及可靠性，以及具有其他益處。在其他實施當中，傳信之此增強之準確度及可靠性可在汽車或其他安全決定性部署中提供安全及其他益處。

本發明之特徵最初在如參看圖1及圖2所描述之記憶體系統及記憶體晶粒之內容背景中加以描述。本發明之特徵在如參看圖3至圖6所描述之電路圖、系統拓樸、記憶體裝置組態及程序流程之內容背景中加以描述。本發明之此等及其他特徵係由與可組態之記憶體晶粒電容相關的設備圖解及流程圖加以進一步說明且參看該等設備圖解及流程圖加以描述，如參看圖7至圖11所描述。

圖 1說明根據如本文中所揭示之實例的利用一或多個記憶體裝置之系統100的實例。系統100可包括外部記憶體控制器105、記憶體裝置110，及將外部記憶體控制器105與記憶體裝置110耦接之複數個通道115。系統100可包括一或多個記憶體裝置，但為了易於描述，該一或多個記憶體裝置可被描述為單一記憶體裝置110。

系統100可包括電子裝置之部分，諸如計算裝置、行動計算裝置、無線裝置或圖形處理裝置。系統100可為攜帶型電子裝置之實例。系統100可為電腦、膝上型電腦、平板電腦、智慧型電話、蜂巢式電話、可穿戴式裝置、網際網路連接裝置或其類似者之實例。記憶體裝置110可為經組態以儲存用於系統100之一或多個其他組件之資料的系統之組件。

系統100之至少部分可為主機裝置之實例。此主機裝置可為使用記憶體以執行程序之裝置的實例，諸如計算裝置、行動計算裝置、無線裝置、圖形處理裝置、電腦、膝上型電腦、平板電腦、智慧型電話、蜂巢式電話、可穿戴式裝置、網際網路連接裝置、一些其他靜止或攜帶型電子裝置、車輛、車輛控制器或其類似者。在一些狀況下，主機裝置可指實施外部記憶體控制器105之功能的硬體、韌體、軟體或其組合。在一些狀況下，外部記憶體控制器105可被稱作主機或主機裝置。在一些實例中，系統100係圖形卡。

在一些狀況下，記憶體裝置110可為經組態以與系統100之其他組件通信且提供實體記憶體位址/空間以供系統100潛在地使用或參考的獨立裝置或組件。在一些實例中，記憶體裝置110可為可組態的以與至少一個或複數個不同類型之系統100一起工作。系統100與記憶體裝置110之組件之間的傳信可為可操作的以支援用以調變信號之調變方案、用於傳達信號之不同接腳設計、系統100及記憶體裝置110之相異封裝、系統100與記憶體裝置110之間的時脈傳信及同步、時序約定及/或其他因素。

記憶體裝置110可經組態以儲存用於系統100之組件之資料。在一些狀況下，記憶體裝置110可充當至系統100之受控型裝置(例如回應並執行由系統100經由外部記憶體控制器105提供之命令)。此類命令可包括用於存取操作之存取命令，諸如用於寫入操作之寫入命令、用於讀取操作之讀取命令、用於再新操作之再新命令，或其他命令。記憶體裝置110可包括用以支援用於資料儲存之所要或指定容量之兩個或多於兩個記憶體晶粒160 (例如記憶體晶片)。包括兩個或多於兩個記憶體晶粒之記憶體裝置110可被稱作多晶粒記憶體或封裝(亦被稱作多晶片記憶體或封裝)。

系統100可進一步包括一處理器120、一基本輸入/輸出系統(BIOS)組件125、一或多個周邊組件130及一輸入/輸出(I/O)控制器135。系統100之組件可使用匯流排140彼此電子通信。

處理器120可經組態以控制系統100之至少部分。處理器120可為通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件的組合。在此類狀況下，處理器120可為中央處理單元(CPU)、圖形處理單元(GPU)、通用圖形處理單元(GPGPU)或系統單晶片(SoC)之實例，以及其他實例。

BIOS組件125可為包括作為韌體而操作之BIOS的軟體組件，其可初始化且執行系統100之各種硬體組件。BIOS組件125亦可管理處理器120與系統100之各種組件(例如周邊組件130、I/O控制器135等)之間的資料流。BIOS組件125可包括儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之程式或軟體。

周邊組件130可為可整合至系統100中或與系統100整合的任何輸入裝置或輸出裝置，或用於此類裝置之介面。實例可包括磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、串聯或平行埠，或諸如周邊組件互連(PCI)或專門圖形埠之周邊卡槽。周邊組件130可為由熟習此項技術者理解為周邊裝置之其他組件。

I/O控制器135可管理處理器120與周邊組件130、輸入裝置145或輸出裝置150之間的資料通信。I/O控制器135可管理並不整合至系統100中或與系統100整合的周邊裝置。在一些狀況下，I/O控制器135可表示至外部周邊組件之實體連接或埠。

輸入145可表示在系統100外部的將資訊、信號或資料提供至系統100或其組件的裝置或信號。此可包括使用者介面或與其他裝置的或在其他裝置之間的介面。在一些狀況下，輸入145可為經由一或多個周邊組件130與系統100介接的周邊裝置或可由I/O控制器135管理。

輸出150可表示在系統100外部的經組態以自系統100或其組件中之任一者接收輸出的裝置或信號。輸出150之實例可包括顯示器、音訊揚聲器、印刷裝置或印刷電路板上之另一處理器，等等。在一些狀況下，輸出150可為經由一或多個周邊組件130與系統100介接的周邊裝置或可由I/O控制器135管理。

系統100之組件可由經設計為進行其功能之通用或專用電路系統組成。此可包括各種電路元件，例如導電線、電晶體、電容器、電感器、電阻器、放大器、或經組態以進行本文中所描述之功能的其他主動或被動元件。在一些實例中，導電線可與系統組件耦接或可與系統組件內之子組件耦接。舉例而言，一些導電線可包含經組態以在系統組件之間攜載信號之印刷電路板(PCB)跡線或其他導電互連件。作為另一實例，一些導電線可包含經組態以在記憶體晶粒與裝置或系統100之另一組件之間攜載信號的接合線或其他導電互連件。作為另一實例，一些導電線可包含經組態以在記憶體晶粒內(例如自晶粒上所製造之一個組件至晶粒上所製造之另一組件)攜載信號之電極或其他互連件。

記憶體裝置110可包括一裝置記憶體控制器155及一或多個記憶體晶粒160。每一記憶體晶粒160可包括一本端記憶體控制器165 (例如本端記憶體控制器165-a、本端記憶體控制器165-b及/或本端記憶體控制器165- N)及一記憶體陣列170 (例如記憶體陣列170-a、記憶體陣列170-b及/或記憶體陣列170- N)。記憶體陣列170可為記憶體胞元之集合(例如柵格)，其中每一記憶體胞元經組態以儲存數位資料之至少一個位元。記憶體陣列170及/或記憶體胞元之特徵係參看圖2更詳細地加以描述。記憶體晶粒160可具有可基於記憶體晶粒160之一或多個元件(例如存取線、記憶體胞元、電路系統等)之一或多個屬性(例如電容)。

記憶體裝置110可為記憶體胞元之二維(2D)陣列之實例或可為記憶體胞元之三維(3D)陣列之實例。舉例而言，2D記憶體裝置可包括單一記憶體晶粒160。3D記憶體裝置可包括兩個或多於兩個記憶體晶粒160 (例如記憶體晶粒160-a、記憶體晶粒160-b及/或任何數量之記憶體晶粒160- N)。在3D記憶體裝置中，複數個記憶體晶粒160- N可堆疊於彼此之頂部上或彼此緊鄰地堆疊。在一些狀況下，3D記憶體裝置中之記憶體晶粒160- N可被稱作平台、層級、層或晶粒。3D記憶體裝置可包括任何數量之堆疊記憶體晶粒160- N(例如高達兩個、高達三個、高達四個、高達五個、高達六個、高達七個、高達八個)。此與單一2D記憶體裝置相比可增加可定位於基板上之記憶體胞元之數量，此繼而可降低生產成本或增加記憶體陣列之效能，或兩者兼具。在某3D記憶體裝置中，不同的平台可共用至少一個共同存取線使得一些平台可共用字線、數位線及/或板線中之至少一者。

裝置記憶體控制器155可包括經組態以控制記憶體裝置110之操作之電路或組件。因而，裝置記憶體控制器155可包括使記憶體裝置110能夠執行命令且可經組態以接收、傳輸或執行與記憶體裝置110有關之命令、資料或控制資訊的硬體、韌體及軟體。裝置記憶體控制器155可經組態以與外部記憶體控制器105、一或多個記憶體晶粒160或處理器120通信。在一些狀況下，記憶體裝置110可自外部記憶體控制器105接收資料及/或命令。舉例而言，記憶體裝置110可接收指示記憶體裝置110將代表系統100之組件(例如處理器120)儲存某些資料之寫入命令，或指示記憶體裝置110將把儲存於記憶體晶粒160中之某些資料提供至系統100之組件(例如處理器120)之讀取命令。在一些狀況下，裝置記憶體控制器155可結合記憶體晶粒160之本端記憶體控制器165來控制本文中所描述之記憶體裝置110之操作。裝置記憶體控制器155及/或本端記憶體控制器165中所包括之組件之實例可包括：用於解調自外部記憶體控制器105接收之信號之接收器、用於調變及傳輸信號至外部記憶體控制器105之解碼器、邏輯、解碼器、放大器、濾波器或其類似者。

本端記憶體控制器165 (例如在記憶體晶粒160本端)可經組態以控制記憶體晶粒160之操作。又，本端記憶體控制器165可經組態以與裝置記憶體控制器155通信(例如接收及傳輸資料及/或命令)。本端記憶體控制器165可支援裝置記憶體控制器155以控制如本文所描述之記憶體裝置110之操作。在一些狀況下，記憶體裝置110並不包括裝置記憶體控制器155，且本端記憶體控制器165或外部記憶體控制器105可執行本文中所描述之各種功能。因而，本端記憶體控制器165可經組態以與裝置記憶體控制器155通信、與其他本端記憶體控制器165通信，或直接與外部記憶體控制器105或處理器120通信。

外部記憶體控制器105可經組態以使能夠在系統100之組件(例如處理器120)與記憶體裝置110之間傳達資訊、資料及/或命令。外部記憶體控制器105可充當系統100之組件與記憶體裝置110之間的聯絡者使得系統100之組件可無需知曉記憶體裝置之操作的細節。系統100之組件可向外部記憶體控制器105呈現外部記憶體控制器105滿足的請求(例如讀取命令或寫入命令)。外部記憶體控制器105可轉換或轉譯在系統100之組件與記憶體裝置110之間所交換之通信。在一些狀況下，外部記憶體控制器105可包括產生共同(源)系統時脈信號之系統時脈。在一些狀況下，外部記憶體控制器105可包括產生共同(源)資料時脈信號之共同資料時脈。

在一些狀況下，外部記憶體控制器105或系統100之其他組件，或其在本文中所描述之功能可由處理器120實施。舉例而言，外部記憶體控制器105可為由處理器120或系統100之其他組件實施之硬體、韌體或軟體或其某一組合。雖然外部記憶體控制器105被描繪為在記憶體裝置110之外部，但在一些狀況下，外部記憶體控制器105或其在本文中所描述之功能可由記憶體裝置110實施。舉例而言，外部記憶體控制器105可為由裝置記憶體控制器155或一或多個本端記憶體控制器165實施之硬體、韌體、或軟體或其某一組合。在一些狀況下，外部記憶體控制器105可橫越處理器120及記憶體裝置110而分佈，使得外部記憶體控制器105之部分係由處理器120實施且其他部分係由裝置記憶體控制器155或本端記憶體控制器165實施。同樣地，在一些狀況下，本文中歸屬於裝置記憶體控制器155或本端記憶體控制器165之一或多個功能在一些狀況下可由外部記憶體控制器105(與處理器120分離或包括於處理器120中)執行。

系統100之組件可使用複數個通道115與記憶體裝置110交換資訊。在一些實例中，該等通道115可實現外部記憶體控制器105與記憶體裝置110之間的通信。每一通道115可包括在與系統100之組件相關聯之端子之間的一或多個信號路徑或傳輸媒體(例如導體)。舉例而言，通道115可包括第一端子，該第一端子包括外部記憶體控制器105處之一或多個接腳及記憶體裝置110處之一或多個接腳。接腳可為系統100之裝置之任何類型之導電輸入或輸出點的實例且一般係指該任何類型之導電輸入或輸出點(例如球狀柵格陣列(BGA)之球)，且接腳可經組態為充當通道之部分。

在一些狀況下，接腳可為通道115之信號路徑之部分。額外信號路徑可與用於在系統100之組件內路由信號之通道之端子耦合。舉例而言，記憶體裝置110可包括將信號自通道115之端子路由至記憶體裝置110之各種組件(例如裝置記憶體控制器155、記憶體晶粒160、本端記憶體控制器165、記憶體陣列170)之信號路徑(例如在記憶體裝置110或其組件內部(諸如在記憶體晶粒160內部)之信號路徑)。

通道115 (及關聯信號路徑及端子)可專用於傳達特定類型之資訊。在一些狀況下，通道115可為聚集通道且因此可包括多個個別通道。舉例而言，資料通道190可為x4 (例如包括四個信號路徑)、x8 (例如包括八個信號路徑)、x16 (例如包括十六個信號路徑)等等。在該等通道上傳達之信號可使用雙資料速率(DDR)時序方案。舉例而言，一信號之一些符號可暫存於時脈信號之上升邊緣上且該信號之其他符號可暫存於時脈信號之下降邊緣上。在通道上傳達之信號可使用單資料速率(SDR)傳信。舉例而言，可針對每一時脈循環暫存信號之一個符號。

在一些狀況下，通道115可包括一或多個CA通道186。CA通道186可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達命令，包括與命令相關聯之控制資訊(例如位址資訊)。舉例而言，CA通道186可包括具有所要資料之位址之讀取命令。在一些狀況下，CA通道186可被暫存於上升時脈信號邊緣及/或下降時脈信號邊緣上。在一些狀況下，CA通道186可包括用以解碼位址及命令資料之任何數量的信號路徑(例如八個或九個信號路徑)。

在一些狀況下，通道115可包括一或多個時脈信號(CK)通道188。CK通道188可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達一或多個共同時脈信號。每一時脈信號可經組態以在高狀態與低狀態之間振盪且協調外部記憶體控制器105及記憶體裝置110之動作。在一些狀況下，時脈信號可為差動輸出(例如CK_t信號及CK_c信號)且CK通道188之信號路徑可相應地經組態。在一些狀況下，時脈信號可為單端的。CK通道188可包括任何數量之信號路徑。在一些狀況下，時脈信號CK (例如CK_t信號及CK_c信號)可向用於記憶體裝置110之命令及定址操作或用於記憶體裝置110之其他全系統範圍操作提供時序參考。時脈信號CK因此可被不同地稱作控制時脈信號CK、命令時脈信號CK或系統時脈信號CK。系統時脈信號CK可由系統時脈產生，系統時脈可包括一或多個硬體組件(例如振盪器、晶體、邏輯閘、電晶體或其類似者)。

在一些狀況下，通道115可包括一或多個資料(DQ)通道190。資料通道190可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達資料及/或控制資訊。舉例而言，資料通道190可傳達待寫入至記憶體裝置110之資訊(例如雙向的)或自記憶體裝置110讀取之資訊。

在一些狀況下，通道115可包括可專用於其他目的之一或多個其他通道192。此等其他通道192可包括任何數量之信號路徑。

在一些狀況下，其他通道192可包括一或多個寫入時脈信號(WCK)通道。雖然WCK中之「W」可標稱地表示「寫入」，但寫入時脈信號WCK (例如WCK_t信號及WCK_c信號)可提供通常用於記憶體裝置110之存取操作之時序參考(例如用於讀取及寫入操作兩者之時序參考)。因此，寫入時脈信號WCK亦可被稱作資料時脈信號WCK。WCK通道可經組態以在外部記憶體控制器105與記憶體裝置110之間傳達共同資料時脈信號。資料時脈信號可經組態以協調外部記憶體控制器105及記憶體裝置110之存取操作(例如寫入操作或讀取操作)。在一些狀況下，寫入時脈信號可為差動輸出(例如WCK_t信號及WCK_c信號)且WCK通道之信號路徑可相應地經組態。WCK通道可包括任何數量之信號路徑。資料時脈信號WCK可由資料時脈產生，資料時脈可包括一或多個硬體組件(例如振盪器、晶體、邏輯閘、電晶體或其類似者)。

在一些狀況下，其他通道192可包括一或多個誤差偵測碼(EDC)通道。EDC通道可經組態以傳達誤差偵測信號，諸如總和檢查碼，以改良系統可靠性。EDC通道可包括任何數量之信號路徑。

通道115可使用多種不同架構將外部記憶體控制器105與記憶體裝置110耦接。各種架構之實例可包括匯流排、點對點連接、交叉開關、高密度中介層(諸如矽中介層)或形成於有機基板中之通道或其某一組合。舉例而言，在一些狀況下，信號路徑可至少部分地包括高密度中介層，諸如矽中介層或玻璃中介層。

記憶體裝置110可經組態以與主機裝置通信(例如傳輸及接收信號)。在一些狀況下，記憶體裝置110可在自主機裝置接收信號時經歷干擾或雜訊。舉例而言，來自主機裝置之信號可自記憶體裝置110之組件或自一或多個相鄰記憶體裝置110反射。經反射信號可與自主機裝置至記憶體裝置110之信號組合且可造成建設性及/或破壞性干擾。在記憶體裝置110處所經歷之干擾可取決於信號轉換速率、系統組態或拓樸(例如諸如用於CA或DQ匯流排之匯流排拓樸)、電路系統或記憶體裝置110之其他組件或其類似者。

可使用多種不同的調變方案來調變在通道115上傳達之信號。在一些狀況下，可使用二進位符號(或二進位位階)調變方案以調變在外部記憶體控制器105與記憶體裝置110之間傳達之信號。二進位符號調變方案可為M進位調變方案之實例，其中M等於二。二進位符號調變方案之每一符號可經組態以表示數位資料之一個位元(例如，符號可表示邏輯1或邏輯0)。二進位符號調變方案之實例包括但不限於不歸零(NRZ)、單極編碼、雙極編碼、曼徹斯特(Manchester)編碼、具有兩個符號(例如PAM2)之脈衝振幅調變(PAM)及/或其他者。

在一些狀況下，可使用多符號(或多位階)調變方案以調變在外部記憶體控制器105與記憶體裝置110之間傳達之信號。多符號調變方案可為M進位調變方案之實例，其中M大於或等於三。多符號調變方案之每一符號可經組態以表示數位資料之多於一個位元(例如，符號可表示邏輯00、邏輯01、邏輯10或邏輯11)。多符號調變方案之實例包括但不限於PAM3、PAM4、PAM8等、正交振幅調變(QAM)、正交相移鍵控(QPSK)及/或其他者。多符號信號(例如PAM3信號或PAM4信號)可為使用包括至少三個位階以每符號編碼多於一個位元資訊的調變方案所調變的信號。多符號調變方案及符號可替代地被稱作非二進位、多位元、或高階調變方案及符號。

如本文中所描述，記憶體裝置110可經組態以將信號傳輸至主機裝置(例如外部記憶體控制器105)及自主機裝置接收信號，且在一些狀況下可在自主機裝置接收信號時經歷干擾或雜訊。舉例而言，來自主機裝置之信號可具有高轉換速率，此可促成雜訊位準增加(例如經由在相鄰記憶體裝置上之信號反射)。在一些狀況下，一或多個相鄰記憶體裝置110 (未圖示)之電容可至少部分地造成信號反射。主機裝置可經組態以藉由指示與記憶體裝置110之可組態之電容性組件相關聯的目標電容或相關組態資訊而減少由記憶體裝置110經歷之雜訊。記憶體裝置110可操作以調整或組態與可組態之電容性組件相關聯且因此與可組態之電容性組件可耦接至之記憶體裝置110之I/O襯墊相關聯的電容。在一些狀況下，可組態之電容性組件可包括一或多個電容器及可將該一或多個電容器與I/O襯墊選擇性地耦接之一或多個關聯切換組件(例如電晶體)。在一些狀況下，可組態之電容性組件之經組態電容可減小自主機裝置至記憶體裝置110之傳信之轉換速率(例如記憶體裝置110處之轉換速率)，且減小之轉換速率可減少信號反射及關聯雜訊。

圖 2說明根據如本文中所揭示之實例的記憶體晶粒200之實例。記憶體晶粒200可為參看圖1所描述之記憶體晶粒160之實例。在一些狀況下，記憶體晶粒200可被稱作記憶體晶片、記憶體裝置或電子記憶體設備。記憶體晶粒200可包括可程式化以儲存不同邏輯狀態之一或多個記憶體胞元205。每一記憶體胞元205可為可程式化的以儲存兩個或多於兩個狀態。舉例而言，記憶體胞元205可經組態以一次儲存一個位元資訊(例如邏輯0或邏輯1)。在一些狀況下，單一記憶體胞元205 (例如多位階記憶體胞元)可經組態以一次儲存多於一個位元資訊(例如邏輯00、邏輯01、邏輯10或邏輯11)。

記憶體胞元205可將表示可程式化狀態之電荷儲存於電容器中。DRAM架構可包括包括介電材料以儲存表示可程式化狀態之電荷的電容器。在其他記憶體架構中，其他儲存裝置及組件係可能的。舉例而言，可使用非線性(例如鐵電)介電材料。

可藉由啟動或選擇諸如字線210及/或數位線215之存取線而對記憶體胞元205執行諸如讀取及寫入之操作。在一些狀況下，數位線215亦可被稱作位元線。對存取線、字線及數位線或其類似物之參考係可互換的，而不會損失理解或操作。啟動或選擇字線210或數位線215可包括將電壓施加至各別線。

記憶體晶粒200可包括以柵格狀圖案配置之存取線(例如字線210及數位線215)。記憶體胞元205可定位於字線210與數位線215之交叉點處。藉由使字線210及數位線215偏置(例如將電壓施加至字線210或數位線215)，可在其交叉點處存取單一記憶體胞元205。

可經由列解碼器220或行解碼器225控制存取記憶體胞元205。舉例而言，列解碼器220可自本端記憶體控制器260接收列位址且基於所接收之列位址啟動字線210。行解碼器225可自本端記憶體控制器260接收行位址且可基於所接收之行位址啟動數位線215。舉例而言，記憶體晶粒200可包括標記為WL_1至WL_M之多條字線210，及標記為DL_1至DL_N之多條數位線215，其中M及N取決於記憶體陣列之大小。因此，藉由啟動字線210及數位線215，例如WL_1及DL_3，可在其交叉點處存取記憶體胞元205。在二維或三維組態中，字線210與數位線215之交叉點可被稱作記憶體胞元205之位址。

記憶體胞元205可包括邏輯儲存組件，諸如電容器230及切換組件235。電容器230可為介電電容器或鐵電電容器之實例。電容器230之第一節點可與切換組件235耦接且電容器230之第二節點可與電壓源240耦接。在一些狀況下，電壓源240可為胞元板參考電壓，諸如Vpl，或可接地，諸如Vss。在一些狀況下，電壓源240可為與板線驅動器耦接之板線之實例。切換組件235可為電晶體或在兩個組件之間選擇性地建立或解除建立電子通信之任何其他類型之開關裝置的實例。

選擇或取消選擇記憶體胞元205可藉由啟動或解除啟動切換組件235來實現。電容器230可使用切換組件235與數位線215電子通信。舉例而言，當解除啟動切換組件235時，電容器230可與數位線215隔離，且當啟動切換組件235時，電容器230可與數位線215耦接。在一些狀況下，切換組件235為電晶體且其操作可藉由將電壓施加至電晶體閘極來控制，其中電晶體閘極與電晶體源之間的電壓差可大於或小於電晶體之臨限電壓。在一些狀況下，切換組件235可為p型電晶體或n型電晶體。字線210可與切換組件235之閘極電子通信且可基於經施加至字線210之電壓而啟動/解除啟動切換組件235。

字線210可為與記憶體胞元205電子通信的用以對記憶體胞元205執行存取操作的導電線。在一些架構中，字線210可與記憶體胞元205之切換組件235之閘極電子通信且可經組態以控制該記憶體胞元之該切換組件235。在一些架構中，字線210可與記憶體胞元205之電容器之節點電子通信且記憶體胞元205可不包括切換組件。

數位線215可為將記憶體胞元205與感測組件245連接的導電線。在一些架構中，記憶體胞元205與數位線215可在存取操作之部分期間選擇性地耦接。舉例而言，字線210及記憶體胞元205之切換組件235可經組態以將記憶體胞元205之電容器230與數位線215耦接及/或隔離。在一些架構中，記憶體胞元205可與數位線215電子通信(例如恆定)。

感測組件245可經組態以偵測儲存於記憶體胞元205之電容器230上之狀態(例如電荷)且基於所儲存狀態判定記憶體胞元205之邏輯狀態。在一些狀況下，由記憶體胞元205儲存之電荷可能極小。因而，感測組件245可包括一或多個感測放大器以放大由記憶體胞元205輸出之信號。感測放大器可在讀取操作期間偵測到數位線215之電荷之小的改變且可基於偵測到之電荷產生對應於邏輯狀態0或邏輯狀態1之信號。在讀取操作期間，記憶體胞元205之電容器230可輸出信號(例如使電荷放電)至其對應數位線215。該信號可導致數位線215之電壓改變。感測組件245可經組態以將橫越數位線215自記憶體胞元205接收到之信號與參考信號250 (例如參考電壓)進行比較。感測組件245可基於該比較判定記憶體胞元205之所儲存狀態。舉例而言，在二進位傳信中，若數位線215具有比參考信號250高的電壓，則感測組件245可判定記憶體胞元205之所儲存狀態為邏輯1，且若數位線215具有比參考信號250低的電壓，則感測組件245可判定記憶體胞元205之所儲存狀態為邏輯0。感測組件245可包括各種電晶體或放大器，以偵測及放大信號信號之差異。記憶體胞元205之所偵測之邏輯狀態可被提供為感測組件245之輸出(例如至輸入/輸出255)，且可向包括記憶體晶粒200之記憶體裝置110之另一組件(諸如裝置記憶體控制器155)指示所偵測之邏輯狀態(例如直接地或使用本端記憶體控制器260)。

本端記憶體控制器260可經由各種組件(例如列解碼器220、行解碼器225及感測組件245)控制記憶體胞元205之操作。本端記憶體控制器260可為參看圖1所描述之本端記憶體控制器165的實例。在一些狀況下，列解碼器220、行解碼器225及感測組件245中之一或多者可與本端記憶體控制器260共置。本端記憶體控制器260可經組態以自外部記憶體控制器105(或參考圖1所描述之裝置記憶體控制器155)接收命令及/或資料、將命令及/或資料轉譯成可由記憶體晶粒200使用之資訊、對記憶體晶粒200執行一或多個操作，且回應於執行一或多個操作而將資料自記憶體晶粒200傳達至外部記憶體控制器105 (或裝置記憶體控制器155)。本端記憶體控制器260可產生列及行位址信號以啟動目標字線210及目標數位線215。本端記憶體控制器260亦可產生及控制在記憶體晶粒200之操作期間使用之各種電壓或電流。大體而言，本文所論述的所施加電壓或電流之振幅、形狀或持續時間可進行調整或變化，且可針對操作記憶體晶粒200時所論述的各種操作而不同。

本端記憶體控制器260 (或包括於記憶體裝置中之另一控制器)可組態與記憶體晶粒200相關聯之一或多個組件。舉例而言，控制器可基於目標電容或相關組態資訊啟動或解除啟動記憶體晶粒200之可組態之電容性組件之一或多個切換組件，該目標電容或相關組態資訊可被指示給記憶體裝置或由記憶體裝置以其他方式識別或判定。

在一些狀況下，本端記憶體控制器260可經組態以對記憶體晶粒200之一或多個記憶體胞元205執行寫入操作(例如程式化操作)。在寫入操作期間，記憶體晶粒200之記憶體胞元205可經程式化以儲存所要邏輯狀態。在一些狀況下，複數個記憶體胞元205可在單一寫入操作期間經程式化。本端記憶體控制器260可識別執行寫入操作所針對的目標記憶體胞元205。本端記憶體控制器260可識別與目標記憶體胞元205電子通信之目標字線210及目標數位線215 (例如目標記憶體胞元205之位址)。本端記憶體控制器260可啟動目標字線210及目標數位線215 (例如將電壓施加至字線210或數位線215)，以存取目標記憶體胞元205。本端記憶體控制器260可在寫入操作期間將特定信號(例如電壓)施加至數位線215以將特定狀態(例如電荷)儲存於記憶體胞元205之電容器230中，該特定狀態(例如電荷)可指示所要邏輯狀態。

在一些狀況下，本端記憶體控制器260可經組態以對記憶體晶粒200之一或多個記憶體胞元205執行讀取操作(例如感測操作)。在讀取操作期間，可判定儲存於記憶體晶粒200之記憶體胞元205中之邏輯狀態。在一些狀況下，可在單個讀取操作期間感測複數個記憶體胞元205。本端記憶體控制器260可識別執行讀取操作所針對的目標記憶體胞元205。本端記憶體控制器260可識別與目標記憶體胞元205電子通信之目標字線210及目標數位線215 (例如目標記憶體胞元205之位址)。本端記憶體控制器260可啟動目標字線210及目標數位線215 (例如將電壓施加至字線210或數位線215)，以存取目標記憶體胞元205。目標記憶體胞元205可回應於使存取線偏置而將信號傳送至感測組件245。感測組件245可放大該信號。本端記憶體控制器260可激發感測組件245 (例如鎖存感測組件)且藉此比較自記憶體胞元205接收之信號與參考信號250。基於該比較，感測組件245可判定儲存於記憶體胞元205上之邏輯狀態。本端記憶體控制器260可將儲存於記憶體胞元205上之邏輯狀態傳達至外部記憶體控制器105 (或裝置記憶體控制器155)作為讀取操作之部分。

在一些記憶體架構中，存取記憶體胞元205可降級或毀壞儲存於記憶體胞元205中之邏輯狀態。舉例而言，在DRAM架構中執行之讀取操作可使目標記憶體胞元之電容器部分或完全地放電。本端記憶體控制器260可執行重新寫入操作或再新操作以使記憶體胞元恢復至其原始邏輯狀態。本端記憶體控制器260可在讀取操作之後將邏輯狀態重新寫入至目標記憶體胞元。在一些狀況下，重新寫入操作可被認為係讀取操作之部分。另外，啟動諸如字線210之單一存取線可干擾與彼存取線電子通信之一些記憶體胞元中所儲存之狀態。因此，可對可尚未存取之一或多個記憶體胞元執行重新寫入操作或再新操作。

記憶體晶粒200可經組態以將信號傳輸至主機裝置及自主機裝置接收信號，且在一些狀況下，當自主機裝置接收信號時可經歷干擾或雜訊。舉例而言，來自主機裝置之信號可具有較高轉換速率，此可導致較高雜訊位準(例如經由相鄰記憶體裝置上之信號反射)。在一些狀況下，一或多個相鄰記憶體晶粒200之電容可至少部分地造成信號反射。主機裝置可經組態以藉由指示與記憶體晶粒200之電容性組件相關聯的目標電容或組態而減少由記憶體晶粒200經歷之雜訊。電容性組件可操作以調整或組態與記憶體晶粒200之I/O襯墊相關聯之電容，且可包括一或多個電容器及可將該一或多個電容器與該I/O襯墊選擇性地耦接之一或多個關聯切換組件(例如電晶體)。在一些狀況下，由電容性組件之目標電容或組態指示之電容可減小自主機裝置至記憶體晶粒200之傳信之轉換速率(例如記憶體晶粒200處之轉換速率)，且減小之轉換速率可減少信號反射及關聯雜訊。

圖 3說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之電路300的實例。在一些實例中，電路300可表示記憶體裝置之一部分，其中記憶體裝置可包括如參看圖2所描述之記憶體晶粒200。舉例而言，由電路300表示之電路可包括I/O襯墊305。I/O襯墊305可與接合線或其他互連件耦接，該接合線或其他互連件可繼而將I/O襯墊305與例如記憶體裝置之接腳耦接。儘管被描述為「襯墊」，但本文中之申請專利範圍及揭露內容不限於I/O襯墊305之任何特定實體外觀尺寸。實情為，I/O襯墊(諸如I/O襯墊305之實例)可指經組態以在包括I/O襯墊之記憶體晶粒外部接收或傳輸信號的任何導電結構。

由電路300表示之電路亦可包括一或多個導電路徑330 (例如跡線、電線(諸如接合線)、導電線/層等)及一輸入緩衝器310。導電路徑330可為參考圖1及圖2所描述之導電線之實例。電路300中所說明之電路可經組態以調整或組態記憶體晶粒之電容(例如藉由調整或組態I/O襯墊305之電容)。

舉例而言，由電路300所說明之電路可包括一或多個電容性組件315，其中電容性組件315可操作以調整(例如組態)與I/O襯墊305相關聯之電容。電容性組件315可包括電容器320 (例如電容器320-a)及關聯切換組件325 (例如切換組件325-a)。在一些實例中，電容性組件可包括多個電容器320 (例如電容器320-a、320-b及320-c)及多個切換組件(例如切換組件325-a、325-b及325-c)。切換組件325 (例如電晶體)可與一或多個各別電容器320相關聯。舉例而言，切換組件325-a可與電容器320-a相關聯，切換組件325-b可與電容器320-b相關聯，等等。

電容性組件315可與I/O襯墊305耦接，且因此電容性組件315之一或多個電容器320與I/O襯墊305可經由切換組件325可選擇性地耦接。在一些狀況下，電容性組件315亦可與輸入緩衝器310耦接，且因此電容性組件315之一或多個電容器320與輸入緩衝器310可經由切換組件325可選擇性地耦接。舉例而言，一或多個切換組件325可啟動或接通(閉合)一或多個電容器320且將一或多個電容器320與I/O襯墊305與輸入緩衝器310之間的導電路徑330耦接。切換組件325可個別地或協同地啟動或根本不被啟動，使得電容器320中之任一或多者可與I/O襯墊305耦接，或電容器320中無一者可與I/O襯墊305耦接。因為電容性組件315可與I/O襯墊305耦接，所以電容性組件315可操作以調整或組態與I/O襯墊305相關聯之電容(例如記憶體晶粒之輸入電容)。如上文所描述，電容性組件315之切換組件325可操作以將電容性組件315之多個(例如一個、多個或無)電容器320與I/O襯墊305耦接。與記憶體晶粒相關聯之主機裝置或記憶體裝置可指示與I/O襯墊305耦接以調整或組態與I/O襯墊305相關聯之電容的電容器320之數目。

在一些狀況下，主機裝置可將指示用於一或多個電容性組件315之目標電容或指示用於一或多個電容性組件315之組態(例如指示與I/O襯墊305耦接之電容器320之數目)之傳信傳輸至記憶體裝置。在第一實例中，來自主機裝置之傳信可向記憶體裝置指示將用於一或多個電容性組件315之目標電容或相關組態資訊儲存於記憶體裝置之一或多個模式暫存器中。在一些狀況下，模式暫存器可包括專用於儲存一或多個電容性組件315之狀態(例如與一或多個電容性組件315相關聯之切換組件325之狀態)之額外記憶體。舉例而言，模式暫存器可儲存指示待閉合或啟動之切換組件325之數目的資訊(例如一或多個邏輯值)。另外或替代地，模式暫存器可將一或多個邏輯值儲存為點陣圖，其中該點陣圖之每一位元可對應於電容性組件315之一切換組件325。因而，點陣圖之每一位元可指示是要啟動(閉合)抑或解除啟動(斷開)對應切換組件325 (例如藉由指示邏輯0或邏輯1)。

因此，記憶體裝置可將用於一或多個電容性組件315之目標電容或相關組態資訊儲存於模式暫存器中，且可使用所儲存目標電容或相關組態資訊以組態該一或多個電容性組件315 (例如藉由啟動及/或解除啟動切換組件325)且藉此調整與記憶體晶粒相關聯之電容(例如與I/O襯墊305相關聯之電容)。舉例而言，每當記憶體裝置通電時，記憶體裝置(例如記憶體裝置之控制器)就可存取模式暫存器且相應地組態一或多個電容性組件315。

在第二實例中，來自主機裝置之傳信可指示或命令用於一或多個電容性組件315之目標電容或組態(例如不向記憶體裝置指定將關聯資訊儲存於一或多個模式暫存器中)。因而，記憶體裝置可根據傳信組態一或多個電容性組件315 (例如藉由對傳信作出回應而直接啟動及/或解除啟動切換組件325)。記憶體裝置可調整電容性組件，而不將與所接收指示相關聯之資訊儲存至一或多個模式暫存器(及稍後自一或多個模式暫存器讀取資訊)。在一些狀況下，記憶體裝置可維持用於一或多個電容性組件315之所指示之目標電容或組態直至自主機裝置接收到指示新目標電容或新組態的新傳信。在一些狀況下，記憶體裝置在斷電時在若尚未接收到新傳信的情況下，可將用於一或多個電容性組件315之目標電容或組態儲存於模式暫存器中。

用於一或多個電容性組件315之目標電容或組態可基於信號轉換速率、記憶體晶粒電容(例如電容性組件315之寄生電容或除寄生電容之外的其他電容)、信號雜訊(例如反射雜訊)或其類似者中之一或多者，或其任何組合。在一項實例中，用於一或多個電容性組件315之目標電容或組態可支援目標轉換速率。相似地，用於一或多個電容性組件315之目標電容或組態可經組態以降低主機裝置與記憶體裝置之間的信號之雜訊位準(例如自相鄰記憶體裝置反射之雜訊)。用於一或多個電容性組件315之目標電容或組態亦可基於記憶體晶粒之一或多個組件之寄生電容(例如I/O緩衝器310之PMOS電晶體及/或NMOS電晶體之閘極電容)。舉例而言，目標電容或組態可基於記憶體晶粒之寄生電容，使得電容性組件315之電容連同寄生電容可等於目標總電容。目標總電容可基於目標轉換速率或信號雜訊，如上文所描述，且可另外基於記憶體裝置及/或主機裝置模擬結果或量測。

用於一或多個電容性組件315之目標記憶體晶粒電容或組態亦可基於記憶體裝置之置放、一或多個關聯(耦接)記憶體裝置之置放或記憶體裝置之一或多個記憶體晶粒之置放。舉例而言，記憶體裝置或一或多個關聯記憶體晶粒之置放可影響與記憶體裝置相關聯之一或多個寄生電容(例如及關聯雜訊)，或可影響一或多個其他傳信參數。因而，用於一或多個電容性組件之目標記憶體晶粒電容或組態可基於藉由記憶體裝置或一或多個關聯記憶體裝置及晶粒之置放所引入的電容性或傳信效應。另外或替代地，目標記憶體晶粒電容或組態可基於主機裝置與記憶體裝置之間的信號路由及通信結構。在一些狀況下，記憶體裝置之每一記憶體晶粒可具有用於關聯電容性組件315之不同目標電容或不同組態(例如基於置放及/或路由)。與主機裝置耦接之每一記憶體裝置亦可具有用於關聯電容性組件315之不同目標電容或不同組態。

舉例而言，每一記憶體裝置可基於記憶體裝置之位置或置放及/或基於信號路由(例如相對於主機裝置或終端阻抗，諸如依據記憶體裝置與主機裝置之間的信號路徑長度(例如匯流排長度)或終端阻抗)而具有用於電容性組件315之目標電容。在一項實例中，主機裝置可與兩個或多於兩個記憶體裝置耦接，且與相比於第一記憶體裝置更遠離主機裝置的記憶體裝置相比，更接近主機裝置之第一記憶體裝置可具有用於電容性組件315之更高目標電容(例如基於關聯組態) (例如額外2微微法拉(pF))。另外或替代地，將主機與兩個或多於兩個記憶體裝置耦接之匯流排可包括可減弱或消除一些傳輸雜訊之阻抗(例如終端阻抗，諸如終端電阻器(RTT))。因此，與比第一記憶體裝置更接近阻抗的記憶體裝置相比，更遠離阻抗之第一記憶體裝置可具有用於電容性組件315之更高目標電容(例如基於關聯組態)。

在一項實例中，記憶體晶粒(例如包括記憶體晶粒之記憶體裝置)可經組態以與主機裝置通信(例如傳輸及接收信號)，且當自主機裝置接收信號時可經歷干擾或雜訊。舉例而言，來自主機裝置之信號(例如CA信號)可具有較小上升及/或下降時間(較高轉換速率)，此可導致(例如經由信號反射)用於相鄰記憶體裝置之較高雜訊位準。在一些狀況下，一或多個相鄰記憶體晶粒之電容可至少部分地造成信號反射(例如歸因於印刷電路板(PCB)不連續性)。主機裝置可經組態以藉由向記憶體晶粒之電容性組件315指示目標電容或組態(例如藉由啟動及/或解除啟動切換組件325)而減少由記憶體晶粒經歷之雜訊。在一些狀況下，由電容性組件315之目標電容或組態指示之電容可減小自主機裝置至記憶體晶粒之傳信之轉換速率(例如記憶體晶粒處之轉換速率)，且減小之轉換速率可減少信號反射及關聯雜訊。

主機裝置可向記憶體晶粒傳信以指示電容性組件315之目標電容或組態(例如包括是否使用模式暫存器之指示)。記憶體晶粒可自主機裝置接收傳信且可基於所指示之目標電容或組態來組態電容性組件315。舉例而言，與記憶體晶粒相關聯之控制器可根據所指示之目標電容或組態來啟動或解除啟動一或多個切換組件325。切換組件325可將一或多個關聯電容器320與記憶體晶粒之I/O襯墊305耦接或解耦，且因此可變更電容性組件315及I/O襯墊305之電容。I/O襯墊305之經調整電容可調整(例如減低)與在記憶體晶粒處所接收之信號相關聯的轉換速率且可減少由經反射信號產生之雜訊，此可增加記憶體裝置準確度。

圖 4說明根據如本文中所揭示之實例的用於支援可組態之記憶體晶粒電容之記憶體裝置之匯流排拓樸400的實例。在一些實例中，一或多個記憶體裝置405可使用匯流排拓樸400與主機裝置410 (例如系統單晶片(SoC))耦接。每一記憶體裝置405可包括一記憶體晶粒，該記憶體晶粒可為參考圖2及圖3所描述之記憶體晶粒的實例。在一些狀況下，記憶體裝置405可包括一個記憶體晶粒，且在其他狀況下，記憶體裝置可包括多個記憶體晶粒。記憶體晶粒可包括I/O襯墊，該I/O襯墊可為參考圖3所描述之I/O襯墊的實例。由匯流排拓樸400表示之連接亦可包括一或多個導電路徑(例如跡線、電線、導電線/層等)，該一或多個導電路徑可為參考圖1所描述之信號路徑或導電線的實例。匯流排拓樸400中所說明之裝置可經組態以調整或組態記憶體晶粒之電容(例如藉由調整或組態關聯I/O襯墊之電容)。

舉例而言，由匯流排拓樸400所說明之每一記憶體裝置可包括一或多個電容性組件，其中電容性組件可為參考圖3所描述之電容性組件315的實例。每一電容性組件可與關聯I/O襯墊可選擇性地耦接(例如經由電容性組件之一或多個切換組件)以便調整或組態I/O襯墊之電容(例如至目標電容)。在一些狀況下，記憶體晶粒或關聯I/O襯墊之目標電容可基於一或多個記憶體裝置405相對於彼此及/或相對於主機裝置410之組態或拓樸(例如可基於匯流排拓樸400之特性)。

在一項實例中，多個記憶體裝置405可經由一或多條線415、420及/或425以飛躍式拓樸形式與主機裝置410-a耦接，其中多個記憶體裝置405可經由共同中繼線415-a及各別分支線425與主機裝置410-a耦接，其中每一分支線425將記憶體裝置405與共同中繼線415-a耦接。中繼線415-a (例如中繼PCB跡線)可將主機裝置410-a與記憶體裝置405耦接，且中繼線415-a之長度可取決於主機裝置410-a與記憶體裝置405之間的距離。在一些狀況下，中繼線415-a可為將主機裝置410-a與記憶體裝置405耦接之最長線。跡線420-a、420-b、420-c、420-d及420-e可將用於記憶體裝置405之分支線425彼此耦接，且在一些狀況下，可表示該等分支線425之間的PCB跡線。與跡線420相關聯之長度可基於記憶體裝置405之封裝大小。分支線425-a、425-b、425-c、425-d及425-e可分別表示自中繼線415-a或各別跡線420至記憶體裝置405-a、405-b、405-c、405-d及405-e之接腳(例如對應於球狀柵格陣列(BGA)之球)的PCB跡線。在一些狀況下，分支線425可短於跡線420或中繼線415-a。

在一些實例中，線415、420及425可表示用於CA匯流排路由之線，且在一些狀況下，多個信號(例如20個信號)可在每一線上被攜載(例如圖4中所說明之每條線可對應於平行線之群組)。線415、420及425可表示主機裝置410-a與記憶體裝置405之間的一至多個連接，其中主機裝置410-a上之一個接腳或襯墊可與記憶體裝置405中之多於一者上之接腳或襯墊耦接。舉例而言，主機裝置410-a上之一個接腳可與每一記憶體裝置405上之接腳耦接。

主機裝置410可與多個記憶體裝置405耦接以實現一或多個益處。舉例而言，主機裝置410可與多個記憶體裝置405 (例如四個或五個記憶體裝置405)耦接以便增加例如產出量、頻寬及記憶體密度，作為汽車先進駕駛輔助系統(ADAS)、人工智慧(AI)應用或其他應用之部分。在一些狀況下，自主機裝置410 (例如CA信號)至記憶體裝置405之信號可具有較小的上升及/或下降時間，其可造成較高位準之雜訊自相鄰記憶體裝置405反射。在一些狀況下，可能影響與用於解譯傳信之資料窗相關聯之電壓裕度的在記憶體裝置405處之雜訊位準可降至低於記憶體裝置405之輸入位準且可造成記憶體裝置405處之時序誤差。在一些狀況下，終端阻抗(例如RTT 430)可吸收或減弱反射雜訊，且因而，更遠離RTT 430而定位之記憶體裝置405 (例如記憶體裝置405-a及/或405-b)可經歷來自附近記憶體裝置405之更多反射雜訊。

因而，記憶體裝置405或記憶體裝置405之一或多個晶粒可組態有電容性組件，該電容性組件可操作以調整或組態與該電容性組件相關聯之記憶體晶粒之電容(例如記憶體晶粒之I/O襯墊之電容)。電容性組件可藉由調整記憶體裝置405之一或多個記憶體晶粒之電容而減少關聯記憶體裝置405處之雜訊(例如反射雜訊)。舉例而言，主機裝置410可經組態以藉由指示用於記憶體裝置405之電容性組件之目標電容或組態而減少由一或多個記憶體裝置405經歷之雜訊。在一些狀況下，電容性組件之所得電容(亦即，如藉由記憶體裝置405基於指示所調整(調諧、組態)之電容性組件之電容)可減小自主機裝置410至記憶體裝置405之信號之轉換速率(例如記憶體裝置405處之轉換速率)，且減小之轉換速率可減少信號反射及關聯雜訊。

舉例而言，較遠離RTT 430之記憶體裝置(例如記憶體裝置405-a及/或405-b)與較接近RTT 430之記憶體裝置405 (例如記憶體裝置405-c及/或405-d)相比可具有用於電容性組件之較高目標電容(例如基於關聯組態)。另外或替代地，較接近主機裝置410之記憶體裝置(例如記憶體裝置405-a及/或405-b)與較遠離主機裝置410之記憶體裝置405 (例如記憶體裝置405-c及/或405-d)相比可具有用於電容性組件之較高目標電容(例如基於關聯組態)。

主機裝置410可向記憶體裝置405傳信以指示電容性組件之目標電容或組態(例如，用於記憶體裝置405儲存於模式暫存器中之組態資訊之指示、包含組態資訊之一或多個命令)。記憶體裝置405可自主機裝置410接收信號且可基於所指示之目標電容或組態來組態電容性組件。舉例而言，與記憶體裝置405相關聯之控制器可根據所指示之目標電容或組態而啟動(閉合)或解除啟動(斷開)電容性組件之一或多個切換組件。在經啟動時，切換組件可將一或多個關聯電容器與記憶體裝置405之記憶體晶粒之I/O襯墊耦接，此可變更I/O襯墊及記憶體晶粒之電容(例如記憶體晶粒輸入電容)。I/O襯墊之經調整電容可組態(設定) (例如減低)與在記憶體晶粒處及在記憶體裝置405處所接收之信號相關聯的轉換速率，且可減少由經反射信號產生之雜訊。減少雜訊可例如藉由增加信號準確度及電壓裕度而改良記憶體裝置405處之效能。

圖 5說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之記憶體裝置組態500的實例。在一些實例中，記憶體裝置組態500可為或包括記憶體裝置505，該記憶體裝置包括多個記憶體晶粒510，其中記憶體晶粒510可為參考圖2至圖4所描述之記憶體晶粒的實例且記憶體裝置505可為參考圖3及圖4所描述之記憶體裝置的實例。記憶體晶粒510可包括I/O襯墊，該I/O襯墊可為參考圖3及圖4所描述之I/O襯墊的實例。記憶體裝置505可包括一或多個導電路徑515 (例如跡線、電線、導電線/層等)，該一或多個導電路徑可為參考圖2及圖3所描述之導電線或導電路徑的實例。記憶體裝置505可操作以調整(調諧、設定、組態)一或多個記憶體晶粒510之電容(例如藉由調整或組態關聯I/O襯墊之電容)。

舉例而言，記憶體裝置505之記憶體晶粒510可包括一或多個電容性組件，其中電容性組件可為參考圖3及圖4所描述之電容性組件的實例。每一電容性組件可與關聯I/O襯墊可選擇性地耦接(例如經由電容性組件之一或多個切換組件)以便調整或組態I/O襯墊之電容(例如至目標電容)。在一些狀況下，記憶體晶粒510或關聯I/O襯墊之目標電容可基於一或多個記憶體晶粒510相對於彼此及/或相對於記憶體裝置505之組態或拓樸的一或多個特性。另外或替代地，記憶體晶粒510或關聯I/O襯墊之目標電容可基於記憶體裝置505相對於一或多個其他記憶體裝置505及/或主機裝置之組態或拓樸的一或多個特性(例如用以將主機裝置與一或多個記憶體裝置505耦接之匯流排拓樸)。

在一項實例中，記憶體裝置505可包括可將記憶體裝置505耦接至一或多個其他記憶體裝置505及/或主機裝置(例如經由一或多個跡線或其他互連件，諸如參考圖4之實例所描述)之接腳520 (例如BGA之球、電極、接腳、襯墊等)。接腳520可與記憶體裝置505之一或多個導電路徑515耦接，其中該一或多個導電路徑515可將該接腳與一或多個記憶體晶粒510耦接。舉例而言，導電路徑515可將接腳520耦接至對應於一或多個記憶體晶粒510之一或多個I/O襯墊。另外或替代地，導電路徑515可耦接兩個或多於兩個記憶體晶粒510。舉例而言，導電路徑515可耦接兩個對應記憶體晶粒510之兩個I/O襯墊。

在一些狀況下，自主機裝置(例如CA信號)至記憶體裝置505之信號可具有較小上升及/或下降時間(例如較高轉換速率)，此可造成較高位準之雜訊自相鄰記憶體裝置505反射。記憶體裝置505處之雜訊位準(其可被稱作或可影響電壓裕度或其他傳信窗)可降至低於用於記憶體裝置505之臨限值位準(例如基於可靠性臨限值)且可造成記憶體裝置505處之時序誤差或其他不利效應。

因而，記憶體裝置505之一或多個晶粒510可組態有電容性組件，該電容性組件可用以調整或組態對應記憶體晶粒510之電容(例如記憶體晶粒510之I/O襯墊之電容)。另外或替代地，一個記憶體晶粒510之電容性組件可用以調整或組態一或多個其他記憶體晶粒510之電容(例如在一或多個其他記憶體晶粒510之間分裂輸入電容、與一或多個其他記憶體晶粒510耦接)。舉例而言，記憶體晶粒510-a之電容性組件可操作以調整或組態記憶體晶粒510-a及510-b或記憶體晶粒510-a、510-b及510-c之電容(例如該電容性組件可與記憶體晶粒510-b及/或510-c之I/O接腳(例如選擇性地)耦接)。一或多個電容性組件可操作以藉由調整記憶體裝置505之一或多個記憶體晶粒510之電容而減少記憶體裝置505處之雜訊(例如反射雜訊)。舉例而言，主機裝置可經組態以藉由指示用於記憶體裝置505之一或多個記憶體晶粒510之電容性組件的目標電容或組態而減少由記憶體裝置505經歷之雜訊。在一些狀況下，與電容性組件相關聯之所得電容(亦即，如藉由記憶體裝置505基於指示所調整(調諧、組態)之電容性組件之電容)可減小自主機裝置至記憶體裝置505之信號之轉換速率(例如記憶體裝置505處之轉換速率)，且減小之轉換速率可減少信號反射及關聯雜訊。

在一些狀況下，主機裝置可向記憶體裝置505傳信以指示一或多個電容性組件之目標電容或組態(例如，用於記憶體裝置505儲存於模式暫存器中之組態資訊之指示、包含組態資訊之一或多個命令)。記憶體裝置505可自主機裝置接收信號且可基於所指示之目標電容或組態來組態一或多個電容性組件。舉例而言，與記憶體裝置505相關聯之控制器可根據所指示之目標電容或組態而啟動(閉合)或解除啟動(斷開)電容性組件之一或多個切換組件。在經啟動時，切換組件可將一或多個關聯電容器與記憶體裝置505之一或多個記憶體晶粒510之一或多個I/O襯墊耦接，此可變更該一或多個I/O襯墊及該一或多個記憶體晶粒510之電容(例如輸入電容)。一或多個I/O襯墊之經調整電容可組態(設定) (例如減低)與在一或多個記憶體晶粒510處及在記憶體裝置505處所接收之信號相關聯的轉換速率，且可減少由經反射信號產生之雜訊。減少雜訊可藉由增加傳信準確度及裕度(例如電壓裕度)而改良裝置效能。

圖 6繪示根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之程序流程600的實例。在一些實例中，程序流程600可藉由記憶體裝置605及主機裝置實施，該記憶體裝置及該主機裝置可為參考圖3至圖5所描述之記憶體裝置及主機裝置的實例。記憶體裝置605可包括具有一或多個對應I/O襯墊之一或多個記憶體晶粒，且記憶體裝置605可操作以調整或組態一或多個記憶體晶粒之電容(例如藉由調整或組態關聯I/O襯墊之電容)。舉例而言，主機裝置610可向記憶體裝置605指示組態或調整一或多個記憶體晶粒之電容。

在程序流程600之以下描述中，記憶體裝置605與主機裝置610之間的操作可按與所展示次序不同的次序傳輸，或由主機裝置610或記憶體裝置605執行之操作可按不同次序或在不同時間執行。亦可自程序流程600省略特定操作，或可將其他操作添加至程序流程600。儘管主機裝置610及記憶體裝置605被展示為執行程序流程600之操作，但一些操作之一些態樣亦可由另一裝置執行。

在615處，主機裝置610可基於與記憶體裝置605之I/O襯墊相關聯(例如與記憶體裝置605之記憶體晶粒相關聯)之目標電容識別記憶體裝置605之電容性組件之目標組態。在一些狀況下，主機裝置610可基於與記憶體裝置605之一或多個I/O襯墊相關聯(例如與記憶體裝置605之一或多個記憶體晶粒相關聯)之目標電容而識別用於記憶體裝置605之一或多個電容性組件之目標組態。目標電容可基於記憶體裝置605相對於主機裝置610或相對於與耦接主機裝置610及記憶體裝置605之匯流排相關聯之一或多個阻抗的位置。

主機裝置亦可基於與第二記憶體裝置之第二I/O襯墊相關聯之第二目標電容而識別該第二記憶體裝置之第二電容性組件之第二目標組態。第二目標電容可不同於目標電容且可基於第二記憶體裝置相對於主機裝置610或相對於與耦接主機裝置610及第二記憶體裝置之匯流排(例如耦接主機裝置610、記憶體裝置605及第二記憶體裝置之匯流排)相關聯之一或多個阻抗的位置。

在620處，主機裝置610可基於識別目標組態而將組態資訊傳輸至記憶體裝置605。主機裝置610亦可基於識別第二目標組態而將指示該第二目標組態之第二組態資訊傳輸至第二記憶體裝置。在一些實例中，組態資訊(例如，或第二組態資訊)可包括記憶體裝置605 (例如，或第二記憶體裝置)之電容性組件之目標組態。另外或替代地，組態資訊可包括用於記憶體裝置605 (例如，或第二記憶體裝置)之電容性組件之目標電容。在一些狀況下，組態資訊可包括用於記憶體裝置605儲存於模式暫存器中之組態資訊之指示或包括組態資訊之一或多個命令。

在625處，記憶體裝置605可基於組態資訊組態記憶體裝置605之I/O襯墊之電容。舉例而言，如參看圖3至圖5所描述，記憶體裝置605可包括具有可調整電容之一或多個電容性組件，其中該一或多個電容性組件可與記憶體裝置605之一或多個I/O襯墊耦接。在一些狀況下，記憶體裝置605可藉由組態電容性組件(例如根據目標組態或目標電容)而組態I/O襯墊之電容。舉例而言，與記憶體裝置605相關聯之控制器可根據組態資訊而啟動(閉合)或解除啟動(斷開)電容性組件之一或多個切換組件。在一些實例中，記憶體裝置605可將所接收之組態資訊儲存至記憶體裝置605之一或多個模式暫存器且可基於將組態資訊儲存至一或多個模式暫存器而組態電容性組件。

在一些狀況下，記憶體裝置605可基於與記憶體裝置605之一或多個I/O襯墊相關聯之目標電容而識別記憶體裝置605之一或多個電容性組件之目標組態。因而，記憶體裝置可基於經識別組態來組態記憶體裝置605之I/O襯墊之電容。

在630處，在一些狀況下，記憶體裝置605可將已組態I/O襯墊之電容之指示傳輸至主機裝置610。

在635處，主機裝置610可經由I/O襯墊將傳信傳輸至記憶體裝置605 (例如在傳輸組態資訊之後及在記憶體裝置605已組態I/O襯墊之電容之後)。在一些狀況下，傳信之轉換速率(例如記憶體裝置605處之傳信之轉換速率)可基於組態資訊(例如基於記憶體裝置605之一或多個電容性組件之組態)。舉例而言，如藉由記憶體裝置605基於指示所調整(調諧、組態)之電容性組件之電容可調整(例如減小)自主機裝置610至記憶體裝置605之信號之轉換速率。

在一些實例中，可藉由一或多個電容性組件之組態而降低轉換速率，且較低轉換速率可降低記憶體裝置605處之反射雜訊。記憶體裝置605處之雜訊減少可藉由增加傳信準確度且藉此減低延時且改良可靠性從而改良裝置效能。

圖 7展示根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之記憶體裝置705的方塊圖700。記憶體裝置705可為如參考圖3至圖6所描述之記憶體裝置之態樣的實例。記憶體裝置705可包括組態資訊接收組件710、電容組態組件715及信號接收組件720。此等模組中之每一者可直接地或間接地(例如，經由一或多個匯流排)彼此通信。

組態資訊接收組件710可在記憶體裝置處接收與記憶體裝置之I/O襯墊之目標電容相關聯之組態資訊。在一些狀況下，組態資訊指示電容性組件之組態。

電容組態組件715可基於組態資訊在記憶體裝置處組態I/O襯墊之電容。在一些實例中，組態I/O襯墊之電容包括組態電容性組件。在一些實例中，電容組態組件715可將組態資訊儲存至一或多個模式暫存器。在一些實例中，電容組態組件715可基於將組態資訊儲存至一或多個模式暫存器而組態電容性組件。在一些實例中，電容組態組件715可在組態I/O襯墊之電容之後將已組態I/O襯墊之電容之指示傳輸至主機裝置。在一些狀況下，記憶體裝置包括具有可調整電容且與I/O襯墊耦接之電容性組件。

信號接收組件720可在組態I/O襯墊之電容之後經由I/O襯墊自主機裝置接收傳信。

圖 8展示根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之主機裝置805的方塊圖800。主機裝置805可為如參考圖3至圖6所描述之主機裝置之態樣的實例。主機裝置805可包括電容性組態組件810、組態資訊傳輸組件815及信號傳輸組件820。此等模組中之每一者可直接地或間接地(例如，經由一或多個匯流排)彼此通信。

電容性組態組件810可基於與記憶體裝置之I/O襯墊相關聯之目標電容而識別該記憶體裝置之電容性組件之目標組態。在一些實例中，電容性組態組件810可基於與第二記憶體裝置之第二I/O襯墊相關聯之第二目標電容而識別第二記憶體裝置之第二電容性組件之第二目標組態，其中該第二目標電容可能不同於目標電容。

組態資訊傳輸組件815可基於識別目標組態而將指示目標組態之組態資訊傳輸至記憶體裝置。在一些實例中，組態資訊傳輸組件815可基於識別第二目標組態而將指示第二目標組態之第二組態資訊傳輸至第二記憶體裝置。

信號傳輸組件820可在傳輸組態資訊之後經由I/O襯墊將傳信傳輸至記憶體裝置。在一些狀況下，傳信之轉換速率係基於組態資訊。

圖 9展示根據本發明之態樣的說明支援可組態之記憶體晶粒電容之一或多個方法900的流程圖。方法900之操作可藉由如本文所描述之記憶體裝置或其組件來實施。舉例而言，方法900之操作可藉由如參看圖7所描述之記憶體裝置來執行。在一些實例中，記憶體裝置可執行指令集以控制記憶體裝置之功能元件來執行所描述功能。另外或替代地，記憶體裝置可使用特殊用途硬體來執行所描述功能之態樣。

在905處，記憶體裝置可在記憶體裝置處接收與記憶體裝置之I/O襯墊之目標電容相關聯之組態資訊。905之操作可根據本文所描述之方法來執行。在一些實例中，905之操作之態樣可藉由如參看圖7所描述之組態資訊接收組件來執行。

在910處，記憶體裝置可基於組態資訊在記憶體裝置處組態I/O襯墊之電容。910之操作可根據本文所描述之方法來執行。在一些實例中，910之操作之態樣可藉由如參看圖7所描述之電容組態組件來執行。

在915處，記憶體裝置可在組態I/O襯墊之電容之後經由I/O襯墊自主機裝置接收傳信。915之操作可根據本文所描述之方法來執行。在一些實例中，915之操作之態樣可藉由如參看圖7所描述之信號接收組件來執行。

在一些實例中，如本文所描述之設備可執行一或多個方法，諸如方法900。該設備可包括用於在記憶體裝置處接收與記憶體裝置之I/O襯墊之目標電容相關聯之組態資訊、基於該組態資訊在記憶體裝置處組態I/O襯墊之電容且在組態I/O襯墊之電容之後經由I/O襯墊自主機裝置接收傳信的特徵、構件或指令(例如儲存可由處理器執行之指令之非暫時性電腦可讀媒體)。在方法900及本文中所描述之設備之一些實例中，記憶體裝置可包括具有可調整電容且與I/O襯墊耦接的電容性組件，組態I/O襯墊之電容可包括組態該電容性組件，且組態資訊可指示該電容性組件之組態。

方法900及本文中所描述之設備之一些實例可進一步包括用於將組態資訊儲存至一或多個模式暫存器且基於將組態資訊儲存至一或多個模式暫存器而組態電容性組件的操作、特徵、構件或指令。方法900及本文中所描述之設備之一些實例可進一步包括用於在組態I/O襯墊之電容之後將可已組態I/O襯墊之電容之指示傳輸至主機裝置的操作、特徵、構件或指令。

圖 10展示根據本發明之態樣的說明支援可組態之記憶體晶粒電容之一或多個方法1000的流程圖。方法1000之操作可藉由如本文所描述之記憶體裝置或其組件來實施。舉例而言，方法1000之操作可藉由如參看圖7所描述之記憶體裝置來執行。在一些實例中，記憶體裝置可執行指令集以控制記憶體裝置之功能元件來執行所描述功能。另外或替代地，記憶體裝置可使用特殊用途硬體來執行所描述功能之態樣。

在1005處，記憶體裝置可在記憶體裝置處接收與記憶體裝置之I/O襯墊之目標電容相關聯之組態資訊。1005之操作可根據本文所描述之方法來執行。在一些實例中，1005之操作之態樣可藉由如參看圖7所描述之組態資訊接收組件來執行。

在1010處，記憶體裝置可基於組態資訊在記憶體裝置處組態I/O襯墊之電容。1010之操作可根據本文所描述之方法來執行。在一些實例中，1010之操作之態樣可藉由如參看圖7所描述之電容組態組件來執行。

在1015處，記憶體裝置可將組態資訊儲存至一或多個模式暫存器。1015之操作可根據本文所描述之方法來執行。在一些實例中，1015之操作之態樣可藉由如參看圖7所描述之電容組態組件來執行。

在1020處，記憶體裝置可基於將組態資訊儲存至一或多個模式暫存器而組態電容性組件。1020之操作可根據本文所描述之方法來執行。在一些實例中，1020之操作之態樣可藉由如參看圖7所描述之電容組態組件來執行。

在1025處，記憶體裝置可在組態I/O襯墊之電容之後經由I/O襯墊自主機裝置接收傳信。1025之操作可根據本文所描述之方法來執行。在一些實例中，1025之操作之態樣可藉由如參看圖7所描述之信號接收組件來執行。

圖 11展示根據本發明之態樣的說明支援可組態之記憶體晶粒電容之一或多個方法1100的流程圖。方法1100之操作可藉由如本文所描述之主機裝置或其組件來實施。舉例而言，方法1100之操作可藉由如參看圖8所描述之主機裝置來執行。在一些實例中，主機裝置可執行指令集以控制主機裝置之功能元件來執行所描述功能。另外或替代地，主機裝置可使用特殊用途硬體來執行所描述功能之態樣。

在1105處，主機裝置可基於與記憶體裝置之I/O襯墊相關聯之目標電容而識別記憶體裝置之電容性組件之目標組態。1105之操作可根據本文所描述之方法來執行。在一些實例中，1105之操作之態樣可藉由如參看圖8所描述之電容性組件組態來執行。

在1110處，主機裝置可基於識別目標組態而將指示該目標組態之組態資訊傳輸至記憶體裝置。1110之操作可根據本文所描述之方法來執行。在一些實例中，1110之操作之態樣可藉由如參看圖8所描述之組態資訊傳輸組件來執行。

在1115處，主機裝置可在傳輸組態資訊之後經由I/O襯墊將傳信傳輸至記憶體裝置。1115之操作可根據本文所描述之方法來執行。在一些實例中，1115之操作之態樣可藉由如參考圖8所描述之信號傳輸組件來執行。

在一些實例中，如本文所描述之設備可執行一或多個方法，諸如方法1100。該設備可包括用於基於與記憶體裝置之I/O襯墊相關聯之目標電容識別記憶體裝置之電容性組件之目標組態、基於識別目標組態而將指示該目標組態之組態資訊傳輸至記憶體裝置且在傳輸組態資訊之後經由I/O襯墊將傳信傳輸至記憶體裝置的特徵、構件或指令(例如儲存可由處理器執行之指令的非暫時性電腦可讀媒體)。在本文中所描述之方法1100及設備之一些實例中，傳信之轉換速率可基於組態資訊。

應注意，本文所描述之方法係可能的實施，且操作及步驟可經重新配置或以其他方式修改，且其他實施係可能的。另外，可組合來自該等方法中之兩者或多於兩者的部分。

描述一種設備。該設備可包括一記憶體晶粒，該記憶體晶粒包括：一I/O襯墊；包括於該記憶體晶粒中之一輸入緩衝器，該輸入緩衝器與該I/O襯墊耦接；及具有一可調整電容且包括於該記憶體晶粒中之一電容性組件，該電容性組件與該I/O襯墊耦接。

在一些實例中，該電容性組件包括一電容器及可操作以將該電容器與該I/O襯墊選擇性地耦接之一切換組件。在一些實例中，該電容性組件包括一電容器集合及一切換組件集合，該集合之每一各別切換組件可操作以將該集合之一各別電容器與該I/O襯墊選擇性地耦接。該設備之一些實例可包括：一模式暫存器，其可操作以儲存一或多個邏輯值；及一控制器，其可操作以致使該設備基於該一或多個邏輯值組態該電容性組件，以可具有由該電容性組件支援的一電容集合中之一者。

在一些實例中，該電容性組件包括一切換組件集合，且該一或多個邏輯值指示用於使該控制器閉合的該切換組件集合之一數量。在一些實例中，該電容性組件包括一切換組件集合；且該一或多個邏輯值包括一點陣圖，該點陣圖之每一位元指示該控制器是可開啟抑或閉合該切換組件集合中之一各別切換組件。

該設備之一些實例可包括一控制器，該控制器與該電容性組件耦接且可操作以基於組態該電容性組件之該可調整電容而組態經由該I/O襯墊所接收的一信號之一轉換速率。

該設備之一些實例可包括一第二記憶體晶粒，該第二記憶體包括一第二I/O襯墊及一第二電容性組件，該第二電容性組件具有一第二可調整電容且與該第二I/O襯墊耦接。

描述一種系統。該系統可包括一記憶體裝置及與該記憶體裝置耦接之一主機裝置。該記憶體裝置可包括一記憶體晶粒，該記憶體晶粒包括一I/O襯墊及具有一可調整電容且與該I/O襯墊耦接之一電容性組件。該主機裝置可操作以將組態資訊提供至該記憶體裝置，且該記憶體裝置可操作以基於該組態資訊組態該電容性組件之該可調整電容。

在一些實例中，該記憶體裝置之該電容性組件包括一或多個電容器及一或多個切換組件，其中該一或多個切換組件中之每一者可操作以將該一或多個電容器之一各別電容器與該I/O襯墊選擇性地耦接。在一些實例中，該主機裝置可操作以基於向該記憶體裝置發佈指示該組態資訊之一命令來提供該組態資訊。在一些實例中，自該主機裝置傳輸至該記憶體裝置之一信號之一轉換速率係基於該電容性組件之該可調整電容。

該記憶體裝置之一些實例可包括一模式暫存器，其中該記憶體裝置可操作以基於儲存於該模式暫存器中之一或多個邏輯值來組態該電容性組件之該可調整電容。在一些實例中，該主機裝置可操作以基於將該一或多個邏輯值之一指示傳輸至該記憶體裝置而提供該組態資訊，且該記憶體裝置可操作以基於該指示將該一或多個邏輯值儲存於該模式暫存器中。

該記憶體裝置之一些實例可包括與該I/O襯墊耦接之一輸入緩衝器。該記憶體裝置之一些實例可包括一或多個額外記憶體晶粒，其各自包括一各別I/O襯墊。在一些實例中，該記憶體裝置可操作以將該電容性組件與該一或多個額外記憶體晶粒中之至少一者之該各別I/O襯墊耦接。該系統之一些實例可包括一或多個額外記憶體裝置，其各自包括一各別記憶體晶粒，該各別記憶體晶粒包括一各別I/O襯墊及一各別電容性組件。在一些實例中，該各別電容性組件可具有一各別可調整電容且可與該各別I/O襯墊耦接。在一些實例中，該主機裝置之單一I/O襯墊與包括該記憶體裝置之該I/O襯墊及該一或多個額外記憶體裝置中之每一者之該各別I/O襯墊的複數個I/O襯墊耦接。

在該系統之一些實例中，該記憶體裝置之該電容性組件可經組態為具有一第一電容，且包括於該一或多個額外記憶體裝置之一第二記憶體裝置中之一第二電容性組件可經組態為具有一第二電容。在一些實例中，該記憶體裝置可比該第二記憶體裝置更接近該主機裝置且該第一電容可大於該第二電容。在該系統之一些實例中，該系統可進一步包括用於與該主機裝置、該記憶體裝置及該第二記憶體裝置耦接之一匯流排之一終端阻抗，其中該記憶體裝置可比該第二記憶體裝置更遠離該終端阻抗，且其中該第一電容可大於該第二電容。

可使用多種不同技術及技藝中之任一者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示遍及以上描述可能參考的資料、指令、命令、資訊、信號、位元、符號及碼片。一些圖式可將信號說明為單一信號；然而，一般熟習此項技術者應理解，該信號可表示信號之匯流排，其中該匯流排可具有多種位元寬度。

術語「電子通信」、「導電接觸」、「連接」及「耦接」可指支援在組件之間信號流動的組件之間的關係。若在組件之間存在可在任何時間支援組件之間信號流動的任何導電路徑，則組件被認為彼此電子通信(或彼此導電接觸或彼此連接或彼此耦接)。在任何給定時間，彼此電子通信(或彼此導電接觸或彼此連接或彼此耦接)的組件之間的導電路徑基於包括所連接組件之裝置之操作而可為開路或閉路。所連接組件之間的導電路徑可為組件之間的直接導電路徑，或所連接組件之間的導電路徑可為可包括中間組件，諸如開關、電晶體或其他組件的間接導電路徑。在一些狀況下，可例如使用諸如開關或電晶體之一或多個中間組件將所連接組件之間的信號流動中斷一段時間。

術語「耦接」係指自其中信號目前不能夠經由導電路徑在組件之間被傳達的組件之間的開路關係至其中信號能夠經由導電路徑在組件之間被傳達的組件之間的閉路關係之移動條件。當諸如控制器之組件將其他組件耦接在一起時，該組件起始一改變，該改變會允許信號經由先前並不准許信號流動的導電路徑而在該等其他組件之間流動。

術語「隔離」係指組件之間的關係，其中信號目前不能夠在該等組件之間流動。若在組件之間存在斷路，則該等組件彼此隔離。舉例而言，由定位於組件之間的開關分離的兩個組件在開關斷開時彼此隔離。當控制器隔離兩個組件時，控制器影響一改變，該改變會防止信號使用先前准許信號流動的導電路徑在組件之間流動。

本文所使用之術語「層」係指幾何結構之一層或薄片。每一層可具有三個維度(例如高度、寬度及深度)且可覆蓋表面之至少一部分。舉例而言，層可為三維結構，其中兩個維度大於第三維度，例如薄膜。層可包括不同元件、組件及/或材料。在一些狀況下，一個層可由兩個或多於兩個子層構成。在一些隨附圖中，出於說明之目的描繪三維層之兩個維度。

如本文所使用，術語「電極」可指電導體，且在一些狀況下可用作至記憶體胞元或記憶體陣列之其他組件的電接點。電極可包括在記憶體陣列之元件或組件之間提供導電路徑的跡線、電線、導電線、導電層，或其類似者。

可在諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等之半導體基板上形成本文所論述的包括記憶體陣列之裝置。在一些狀況下，基板為半導體晶圓。在其他狀況下，基板可為絕緣層上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或另一基板上之半導體材料的磊晶層。可經由使用包括但不限於磷、硼或砷之各種化學物質摻雜而控制基板或基板之子區的導電性。可藉由離子植入或藉由任何其他摻雜方式在基板之初始形成或生長期間執行摻雜。

本文中所論述之切換組件或電晶體可表示場效電晶體(FET)且包含包括源極、汲極及閘極之三個端子裝置。該等端子可經由導電材料(例如金屬)連接至其他電子元件。源極及汲極可為導電的，且可包含大程度摻雜(例如，變質)之半導體區。源極與汲極可由輕微摻雜之半導體區或通道分離。若通道為n型(亦即，大多數載波為信號)，則FET可被稱為n型FET。若通道為p型(亦即，大多數載波為電洞)，則FET可被稱為p型FET。通道可由絕緣閘氧化物覆蓋。可藉由將電壓施加至閘極來控制通道導電性。舉例而言，將正電壓或負電壓分別施加至n型FET或p型FET可導致通道變得導電。當將大於或等於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可「接通」或「啟動」。當將小於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可「斷開」或「解除啟動」。

本文中結合附圖闡述之描述描述實例組態，且並不表示可實施或在申請專利範圍之範疇內的所有實例。本文中所使用之術語「例示性」意謂「充當實例、例子或說明」，且並不意謂「較佳」或「優於其他實例」。詳細描述包括特定細節以提供對所描述技藝之理解。然而，可在無此等特定細節的情況下實踐此等技藝。在一些情況下，以方塊圖形式展示熟知之結構及裝置以便避免混淆所描述實例之概念。

在附圖中，類似組件或特徵可具有相同參考標記。此外，可藉由在參考標記之後加上破折號及在類似組件之間進行區分之第二標記來區分同一類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記而與第二參考標記無關的類似組件中之任一者。

結合本文中本發明所描述的各種說明性區塊及模組可使用通用處理器、DSP、ASIC、FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其經設計以執行本文所描述之功能的任何組合來實施或執行。通用處理器可為微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。處理器亦可實施為計算裝置之組合(例如，DSP與微處理器之組合、多個微處理器、結合DSP核心之一或多個微處理器，或任何其他此組態)。

本文中所描述之功能可以硬體、由處理器執行之軟體、韌體或其任何組合實施。若以由處理器執行之軟體實施，則可將功能作為一或多個指令或程式碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其它實例及實施在本發明及隨附申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，所描述之功能可使用由處理器、硬體、韌體、硬連線或此等中之任一者的組合執行之軟體來實施。實施功能之特徵亦可實體地位於各種位置處，包括經分配以使得功能之部分在不同實體位置處實施。又，如本文中所使用(包括在申請專利範圍中)，「或」在用於項目清單(例如，以諸如「中之至少一者」或「中之一或多者」之片語作為開頭之項目清單)中時指示包括性清單，使得(例如)A、B或C中之至少一者之清單意謂A或B或C或AB或AC或BC或ABC(亦即，A及B及C)。此外，如本文中所使用，片語「基於」不應被認作對封閉條件集合之參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之例示性步驟可基於條件A及條件B兩者。換言之，如本文中所使用，應以與片語「至少部分地基於」相同之方式來解釋片語「基於」。

電腦可讀媒體包括電腦儲存媒體及通信媒體兩者，通信媒體包括促進電腦程式自一處傳送至另一處之任何媒體。非暫時性儲存媒體可為可由通用或專用電腦存取之任何可用媒體。作為實例而非限制，非暫時性電腦可讀媒體可包含RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、緊密光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用以攜載或儲存呈指令或資料結構形式之所要程式碼構件且可由一般用途或特殊用途電腦或者一般用途或特殊用途處理器存取之任何其他非暫時性媒體。又，任何連接被適當地稱為電腦可讀媒體。舉例而言，若使用同軸纜線、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外、無線電及微波之無線技術自網站、伺服器或其他遠端源傳輸軟體，則同軸纜線、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外、無線電及微波之無線技術包括於媒體之定義中。如本文所使用，磁碟及光碟包括CD、雷射光碟、光學光碟、數位多功能光碟(digital versatile disc，DVD)、軟性磁碟及Blu-ray光碟，其中磁碟通常以磁性方式再現資料，而光碟藉由雷射以光學方式再現資料。以上各者之組合亦包括於電腦可讀媒體之範疇內。

本文中之描述經提供以使熟習此項技術者能夠進行或使用本發明。對本發明之各種修改對於熟習此項技術者而言將為顯而易見的，且可在不脫離本發明之範疇的情況下將本文中定義之一般原理應用於其他變化。因此，本發明並不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致的最廣範疇。

100:系統 105:外部記憶體控制器 110:記憶體裝置 115:通道 120:處理器 125:基本輸入/輸出系統(BIOS)組件 130:周邊組件 135:輸入/輸出(I/O)控制器 140:匯流排 145:輸入裝置/輸入 150:輸出裝置/輸出 155:裝置記憶體控制器 160-a:記憶體晶粒 160-b:記憶體晶粒 160-N:記憶體晶粒 165-a:本端記憶體控制器 165-b:本端記憶體控制器 165-N:本端記憶體控制器 170-a:記憶體陣列 170-b:記憶體陣列 170-N:記憶體陣列 186:命令/位址(CA)通道 188:時脈信號(CK)通道 190:資料(DQ)通道 192:其他通道 200:記憶體晶粒 205:記憶體胞元 210:字線 215:數位線 220:列解碼器 225:行解碼器 230:電容器 235:切換組件 240:電壓源 245:感測組件 250:參考信號 255:輸入/輸出 260:本端記憶體控制器 300:電路 305:輸入/輸出(I/O)襯墊 310:輸入緩衝器 315:電容性組件 320-a:電容器 320-b:電容器 320-c:電容器 325-a:切換組件 325-b:切換組件 325-c:切換組件 330:導電路徑 400:匯流排拓樸 405-a:記憶體裝置 405-b:記憶體裝置 405-c:記憶體裝置 405-d:記憶體裝置 405-e:記憶體裝置 410-a:主機裝置 415-a:共同中繼線 420-a:跡線 420-b:跡線 420-c:跡線 420-d:跡線 420-e:跡線 425-a:分支線 425-b:分支線 425-c:分支線 425-d:分支線 425-e:分支線 430:終端電阻器(RTT) 500:記憶體裝置組態 505:記憶體裝置 510-a:記憶體晶粒 510-b:記憶體晶粒 510-c:記憶體晶粒 515:導電路徑 520:接腳 600:程序流程 605:記憶體裝置 610:主機裝置 615:操作 620:操作 625:操作 630:操作 635:操作 700:方塊圖 705:記憶體裝置 710:組態資訊接收組件 715:電容組態組件 720:信號接收組件 800:方塊圖 805:主機裝置 810:電容性組態組件 815:組態資訊傳輸組件 820:信號傳輸組件 900:方法 905:操作 910:操作 915:操作 1000:方法 1005:操作 1010:操作 1015:操作 1020:操作 1025:操作 1100:方法 1105:操作 1110:操作 1115:操作 DL_1:數位線 DL_2:數位線 DL_3:數位線 DL_N:數位線 Vpl:胞元板參考電壓 WL_1:字線 WL_2:字線 WL_M:字線

圖1說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之系統的實例。

圖2說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之記憶體晶粒的實例。

圖3說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之電路的實例。

圖4說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之匯流排拓樸的實例。

圖5說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之記憶體裝置組態的實例。

圖6說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之程序流程的實例。

圖7展示根據本發明之態樣的支援可組態之記憶體晶粒電容之記憶體裝置的方塊圖。

圖8展示根據本發明之態樣的支援可組態之記憶體晶粒電容之主機裝置的方塊圖。

圖9至圖11展示說明根據如本文中所揭示之實例的支援可組態之記憶體晶粒電容之一或多個方法的流程圖。

300:電路

305:輸入/輸出(I/O)襯墊

310:輸入緩衝器

315:電容性組件

320-a:電容器

320-b:電容器

320-c:電容器

325-a:切換組件

325-b:切換組件

325-c:切換組件

330:導電路徑

Claims

一種記憶體裝置，其包含：一半導體晶粒，其包括一輸入/輸出(I/O)襯墊；與該I/O襯墊耦接之該半導體晶粒之一I/O緩衝器；與該I/O襯墊耦接之該半導體晶粒之一電容性組件，該電容性組件具有一可調整電容；一或多個模式暫存器；及電路，其可操作以致使該記憶體裝置：自一主機裝置接收用於將與該電容性組件之該可調整電容相關聯之組態資訊儲存至該一或多個模式暫存器之一指示；將該組態資訊儲存至該一或多個模式暫存器；至少部分地基於儲存於該一或多個模式暫存器中之該組態資訊以組態該電容性組件之該可調整電容；及至少部分地基於組態該電容性組件以經由該I/O襯墊自該主機裝置接收傳信(signaling)。
如請求項1之記憶體裝置，其中該電容性組件包含一或多個電容器及一或多個切換組件，該一或多個切換組件中之每一者可操作以將該一或多個電容器中之一各別電容器與該I/O襯墊選擇性地耦接。
如請求項1之記憶體裝置，其中該電路可操作以致使該記憶體裝置至少部分地基於儲存於該一或多個模式暫存器中之一或多個邏輯值以藉由複數個電容中之一者來組態該電容性組件。
如請求項3之記憶體裝置，其中：該電容性組件包含複數個切換組件；及該電路可操作以致使該記憶體裝置至少部分地基於該一或多個邏輯值以開啟抑或閉合(open or close)該複數個切換組件中之一或多者。
如請求項1之記憶體裝置，其中該電路可操作以至少部分地基於組態該電容性組件之該可調整電容而致使該記憶體裝置以組態經由該I/O襯墊之傳信(signaling)的一轉換速率(slew rate)。
一種用於半導體操作之系統，其包含：一第一裝置，其包含：一半導體晶粒，其包含一輸入/輸出(I/O)襯墊；一電容性組件，其具有與該I/O襯墊耦接之一可調整電容；及一或多個模式暫存器；及一第二裝置，其與該第一裝置耦接，其中：該第二裝置可操作以提供用於將組態資訊儲存至該一或多個模式暫存器之一指示至該第一裝置；及該第一裝置可操作以：至少部分地基於該指示以將該組態資訊儲存至該一或多個模式暫存器；至少部分地基於儲存於該一或多個模式暫存器中之該組態資訊以組態該電容性組件之該可調整電容；及至少部分地基於組態該電容性組件以經由該I/O襯墊自該第二裝置接收傳信。
如請求項6之系統，其中該電容性組件包含該半導體晶粒之一或多個電容器及一或多個切換組件，該一或多個切換組件中之每一者可操作以將該一或多個電容器之一各別電容器與該I/O襯墊選擇性地耦接。
如請求項6之系統，其中該第二裝置可操作以至少部分地基於發佈(issuing)指示該組態資訊之一命令來提供該組態資訊。
如請求項6之系統，其中：該第二裝置可操作以至少部分地基於傳輸一或多個邏輯值至該第一裝置之一指示而提供儲存該組態資訊之該指示；及該第一裝置可操作以至少部分地基於接收該一或多個邏輯值之該指示以將該一或多個邏輯值儲存於該一或多個模式暫存器中。
如請求項6之系統，其中該第一裝置進一步包含一或多個額外半導體晶粒，該一或多個額外半導體晶粒各自包含一各別I/O襯墊。
如請求項10之系統，其中該第一裝置可操作以將該電容性組件與該一或多個額外半導體晶粒中之至少一者之該各別I/O襯墊耦接。
如請求項6之系統，其進一步包含：一或多個額外裝置，其各自包含一各別第二半導體晶粒，每一第二半導體晶粒包含一各別I/O襯墊及一各別電容性組件，該各別電容性組件具有一各別可調整電容且與該各別I/O襯墊耦接。
如請求項12之系統，其中：該第一裝置之該電容性組件可操作以經組態為具有一第一電容；及該一或多個額外裝置之一第三裝置中所包括的一第二電容性組件可操作以經組態為具有不同於該第一電容之一第二電容。
如請求項13之系統，其進一步包含：用於與該第一裝置、該第二裝置及該第三裝置耦接的一匯流排之一終端阻抗。
一種用於半導體操作之方法，其包含：在一半導體晶粒處自一主機裝置接收儲存與該半導體晶粒之一輸入/輸出(I/O)襯墊之一電容相關聯的組態資訊之一指示；至少部分地基於該指示以將該組態資訊儲存至該半導體晶粒之一或多個模式暫存器；在該半導體晶粒處至少部分地基於儲存於該一或多個模式暫存器中之該組態資訊以組態該半導體晶粒之該I/O襯墊之該電容；及在組態該半導體晶粒之該I/O襯墊之該電容之後，在該半導體晶粒處經由該半導體晶粒之該I/O襯墊自該主機裝置接收傳信。
如請求項15之方法，其中組態該半導體晶粒之該I/O襯墊之該電容包含：至少部分地基於接收該組態資訊以組態具有與該I/O襯墊耦接之一可調整電容之該半導體晶粒之一電容性組件。
如請求項16之方法，其進一步包含：至少部分地基於儲存至該一或多個模式暫存器中之該組態資訊來組態該電容性組件。
如請求項15之方法，其進一步包含：在組態該I/O襯墊之該電容之後，傳輸已組態該I/O襯墊之該電容之一指示。
如請求項15之方法，其中自該主機裝置接收該傳信包含：在組態該I/O襯墊之該電容之後，經由該I/O襯墊自該主機裝置接收與存取該半導體晶粒之一或多個記憶體陣列相關聯之一存取命令。
一種用於半導體操作之方法，其包含：在與一半導體晶粒耦合之一主機裝置處識別與該半導體晶粒之一輸入/輸出(I/O)襯墊之一電容相關聯之該半導體晶粒之一電容性組件之一組態；至少部分地基於識別該組態而傳輸用於將指示該經識別組態之組態資訊儲存至與該半導體晶粒相關聯之一或多個模式暫存器之一指示；及在傳輸指示該經識別組態之該組態資訊之後，經由該I/O襯墊將傳信傳輸至該半導體晶粒。
如請求項20之方法，其進一步包含：在該主機裝置處識別與一第二半導體晶粒之一第二I/O襯墊之一第二電容相關聯之該第二半導體晶粒之一第二電容性組件之一第二組態；及至少部分地基於識別該第二組態而將指示該經識別第二組態之第二組態資訊傳輸至該第二半導體晶粒。
如請求項21之方法，其中該I/O襯墊及該第二I/O襯墊係與一共同匯流排耦接。
如請求項21之方法，其中該第二電容性組件之該第二組態係與不同於該電容性組件之該組態的一電容值相關聯。
如請求項20之方法，其中傳輸該傳信至該半導體晶粒包含：在傳輸該組態資訊之後，經由該I/O襯墊傳輸與存取該半導體晶粒之一或多個記憶體陣列相關聯之一存取命令至該半導體晶粒。