KR20140106956A - 안티 퓨즈를 이용하여 디스에이블 동작을 수행하는 반도체 메모리 장치 및 그 방법 - Google Patents

안티 퓨즈를 이용하여 디스에이블 동작을 수행하는 반도체 메모리 장치 및 그 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 안티 퓨즈를 이용하여 리드/라이트 동작을 디스에이블하는 반도체 메모리 장치에 관한 것이다.
본 발명에 따른 반도체 메모리 장치는, 적어도 하나의 안티 퓨즈를 포함하는 퓨즈 회로와, 상기 퓨즈 회로의 안티 퓨즈에 저장된 퓨즈 데이터를 리드하는 것을 제어하는 퓨즈 컨트롤러 및 메모리 셀에 저장된 데이터를 리드하거나 메모리 셀에 데이터를 라이트하기 위한 메모리 회로를 포함하고, 상기 퓨즈 컨트롤러는 리드된 상기 퓨즈 데이터에 디스에이블 퓨즈 데이터가 존재하는 경우에는 반도체 메모리 장치의 리드/라이트 동작을 디스에이블할 수 있다.

Description

안티 퓨즈를 이용하여 디스에이블 동작을 수행하는 반도체 메모리 장치 및 그 방법{Semiconductor memory device for performing a disable operation using anti fuse and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 안티 퓨즈(Anti Fuse)를 이용하여 디스에이블 동작을 수행하는 반도체 메모리 장치 및 그 방법에 관한 것이다.
불량이 발생한 반도체 메모리 장치를 디스에이블(disable)하는 것은 반도체 메모리 장치 내의 레이저 퓨즈를 웨이퍼 레벨에서 조작함으로써 가능하였다.
그러나, 레이저 퓨즈의 사용은 웨이퍼 레벨에서의 퓨즈 선 조치가 필요하기 때문에 웨이퍼 퓨즈 선 조치가 불가능할 경우 레이저 퓨즈를 사용할 수 없는 문제점이 있다.
또한, 반도체 메모리 장치의 소형화 측면에서 레이저 퓨즈의 사용은 배제되는 문제점이 있다.
아울러, 반도체 메모리 장치가 시스템에 장착되고 난 이후에, 외부의 명령에 의하여 불량이 발생한 반도체 메모리 장치를 디스에이블할 수 있으나, 불량이 발생한 반도체 메모리 장치의 불필요한 동작을 원천적으로 방지할 수 없는 문제점이 있다.
본 발명의 목적은, 안티 퓨즈를 이용하여 불량의 반도체 메모리 장치를 디스에이블할 수 있도록 함으로써 반도체 메모리 장치의 동작을 편리하게 제어할 수 있도록 함에 있다.
아울러, 오류로 프로그램된 안티 퓨즈 데이터에 의해 해당 반도체 메모리 장치가 잘못하여 디스에이블되는 것을 방지할 수 있도록 함에 있다.
본 발명의 일 양태로서, 반도체 메모리 장치는, 적어도 하나의 안티 퓨즈를 포함하는 퓨즈 회로와, 상기 퓨즈 회로의 안티 퓨즈에 저장된 퓨즈 데이터를 리드하는 것을 제어하는 퓨즈 컨트롤러 및 메모리 셀에 저장된 데이터를 리드하거나 메모리 셀에 데이터를 라이트하기 위한 메모리 회로를 포함하고, 상기 퓨즈 컨트롤러는 리드된 상기 퓨즈 데이터에 디스에이블 퓨즈 데이터가 존재하는 경우에는 반도체 메모리 장치의 리드/라이트 동작을 디스에이블할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는 외부 클럭 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부 클럭 신호를 상기 메모리 회로로 출력하는 클럭 컨트롤 회로를 더 포함하고, 상기 퓨즈 컨트롤러는, 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 클럭 컨트롤 회로를 디스에이블할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는 외부 명령 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부 명령 신호를 상기 메모리 회로로 출력하는 명령 컨트롤 회로를 더 포함하고, 상기 퓨즈 컨트롤러는, 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 명령 컨트롤 회로를 디스에이블할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는 외부 어드레스 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부 어드레스 신호를 상기 메모리 회로로 출력하는 어드레스 컨트롤 회로를 더 포함하고, 상기 퓨즈 컨트롤러는, 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 어드레스 컨트롤 회로를 디스에이블할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는 상기 메모리 회로로부터 전송받은 데이터를 버퍼링하였다가 외부로 출력하고, 외부로부터 전송받은 데이터를 버퍼링하였다가 상기 메모리 회로로 출력하는 입출력 회로를 더 포함하고, 상기 퓨즈 컨트롤러는, 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 입출력 회로를 디스에이블할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 컨트롤러는, 리드된 상기 퓨즈 데이터에 디스에이블 해제 퓨즈 데이터가 더 존재하는 경우에는 상기 반도체 메모리 장치의 리드/라이트 동작을 인에이블할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 회로에는 MRS(Mode Register Set) 퓨즈 데이터가 더 저장되고, 상기 퓨즈 컨트롤러는, 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 MRS 퓨즈 데이터의 리드를 수행하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 컨트롤러는, 리드된 상기 퓨즈 데이터에 디스에이블 해제 퓨즈 데이터가 더 존재하는 경우에는 상기 MRS 퓨즈 데이터를 리드하고, MRS 셋팅을 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 회로에는 MRS(Mode Register Set) 퓨즈 데이터가 더 저장되고, 리드된 상기 퓨즈 데이터에는 MRS 퓨즈 데이터가 포함되고, 상기 퓨즈 컨트롤러는, 리드된 상기 퓨즈 데이터에 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 MRS 셋팅을 수행하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 컨트롤러는, 리드된 상기 퓨즈 데이터에 디스에이블 해제 퓨즈 데이터가 더 존재하는 경우에는 MRS 셋팅을 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 메모리 장치는 DRAM 일 수 있다.
본 발명의 다른 양태로서, 적어도 하나의 안티 퓨즈를 포함하는 퓨즈 회로와, 상기 퓨즈 회로의 안티 퓨즈에 저장된 퓨즈 데이터를 리드하는 것을 제어하는 퓨즈 컨트롤러를 포함하는 반도체 메모리 장치에서의 리드/라이트 동작을 디스에이블하는 방법은, 상기 퓨즈 컨트롤러에서, 상기 퓨즈 회로로부터 상기 퓨즈 데이터를 리드하고, 상기 퓨즈 컨트롤러에서, 리드된 상기 퓨즈 데이터에 디스에이블 퓨즈 데이터가 존재하는 경우에는 리드/라이트 동작을 디스에이블하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 리드/라이트 동작을 디스에이블하는 것은, 외부 제어 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부제어 신호를 출력하는 메모리 컨트롤 회로를 디스에이블하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 컨트롤러는, 리드된 상기 퓨즈 데이터에 디스에이블 해제 퓨즈 데이터가 더 존재하는 경우에는 리드/라이트 동작을 인에이블할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 회로에는 MRS(Mode Register Set) 퓨즈 데이터가 더 저장되고, 상기 퓨즈 컨트롤러는, MRS 셋팅을 수행하지 않을 수 있다.
본 발명에 따르면, 안티 퓨즈를 이용하여 불량의 반도체 메모리 장치를 디스에이블할 수 있도록 함으로써 반도체 메모리 장치의 동작을 편리하게 제어할 수 있고, 오류로 프로그램된 디스에이블 퓨즈 데이터에 의해 해당 반도체 메모리 장치가 잘못하여 디스에이블되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 본 발명의 실시예에 따른 퓨즈 회로의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 컨트롤 회로의 구성을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 디스에이블하는 방법을 설명하는 흐름도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 디스에이블하는 방법을 설명하는 흐름도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 패키지의 구성을 나타낸 도면이다.
도 9는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 구성도이다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 구성도이다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 14는 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 메모리 장치를 도시한 개념도이다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시예를 나타내는 도면이다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타내는 도면이다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시예를 나타내는 도면이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예들을 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 퓨즈 컨트롤러(112), 로우 선택부(114), 칼럼 선택부(115), 퓨즈 회로(116) 및 센싱부(117)를 포함하는 퓨즈 회로부(110)와, 메모리 컨트롤 회로(120)와, 메모리 회로(140)와, 입출력 회로(160)를 포함할 수 있다.
퓨즈 회로부(110)는, 디스에이블용 안티 퓨즈에 프로그램된 디스에이블 퓨즈 데이터, 디스에이블 해제용 안티 퓨즈에 프로그램된 디스에이블 해제 퓨즈 데이터를 리드(read)하고, 그 리드 결과를 반영한, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC) 및 입출력 회로용 디스에이블 마스터 신호(DMSCIO)를 각각 메모리 컨트롤 회로(120), 입출력 회로(160)로 출력할 수 있다.
퓨즈 컨트롤러(112)는, 외부로부터의 디스에이블 프로그램 신호(DPS)에 응답하여, 퓨즈 회로(116)에 있는 제1 특정 위치의 퓨즈 셀에 디스에이블 퓨즈 데이터를 프로그램하기 위하여, 로우 선택부 제어 신호(RSCS)를 로우 선택부(114)에, 칼럼 선택부 제어 신호(CSCS)를 컬럼 선택부로 출력할 수 있다.
퓨즈 컨트롤러(112)는, 외부로부터의 디스에이블 해제 프로그램 신호(DRPS)에 응답하여, 퓨즈 회로(116)에 있는 제2 특정 위치의 퓨즈 셀에 디스에이블 해제 퓨즈 데이터를 프로그램하기 위하여, 로우 선택부 제어 신호(RSCS)를 로우 선택부(114)에, 칼럼 선택부 제어 신호(CSCS)를 컬럼 선택부로 출력할 수 있다.
퓨즈 컨트롤러(112)는, 외부로부터의 퓨즈 데이터 리드 신호(FDRS)에 응답하여, 퓨즈 회로(116)에 있는 퓨즈 셀에 저장된 퓨즈 데이터를 리드하도록 로우 선택부(114), 칼럼 선택부(115) 및 센싱부(117)을 제어할 수 있다.
특히, 디스에이블 퓨즈 데이터, 디스에이블 해제 퓨즈 데이터, MRS(Mode Register Set) 퓨즈 데이터를 리드하도록, 로우 선택부 제어 신호(RSCS)를 로우 선택부(114)에, 칼럼 선택부 제어 신호(CSCS)를 컬럼 선택부로 출력할 수 있고, 센싱부 제어 신호(SUCS)를 센싱부(117)로 출력할 수 있다.
더불어, 퓨즈 컨트롤러(112)는 리드된 MRS 퓨즈 데이터를 이용하여 반도체 메모리 장치를 MRS 셋팅할 수 있다.
또한, 퓨즈 컨트롤러(112)는 센싱부(117)로부터 센싱 퓨즈 데이터(SFD)를 입력받고, 입력받은 센싱 퓨즈 데이터(SFD)에 디스에이블 퓨즈 데이터가 존재하고 디스에이블 해제 퓨즈 데이터가 존재하지 않는 경우에, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC) 및 입출력 회로용 디스에이블 마스터 신호(DMSCIO)를 각각 메모리 컨트롤 회로(120), 입출력 회로(160)로 출력할 수 있다.
예를 들면, 퓨즈 컨트롤러는, 디스에이블 퓨즈 데이터가 존재하는 경우에는 로직 하이의 디스에이블 마스터 신호를 출력하고, 디스에이블 해제 퓨즈 데이터가 존재하는 경우에는 로직 하이의 디스에이블 마스터 신호는 출력되지 않을 수 있다.
로우 선택부(114)는 퓨즈 컨트롤러(112)로부터 입력받은 로우 선택부 제어 신호(RSCS)에 응답하여 퓨즈 회로(116)의 특정 로우(row)에 위치하는 퓨즈 셀을 선택하는 로우 선택 신호(RSS)를 출력할 수 있다. 로우 선택 신호(RSS)는 퓨즈 회로(116)의 특정 로우에 인가되는 프로그램 전압, 센스 전압, 리드 전압일 수 있다.
칼럼 선택부(115)는 퓨즈 컨트롤러(112)로부터 입력받은 칼럼 선택부 제어 신호(RSCS)에 응답하여 퓨즈 회로(116)의 특정 칼럼(column)에 위치하는 퓨즈 셀을 선택하는 칼럼 선택 신호(RSS)를 출력할 수 있다. 칼럼 선택 신호(CSS)는 퓨즈 회로(116)의 특정 칼럼에 인가되는 비트 라인 전압일 수 있다.
퓨즈 회로(116)는 적어도 하나의 로우에 배치되는 적어도 하나의 퓨즈 셀(10)과, 적어도 하나의 칼럼에 배치되는 적어도 하나의 퓨즈 셀(10)을 포함할 수 있다.
퓨즈 셀(10)에는 퓨즈 데이터가 저장될 수 있고, 본 실시예에서 퓨즈 셀(10)은 안티 퓨즈 셀(Anti Fuse Cell)일 수 있다.
센싱부(117)는 퓨즈 컨트롤러(112)로부터 입력받은 센싱부 제어 신호(SUCS)에 응답하여 퓨즈 회로(116)의 특정의 퓨즈 셀에 저장된 퓨즈 데이터(FD)를 센싱하고, 센싱된 센싱 퓨즈 데이터(SFD)를 퓨즈 컨트롤러(112)로 출력할 수 있다.
메모리 컨트롤 회로(120)는 외부로부터 명령 신호(CMD), 클럭 신호(CLK), 어드레스 신호(ADD) 등의 제어 신호(CS)에 대응하는 내부 명령 신호, 내부 클럭 신호, 내부 어드레스 신호 등의 내부 제어 신호(ICS)를 생성하여 메모리 회로(140)로 출력할 수 있다.
메모리 컨트롤 회로(120)는 퓨즈 컨트롤러(112)로부터 입력받은 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC)에 응답하여, 내부 명령 신호, 내부 클럭 신호, 내부 어드레스 신호 등을 포함하는 내부 제어 신호(ICS) 중 어느 하나 이상의 생성을 디스에이블 할 수 있다.
내부 제어 신호(ICS) 중 어느 하나라도 그 생성이 디스에이블되면, 메모리 회로(140)가 내부 제어 신호(ICS)에 응답하여 특정 데이터를 메모리 셀에 라이트하거나 특정 메모리 셀에 저장된 데이터를 리드하는 동작은 수행될 수 없다.
메모리 회로(140)는 메모리 셀 어레이, 칼럼 디코더, 로우 디코더, 센싱 회로 등을 포함할 수 있고, 내부 제어 신호(ICS)에 응답하여, 메모리 셀 어레이의 특정 메모리 셀에 외부로부터 입력되는 입력 데이터를 저장하거나, 메모리 셀 어레이의 특정 메모리 셀에 저장된 데이터를 센싱한 센싱 데이터를 출력할 수 있다.
입출력 회로(160)는 메모리 회로(140)로부터 전송받은 출력 데이터를 버퍼링 하였다가 외부로 출력하고, 외부로부터 전송받은 입력 데이터를 버퍼링하였다가 메모리 회로로 입력할 수 있다.
입출력 회로(160)는 퓨즈 컨트롤러(112)로부터 입력받은 입출력 회로용 디스에이블 마스터 신호(DMSIO)에 응답하여, 데이터 버퍼링 동작을 디스에이블 할 수 있다.
입출력 회로(160)의 데이터 버퍼링 동작이 디스에이블되면, 메모리에 저장할 데이터를 외부로부터 입력받을 수 없고, 메모리에 저장된 데이터를 외부로 출력할 수 없다.
본 실시예에서 반도체 메모리 장치는 DRAM 반도체 메모리 장치일 수 있다.
도 2는 본 발명의 실시예에 따른 퓨즈 회로의 구성을 나타낸 도면이다.
도 2를 참조하면, 퓨즈 회로(116)는 다수의 퓨즈 셀(10)을 포함하며, 각각의 퓨즈 셀에 정보가 저장될 수 있다. 상기 퓨즈 셀(10)은, 안티 퓨즈(Anti fuse)를 포함할 수 있으며, 상기 안티 퓨즈(Anti fuse)는 전기적 신호(예컨대 고전압 신호)에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다. 아울러, 안티 퓨즈 셀에 저장된 정보를 퓨즈 데이터로 지칭한다.
퓨즈 회로(116)는 다수의 로우(Row) 및 칼럼(Column)이 교차하는 위치에 안티 퓨즈 셀(10)이 배치되는 어레이(Array) 구조를 가질 수 있다. 예컨대, 퓨즈 회로(116)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 퓨즈 회로(116)는 m*n 개의 안티 퓨즈 셀(10)을 갖는다.
상기 m 개의 로우에 배치된 안티 퓨즈 셀(10)을 액세스하기 위한 m 개의 워드라인(WL1 ~ WLm)과 안티 퓨즈 셀(10)로부터 리드된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n 개의 비트라인(BL1 ~ BLn)이 퓨즈 회로(116)에 구비될 수 있다.
본 실시예에서 퓨즈 회로(116)는 반도체 메모리 장치를 디스에이블하기 위한 디스에이블 퓨즈 데이터 및 반도체 메모리 장치의 디스에이블 상태를 해제하기 위한 디스에이블 해제 퓨즈 데이터를 저장할 수 있다.
아울러, 퓨즈 회로(116)는 반도체 메모리 장치의 동작 환경을 설정하기 위한 MRS(Mode Register Set) 퓨즈 데이터, 결함있는 메모리 셀에 대한 리던던시(Redundancy) 퓨즈 데이터, 반도체 메모리 장치의 DC 레벨 트리밍(trimming) 퓨즈 데이터 등을 저장할 수 있다.
상기 퓨즈 데이터들은 프로그래밍 전압(Vpp)을 안티 퓨즈 셀(10)에 인가하여 안티 퓨즈 셀(10)의 저항 상태를 변화시킴으로써 프로그래밍될 수 있다. 안티 퓨즈 셀(10)은 레이저 퓨즈 회로나 전기적 퓨즈 회로 등의 일반적인 퓨즈 회로와는 달리 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장할 수 있다. 안티 퓨즈 셀(10)은 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍될 수 있다.
본 발명의 실시예에서, 상기 안티 퓨즈 셀(10)은 퓨즈(10-1), 선택 트랜지스터(10-2)를 포함할 수 있다. 여기서, 선택 트랜지스터(10-2)는 MOSFET일 수 있고, 상기 퓨즈(10-1)는 퓨즈 커패시터 또는 MOSFET 형의 퓨즈 트랜지스터일 수 있다.
상기 퓨즈(10-1)가 퓨즈 커패시터일 경우에는, 상기 퓨즈 커패시터의 일단은 워드 리딩 라인(WRL)에 연결되고, 그 타단은 선택 트랜지스터(10-2)의 일단의 소스/드레인 단자에 연결될 수 있다.
상기 퓨즈(10-1)가 퓨즈 트랜지스터일 경우에는, 퓨즈 트랜지스터의 게이트는 워드 리딩 라인(WRL1)에 연결되고, 퓨즈 트랜지스터의 일단의 소스/드레인 단자는 플로팅 상태로 두고, 퓨즈 트랜지스터의 타단의 소스/드레인 단자는 상기 선택 트랜지스터(10-2)의 일단의 소스/드레인 단자에 연결될 수 있다.
상기 선택 트랜지스터(10-2)의 게이트는 워드 라인(WL1)에 연결되고, 상기 선택 트랜지스터(10-2)의 타단의 소스/드레인 단자는 비트 라인(BL2)에 연결될 수 있다.
특정 로우(row) 및 특정 칼럼에 배치된 퓨즈 셀을 프로그램하는 것은, 특정 로우(row)의 워드 리딩 라인에 프로그램 전압(Vpp)를 인가하고, 상기 특정 로우의 워드 라인 전압 및 상기 특정 칼럼의 비트 라인 전압을 소정 조건으로 맞춰줌에 따라 퓨즈의 절연을 파괴함으로써 퓨즈 셀을 프로그램하게 된다.
퓨즈 회로(116)에 저장된 정보는 로우 별로 리드될 수 있으며, 이를 위해 어느 하나의 워드 라인이 선택되고 나머지 워드라인들은 선택되지 않는다. 도 2의 안티 퓨즈 셀(10)이 속한 첫번 째 로우가 선택된 경우, 소정의 센싱 전압이 워드 리드 라인(WRL1)에 인가되고, 소정의 리드 전압이 워드 라인(WL1)에 인가된다. 또한, 퓨즈 회로(116)에 대한 리드 동작시 모든 비트라인들은 0V로 프리차지되며, 비선택된 로우에 대해서는 0V의 전압 들이 워드 리딩 라인 및 워드 라인에 인가된다.
안티 퓨즈 셀(10)이 프로그램된 경우에는 상기 센싱부(117)를 통해 로직 하이에 해당하는 퓨즈 데이터가 출력되고, 안티 퓨즈 셀(10)이 프로그램되지 않은 경우에는 상기 센싱부(117)를 통해 로직 로우(low)에 해당하는 퓨즈 데이터가 출력될 수 있다.
도 3은 본 발명의 실시예에 따른 센싱부의 구성을 나타낸 도면이다.
도 3을 참조하면, 상기 센싱부(117)는 n개의 비트 라인(BL1~BLn) 별로 대응되는 센스 앰프 회로를 구비할 수 있다. 각 센스 앰프 회로는 센스 앰프(117-1 ~ 117-n)로 구성될 수 있고, 상기 센스 앰프의 (+) 단자는 대응되는 비트 라인에 연결되고, 상기 센스 앰프의 (-) 단자는 소정의 기준 전압(Vref)에 연결될 수 있다. 각 센스 앰프는 대응되는 비트 라인에 연결된 퓨즈 셀에 저장된 퓨즈 데이터에 대응하는 출력 신호(FO1~FOn)를 출력할 수 있다.
특정 퓨즈 셀이 퓨즈 데이터 리딩을 위해 선택될 경우, 상기 특정 퓨즈 셀이 프로그램되어 있으면, 상기 퓨즈 셀에 인가되는 센싱 전압에 의해 특정 퓨즈 셀에 연결된 비트 라인이 차아지되고, 해당 비트 라인의 전압이 증가하여 기준 전압(Vref)보다 높아지게 되고, 따라서, 센스 앰프는 로직 하이에 해당하는 출력 신호를 출력하게 되고, 이 출력 신호가 센싱 퓨즈 데이터가 된다.
또한, 상기 특정 퓨즈 셀이 프로그램되어 있지 않으면, 상기 특정 퓨즈 셀은 개방 회로로 기능하고, 상기 특정 퓨즈 셀에 인가되는 센싱 전압은 해당 비트라인에 아무런 영향을 미지치 않아 해당 비트라인이 0V 값을 유지하므로, 해당 비트 라인의 전압이 기준 전압(Vref)보다 낮고, 따라서 센스 앰프는 로직 로우(low)에 해당하는 출력 신호를 출력하게 되고, 이 출력 신호가 센싱 퓨즈 데이터가 된다.
도 4는 본 발명의 실시예에 따른 메모리 컨트롤 회로의 구성을 나타낸 도면이다.
도 4를 참조하면, 메모리 컨트롤 회로(120)는 클럭 컨트롤 회로(122), 명령 컨트롤 회로(124), 어드레스 컨트롤 회로(126)를 포함할 수 있다.
클럭 컨트롤 회로(122)는 외부 클럭 신호(CLK)를 입력받아 대응하는 내부 클럭 신호(ICLK)를 출력하는데, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC)에 응답하여 내부 클럭 신호의 출력 동작이 디스에이블될 수 있다.
명령 컨트롤 회로(124)는 라이트 명령, 리드 명령 등의 외부 명령 신호(CMD)를 입력받아 대응하는 내부 명령 신호(ICMD)를 출력하는데, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC)에 응답하여 외부 명령 신호(CMD)의 입력 동작이나 내부 명령 신호의 출력 동작이 디스에이블될 수 있다.
어드레스 컨트롤 회로(126)는 외부 어드레스 신호(ADD)를 입력받아 칼럼 어드레스, 로우 어드레스 등의 대응하는 내부 어드레스 신호(IADD)를 출력하는데, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC)에 응답하여 내부 어드레스 신호의 출력 동작이 디스에이블될 수 있다.
본 예에서는, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC)가 클럭 컨트롤 회로(122), 명령 컨트롤 회로(124), 어드레스 컨트롤 회로(126)를 모두 디스에이블 시키는 것으로 예시되어 있으나, 메모리 컨트롤 회로용 디스에이블 마스터 신호(DMSC)가 클럭 컨트롤 회로(122), 명령 컨트롤 회로(124), 어드레스 컨트롤 회로(126) 중 적어도 어느 하나를 디스에이블시킴으로써 종국적으로 메모리 회로의 리드/라이트 동작을 디스에이블할 수도 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 디스에이블하는 방법을 설명하는 흐름도이다.
도 1 및 도 5를 참조하면, 먼저, 반도체 메모리 장치에 전원이 인가되면(S510) 퓨즈 컨트롤러(112)는 퓨즈 데이터 리드 신호(FDRS)를 입력받아 로우 선택부(114) 및 칼럼 선택부(115)를 제어하여 퓨즈 회로(116)에 저장되어 있는 퓨즈 데이터를 리드한다(S512).
다음으로, 퓨즈 컨트롤러(112)는 리드된 퓨즈 데이터에서 디스에이블 퓨즈 데이터가 존재하는 지를 판단한다(S514).
S514의 판단결과, 디스에이블 퓨즈 데이터가 존재하는 경우에는, 퓨즈 컨트롤러(112)는 리드된 퓨즈 데이터에서 디스에이블 해제 퓨즈 데이터가 존재하는 지를 판단한다(S516).
S514의 판단결과 디스에이블 퓨즈 데이터가 존재하지 않는 경우이거나, S516의 판단결과 디스에이블 해제 퓨즈 데이터가 존재하는 경우에는, 퓨즈 컨트롤러(112)는 메모리 컨트롤 회로(120) 및 입출력 회로(160)로 디스에이블 마스터 신호를 출력하지 않음으로써 종국적으로 반도체 메모리 장치를 인에이블시킨다(S520).
S516의 판단결과, 디스에이블 해제 퓨즈 데이터가 존재하지 않는 경우에는, 퓨즈 컨트롤러(112)는 메모리 컨트롤 회로(120), 입출력 회로(160)로 디스에이블 마스터 신호를 출력함으로써 종국적으로 반도체 메모리 장치의 데이터 입출력을 디스에이블시킨다(S518).
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 디스에이블하는 방법을 설명하는 흐름도이다.
도 1 및 도 6을 참조하면, 먼저, 반도체 메모리 장치에 전원이 인가되면(S612) 퓨즈 컨트롤러(112)는 퓨즈 데이터 리드 신호(FDRS)를 입력받아 로우 선택부(114) 및 칼럼 선택부(115)를 제어하여 퓨즈 회로(116)에 저장되어 있는 디스에이블 결정 퓨즈 데이터를 리드한다(S614).
다음으로, 퓨즈 컨트롤러(112)는 리드된 디스에이블 결정 퓨즈 데이터에서 디스에이블 퓨즈 데이터가 존재하는 지를 판단한다(S616).
S616의 판단결과, 디스에이블 퓨즈 데이터가 존재하는 경우에는, 퓨즈 컨트롤러(112)는 리드된 디스에이블 결정 퓨즈 데이터에서 디스에이블 해제 퓨즈 데이터가 존재하는 지를 판단한다(S618).
S616의 판단결과 디스에이블 퓨즈 데이터가 존재하지 않는 경우이거나, S618의 판단결과 디스에이블 해제 퓨즈 데이터가 존재하는 경우에는, 퓨즈 컨트롤러(112)는 로우 선택부(114) 및 칼럼 선택부(115)를 제어하여 퓨즈 회로(116)에 저장되어 있는 MRS(Mode Register Set) 퓨즈 데이터를 리드하고(S622), 다음으로 퓨즈 컨트롤러(112)는 반도체 메모리 장치에 대한 MRS 셋팅 동작을 수행한다(S624).
S618의 판단결과, 디스에이블 해제 퓨즈 데이터가 존재하지 않는 경우에는, 퓨즈 컨트롤러(112)는 퓨즈 회로(116)에 저장되어 있는 MRS(Mode Register Set) 퓨즈 데이터의 리드를 개시하지 않고 종료함으로써(S620), 종국적으로 반도체 메모리 장치에 대한 MRS 셋팅 동작을 수행하지 않는다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 7을 참조하면, 반도체 메모리 장치(200)는 퓨즈 회로를 포함하는 퓨즈 회로부(210)와, 퓨즈 회로부(210)로부터 출력된 퓨즈 데이터를 저장하고 제2 레지스터부로 전달하는 제1 레지스터부(220)와, 제1 레지스터부로부터 전달받은 퓨즈 데이터를 저장하는 제2 레지스터부(232, 234)와, 데이터를 저장하는 메모리 셀 어레이(240)와, 메모리 셀 어레이의 워드 라인 및 비트 라인을 구동하기 위한 로우 및 칼럼 디코더(252, 254)와, 리던던트 셀을 구동하기 위한 스페어 로우 및 스페어 칼럼 디코더(262, 264)와, 결함 셀의 어드레스 정보와 외부의 어드레스 정보를 비교하기 위한 로우 및 칼럼 비교부(272, 274)를 포함할 수 있다.
상기 퓨즈 회로부(210)는 도 1의 퓨즈 회로부(110)가 적용될 수 있다.
상기 제1 레지스터부(220)는 상기 퓨즈 회로부(210)로부터 출력된 퓨즈 데이터를 저장하였다가 상기 제2 레지스터부(232, 234)로 전달한다. 제2 레지스터부에 저장된 퓨즈 데이터를 이용하여 반도체 메모리 장치의 동작 환경이 설정될 수 있다.
상기 제2 레지스터부(232, 234)는 상기 제1 레지스터부로부터 퓨즈 데이터를 하나의 비트씩 순차적으로 수신하고 이를 저장할 수 있다. 제2 레지스터부(232, 234)는 퓨즈 데이터를 필요로 하는 각종 회로 블록에 인접하여 배치될 수 있다. 예컨대, 결함 셀의 로우 어드레스 정보를 저장하는 레지스터부(232)는 로우 비교부(272)에 인접하게 배치될 수 있다. 또한, 결함 셀의 칼럼 어드레스 정보를 저장하는 레지스터부(234)는 칼럼 비교부(274)에 인접하게 배치될 수 있다.
로우 비교부(272)는 외부로부터 제공되는 로우 어드레스를 결함 셀의 로우 어드레스 정보와 비교하고, 그 비교 결과에 따라 로우 디코더(252) 또는 스페어 로우 디코더(262)를 구동한다. 이와 유사하게, 칼럼 비교부(274)는 외부로부터 제공되는 칼럼 어드레스를 결함 셀의 칼럼 어드레스 정보와 비교하고, 그 비교 결과에 따라 칼럼 디코더(254) 또는 스페어 칼럼 디코더(264)를 구동한다.
로우 및 칼럼 비교부 각각은 외부로부터의 어드레스 정보와 결함 셀의 어드레스 정보를 비교하기 위한 다수 개의 논리 소자를 포함할 수 있다.
본 실시예에서 반도체 메모리 장치는 DRAM 반도체 메모리 장치일 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 패키지의 구성을 나타낸 도면이다.
도 8을 참조하면, 반도체 메모리 패키지(300)는 4개의 칩 형태의 반도체 메모리 장치(200-1 내지 200-4)와, 4개의 칩 형태의 반도체 메모리 장치를 제어하는 칩 컨트롤러(310)와, 칩 콘트롤러(310)와 각각의 칩 형태의 반도체 메모리 장치를 연결하는 공통 라인(204)을 포함할 수 있다. 본 예에서는 4개의 칩 형태의 반도체 메모리 장치를 도시하였으나, 이에 한정되지 않고 4개보다 작거나 많을 수도 있다.
칩 형태의 반도체 메모리 장치는 도 1에 도시된 반도체 메모리 장치(100)를 포함할 수 있다.
반도체 메모리 패키지는 다수개의 연결핀을 구비하고 있는데, 특히 칩 형태의 반도체 메모리 장치의 각각(200-1, 200-2, 200-3, 200-4)은 대응하는 디스에이블 연결핀(301-1, 301-2, 301-3, 301-4)과 대응하는 디스에이블 해제 연결핀(302-1, 302-2, 302-3, 302-4)에 각각 연결될 수 있다.
디스에이블 연결핀을 통해 디스에이블 프로그램 신호가 입력되면 대응하는 칩 형태의 반도체 메모리 장치는 구비된 퓨즈 회로의 특정 안티 퓨즈에 디스에이블 퓨즈 데이터를 프로그램할 수 있다.
디스에이블 해제 연결핀을 통해 디스에이블 해제 프로그램 신호가 입력되면 대응하는 칩 형태의 반도체 메모리 장치는 구비된 퓨즈 회로의 특정 안티 퓨즈에 디스에이블 해제 퓨즈 데이터를 프로그램할 수 있다.
특정의 칩 형태의 반도체 메모리 장치가 불량으로 판정되어 디스에이블 프로그램되어 있다면 그 특정의 칩 형태의 반도체 메모리 장치는 공통 라인(204)를 통해 데이터를 입출력할 수 없으므로, 불량의 반도체 메모리 장치에 의한 공통 라인에 미치는 악영향을 배제할 수 있다.
도 9는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 구성도이다.
도 9를 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 반도체 메모리 장치(920)를 포함할 수 있다.
메모리 컨트롤러(910)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(920)에 제공할 수 있다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(910)에서 반도체 메모리 장치(920)로 전송되거나, 버스를 통해서 반도체 메모리 장치(920)에서 메모리 컨트롤러(910)로 전송될 수 있다.
반도체 메모리 장치(920)는 도 1에 도시된 반도체 메모리 장치(100)를 포함할 수 있다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 구성도이다.
도 10을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1010) 및 메모리 모듈(1020)을 포함한다.
메모리 모듈(1020)은 DRAM을 4개 포함하도록 도시되었으나, 메모리 모듈(1020)은 그 이상의 DRAM을 포함하도록 구현될 수 있다. 제1 부터 제4 DRAM(1021-1024)들은 메모리 모듈(1020)의 기판의 양쪽 면에 장착될 수 있다.
여기서, 각 DRAM은 도 1의 반도체 메모리 장치(100)를 포함할 수 있다.
메모리 컨트롤러(1010)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생할 수 있다. 메모리 모듈(1020)은 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)에 응답하여 동작할 수 있다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
커맨드/어드레스 버스(1030)는 플라이-바이(fly-by) 구조를 가지며, 제1 내지 제4 DRAM(1021-1024)을 서로 전기적으로 연결한다. 데이터 신호(DQ)는 데이터 버스(1040)를 통해 메모리 컨트롤러(1010)와 메모리 모듈(1020)을 구성하는 제1 내지 제4 DRAM(3121-3124) 사이에 송수신될 수 있다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 11을 참조하면, 메모리 모듈(1100)은 복수의 반도체 메모리 장치(1130)들, 인쇄회로기판(1110) 및 커넥터(1120)를 포함한다. 복수의 반도체 메모리 장치(1130)들은 인쇄 회로 기판(1110)의 상면과 하면에 결합될 수 있다. 커넥터(1120)는 도전선들을 통해 복수의 반도체 메모리 장치(1130)들과 전기적으로 연결된다. 또한, 커넥터(1120)는 외부 호스트의 슬롯에 연결될 수 있다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 12를 참조하면, 메모리 모듈(1200)은 복수의 반도체 메모리 장치(1230)들, 인쇄회로기판(1210), 커넥터(1220) 및 복수의 버퍼(1240)들을 포함한다. 복수의 버퍼(1240)들은 각각의 반도체 메모리 장치(1230)와 커넥터(1220) 사이에 배치될 수 있다.
복수의 반도체 메모리 장치(1230)들 각각에 연결된 복수의 버퍼(1240)들 각각은 인쇄 회로 기판(1210)의 상면 및 하면에 배치될 수 있다. 인쇄 회로 기판(1210)의 상면 및 하면에 형성되는 반도체 메모리 장치들(1230)과 복수의 버퍼들(1240)은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 13를 참조하면, 메모리 모듈(1300)은 복수의 반도체 메모리 장치(1330)들, 인쇄회로기판(1310), 커넥터(1320), 복수의 버퍼(1340)들 및 컨트롤러(1350)를 포함할 수 있다.
복수의 반도체 메모리 장치(1330)들 각각에 연결된 복수의 버퍼들(1340) 각각은 인쇄 회로 기판(1310)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(1310)의 상면 및 하면에 형성되는 복수의 반도체 메모리 장치(1330)들과 복수의 버퍼(1340)들은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다. 컨트롤러(1350)는 복수의 반도체 메모리 장치(1330)들 각각에 제어 신호를 전송하고, 반도체 메모리 장치(1330)들 각각으로부터 또는 각각으로 데이터를 송수신할 수 있다.
도 14는 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 메모리 장치를 도시한 개념도이다. 도 11 내지 도 13의 모듈구조에서 반도체 메모리 장치들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
도 14를 참조하면, 적층 구조의 반도체 메모리 장치(1400)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 1410)을 통해 상호 연결될 수 있다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시예를 나타내는 도면이다.
도 15를 참조하면, 컴퓨터 시스템(1500)은 반도체 메모리 장치(1520), 반도체 메모리 장치(1520)을 제어하는 메모리 컨트롤러(1510), 무선 송수신기(1530), 안테나(1540), 중앙처리장치(1550), 입력 장치(1560) 및 디스플레이(1570)를 포함할 수 있다.
무선 송수신기(1530)는 안테나(1540)를 통하여 무선 신호를 송수신할 수 있다. 예컨대, 무선 송수신기(1530)는 안테나(1540)를 통하여 수신된 무선 신호를 중앙처리장치(1550)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 중앙처리장치(1550)는 무선 송수신기(1530)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(1570)로 전송할 수 있다. 또한, 무선 송수신기 (1530)는 중앙처리장치(1550)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(1540)를 통하여 외부 장치로 송신할 수 있다.
입력 장치(1560)는 중앙처리장치(1550)의 동작을 제어하기 위한 제어 신호 또는 중앙처리장치(1550)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타내는 도면이다.
도 16을 참조하면, 컴퓨터 시스템(1600)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(1600)은 반도체 메모리 장치(1620)와 반도체 메모리 장치(1620)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1610), 중앙처리장치(1630), 입력 장치(1640) 및 디스플레이(1650)를 포함할 수 있다.
중앙처리장치(1630)는 입력 장치(1640)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(1620)에 저장된 데이터를 디스플레이(1650)를 통하여 디스플레이할 수 있다. 입력 장치(1640)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 중앙처리장치(1630)는 컴퓨터 시스템(1600)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1610)의 동작을 제어할 수 있다.
실시예에 따라 반도체 메모리 장치(1620)의 동작을 제어할 수 있는 메모리 컨트롤러(1610)는 중앙처리장치(1630)의 일부로서 구현될 수 있고, 또한 중앙처리장치(1630)와는 다른 별도의 칩으로 구현될 수 있다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시예를 나타내는 도면이다.
도 17을 참조하면, 컴퓨터 시스템(1700)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(1700)은 반도체 메모리 장치(1720)와 반도체 메모리 장치(1720)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(1710)를 포함할 수 있다. 또한, 컴퓨터 시스템(1700)은 중앙처리장치(1730), 이미지 센서(1740) 및 디스플레이(1750)을 더 포함할 수 있다.
컴퓨터 시스템(1700)의 이미지 센서(1740)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙처리장치(1730) 또는 메모리 컨트롤러(1710)로 전송된다. 중앙처리장치(1730)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(1750)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(1710)를 통하여 반도체 메모리 장치(1720)에 저장될 수 있다.
또한, 반도체 메모리 장치(1720)에 저장된 데이터는 중앙처리장치(1730) 또는 메모리 컨트롤러(1710)의 제어에 따라 디스플레이(1750)를 통하여 디스플레이된다. 실시예에 따라 반도체 메모리 장치(1720)의 동작을 제어할 수 있는 메모리 컨트롤러(1710)는 중앙처리장치(1730)의 일부로서 구현될 수 있고, 또한 중앙처리장치(1730)와는 별개의 칩으로 구현될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 안티 퓨즈를 이용하여 디스에이블 동작을 수행하는 반도체 메모리 장치에 유용하게 이용될 수 있다.
100 : 반도체 메모리 장치
110 : 퓨즈 회로부
112 : 퓨즈 컨트롤러 114 : 로우 선택부
115 : 칼럼 선택부 116 : 퓨즈 회로
117 : 센싱부
120 : 메모리 컨트롤 회로
140 : 메모리 회로
160 : 입출력 회로

Claims (10)

  1. 적어도 하나의 안티 퓨즈를 포함하는 퓨즈 회로;
    상기 퓨즈 회로의 안티 퓨즈에 저장된 퓨즈 데이터를 리드하는 것을 제어하는 퓨즈 컨트롤러; 및
    메모리 셀에 저장된 데이터를 리드하거나 메모리 셀에 데이터를 라이트하기 위한 메모리 회로를 포함하고,
    상기 퓨즈 컨트롤러는 리드된 상기 퓨즈 데이터에 디스에이블 퓨즈 데이터가 존재하는 경우에는 반도체 메모리 장치의 리드/라이트 동작을 디스에이블하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    외부 클럭 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부 클럭 신호를 상기 메모리 회로로 출력하는 클럭 컨트롤 회로를 더 포함하고,
    상기 퓨즈 컨트롤러는,
    상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 클럭 컨트롤 회로를 디스에이블하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    외부 명령 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부 명령 신호를 상기 메모리 회로로 출력하는 명령 컨트롤 회로를 더 포함하고,
    상기 퓨즈 컨트롤러는,
    상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 명령 컨트롤 회로를 디스에이블하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    외부 어드레스 신호를 입력받고 메모리 회로의 리드/라이트 동작에 사용될 내부 어드레스 신호를 상기 메모리 회로로 출력하는 어드레스 컨트롤 회로를 더 포함하고,
    상기 퓨즈 컨트롤러는,
    상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 어드레스 컨트롤 회로를 디스에이블하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 회로로부터 전송받은 데이터를 버퍼링하였다가 외부로 출력하고, 외부로부터 전송받은 데이터를 버퍼링하였다가 상기 메모리 회로로 출력하는 입출력 회로를 더 포함하고,
    상기 퓨즈 컨트롤러는,
    상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 입출력 회로를 디스에이블하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 퓨즈 컨트롤러는,
    리드된 상기 퓨즈 데이터에 디스에이블 해제 퓨즈 데이터가 더 존재하는 경우에는 상기 반도체 메모리 장치의 리드/라이트 동작을 인에이블하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 퓨즈 회로에는 MRS(Mode Register Set) 퓨즈 데이터가 더 저장되고,
    상기 퓨즈 컨트롤러는,
    상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 상기 MRS 퓨즈 데이터의 리드를 수행하지 않는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 퓨즈 회로에는 MRS(Mode Register Set) 퓨즈 데이터가 더 저장되고,
    리드된 상기 퓨즈 데이터에는 MRS 퓨즈 데이터가 포함되고,
    상기 퓨즈 컨트롤러는,
    리드된 상기 퓨즈 데이터에 상기 디스에이블 퓨즈 데이터가 존재하는 경우에는 MRS 셋팅을 수행하지 않는 반도체 메모리 장치.
  9. 적어도 하나의 안티 퓨즈를 포함하는 퓨즈 회로와, 상기 퓨즈 회로의 안티 퓨즈에 저장된 퓨즈 데이터를 리드하는 것을 제어하는 퓨즈 컨트롤러를 포함하는 반도체 메모리 장치에서의 리드/라이트 동작을 디스에이블하는 방법으로서,
    상기 퓨즈 컨트롤러에서, 상기 퓨즈 회로로부터 상기 퓨즈 데이터를 리드하고,
    상기 퓨즈 컨트롤러에서, 리드된 상기 퓨즈 데이터에 디스에이블 퓨즈 데이터가 존재하는 경우에는 리드/라이트 동작을 디스에이블하는 것을 포함하는 리드/라이트 디스에이블 방법.
  10. 제 9 항에 있어서,
    상기 퓨즈 컨트롤러는, 리드된 상기 퓨즈 데이터에 디스에이블 해제 퓨즈 데이터가 더 존재하는 경우에는 리드/라이트 동작을 인에이블하는 리드/라이트 디스에이블 방법.
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