KR100315738B1 - 시리얼액세스메모리 - Google Patents

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사와무라 시코
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Abstract

시리얼 액세스 메모리를 사용하여 STN 형 LCD 를 드라이브하는 경우, 외부 소자를 불요로하며, 메모리 매프를 간단히 하고 저코스트화를 도모한다.
램덤 엑세스시에는, X 어드레스 XADDAa에 의해 메모리셀 어레이 (1A)가 액세스되어, 다음에 그 XADDAa 에 이어지는 X 어드레스 XADDBa에 의해 메모리셀 어레이 (1B) 가 액세스 된다.
시리얼 액세스 시에는, MSB 컨트롤 수단(40B)에 의해, XADDBa의 MSB가 무효로 되어 XADDAa와 동일하게 된다.
그 때문에, X 어드레스 수단 (2A) 와 (2B) 는 동일한 어드레스를 디코드하고, (1A) 와 (1B) 의 동일한 행이 선택된다.
시리얼 어드레스 수단 (8A), (8B)는 공통의 시리얼 어드레스 SYADD 를 디코드하고, (1A), (1B)에 있어서의 위치적으로 같은 워드라인의 메모리셀 데이터를 데이터 레지스터 (7A), (7B)에 전송된다.
데이터 레지스터 (7A), (7B)에 전송된 리드 데이터는, 리드 데이터 베이스 (9A), (9B) 및 시리얼 출력 수단 (10A), (10B) 를 통하여 OUTA 로부터 출력된다.

Description

시리얼 액세스 메모리
본 발명은, 화상처리에 있어서 화상 메모리 등으로서 사용되고, 입력포트와 출력포트를 가지며, 그 출력포트로부터 시리얼로 데이터의 출력을 행하는 멀티포트 메모리 등의 시리얼 액세스 메모리에 관한 것이다.
종래, 시리얼 액세스 메모리의 1개인 화상처리용의 멀티포트 메모리는, 현재에는 256K 비트, 1M 비트 또는 2M 비트의 것이 널리 퍼스널 컴퓨터나 워드 프로세서 등에 사용되고 있으며, 그 기능이나 핀 배치 등이 국제적으로 통일화가 이루어지고 있다. 화상처리 등에 사용되는 시리얼 액세스 메모리는, 시스템의 고도화에 따라 고속의 묘화속도(描畵速度)가 필요하게 되었다. 그 때문에, 시리얼 액세스 메모리의 기본구조로서는, 범용의 다이나믹·랜덤·액세스·메모리(이하, DRAM이라 한다)에 시리얼 액세스 메모리 부분을 접속하여, 그 DRAM 부분에 기록을 행하고, 어느 1행만큼을 한번에 판독하여 시리얼 액세스 메모리 부분으로 전송하고, 시리얼로 판독하는 구성으로 되어 있는 것이 일반적이다. 그것의 일 구성예를 제 2도 및 제 3도에 나타내었다.
제 2도는 종래의 시리얼 액세스 메모리의 개략적인 구성 블록도이다.
이 시리얼 액세스 메모리는, 복수의 메모리셀이 배열된 메모리 셀 어레이(1)를 구비하고, 그 메모리셀 어레이(1)에 X 어드레스 수단(2)이 접속되어 있다. X 어드레스 수단(2)은, X 어드레스 XADD를 디코드하여 메모리셀 어레이(1)의 임의의 행을 선택하는 기능을 갖고 있다. 또한, 입력단자 IN으로부터 기록 데이터(라이트 데이터)를 입력하여 라이트 데이터 버스(4)로 보내는 입력수단(3)과, Y 어드레스 수단(5)이 설치되어 있다. Y 어드레스 수단(5)은, Y 어드레스 YADD를 디코드하여 메모리셀 어레이(1)의 임의의 열을 선택하고, 그 열에 대해 라이트 데이터 버스(4) 상의 데이터를 기록하는 기능을 갖고 있다. 이들 메모리 셀 어레이(1), X 어드레스 수단(2), 입력수단(3), 라이트 데이터 버스(4) 및 Y 어드레스 수단(5)에 의해 DRAM부가 구성되어 있다.
상기 메모리 셀 어레이(1)에는 그 1행 분의 기억데이터를 데이터 전송신호 DTa에 의해 전송하는 리이드 전송수단(6)을 통해 데이터 레지스터(7)가 접속되어 있다. 이 데이터 레지스터(7)는 리이트 전송수단(6)에 의해 전송된 1행 분의 판독데이터(리이드 데이터)를 저장하는 기능을 갖고, 그것에는 시리얼 어드레스 수단(8)이 접속되는 동시에, 리이드 데이터 버스(9)를 거쳐 시리얼 출력수단(10)이 접속되어 있다. 시리얼 어드레스 수단(8)은, 데이터 레지스터(7)에 저장된 1행 분의 리드 데이터를 시리얼로 선택하여 순차적으로 리드 데이터 버스(9)로 출력하는 기능을 갖고 있다. 이 시리얼 어드레스 수단(8)은, 시리얼 어드레스 SYADD를 디코드해서 데이터 레지스터(7)를 선택하는 회로, 또는 동기클럭에 의해 시프트 동작을행하는 시프트 레지스트를 시리얼 어드레스 포인터로서 사용하는 회로로 구성되어 있다. 시리얼 출력수단(10)은, 리드 데이터 버스(9) 상의 리드 데이터를 동기 컨트롤 클럭에 동기하여 출력단자 OUT으로부터 시리얼 데이터의 형태로 출력하는 기능을 갖고 있다. 이들 리드 전송수단(6), 데이터 레지스터(7), 시리얼 어드레스 수단(8), 리드 데이터 버스(9) 및 시리얼 출력수단(10)에 의해 시리얼 액세스 메모리부가 구성된다.
또한, 제 2도에는, 메모리 동작을 간단히 나타내기 위해 그 기본동작을 표시하기 위한 최소한의 회로구성이 표시되어 있고, 메모리 컨트롤 신호 발생회로 등은 생략되어 있다.
다음에, 이 시리얼 액세스 메모리의 라이트 동작 및 리드 동작을 동작 1, 2, 3, 4로 나누어 설명한다.
동작 1에서는, X 어드레스 XADD 및 Y 어드레스 YADD가 X 어드레스 수단(2) 및 Y 어드레스 수단(5)에 각각 공급되는 동시에, 라이트 데이터가 입력단자 IN에 공급되어, 그 라이트 데이터가 입력수단(3)에 의해 라이트 데이터 버스(4)로 보내진다. X 어드레스 XADD는 X 어드레스 수단(2)에 의해 디코드되어 메모리 셀 어레이(1)의 임의의 행이 선택하고, 더구나 Y 어드레스 YADD가 Y 어드레스 수단(5)에 의해 디코드되어 이 메모리셀 어레이(1)의 임의의 열이 선택된다. 이 선택된 임의의 메모리셀에 대해, 라이트 데이터 버스(4)로부터 라이트 데이터가 전송되어, DRAM부에 대한 기록이 행해진다.
동작 2에서는, DRAM부에 대한 통상의 라이트 사이클과는 별도(DRAM 액세스와는 별도의 사이클)의 전송 사이클에 의해, X 어드레스 수단(2)에 의해 메모리셀 어레이(1)의 임의의 행이 선택된다. 이때, Y 어드레스 수단(50)의 동작은 상관없다. 데이터 전송신호 DTa에 의해 리드 전송수단(6)가 활성화되어, 메모리셀 어레이(1)의 선택된 1행 분의 리드 데이터가 데이터 레지스터(7)로 한번에 전송된다.
동작 3에서는, 시리얼 어드레스 수단(8)에 의해 데이터 레지스터(7) 내부의 리드 데이터가 시리얼로 선택되어, 그 선택된 리드 데이터가 시리얼로 리드 데이터버스(9)로 고속으로 전송된다. 이들의 시리얼 액세스 동작은, 외부에서 공급되는 동기 컨트롤 클럭에 의해 제어된다.
동작 4에서는, 시리얼로 리드 데이터 버스(9)로 전송된 리드 데이터가 상기동기 컨트롤 클럭에 동기하여 시리얼 출력수단(10)에 의해 출력단자 OUT로부터 출력된다.
제 3도는 제 2도의 주요부분의 구성예를 나타내는 회로도이다.
메모리셀 어레이(1)는, 복수의 워드라인 WLai, WLaj(i=1∼n, j=1∼n)와, 그것과 교차하는 복수의 상보적인 비트라인 쌍 BLai, BLai/를 구비하고 있다. 워드라인 WLai와 비트라인 BLai의 교차 위치에는 단일의 트랜지스터와 단일의 용량으로 이루어진 메모리셀 Qki(k=1∼m, i=1∼n)가 각각 접속되어 있다. 더구나, 워드라인 WLaj와 비트라인 BLai/의 교차 위치에는, 단일의 트랜지스터와 단일의 용량으로 이루어진 메모리셀 Qki/(k=1∼m, i=1∼n)가 각각 접속되어 있다. 각 비트라인쌍 BLai, BLai/에는, 센스앰프 SAi(i=1∼n)가 각각 접속되어 있다.
X 어드레스 수단(2)은, X 어드레스 XADD를 디코드하여 워드라인 WLai, WLaj중의 1개를 선택하는 기능을 갖고 있다. Y 어드레스 수단(5)은, Y 어드레스 YADD를 디코드하는 복수의 단위 Y 디코더 YAi(i=1∼n)와, 라이트 데이터 버스(4)와 비트라인 쌍 BLai, BLai/의 사이에 접속되어 이 단위 Y 디코더 YAi의 출력 yai(i=1∼n)에 의해 임의의 한쌍이 선택되는 복수의 트랜지스터 쌍 trai, trai/(i=1∼n)로 구성되어 있다.
리드 전송수단(6)은, 비트라인 쌍 BLai, BLai/에 접속되어 데이터 전송신호 DTa에 의해 ON, OFF 동작하는 복수의 트랜지스터 쌍 trci, trci/(i=1∼n)으로 구성되어 있다. 테이터 레지스터(7)는, 트랜지스터 쌍 trci, trci/에 접속되고, 역병렬의 2개의 인버터로 이루어진 복수의 플립플롭 FFi(i=1∼n)로 구성되어 있다. 시리얼 어드레스 수단(8)은, 시리얼 어드레스 SYADD를 디코드하는 복수의 단위 시 리얼 어드레스 수단 YBi(i=1∼n)와, 플립플롭 FFi와 리드 데이터 버스(9) 사이에 접속되어 이 단위 시리얼 어드레스 수단 YBi의 출력 ybi(i=1∼n)에 의해 임의의 한쌍이 선택적으로 ON, OFF 동작하는 복수의 트랜지스터 쌍 trdi, trdi/(i=1∼n)로 구성되어 있다.
제 4도는 제 3도에 도시된 시리얼 액세스 메모리의 동작을 나타낸 타이밍도로서, 이 도면을 참조하면서 시각 t1∼t5에 따라 동작 (1)∼(4)를 설명한다.
(1) 시각 t1
라이트 액세스에 있어서, X 어드레스 XADD 및 Y 어드레스 YADD가 X 어드레스수단(2) 및 Y 어드레스 수단(5)에 공급되는 동시에, 라이트 데이터가 입력단자 IN 으로부터 입력수단(3)에 입력된다. Y 어드레스 수단(5) 내부의 단위 Y 디코더 YAi에서는, Y 어드레스 YADD를 디코드하여, 임의의 출력(예를 들면, yan-1)을 "H"로 한다. 동시에, X 어드레스 수단(2)는, X 어드레스 XADD를 디코드하여, 임의의 워드라인(예를 들면, WLai)을 "H"로 한다. 그러면, 이 워드라인 WLai에 접속된 메모리셀 Qki 내부의 트랜지스터가 ON된다. 단위 Y 데이터 출력 yan-1이 "H"로 되면, Y 어드레스 수단(5) 내부의 트랜지스터 쌍 tran-1, tran-1/이 ON되고, 입력수단(3)으로부터 라이트 데이터 버스(4)에 입력된 라이트 데이터가 이 트랜지스터 쌍 tran-1, tran-1/을 거쳐 비트라인쌍 BLan-1, BLan-1/으로 보내진다. 이것에 의해, 비트라인 BLan-1의 전위레벨이 메모리셀 Qkn-1에 기록된다.
(2) 시각 t2
예를 들면, 시각 t2에 있어서 전송동작이 행해진다고 하자. 전송 사이클에서는, 메모리셀 어레이(1) 내부에서 DRAM 액세스 동작이 행해지고, X 어드레스 수단(2)에 의해 임의의 행인 워드라인(예를 들면, WLai)이 선택되어, 비트라인쌍 BLaI, BLai/가 확정된다. 이때, 통상은, Y 어드레스 YADD는 디스에이블 상태가 되고, Y 어드레스 수단(5)의 동작이 돈트케어로 되어 외부로부터의 메모리셀 Qki, Qki/에 대한 액세스는 행해지지 않는다.
시각 t2에 있어서, 데이터 전송신호 DTa가 "H"가 되어, 리드 전송수단(6)의 트랜지스터 쌍 trci, trci/가 ON되고, 워드라인 WLai에 접속된 1행 분의 메모리셀 Qki의 기억 데이터가 비트라인쌍 BLai, BLai/를 거쳐 데이터 레지스터(7)에 한번에 전송되어, 그 데이터 레지스터(7)의 플립플롭 FFi에 저장된다.
(3) 시각 t3
시각 t3에 있어서는, 시리얼 어드레스 SYADD가 입력되어, 임의의 단위 시리얼 어드레스 수단(예를 들면, YB1)의 출력 yb1이 "H"가 된다. 이것에 의해, 트랜지스터쌍 trdi, trdi/가 ON되고, 플립플롭 FFi에 저장된 리드 데이터 D1이 리드 데이터 버스(9)로 전송되어, 시리얼 출력수단(10)에 의해 출력단자 OUT으로부터 출력된다.
(4) 시각 t4, t5
시각 t4에서는, 시각 t3와 동일한 동작에 의해, 다음 시리얼 어드레스 SYADD가 입력되어, 단위 시리얼 어드레스 수단 YB2의 출력 yb2가 "H"로 되고, 플립플롭 FF2에 저장된 리드 데이터 D2가 리드 데이터 버스(9) 및 시리얼 출력수단(10)을 고쳐 출력단자 OUT으로부터 출력된다. 시각 t5에 있어서도, 동일한 동작에 의해, 다음의 시리얼 어드레스 SYADD가 입력되어, 단위 시리얼 어드레스 수단 YB3의 출력 yb3가 "H"로 되고, 플립플롭 FF3에 저장된 리드 데이터 D3가 리드 데이터 버스(9) 및 시리얼 출력수단(10)을 거쳐 출력단자 OUT으로부터 출력된다. 이하 동일한 동작에 의해, 시리얼 액세스 동작이 연속해서 행해진다.
그러나, 종래의 시리얼 액세스 메모리의 소자 구성에서는, 예를 들면, 가격이 싸고 제조하기 쉽기 때문에 널리 랩톱 퍼스널 컴퓨터나, 워드프로세서 등의 오피스 오토메이션(OA) 기기에 사용되고 있는 STN(Super Twisted Nematic)형의 결정 디스플레이(이하, LCD라 한다)를 드라이브(구동)하기 위한 화상 메모리로서 사용하는 경우, 그 LCD에서는 디스플레이 화면을 상하로 2등분하고, 상하로 각각 LCD 드라이버를 설치하여 구동하지 않으면 안되기 때문에, 외부소자가 필요하다는 것, 메모리 맵이 복잡하게 되어 버린다는 등의 문제가 있었다. 이하, 그 문제를 제 5도를 참조하면서 설명한다.
제 5도는 종래의 시리얼 액세스 메모리로 STN형 LCD를 제어(콘트롤)하는 경우의 액정화면 구동동작을 나타낸 도면이다.
액정화면(30)은 상하로 상면 LCD(31)와 하면 LCD(32)로 2등분되고, 상하로 상면용 LCD 드라이버(33)와 하면용 LCD 드라이버(34)가 설치되어 구동되도록 되어있다. 상면 LCD(31) 및 하면 LCD(32)는 매트릭스상으로 간략화하게 도시되어 있다. 이 상면 LCD(31) 및 하면 LCD(32)는 행 방향으로 상하에서 상면용 LCD 드라이버(33)와 하면용 LCD 드라이버(34)로서 화면이 묘화된다. 상면 LCD(31) 및 하면 LCD(32)의 화면을 구성하는 화소는, 매트릭스를 만드는 격자의 교점에 해당하며, 그 행 라인과 열 라인이 선택되었을 때에 대응하는 화소가 휘점(輝点)이 된다.
시리얼 액세스 메모리(20)의 시리얼 출력수단(10)으로부터의 리드 데이터를 액정화면(30)에 표시하는 경우, 메모리셀 어레이(1) 내부의 메모리 맵은, 제 5도에 표시한 것 같이 액정화면(30)의 상면용과 상면용의 화상정보가 교대로 나란하게 위치한다. 또한, 이것을 실제의 상면용 LCD 드라이버(33)와 하면용 LCD 드라이버(34)에 공급하기 위해서는, 신호선택을 위해 밖에 부착한 멀티플렉서(35)가 필요하게 된다. 이와 같이, 종래의 시리얼 액세스 메모리(20)를 사용하여 STN형 LCD를 구동하려고 하면, 메모리셀 어레이(1) 내부의 메모리 행이 복잡하게 되고, 그 위에, 멀티플렉서(35)라는 외부 소자가 필요하게 되어, 코스트가 높아진다는 문제가 있어, 그것들을 해결하기가 곤란하다.
본 발명은, 상기 종래기술이 갖고 있던 과제로서, 메모리 맵이 복잡해질 뿐만 아니라, 외부에 부착한 소자가 필요하기 때문에 코스트가 높아진다는 점에 대해 해결한 시리얼 액세스 메모리를 제공하는 것이다.
제 1 발명은, 상기 과제를 해결하기 위해, 데이터를 그 내부에 각각 기억하는 복수의 메모리셀과, 각각의 제 1 선택신호를 메모리셀 각각에 출력하는 복수의 제 1 워드라인을 갖는 제 1 메모리셀 어레이와, 데이터를 그 내부에 각각 기억하는 복수의 메모리셀과, 각각의 제 2 선택신호를 메모리셀 각각에 출력하는 복수의 제 2 워드라인을 갖는 제 2 메모리셀 어레이와, 상기 제 1 메모리셀 어레이에 접속되어, 제 1 메모리셀 어레이로부터 전송된 데이터를 래치하는 제 1 데이터 레지스터와, 상기 제 2 메모리셀 어레이에 접속되어, 제 2 메모리셀 어레이로부터 전송된 데이터를 래치하는 제 2 데이터 레지스터와, 상기 제 1 메모리셀 어레이에 접속되고, 제 1 선택신호를 제 1 워드라인으로 선택적으로 출력하여, 그 자신에게 주어진 제 1 어드레스 데이터에 응답하여 복수의 제 1 워드라인 중 한 개를 선택하는 제 1 어드레스 디코더와, 상기 제 2 메모리셀 어레이에 접속되고, 제 2 선택신호를 제 2 워드라인으로 선택적으로 출력하여, 그 자신에게 주어진 제 2 어드레스 데이터에 응답하여 복수의 제 2 워드라인 중 한 개를 선택하는 제 2 어드레스 디코더와, 최상위 비트를 포함하고 소정의 어드레스 값보다 작은 어드레스를 지정하는 제 1 부분과 소정의 어드레스 값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 갖는 어드레스 데이터를 수신하고, 상기 어드레스 데이터의 최상위 비트를 소정의 비트값으로 변환하여, 상기 제 1 및 제 2 메모리셀 어레이로부터 상기 제 1 및 제 2레지스터로 데이터가 각각 전송될 때 소정의 비트값을 포함하는 어드레스 데이터의 제 1 부분을 제 1 어드레스 데이터로서 제 1 어드레스 디코더로 출력하고, 소정의 비트값을 포함하는 어드레스 데이터의 제 2 부분을 제 2 어드레스 데이터로서 제 2 어드레스 디코더로 동시에 출력하는 제어회로를 구비하고 있다.
더구나, 공통의 데이터 전송신호에 근거하여, 상기 제 1 메모리셀 어레이의 비트선쌍 위의 판독 데이터를 상기 제 1 데이터 레지스터로 전송하는 제 1 리드 전송수단과, 상기 데이터 전송신호에 근거하여, 상기 제 2 메모리셀 어레이의 비트라인쌍 위의 판독 데이터를 상기 제 2 데이터 레지스터로 전송하는 제 2 리드 전송수단과, 상기 제 1 데이터 레지스터를 시리얼로 선택하여 순차 제 1 리드 데이터 버스에 접속하는 제 1 시리얼 어드레스 수단과, 상기 제 2 데이터 레지스터를 시리얼로 선택하여 순차 제 2 리드 데이터 버스에 접속하는 제 2 시리얼 어드레스 수단과, 상기 제 1 및 제 2 리드 데이터 버스 상의 판독 데이터를 각각 시리얼로 출력하는 제 1 및 제 2 시리얼 출력수단과, 상기 데이터 전송신호에 근거하여, 상기 앞쪽 절반의 X 어드레스 및 뒤쪽 절반의 X 어드레스의 최상위 비트를 무효로 하는 콘트롤수단이 설치되어 있다.
제 2 발명은, 제 1 발명의 상기 제 1 데이터 레지스터에 접속되어, 상기 제 1 데이터 레지스터에 래치된 데이터에 대응하는 제 1 화상 데이터를 표시하는 제 1 표시부와, 상기 제 2 데이터 레지스터에 접속되어, 상기 제 2 데이터 레지스터에 래치된 데이터에 대응하는 제 2 화상 데이터를 표시하는 제 2 표시부를 구비한 표시장치와 결합된 구성으로 되어 있다.
제 3 발명은, 제 1 발명의 기록 데이터를 상기 제 1 및 제 2 메모리셀 어레이 각각에 출력하는 입력회로와, 상기 제 1 메모리셀 어레이의 복수의 메모리셀과 제 1 데이터 레지스터 사이에 접속된 복수의 제 1 비트라인쌍과, 상기 제 2 메모리 셀 어레이의 복수의 메모리셀과 제 2 데이터 레지스터 사이에 접속된 복수의 제 2 비트라인쌍과, 또 다른 어드레스 데이터에 응답하여, 상기 제 1 비트라인쌍 중 한개를 입력회로와 접속하는 제 3 어드레스 디코더와, 추가 어드레스 데이터에 응답하여, 상기 제 2 비트라인쌍 중 한 개를 입력회로와 접속하는 제 4 어드레스 디코더를 더 구비하고, 상기 제어회로는, 로우 어드레스 스트로브 신호와 칼럼 어드레스 스트로브 신호를 수신하여, 로우 어드레스 스트로브 신호가 수신되었을 때 상기 제 1 및 제 2 어드레스 데이터를 제 1 및 제 2 어드레스 디코더에 각각 출력하고, 칼럼 어드레스 스트로브 신호가 수신되었을 때 상기 또 다른 어드레스 데이터 및 추가 어드레스 데이터를 상기 제 3 및 제 4 디코더에 각각 출력하도록 구성된다.
제 4 발명은 행 및 열로 형성되고 그 각각이 개별적인 데이터를 기억하는 복수의 메모리셀을 각각 포함하는 제 1 메모리셀군과 제 2 메모리셀군을 갖는 메모리셀 셋트와, 전송기간 중에 상기 메모리셀 셋트로부터 전송된 기억된 데이터를 래치하는 데이터 레지스터 수단과, 최상위 비트를 포함하며 소정의 어드레스 값보다 작은 어드레스를 지정하는 제 1 부분과 소정의 어드레스 값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 갖는 어드레스 데이터를 수신하여, 전송기간 중에 상기 어드레스 데이터의 제 1 부분이 어드레스 데이터의 제 2 부분과 동일하게 되도록, 최상위 비트를 변환하는 제어회로와, 상기 제어회로에 의해 상기 어드레스 데이터의 제 1 및 제 2 부분이 출력되어, 상기 어드레스 데이터의 제 1 부분에 응답하여 제 1 메모리셀군 내부의 복수의 메모리셀을 선택하고, 어드레스 데이터의 제 2 부분에 응답하여 제 2 메모리셀군 내부의 복수의 메모리셀을 선택하는 어드레스 리코더 수단을 구비한다.
제 5 발명은, 제 4 발명의 상기 제 1 및 제 2 메모리셀군에 각각 대응하는 제 1 표시부와 제 2 표시부를 구비하고, 상기 제 1 메모리셀군에 기억된 데이터에 대응하는 제 1 화상 데이터를 표시하고, 상기 제 2 메모리셀군에 기억된 데이터에 대응하는 제 2 화상 데이터를 표시하는 표시장치와 결합된다.
제 6 발명은, 데이터를 내부에 기억하는 복수의 메모리셀을 포함하는 제 1 메모리셀 어레이와, 데이터를 내부에 기억하는 복수의 메모리셀을 포함하는 제 2 메모리셀 어레이와, 상기 제 1 메모리셀 어레이에 접속되어, 제 1 메모리셀 어레이로부터 전송된 기억된 데이터를 래치하는 제 1 데이터 레지스터와, 상기 제 2 메모리셀 어레이에 접속되어, 제 2 메모리셀 어레이로부터 전송된 기억된 데이터를 래치하는 제 2 데이터 레지스터와, 상기 제 1 메모리셀 어레이에 접속되고, 입력된 제 1 어드레스 데이터에 응답하여, 상기 제 1 메모리셀 어레이의 복수의 메모리셀 중에서 일부 메모리셀을 선택하는 제 1 어드레스 디코더와, 상기 제 2 메모리셀 어레이에 접속되고, 입력된 제 2 어드레스 데이터에 응답하여, 상기 제 2 메모리셀 어레이의 복수의 메모리셀 중에서 일부 메모리셀을 선택하는 제 2 어드레스 디코더와, 최상위 비트를 포함하고, 상기 제 1 어드레스 데이터에 대응하며 소정의 어드레스 값보다 작은 어드레스를 지정하는 제 1 부분과, 상기 제 2 어드레스 데이터에대응하며 소정의 어드레스 값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 갖는 어드레스 데이터를 수신하고, 기억된 데이터가 상기 제 1 및 제 2 메모리셀 어레이로부터 제 1 및 제 2 데이터 레지스터로 각각 전송될 때, 제 1 어드레스 데이터가 제 2 어드레스 데이터와 동일하게 되도록 최상위 비트를 변환하여, 제 1 어드레스 데이터 및 제 2 어드레스 데이터를 상기 제 1 및 제 2 어드레스 디코더에 각각 출력하는 제어회로를 구비하고 있다.
제 7 발명은, 제 6 발명의 상기 제 1 데이터 레지스터에 접속되어, 상기 제 1 데이터 레지스터에 래치된 데이터에 대응하는 제 1 화상 데이터를 표시하는 제 1 표시부와, 상기 제 2 데이터 레지스터에 접속되어, 상기 제 2 데이터 레지스터에 래치된 데이터에 대응하는 제 2 화상 데이터를 표시하는 제 2 표시부를 구비한 표시장치와 결합되어 있다.
제 8 발명은, 제 6 발명의 기록 데이터를 상기 제 1 및 제 2 메모리셀 어레이 각각에 출력하는 입력회로와, 상기 제 1 메모리셀 이레이의 복수의 메모리셀과 제 1 데이터 레지스터 사이에 접속된 복수의 제 1 비트라인쌍과, 상기 제 2 메모리 셀 어레이의 복수의 메모리셀과 제 2 데이터 레지스터 사이에 접속된 복수의 제 2비트라인쌍과, 또 다른 어드레스 데이터에 응답하여, 상기 제 1 비트라인쌍 중 한개를 입력회로와 접속하는 제 3 어드레스 디코더와, 추가 어드레스 데이터에 응답하여, 상기 제 2 비트라인쌍 중 한 개를 입력회로와 접속하는 제 4 어드레스 디코더를 더 구비하고, 상기 제어회로는, 로우 어드레스 스트로브 신호와 칼럼 어드레스 스트로브 신호를 수신하여, 로우 어드레스 스트로브 신호가 입력되었을 때 상기제 1 및 제 2 어드레스 데이터를 제 1 및 제 2 어드레스 디코더에 각각 출력하고, 칼럼 어드레스 스트로브 신호가 입력되었을 때 상기 또 다른 어드레스 데이터 및 추가 어드레스 데이터를 상기 제 3 및 제 4 디코더에 각각 출력하도록 설치되어 있다.
제 9 발명은, 행 및 열로 형성되고 그 각각이 개별적인 데이터를 기억하는 복수의 메모리셀을 각각 포함하는 제 1 메모리셀군과 제 2 메모리셀군을 갖는 메모리셀 셋트와, 전송기간 중에 상기 메모리셀 셋트로부터 전송된 기억된 데이터를 래치하는 데이터 레지스터 수단과, 최상위 비트를 갖는 입력 어드레스 데이터를 수신하고, 제 1 어드레스 데이터가 제 2 어드레스 데이터와 동일하게 되도록, 최상위 비트를 제어하여 상기 입력 어드레스 데이터를 제 1 어드레스 데이터와 제 2 어드레스 데이터로 변환하여, 전송기간 중에 제 1 및 제 2 어드레스 데이터를 출력하는 제어회로 수단과, 상기 제어회로에서 제 1 및 제 2 어드레스 데이터를 수신하고, 제 1 어드레스 데이터에 응답하여 상기 제 1 메모리셀군 내부의 복수의 메모리셀을 선택하고, 제 2 어드레스 데이터에 응답하여 제 2 메모리셀군 내부의 복수의 메모리셀을 선택하는 어드레스 디코더 수단이 설치되어 있다.
제 10 발명은, 제 9 발명의 상기 제 1 및 제 2 메모리셀군에 각각 대응하는 제 1 표시부와 제 2 표시부를 구비하고, 상기 제 1 메모리셀군에 기억된 데이터에 대응하는 제 1 화상 데이터를 표시하고, 상기 제 2 메모리셀군에 기억된 데이터에 대응하는 제 2 화상 데이터를 표시하는 표시장치와 결합된다.
제 11 발명은, 제 9 발명의 상기 어드레스 데이터는, 임계 어드레스값보다작은 어드레스를 지정하는 제 1 부분과, 임계 어드레스값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 구비하되, 상기 제 1 부분은 상기 제 1 어드레스 데이터에 대응하며 상기 제 2 부분은 상기 제 2 어드레스 데이터에 대응하고, 상기 제어회로는 전송기간 중에 제 1 어드레스 데이터가 제 2 어드레스 데이터와 동일하게 되도록 최상위 비트를 변환하여, 제 1 어드레스 데이터와 제 2 어드레스 데이터를 상기 어드레스 디코더 수단으로 출력하도록 구성된다.
제 12 발명은, 복수의 워드라인과 이 워드라인에 접속된 복수의 메모리셀을 구비한 제 1 메모리셀 어레이와, 복수의 워드라인과 이 워드라인에 접속된 복수의 메모리셀을 구비한 제 2 메모리셀 어레이와, 각각의 라인쌍이 최상위 비트를 갖는 어드레스 신호의 비트에 대응하며, 최상위 비트에 대응하는 MSB 쌍을 포함하는 복수의 라인쌍을 갖는 버스와, 반전 및 비반전된 형태로 복수의 비트를 대응하는 복수의 라인쌍으로 출력하는 수단과, 상기 버스와 제 1 메모리셀 어레이의 복수의 워드라인 사이에 접속된 제 1 어드레스 디코더와, 상기 버스와 제 2 메모리셀 어레이의 복수의 워드라인 사이에 접속된 제 2 어드레스 디코더와, 데이터 판독동작 중에 MSB 라인쌍 모두를 동시에 공통된 디지탈 상태로 만드는 MSB 제어수단을 구비한다.
제 13 발명은, 제 12 발명의 상기 제 1 메모리셀 어레이에 접속되어, 데이터 판독동작 중에 제 1 메모리셀 어레이로부터 전송된 복수의 기억된 값을 래치하는 제 1 데이터 레지스터와, 상기 제 2 메모리셀 어레이에 접속되어, 데이터 판독동작 중에 제 2 메모리셀 어레이로부터 전송된 복수의 기억된 값을 래치하는 제 2 데이터 레지스터와, 상기 제 1 데이터 레지스터에 래치된 값을 시리얼로 판독하여 제 1시리얼 신호를 출력하는 수단과, 상기 제 2 데이터 레지스터에 래치된 값을 시리얼로 판독하여 제 2 시리얼 신호를 출력하는 수단을 더 구비한다.
제 14 발명은, 제 13 발명의 제 1 및 제 2 입력포트와 제 1 및 제 2 출력포트를 갖는 출력회로를 더 구비하고, 상기 제 1 시리얼 신호는 상기 제 1 입력포트에 의해 수신되며 상기 제 2 시리얼 신호는 상기 제 2 입력포트에 의해 수신되고, 상기 출력회로는, 상기 최상위 비트 및 출력모드 변환신호에 응답하여, 출력모드 변환신호가 소정의 디지탈 값을 갖는 경우에는 제 1 출력포트를 통해 제 1 시리얼 신호를 출력하고 제 2 출력포트를 통해 제 2 시리얼 신호를 출력하며, 상기 출력모드 변환신호가 또 다른 디지탈 값을 갖는 경우에는 제 1 및 제 2 출력포트 중 한 개를 통해 제 1 및 제 2 시리얼 신호를 출력하는 출력모드 수단을 구비한다.
제 15 발명은, 제 14 발명의 상기 출력모드 수단은, 상기 제 1 및 제 2 시리얼 신호가 출력회로로부터 출력되기 이전에 그것들을 반전하는 수단을 구비한다.
제 16 발명은, 제 12 발명의 제 1 리드 데이터 버스와, 상기 제 1 메모리셀 어레이에 기억된 제 1 수치군을 제 1 리드 데이터 버스 상으로 판독하는 수단과, 제 1 시리얼 출력회로와,상기 제 1 리드 데이터 버스와 상기 제 1 시리얼 출력회로 사이에 접속되고, 추가 어드레스 신호를 수신하여, 상기 제 1 수치군에 있는 값을 시리얼로 출력하는 순서를 선택하는 제 1 출력변환 회로수단과, 제 2 리드 데이터 버스와, 상기 제 2 메모리셀 어레이에 기억된 제 2 수치군을 제 2 리드 데이터 버스 상으로 판독하는 수단과, 제 2시리얼 출력회로와, 상기 제 2 리드 데이터 버스와 상기 제 2 시리얼 출력회로 사이에 접속되고, 추가 어드레스 신호를 수신하여,상기 제 2 수치군에 있는 값을 시리얼로 출력하는 순서를 선택하는 제 2 출력변환 회로수단을 더 구비한다.
제 17 발명은, 제 16 발명의 상기 제 1 출력변환 회로수단은, 상기 제 1 리드 데이터 버스에 접속된 복수의 트랜지스터 스위치와, 상기 추가 어드레스 신호를 디코드하여 상기 추가 어드레스 신호에 의해 선택된 트랜지스터 스위치를 닫는 수단을 구비한다.
제 18 발명은, 제 17 발명의 추가 어드레스 신호를 발생하는 수단을 더 구비하고, 상기 추가 어드레스 신호를 발생하는 수단은 시프트 레지스터를 구비한다.
제 19 발명은, 제 13 발명의 상기 제 1 시리얼 신호를 수신하는 제 1 부분과 상기 제 2시리얼 신호를 수신하는 제 2 부분을 구비한 표시장치와 결합된다.
(실시예)
제 1 실시예
제 1도는, 본 발명의 제 1의 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도, 및 제 6도는 그 주요부분의 회로도로서, 종래의 제 2도 및 제 3도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 또한, 제 1도 및 제 6도에서는, 종래와 마찬가지로 설명의 간단화를 위해, 기본 동작에 관계하지 않는 메모리 콘트롤 신호 발생회로 등이 생략되어 있다.
이 시리얼 액세스 메모리에서는, 기본적으로는 종래의 제 2도의 회로를 2개 나란히 하여 각 소자간을 종래와 거의 마찬가지로 접속하고 있다. 즉, 본 실시예의 시리얼 액세스 메모리에서는, DRAM 액세스 부분의 X 어드레스 수단을 포함한 메모리 구조를 2분할하고, 그 2분할된 DRAM 부분에 각각 고속 액세스용 시리얼 액세스수단이 설치되어 있으며, 이하 그 다른 점을 설명한다.
본 실시예의 시리얼 액세스 메모리에서는, 2분할 구조의 제 1 A측 메모리셀 어레이(1A)와 제 2 B측 메모리셀 어레이(1B)를 갖고, 그 각 메모리셀 어레이(1A,1B)에는, 그것들의 행과 열을 선택하기 위한 제 1 A측 X 어드레스 수단(2A) 및 제 2 B측 X 어드레스 수단(2B)과 제 1 A측 Y 어드레스 수단(5A) 및 제 2 B측 Y 어드레스 수단(5B)이 각각 접속되어 있다. A측과 B측의 X 어드레스 수단(2A, 2B)은, 예를 들면 임의의 정수배 개수의 단위 디코더를 갖는 X 디코더로 각각 구성되어 있다. 통상적으로는, A측 X 어드레스 수단(2A)이, X 어드레스 XADD 중의 0∼N-1로 이루어진 전반부의 X 어드레스 XADDAa의 디코드를 행하여 A측 메모리셀 어레이(1A)의 행을 선택하고, B측 X 어드레스 수단(2B)가, X 어드레스 XADD 중의 N∼2N-1로 이루어진 후반부의 X 어드레스 XADDBa의 디코드를 행하여 B측 메모리셀 어레이(1B)의 행을 선택하는 구성으로 되어 있다.
각 메모리셀 어레이(1A, 1B)에 대한 라이트 데이터의 입력을 행하는 공통의 입력수단(3)이 설치되고, 그 입력수단(3)에, 제 1 A측 라이트 데이터 버스(4A)와 제 2 B측 라이트 데이터 버스(4B)가 공통 접속되어 있다. 제 1 A측 Y 어드레스 수단(5A) 및 제 2 B측 Y 어드레스 수단(5B)은, 공통의 Y 어드레스 YADD를 디코드하여 각 메모리셀 어레이(1A, 1B)의 열을 선택하는 기능을 갖고 있다. 각 메모리셀 어레이(1A, 1B)의 비트라인쌍 BLai, BLai/(j=1∼n)에는, 데이터 전송신호 DT에 의해 ON 상태가 되는 제 1 A측 리드 전송수단(6A)과 제 2 B측 리드전송 수단(6B)을 통해,제 1 A측 데이터 레지스터(7A)와 제 2 B측 데이터 레지스터(7B)가 각각 접속되어 있다. A측과 B측의 데이터 레지스터(7A, 7B)에는, 제 1 A측 시리얼 어드레스 수단(8A)과 제 2 B측 시리얼 어드레스 수단(8B)이 각각 접속되는 동시에, 제 1 A측리드 데이터 버스(9A)와 제 2 B측 리드데이터 버스(9B)를 통해, 제 1 A측 시리얼 출력수단(10A)과 제 2 B측 시리얼 출력수단(10B)이 각각 접속되어 있다.
A측 시리얼 어드레스 수단(8A)은, 예를 들면 공통의 시리얼 어드레스 SYADD를 디코드하여, A측 데이터 레지스터(7A)에 저장되어 있는 리드 데이터를 시리얼로 선택하여 A측 리드데이터 버스(9A)에 출력시키는 기능을 갖고 있다. 마찬가지로, B측 시리얼 어드레스 수단(8B)도, 공통의 시리얼 어드레스 SYADD를 디코드하여, B측 데이터 레지스터(7B)에 저장되어 있는 리드 데이터를 시리얼로 선택하여 B측 리드 데이터 버스(9B)에 출력시키는 기능을 갖고 있다. A측 시리얼 출력수단(10A)은, A측 리드 데이터 버스(9A) 상의 리드 데이터를 동기 콘트롤 클럭에 동기하여 시리얼로 제 1 A측 출력단자 OUTA로 출력하는 기능을 갖고 있다. 마찬가지로, B측 시리얼 출력수단(10B)도, B측 리드 데이터 버스(9B) 상의 리드 데이터를 동기 콘트롤 클럭에 동기하여 시리얼로 제 2 B측 출력단자 OUTB로 출력하는 기능을 갖고 있다.
본 실시예에서는, 새롭게 제 1 A측 최상위 비트(이하, MSB라 칭한다) 콘트롤 수단(40A)과 제 2 B측 MSB 콘트롤 수단(40B)이 설치되고, 그것들이 A측과 B측의 X어드레스 수단(2A, 2B)에 각각 접속되어 있다. A측 MSB콘트롤 수단(40A)은, X 어드레스 XADDA를 입력하고, 메모리셀 어레이(1A, 1B)로부터 데이터 레지스터(9A, 9B)로의 데이터 전송시에 발생하는 데이터 전송신호 DT에 의해, A측 X 어드레스수단(2A)으로 제공하는 X 어드레스 XADDAa의 MSB를 무효로 하는 기능을 갖고 있다. 마찬가지로, B측 MSB 콘트롤 수단(40B)도, 데이터 전송신호 DT에 의해, B측 X 어드레스 수단 2B으로 제공되는 X 어드레스 XADDB의 MSB를 무효로 하는 기능을 갖고 있다.
제 7도는, 제 1도에 도시된 A측 MSB 콘트롤 수단(40A)의 개략적 회로도이다. 또한, 제 1도에 나타낸 B측 MSB 콘트롤 수단(40B)도, A측 MSB 콘트롤 수단(40A)과 동일한 회로구성이다.
이 A측 MSB 콘트롤 수단(40A)은, 외부에서 공급된 X 어드레스 XADDA 중의 MSB(즉, An-1)를 입력하는 트라이 스테이트 인버터(41)를 갖고, 그 출력측에, 플로팅 상태 방지용의 P채널형 MOS 트랜지스터(이하, PMOS라 칭한다)(42)와 신호반전용의 인버터(43)가 접속되어 있다. 트라이 스테이스 인버터(41)는, 데이터 전송신호 DT를 반전하는 인버터(44)의 출력에 의해 제어된다.
이 A측 MSB 콘트롤 수단(40A)에서는, 외부에서 공급된 X 어드레스 XADDA 중의 MSB가 트라이 스테이트 인버터(41)에 입력되거, 데이터 전송신호 DT가 "H"일 때에 그것이 인버터(44)로 반전되어 이 트라이 스테이트 인버터(41)의 출력이 하이 임피던스 상태가 된다. 이때, 인버터(44)의 출력 "L"에 의해 PMOS(42)가 ON되어, 인버터(43)의 입력측이 전원전위 VCC가 되며, 그것이 이 인버터(43)로 반전되어 반전 MSBa가 강제적으로 "H"가 되어, 내부의 X 어드레스 XADDAa가 출력된다. 한편, 데이터 전송신호 DT가 "L"일 때에는, 그것이 인버터(44)로 반전되어 트라이 스테이트 인버터(41)가 통상의 신호반전 동작을 행한다. 그 때문에, 외부 입력의 X 어드레스 XADDA 중의 MSB가 트라이 스테이트 인버터(41)에서 반전되고, 그것이 다시 인버터(43)에서 반전되어 이 MSB와 동위상의 신호가 출력된다.
제 8도는, 제 7도에 나타낸 A측 MSB 콘트롤 수단(40A)의 주변의 구체적인 회로도이다. 또한, B측 MSB 콘트롤 수단(40B)의 주변 회로도 동일한 회로 구성이다.
A측 X 어드레스 수단(2A)은, 예를 들면 n개의 AND 게이트로 이루어진 게이트 회로(2-1)와 NAND 게이트가 기초가 되어 구성된 n개의 단위 X 디코더 XD1∼XDn으로 이루어진 X 디코더(2-2)를 구비하고, 내부의 X 어드레스 XADDAa를 구성하는 상보적인 어드레스 B0, B0/∼Bn-1, Bn-1/ 중에서 어느 한쪽을 게이트 회로(2-1)에서 선택하여 X 디코더(2-2)로 입력하도록 되어 있다. X 어드레스 XADDAa 중에서, 상보적인 어드레스 Bn-1, Bu-1/이 역상 MSBa이다.
X 어드레스 XADDAa를 공급하는 A측 MSB 콘트롤 수단(40A)은, 외부입력의 X 어드레스 XADDA를 구성하는 상보적인 어드레스 A0, A0/∼An-1, An-1/ 중에서 MSB의 An-1, An-1/을 제외하고, 그대로 상보적인 어드레스 B0, B0/∼Bn-2, Bn-2/의 형태로 출력한다. MSB의 상보적인 어드레스 An-1, An-1/은, 그 정 위상 어드레스 An-1과 역상 어드레스 An-1/이 역전되어 트라이 스테이트 인버터(41-1, 41-2)에 입력되고, 역상 MSBa의 상보적인 어드레스 Bn-1, Bn-1/이 출력되도록 되어 있다.
이 A측 MSB 콘트롤 수단(40A)에서는, 상보적인 어드레스 An-1, An-1/를 변환하여 상보적인 어드레스 Bn-1, Bn-1/의 형태로 출력한다. 즉, 데이터 전송신호 DT가 "L"일 때에는, 그것이 인버터(44)에서 반전되어 트라이 스테이트 인버터(41-1, 41-2)가 통상의 신호 반전동작을 행하므로, 상보적인 어드레스 An-1, An-1/이 교차결선에 의해 반전되고, 더구나 트라이 스테이트 인버터(41-1, 41-2)에서 반전되므로, 이 상보적인 어드레스 An-1, An-1/이 그대로 상보적인 어드레스 Bn-1, Bn-1/의 형태로 출력된다. 한편, 데이터 전송신호 DT가 "H"일 때에는, 그것이 인버터(44)에서 반전되어 트라이 스테이트 인버터(41-1, 41-2)의 출력측이 하이 임피던스 상태가 된다. 이때, PMOS(44-1, 44-2)가 ON 상태가 되고, 전원전위 VCC에 의해 상보적인 어드레스 Bn-1, Bn-1/이 모두 "H"가 된다. 그 때문에, A측 X 어드레스 수단(2A)을 구성하는 NAND 게이트에 대해서는, 상보적인 어드레스 Bn-1, Bn-1/의 입력단자가 접속되어 있지 않는 것과 같은 상태, 결국 상보적인 어드레스 An-1, An-1/이 축퇴되어 있는 것과 같은 상태가 된다.
제 9(a),(b)도는 제 1도 및 제 6도의 랜덤 액세스 동작을 나타낸 도면, 및 제 10(a),(b)도는 제 1도 및 제 6도의 시리얼 액세스 동작을 나타낸 도면으로, 이들의 도면을 참조하면서, 본 실시예에 있어서의 시리얼 액세스 메모리의 동작을 설명한다.
본 실시예의 시리얼 액세스 메모리에서는, 기본적으로는 제 1도에 나타낸 A측과 B측의 2조의 메모리 동작이 종래의 제 2도의 회로동작과 거의 마찬가지이지만, 종래의 것과 회로구성이 다소 다르기 때문에, 그 점에 있어서 회로동작도 다르다. 이하, 종래의 회로동작과 다른 점을 주로 설명한다.
제 1도 및 제 6도에 있어서, A측 X어드레스 수단(2A)이 X 어드레스 XADD 중의 0∼N-1로 이루어진 전반부의 내부 X 어드레스 XADDAa의 디코드를 행하고, B측 X어드레스 수단(2B)이 X 어드레스 XADD 중의 N∼2N-1로 이루어진 후반의 내부 X 어드레스 XADDBa의 디코드를 행하도록, 전반부의 X 어드레스 XADDA와 후반부의 X 어드레스 XADDB를 나누어 A측과 B측의 MSB 콘트롤 수단(40A, 40B)에 각각 공급한다. 그리고, DRAM 메모리셀 플레인에 액세스하는 경우, DRAM 포트에서는 어드레스적으로는 1면의 메모리셀 플레인에 보이는 것 같은 동작이 행해진다. 즉, 제 9(a)도에 나타낸 것과 같이, DRAM 부분의 랜덤 액세스인 경우, 0∼N-1의 X 어드레스 XADDA일때에는, A측 메모리셀 어레이(1A)가 액세스된다. 제 9(b)도에 나타낸 것 같이, N∼2N-1의 X 어드레스 XADDB일 때에는, B측 메모리셀 어레이(1B)가 액세스된다.
예를 들면, 제 6도에 있어서 A측 메모리셀 어레이(1A)에 데이터를 기록하는 경우, X 어드레스 XADDA 및 Y 어드레스 YADD를 A측 MSB 콘트롤 수단(40A) 및 Y 어드레스 수단(5A)에 각각 공급하는 동시에, 라이트 데이터를 입력단자 IN에 입력한다. 입력된 X 어드레스 XADDA는, A측 MSB 콘트롤 수단(40A)을 통해 그대로 X 어드레스 XADDAa의 형태로 A측 X 어드레스 수단(2A)에 보내진다. A측 X 어드레스 수단(2A)에서는, X 어드레스 XADDAa를 디코드하여, 임의의 워드라인, 예를 들면 WLai(i=1∼n)를 "H"로 한다. 이것에 의해, 워드라인 WLai에 접속된 메모리셀 Qki(i=1∼n) 내의 트랜지스터가 ON 상태가 된다. 또한, Y 어드레스 수단(5A)에서는, 단위 Y 디코더 YAi(i=1∼n)가 Y 어드레스 YADD를 디코드하여, 임의의 Y 디코더 출력, 예를 들면 yan-1을 "H"로 한다. 이것에 의해, 트랜지스터쌍 tran-1, tran-1/이 ON 상태가 되고, A측 라이트 데이터 버스(4A)와 비트라인쌍 BLan-1, BLan-1/이 접속되어, 입력단자 IN에서 입력된 라이트 데이터가 입력수단(3) 및 라이트 데이터버스(4A)를 거쳐 비트라인쌍 BLan-1, BLan-1/로 보내진다. 그리고, 비트라인 BLan-1의 전위 레벨이 메모리셀 Qkn-1에 기록된다.
또한, MSB 콘트롤 수단(40A, 40B)은, 메모리셀 어레이(1A, 1B)로부터 데이터 레지스터(7A, 7B)오의 데이터 전송시에만, 소자 사이클이 전송모드에 들어가는 것의 확인신호인 공통의 데이터 전송신호 DT에 근거하여, X 어드레스 수단(2A, 2B)에 입력되는 X 어드레스 XADDAa, XADDBa의 MSB를 무효로 한다. 이것에 의해, A측 X 어드레스 수단(2A)와 B측 X 어드레스 수단(2B)의 회로동작이 동일하게 되어, 2분할 된 메모리셀 어레이(1A, 1B)에 대해서 종래의 시리얼 액세스 메모리를 마치 2개 사용하여 액세스하게 된다. 이들의 시리얼 액세스를 위한 메모리셀 어레이(1A,1B)로부터 데이터 레지스터(7A,7B)에의 데이터 전송시의 X 어드레스 수단(2A,2B)의 동작이 제 10(a),(b)도에 도시되어 있다.
즉, B측 X 어드레스 수단(2B)에 입력되는 X 어드레스 XADDB의 MSB를, 데이터 전송신호 DT로 동작하는 B측 MSB 콘트롤 수단(40B)에 의해 무효로 하고, X 어드레스 XADDA=XADDAa와 동일한 X 어드레스 XADDBa로서 이 X 어드레스 수단(2B)에 입력되므로, 이 X 어드레스 수단(2A, 2B)의 회로동작이 동일하게 된다. 그 때문에, A측과 B측의 메모리셀 어레이(1A, 1B)에 있어서, 동일한 행이 선택되어, 제 10(b)도에 도시된 것 같이, 위치적으로 동일한 워드라인 WLai에 접속된 메모리셀 Qki, Qki/의 기억 데이터를 데이터 레지스터(7A, 7B)에 전송할 수 있다.
예를 들면, 전송 사이클에 있어서, X 어드레스 XADD 중의 전반부의 X 어드레스 XADDA가 A측 MSB 콘트롤 수단(40A)에 공급되면, 이 X 어드레스 XADDA가 A측 MSB콘트롤 수단(40A)를 통해 그대로 X 어드레스 XADDAa의 형태로 A측 X 어드레스수단(2A)에 보내진다. A측 X 어드레스 수단(2A)에서는, A측 메모리셀 어레이(1A)의 임의의 행의 워드라인, 예를 들면 WLai(i=1∼n)를 선택한다. 그러면, 워드라인 WLai에 접속된 메모리셀 Qki(i=1∼n)의 기억 데이터가 비트라인쌍 BLai, BLai/에 출력되어, 센스앰프 SAi에서 증폭된다.
다음에, X 어드레스 XADD 중의 후반부의 X 어드레스 XADDB가 B측 MSB 콘트롤 수단(40B)에 공급되는 동시에, 공통의 데이터 전송신호 DT가 "H"로 되면, 이 B측 MSB 콘트롤 수단(40B)에 의해 X 어드레스 XADDB의 MSB가 무효로 되고, X 어드레스 XADDAa와 동일한 어드레스 XADDBa가 B측 X 어드레스 수단(2B)에 의해, A측 워드라인 WLai와 동일한 B측 메모리셀 어레이(1B) 내부의 워드라인 WLai가 선택되어, 그 워드라인 WLai에 접속된 메모리셀 Qki의 기억데이터가 비트라인쌍 BLai, BLai/에 출력되어, 센스앰프 SAi에서 증폭된다. 이때, 공통의 데이터 전송신호 DT가 "H"에서 A측 및 B측의 리드 전송수단(6A,6B)이 ON 상태이므로, A측 및 B측의 비트라인쌍 BLai, BLai/ 상의 리드 데이터가 A측 및 B측의 데이터 레지스터(7A,7B)에 각각 전송되어 그곳에 저장된다.
그후, 공통의 시리얼 어드레스 SYADD가 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)에 공급되면, 그 공통의 시리얼 어드레스 SYADD가 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)에서 각각 디코드되고, 그 출력 ybi가 순차 "H"로 되어 A측 및 B측의 트랜지스터쌍 trdi, trdi/(i=1∼n)가 순차 ON되고, A측 및 B측의 데이터 레지스터(7A,7B)에 저장되어 있던 리드 데이터가 A측 및 B측의 리드 데이터 버스(9A,9B)로 전송되어, A측 및 B측의 시리얼 출력수단(1OA,1OB)의 출력단자 OUTA,OUTB에서 시리얼로 출력된다.
본 실시예의 이점을 제 11도를 참조하면서 설명한다. 또한, 제 11도는, 제 1도의 시리얼 액세스 메모리(50)를 사용한 액정화면(30)의 구동동작을 나타낸 도면으로, 종래의 제 5도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
본 실시예의 시리얼 액세스 메모리(50)를 사용하여 액정화면(30)을 콘트롤하는 경우, 2분할된 DRAM 부분의 메모리셀 플레인에 각각 기록된 1 플레인으로서의 라이트 데이터를 반분하고, 소자 사이클이 데이터 전송모드에 들어가는 것의 확인용 데이터 전송신호 DT에 의해, B측 X 어드레스 수단(2B)에 입력되는 X 어드레스 XADDB의 MSB를 무효로 한다. 이것에 의해, A측과 B측의 X 어드레스 수단(2A,2B)의 회로동작을 동일하게 하여, 각각 동시에 고속의 시리얼 액세스를 행할 수 있다. 그 때문에, 액정 화면(30)을 상하로 2분할한 상면 LCD(31)와 하면 LCD(32)를 구동하는 상하의 상면용 LCD 드라이버(33)와 하면용 LCD 드라이버(34)에 대해, 출력단자 OUTA, OUTB로부터 직접, 동시에 화상 데이터를 공급하는 것이 가능해진다. 따라서, 종래의 외부부착 멀티플렉서(35)라고 하는 여분의 외부부착 회로가 불필요하게 된다. 더우기, DRAM 부분에 관해서는, 메모리셀 플레인이 2분할되어 있는 것에 관계없이, 랜덤 액세스할 수 있기 때문에, 메모리셀 플레인 내부의 메모리 맵도 화상 이미지의 것으로 되어, 메모리 맵이 간단하게 되어 소프트웨어의 부담이 가벼워져, 저코스트화가 가능하게 된다.
또한, 본 실시예에 있어서 제 1도 및 제 6도의 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)은, 예를 들면, 공통의 동기클럭이 입력되는 시프트 레지스터로 이루어진 어0드레스 포인터로 구성하여도, 상기한 것과 동일한 작용, 효과가 얻어진다.
제 2 실시예
본 발명의 제 2 실시예에서는, 제 1도에 도시된 시리얼 액세스 메모리에 있어서, A측 시리얼 어드레스 수단(8A) 및 B측 시리얼 어드레스 수단(8B)에 대해 공통의 시리얼 어드레스 SYADD를 입력하는 대신에, 독립된 시리얼 어드레스 SYADDA, SYADDB를 사용하여, 한쪽의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하도록 하고 있다. 이와 같은 구성에서는, 제 1 실시에와 달리, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니고, 독립되어 있기 때문에, 각각 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 시리얼 출력할 수 있다. 그 이외의 동작은, 제 1 실시예와 동일하다.
본 실시에에서는, 제 1 실시예와 거의 동일한 이점을 갖는 이외에, 다음과 같은 이점을 갖고 있다. 시리얼 어드레스 수단(8A, 8B)에 입력되는 시리얼 어드레스 SYADDA, SYADDB가 공통이 아니기 때문에, 각각 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 선택할 수 있기 때문에, 어느 한쪽의 데이터 레지스터 7A 또는 7B, 또는 시리얼 어드레스 수단 8A 또는 8B에 결함이 있을 때에도, 독립적으로 구제할 수 있는 이점이 있다. 또한, 시리얼 어드레스 SYADDA, SYADDB가 공통이 아니기 때문에, 서로 비동기로 시리얼 액세스하는 것도 가능하다.
제 3 실시예
제 12도는, 본 발명의 제 3 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도로서, 제 1 실시예를 나타낸 제 1도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리는, 기본적으로는 제 1 실시예와 동일하지만, 제 1도의 MSB 콘트롤 수단(40A, 40B) 대신에, 그것과 동일한 기능을 갖는 X 어드레스 버퍼(60)가 설치되어 있는 점이 다르다. X 어드레스 버퍼(60)는, 외부 입력의 어드레스 ADD와 데이터 전송 사이클에 들어가는 것을 나타내는 전송신호 DT가 입력되고, 어드레스 변환을 행하여 A측 X 어드레스 수단(2A)으로 제공하는 내부의 X 어드레스 XADDA를 발생하는 동시에, B측 X 어드레스 수단(2B)으로 제공하는 내부의 X 어드레스 XADDB를 발생하는 기능을 갖고 있다.
이러한 시리얼 액세스 메모리에서는, 기본적으로는 제 1 실시예와 거의 동일한 동작을 행한다. 다른 점은, 제 1도의 MSB 콘트롤 수단(40A, 40B)과 거의 동일한 기능을 갖는 X 어드레스 버퍼(60)에 의해 메모리셀 어레이(1A, 1B)로부터 데이터 레지스터(7A, 7B)에 데이터가 전송되는 데이터 전송 사이클시에, B측 X 어드레스 수단(2B)으로 제공하는 X 어드레스 OXADDB를 A측 X 어드레스 수단(2A)에 주어지는 X 어드레스 XADDA와 같아지도록, 어떤 일정한 값 만큼 감산하도록 되어 있다.
본 실시예에서는, 기본적으로는 제 1 실시예와 거의 동일한 이점을 갖지만, 다음과 같은 접에서 다르다. 제 1 실시예에서는, X 어드레스 수단(2A, 2B)에 입력되는 디코드용 X 어드레스 XADDAa, XADDBa가 A0∼An-1, An∼A2n-1로서, n는 2의 정수배가 아니면 안되었다. 이에 대해 본 실시예에서는, X 어드레스 버퍼(60)에 의해, 메모리셀 어레이(1A, 1B)로부터 데이터 레지스터(7A, 7B)에 데이터가 전송되는 데이터 전송 사이클시에, B측 X 어드레스 수단(2B)에 입력되는 X 어드레스 XADDB가, A측 X 어드레스 수단(2A)에 입력되는 X 어드레스 XADDA와 같아지도록, 어떤 일정한 값만큼 감산된다. 그 때문에, 반드시 A측 및 B측의 X 어드레스 수단(2A, 2B)에 공급하는 디코드용 X 어드레스 XADDA, XADDB가 A0∼An-1, An∼A2n-1로, n은 2의 정수배가 아니어도 좋아, 그것에 의해 범용성이 향상된다.
또한, 제 1 실시예와 마찬가지로, 공통의 시리얼 어드레스 SYADD가 입력되는 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)은 공통의 동기 클럭으로 동작하는 시프트 레지스터로 이루어진 어드레스 포인터로 구성하여도, 상기한 것과 동일한 작용, 효과를 얻을 수 있다.
제 4 실시예
본 발명의 제 4 실시예서는, 기본적으로는 제 3 실시예를 나타낸 제 12도와 동일하지만, A측 및 B측의 시리얼 어드레스 수단(8A, 8B)에, 독립된 시리얼 어드레스 SYADDA와 SYADDB를 각각 입력하는 구성으로 한 점이 다르다.
이 시리얼 액세스 메모리에서는, 제 3 실시예와 거의 동일한 동작을 행하지만, A측 및 B측의 시리얼 어드레스 수단(8A, 8B)에 입력되는 시리얼 어드레스 SYADDA와 SYADDB가 독립되어 있으므로, 각각 서로 다른 어드레스의 A측과 B측의 데이터 레지스터(7A, 7B) 내부의 데이터를 시리얼 출력할 수 있다. 즉, 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 선택할 수 있기 때문에, 어느 한쪽의 데이터 레지스터 7A 또는 7B, 또는 시리얼 어드레스 수단 8A 또는 8B에 결함이 있을 때에는, 독립적으로 구제할 수 있는 이점이 있다. 또한, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니기 때문에, A측 및 B측의 시리얼 어드레스 수단(8A, 8B)에 의해 서로 비동기로 시리얼 액세스 할 수 있다.
제 5 실시예
제 13도는 본 발명의 제 5 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도로서, 제 3 실시예를 나타낸 제 12도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 3 실시예와 같지만, X 어드레스 버퍼(60) 대신에, 그 기능을 포함하는 어드레스 버퍼수단(61)을 설치한 점이 다르다. 어드레스 버퍼수단(61)은, 외부 입력의 어드레스 ADD, 데이터 전송 신호 DT, 로우 어드레스 스트로브 신호 RAS/ 및 칼럼 어드레스 스트로브 신호 CAS/를 입력하여, 제 12도의 X 어드레스 버퍼(60)과 동일한 기능에 의해 내부의 X 어드레스 XADDA, XADDB를 출력하는 동시에, A측과 B측의 Y 어드레스 수단(5A, 5B)에 주어지는 내부의 Y 어드레스 YADD를 갖고 있다. 더구나, 이 어드레스 버퍼수단(61)에서는, 로우 어드레스 스트로브 신호 RAS/ 및 칼럼 어드레스 스트로브 신호 CAS/에 근거하여, 동일한 어드레스 단자로부터 공급되는 외부 입력 어드레스 ADD로부터, 시분할로 X 어드레스와 Y 어드레스를 받아들이는 범용의 DRAM과 동일한 어드레스를 받아들임 기능을 갖고 있다.
이 시리얼 액세스 메모리에서는, 동일한 어드레스 단자에서 외부 입력의 어드레스 ADD가 입력되면, 어드레스 버퍼수단(61)이, 로우 어드레스 스트로브 신호RAS/에 의해 시분할로 X 어드레스를 받아들여, 제 12도의 X 어드레스 버퍼(60)와 마찬가지로 내부의 X 어드레스 XADDA, XADDB를 출력하고, A측과 B측의 X 어드레스 수단(2A, 2B)으로 제공한다. 칼럼 어드레스 스트로브 신호 CAS/가 어드레스 버퍼 수단(61)에 입력되면, 이 어드레스 버퍼수단(61)에서는, 동일한 어드레스 단자에서 시분할로 공급되는 Y 어드레스를 받아들이고, 내부의 Y 어드레스 YADD를 출력하여 A측과 B측의 Y 어드레스 수단(5A, 5B)으로 제공한다. 이것에 의해, 제 3 실시예와 마찬가지로, A측과 B측의 메모리셀 어레이(1A, 1B)의 액세스가 행해진다. 또한, 데이터 전송시에 데이터 전송신호 DT가 "H"가 되면, 제 3 실시예와 동일한 시리얼 액세스 동작이 행해진다.
본 실시예에서는, 제 3 실시예와 거의 동일한 이점을 갖는 이외에, 어드레스 버퍼수단(61)이 설치되어 있으므로, X 어드레스 및 Y 어드레스로 이루어진 외부입력의 어드레스 ADD를 동일한 어드레스 단자로부터 시분할로 받아들이기 때문에, 단자수를 삭감할 수 있는 이점이 있다. 또한, 제 3 실시예와 마찬가지로, 공통의 시리얼 어드레스 SYADD가 입력되는 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)은, 공통의 동기 클럭이 입력되는 레지스터로 이루어진 어드레스 포인터로 구성하여도 좋다.
제 6 실시예
본 발명의 제 6 실시예에서는, 제 5의 실시예를 나타낸 제 13도에 있어서, A측 시리얼 어드레스 수단(8A) 및 B측 시리얼 어드레스 수단(8B)에 대해 공통의 시 리얼 어드레스 SYADD가 아니고, 독립된 시리얼 어드레스 SYADDA와 SYADDB를 사용하여, 한쪽의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하는 구성으로 되어 있다.
이와 같은 시리얼 액세스 메모리에서는, 기본적으로는 제 5 실시예와 거의 동일한 동작을 행하지만, 독립된 시리얼 어드레스 SYADDA와 SYADDB를 A측과 B측의 시리얼 어드레스 수단(8A, 8B)에 각각 입력하기 때문에, 서로 다른 어드레스의 A측과 B측의 데이터 레지스터(7A, 7B) 내부의 데이터를 시리얼로 출력할 수 있다. 그 때문에, 제 5 실시예와 거의 동일한 이점을 갖는 이외에, 다음과 같은 이점을 갖고 있다. 즉, 서로 다른 어드레스의 A측과 B측의 데이터 레지스터(7A, 7B) 내부의 데이터를 선택할 수 있기 때문에, 어느 한쪽의 데이터 레지스터 7A 또는 7B, 또는 시리얼 어드레스 수단 8A 또는 8B에 결합이 있을 때에도, 각각 독립적으로 구제할 수있다. 또한, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니기 때문에, 그것들을 사용하여 서로 비동기로 시리얼 어드레스 수단(8A, 8B)에 의해 시리얼 액세스할 수도 있다.
제 7 실시예
제 14도는, 본 발명의 제 7 실시에를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도로서, 제 1 실시에를 나타낸 제 1도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리는, 기본적으로는 제 1 실시예와 동이하지만, A측 및 B측의 리드 데이터 버스(9A),(9B)와 A측 및 B측의 시리얼 출력수단(10A),(10B)와의 사이에 제 1의 A측 출력순서 변환수단(70A)와 제 2의 B측 출력순서 변환수단(70B)가 각각 설치되어 있는 점이 틀리다. 각 출력순서 변환수단(70A),(70B)는, 시리얼 출력순서 콘트롤용 어드레스 신호 S 0 , S 1 에 근거해서, 리드 데이터 버스(9A), (9B)상의 리드 데이터의 시리얼 출력순서를 변경하여 시리얼 출력수단 (10A),(10B)에서 출력시키는 기능을 가지고 있다.
제 15도는, 제 14 도에서의 A측 출력순서 변환수단(70A)의 구성예를 표시하는 회로도이다. 또한, B측 출력순서 변환수단(70B)도 마찬가지의 회로이다.
이 A측 출력순서 변환수단(70A)는, 예를들면 4비트의 A측 리드 데이터 버스(9A)와 A측 시리얼 출력수단(10A)과의 사이에 설치되는 것으로, NAND 게이트 등으로 구성되어 어드레스 신호 S 0 , S 1 을 디코드 하는 디코더(71)와, 당해 디코드(71)의 디코드 출력 P 1 ∼P 4 에 의해 게이트 제어되어서 4비트의 리드 데이터 버스(9A)를 접속/차단하는 NMOS 72-1∼72-4를 구비하고 있다.
제 16(a),(b)도는 제 15 도에 표시하는 출력순서 변환수단의 동작을 나타내는 타이밍도다. 이 도면을 참조하면서, 제 14 도 및 제 15 도의 동작을 설명한다.
이 시리얼 액세스 메모리는, 제 1의 실시예와 거의 마찬가지의 동작을 행하지만, 다음과 같은 점이 다르다. 즉, 시리얼 액세스시에 있어서, 공통의 시리얼 어드레스 SYADD가 A측 및 B측의 시리얼 어드레스 수단(8A),(8B)에 입력되면, 이 각 시리얼 어드레스 수단(8A),(8B)에서는, 동기 콘트롤 클럭 CLK에 동기하여 해당 시리얼 어드레스 SYADD를 디코드하고, 그 디코드 결과에 근거해서 데이터 레지스터(7A),(7B)에 저장된 각 4비트의 리드 데이터 D 1 ∼D 4 를 4비트의 리드데이터 버스(9A),(9B)에 각각 전송한다.
제 16(a) 도에 표시한 것같이 동기 콘트롤 클럭 CLK에 동기하여, 어드레스 신호 S 0 , S 1 이 A측과 B측의 출력순서 변환수단(70A),(70B)에 각각 제공되면은, 그 각 출력순서 변환수단(70A),(70B)는, 어드레스 신호 S 0 , S 1 이 디코드(71)로 디코드되어, 그 디코드 출력 P 1 ∼P 4 에 의해 NMOS 72-1∼72-4가 ON 상태 또는 OFF 상태가 된다. 그 때문에, 동시에 리드 데이터 버스(9A),(9B)에 전송되어온 4비트의 리드 데이터 D 1 ∼D 4 는, 그 출력순서가 변경되어 동기 콘트롤 클럭 CLK에 동기하여 시리얼 출력수단(10A),(10B)의 출력 OUTA, OUTB에서 출력된다.
본 실시예에서는, 제 1의 실시예와 거의 같은 이점을 갖는 외에, A측과 B측의 출력순서 변환수단(70A),(70B)에 의해 리드 데이터의 시리얼 출력순서를 제어할 수 있어서 예를 들면, 화상 데이터인 RGB(적, 록, 청) 데이터가 시리얼로 메모리셀 어레이(1A),(1B)에 기록되어 있어, 액정화면 등의 묘화에 사용할때는 순서를 바꾸지 않으면 안될 때 유효하다.
또한, 제 15 도에서는 각 리드 데이터 버스(9A),(B)가 4비트의 구성인 경우에 대해서 설명했지만, 그들은 8비트나 16비트 등의 다른 임의의 비트수인 때에도 적용할 수 있다. 또, 공통의 시리얼 어드레스 SYADD가 공급되는 A측 및 B측의 시리얼 어드레스 수단(8A),(8B)는, 제 1의 실시예와 마찬가지로, 공통의 동기 클럭이 입력하는 시프트 레지스터로 된 어드레스 포인터로 구성해도 좋다.
제 8 실시예
제 17 도는 본 발명의 제 8의 실시에를 표시하는 것으로, 제 7의 실시예를표시하는 제 14 도에서의 A측 출력순서 변환수단(70A)의 회로도이며, 제 7의 실시에의 제 15 도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 또한, B측 출력순서 변환수단(70B)도 같은 회로다. 이 A측 출력순서 변환수단(70A)는, 제15 도에 나타내는 디코더 (71) 및 NMOS 72-1∼72-4에, 어드레스 시프트 회로(80)을 부가한 구성이다.
어드레스 시프트 회로(80)은, 디코더(71)의 입력측에 설치되어 어드레스 순서 입력용 인에이를 신호 PIN에 의해 시리얼 출력순서 콘트롤용 어드레스 신호 S0, S1을 입력하고, 당해 어드레스 신호 S0, S1에서 시리얼 출력순서를 결정하고, 그 결정결과를 동기 콘트롤 클럭 CLK에 동기하여 디코더(71)에 제공하는 회로다.
어드레스 시프트 회로(80)는, 인에이를 신호 PIN으로 게이트 제어되어서 어드레스 신호 S0, S1을 각각 입력하는 NMOS(81), (82)과 당해 인에이를 신호 PIN을 반전하는 인버터(83)와, 당해 인버터(83)의 출력에 의해 게이트 제어되는 NMOS(84), (85)와, 입력된 어드레스 신호 S0를 동기 콘트롤 클럭 CLK에 의해 시프트 하는 종속 접속된 4개의 플립플롭 86-1∼86-4와, 입력된 어드레스 신호 S1을 동기 콘트롤 클럭 CLK에 의해 시프트 하는 종속 접속된 4개의 플립플롭 87-1∼87-4는, NMOS(85)를 통해서 링상으로 접속되어 있다.
제 18(a),(b)도는, 제 17도에 나타낸 출력순서 변환수단의 동작을 표시하는 타이밍도이다. 이 도면을 참조하면서, 제 17도의 동작을 설명한다.
제 17의 출력순서 변환수단은, 기본적으로는 제 15 도의 출력순서 변환수단과 거의 마찬가지의 동작을 행하지만, 다음과 같은 점이 다르다.
즉, 인에이블 신호 PIN이 "H"가 되면 NMOS(81, 82)가 ON 상태가 되며, 당해 인에이블 PIN이 인버터(83)로 반전되어서 NMOS(84, 85)가 OFF 상태가 된다. NMOS(81,82)가 ON 상태가 되면 어드레스 신호 S0, S1이 플립플롭86-1, 87-1에 각각 입력되어, 동기 콘트롤 클럭 CLK에 의해 후단의 플립플롭 86-2∼86-4, 87-2∼87-4에 각각 시프트 되어가고, 시리얼 출력순서가 결정되어서 그 결정결과가 최종단의 플립플롭 86-4, 87-4에서 디코더(71)에 제공된다. 디코더(71)에서는, 시리얼 출력순서 결정결과를 디코드하고, 그 4비트의 디코드 출력 P1∼P4에 의해 NMOS 72-1∼72-4를 ON 상태 또는 OFF 상태로 한다. 그러면, 시리얼 액세스시에 각 데이터 레지스터(7A),(7B)에서 4비트의 리드 데이터 버스(9A),(9B)에 동시에 전송된 4비트의 리드 데이터 D1∼D4는, NMOS 72-1∼72-4로 시리얼 출력순서가 변환되어, 각 시리얼 출력수단(10A),(10B)의 출력단자 OUTA, OUTB에서 각각 출력된다.
또한, 인에이를 신호 PIN이 "L"가 되면, NMOS(81),(82)가 OFF 상태가 되고, 더우기 그 인에이를 신호 PIN이 인버터(83)으로 반전되어서 NMOS(84),(85)가 ON 상태가 된다. NMOS(81),(82)가 OFF 상태가 되면, 어드레스 신호 S0, S1의 입력이 저지된다. NMOS(84),(85)가 ON 상태가 되면, 당해 NMOS(84)를 통해서 플립플롭 86-1∼86-4가 정상으로 접속되어서 시리얼 출력순서 결정결과가 유지되는 동시에, NMOS(85)를 통해서 플립플롭 87-1∼87-4가 링상으로 접속되어서 시리얼 출력순서 결정결과가 보전되어, 디코더(71)에 제공된다. 시리얼 출력순서 결정결과를 바꾸는 경우, 인에이블 신호 PIN을 "H"로 하고, 어드레스 신호 S0, S1을 입력하면 좋다.
이 제 8의 실시예의 출력순서 변환수단을 갖는 시리얼 액세스 메모리는, 제1의 실시예의 시리얼 액세스 메모리와 거의 마찬가지의 이점을 갖는 외에, 다음과 같은 이점도 가지고 있다. 즉, 시리얼 액세스시에 동시에 리드 데이터 버스(9A),(9B)에 전송된 4비트의 리드 데이터 D1∼D4의 출력순서를 제어할 수 있어서, 예를들면, 화상 데이터인 RGB 데이터가 시리얼로 메모리셀 어레이(1A),(1B)에 기록되어 있고, 액정화상 등의 묘화에 사용할 때는 순서를 바꾸지 않으면 안될때 유효하다. 또한, 제 7의 실시예의 제 15 도의 출력순서 변환수단에서는, 외부에서 시리얼 출력순서 제어용의 어드레스 신호 S 0 , S 1 을 공급하지 않으면 안되므로, 이 제 8의 실시예의 출력순서 변환수단에서는, 제 7의 실시예에 비해서 간단한 어드레스 신호 S0, S1을 어드레스 시프트 회로(80)에 입력할 뿐 시리얼 출력순서를 결정할 수 있다.
또한, 리드 데이터 버스(9A, 9B)는 4비트 구성으로 되어 있지만, 8비트나 16비트로 있었던 다른 비트수의 리드 데이터 버스에도 이 제 8의 실시예를 적용할 수 있다. 또한, 제 14도에 있어서, 공통의 시리얼 어드레스 SYADD가 입력되는 A측 및 B측의 시리얼 어드레스 수단(8A,8B)은, 제 1 실시예와 마찬가지로, 공통의 동기 클럭이 입력하는 시프트 레지스터로 된 어드레스 포인터로 구성해도 좋다.
제 9 실시예
제 19도는, 본 발명의 제 9 실시예를 나타낸 것으로, 제 7실시예를 나타낸 제 14도에 있어서의 A측 출력순서 변환수단(70A)의 회로도이다. 제 7, 제 8 실시예의 제 15도, 제 17도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 또한, B측 출력순서 변환수단(70B)도 동일한 회로이다.
이 A측 출력순서 변환수단(70A)은, 기본적으로는 제 8 실시예를 나태낸 제 17도의 A측 출력순서 변환수단과 거의 동일하지만, 어드레스 시프트 회로(80) 대신에, 예를 들면 4개의 래치회로(88-1∼88-4), 4단의 시프트 회로(90) 및 4조의 게이트용 트라이 스테이트 인버터(89-1∼89-8)가 설치되어 있는 점이 다르다. 4개의 래치회로(88-1∼88-4)는, 어드레스 순서 입력용 인에이를 신호 PIN에 의해 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14를 받아들이는 회로로서, 그 출력측에는 4조의 트라이 스테이트 인버터(89-1∼89-B)를 거쳐 디코더(71)가 접속되어 있다. 시프트 회로(90)는, 4개의 플립플롭이 링 형태로 접속된 구성으로, 동기 콘트롤 클럭 CLK에 의해 시프트 동작을 하고, 트라이 스테이트 인버터(89-1∼89-8)를 2개씩 순차 ON, OFF 동작시키는 기능을 갖고 있다. 시프트 회로(90)의 출력이 "H"일 때에는 트라이 스테이트 인버터(89-1∼89-8)가 통상의 신호반전 동작을 행하고, 그 출력이 "L"일 때에는 이 트라이 스테이트 인버터(89-1∼89-8)의 출력측이 하이 임피던스 상태가 된다.
제 20도는 제 19도에 도시된 출력순서 변환수단의 동작을 표시하는 타이밍도로서, 이 도면을 참조하면서, 제 19도의 동작을 설명한다.
이 출력순서 변환수단에서는, 시리얼 액세스시에 있어서 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14 및 동기 콘트롤 클럭 CLK가 공급되면, 인에이블 신호 PIN에 의해 이 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14가 래치회로(88-1∼88-4)에 받아들여진다. 동기 콘트롤 클럭 CLK에 의해 시프트 회로(90)가 시프트 동작하고, 그 출력에 의해 드라이 스테이트 인버터(89-1∼89-8)가 순차 동작하고, 래치회로(88-1∼89-8)의 출력이 반전되어 디코더(71)로 보내진다. 디코더(71)에서는, 트라이 스테이트 인버터(89-1∼89-8)에서 출력된 시리얼 출력순서 결정결과를 디코드하여, 그 4비트의 디코드 출력 P1∼P4에 의해 4개의 NMOS(72-1∼72-4)를 ON상태 또는 OFF 상태로 한다. 그러면, 한번에 전송된 각 4비트의 리드 데이터 버스(9A, 9B) 상의 리드 데이터 D1∼D4의 시리얼 출력순서가 변환되어, 각 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 각각 출력된다.
이와 같이, 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14가 인에이블 신호 PIN에서 받아들여져, 동기 콘트롤 클럭 CLK에 동기하여 각 리드 데이터 버스(9A, 9B) 상의 리드 데이터 D1∼D4의 시리얼 출력순서가 이 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14에 근거하여 변환되게 된다. 그 때문에, 제 15도의 제 7 실시예와 거의 같은 이점을 갖는 이외에, 외부에서 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14를 공급하고, 그것에 근거하여 시리얼 출력순서를 변환하므로, 변환동작을 고속으로 행할 수 있다.
또한, 제 19도의 리드 데이터 버스(9A)는 4비트로 구성되어 있지만, 그것을 다른 임의의 비트수로 구성해도 좋다. 또한, 제 1 실시예와 마찬가지로, 제 14도의 공통의 시리얼 어드레스 SYADD가 입력되는 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)은, 공통의 동기 클럭이 입력되는 시프트 레지스트로 이루어진 어드레스 포인터로 구성해도 좋다.
제 10 실시예
제 21도는, 본 발명의 제 10실시예를 나타낸 것으로, 제 7 실시예를 나타낸제 14 도에 있어서의 A측 출력순서 변환수단(70A)의 회로도로서, 제 9 실시예를 나타낸 제 19도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 또한, B측 출력순서 변환수단(70B)도 동일한 회로이다.
이 A측 출력순서 변환수단(70A)은, 기본적으로는 제 9 실시예를 나타낸 제 19도와 거의 같지만, 래치회로(88-1∼88-4) 대신에, 그것과 같은 기능을 갖는 시리얼 출력순서 결정용 트리밍 회로(91-1∼91-4)가 설치되어 있는 점만 다르다.
제 22도는, 제 21도의 각 트리밍 회로(91-1∼91-4)의 구성예를 나타낸 회로도이다. 각 트리밍 회로(91-1∼91-4)는, 시리얼 출력순서 결정용 퓨즈 F1, F2가 있으며, 그들의 일단이 전원전위 VCC에 접속되고, 그들의 타단이 저항 R1, R2를 통해 접지전위 VSS에 접속되어 있다. 이 트리밍 회로(91-1∼91-4)에서는, 예를 들면 퓨즈 F1을 차단하면, "01"의 어드레스가 출력된다.
제 23도는, 제 21도에 도시된 출력순서 변환수단의 동작을 나타낸 타이밍도로서, 이 도면을 참조하면서, 제 21도의 동작을 설명한다.
이 출력순서 변환수단의 동작은, 기본적으로는 제 19도의 제 9 실시예와 거의 같지만, 다음과 같은 점이 다르다. 즉, 각 트리밍 회로(91-1∼91-4) 중의 퓨즈 F1, F2에 의해 시리얼 출력순서의 어드레스를 사전에 세트해 두면, 그 트리밍 회로(91-1∼91-4)의 시리얼 순서결정 어드레스에 근거하여, 동기 콘트롤 클럭 CLK에 동기하여 4비트의 리드 데이트 베이스(9A) 상의 리드 데이터 D1∼D4의 출력순서가 변환되어, 각 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 각각 출력된다.
본 실시예에서는, 제 7 실시예와 같은 이점을 가지고 있는 이외에, 트리밍 회로(91-1∼91-4)에서 시리얼 출력순서의 어드레스를 설정할 수 있으므로, 제 9 실시예와 같이 외부에서 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14를 입력할 필요가 없다.
또한, 제 7 실시예와 마찬가지로, 리드 데이터 버스(9A)는, 4비트 이외의 다른 임의의 비트수로 구성해도 좋다. 또한, 제 14도에 나타낸 공통의 시리얼 어드레스 SYADD가 입력되는 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)은, 제 1 실시예와 마찬가지로, 공통의 동기 클럭이 입력되는 시프트 레지스터로 이루어진 어드레스 포인터로 구성하여도 좋다.
제 11 실시예
본 발명의 제 11 실시예에서는, 제 14도 및 제 15도의 제 7 실시예와, 제 17도의 제 8 실시예와, 제 19도의 제 9 실시예와, 제 21의 제 10 실시예에 있어서, 제 14도에 나타낸 A측 및 B측의 시리얼 어드레스 수단(8A, 8B)에 입력되는 공통의 시리얼 어드레스 SYADD 대신에, 독립된 시리얼 어드레스 SYADDA와 SYADDB를 사용하고, 한쪽의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하는 구성으로 하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 7, 제 8, 제 9, 제 10 실시예와 거의 같은 동작을 행하지만, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니므로, 각각 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 시리얼로 출력할 수 있다. 즉, 각각 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 선택할 수 있기 때문에, 어느 한쪽의 데이터 레지스터 7A 또는 7B, 또는 시리얼 어드레스 수단 8A 또는 8B에 결함이 있을 때에도, 독립적으로 구제할 수 있는 이점이 있다. 더구나, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니기 때문에, 서로 비동기로 시리얼 어드레스 수단(8A, 8B)에 의해 시리얼 액세스하는 것도 가능하다.
제 12 실시예
제 24도는, 본 발명의 제 12 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도로서, 제 3 실시예를 나타낸 제 12도 및 제 7 실시예를 나타낸 제 14도, 제 15도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 3 실시예의 제 12도에 나타낸 시리얼 액세스 메모리에, 제 7 실시예를 나타낸 제 15도의 A측 및 B측의 출력순서 변환수단(70A, 70B)이 A측과 B측의 리드 데이터 버스(9A, 9B)와 A측과 B측의 시리얼 출력수단(10A, 10B) 사이에 접속되어 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로 제 3 실시예를 나타낸 제 12도와 거의 동일한 동작을 행한다. 제 3 실시예와 다른 점은, 제 7 실시예의 제 5도에 나타낸 A측과 B측의 출력순서 변환수단(70A, 70B)이 설치되어 있으므로, 시리얼 액세스시에 있어서, 데이터 레지스터(7A, 7B)에서 리드 데이터 버스(9A, 9B)에 전송된 시리얼한 리드 데이터가 시리얼 출력순서 콘트롤용 어드레스 신호 S0, S1에서 제어되는 출력순서 변환수단(70A, 70B)에 의해, 시리얼 출력의 순서가 변경되어각 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 출력된다.
본 실시예에서는, 제 3 실시예와 거의 동일한 이점을 갖고 있다. 더우기, 출력순서 변환수단(70A, 70B)에 의해 시리얼 출력의 순서를 제어할 수 있으므로, 예를 들면, 화상 데이터인 RGB 데이터가 시리얼로 메모리셀 어레이(1A, 1B)에 기록되어 있고, 액정화상 등의 묘화에 사용할 때에는 순서를 바꾸지 않으면 않될 때에 효과적이다.
제 13 실시예
본 발명의 제 13 실시예는, 제 12 실시예를 나타낸 제 24도의 시리얼 액세스 메모리에 있어서 A측 및 B측의 출력순서 변환수단(70A, 70B)을 제 8도의 실시예를 나타낸 제 17도의 회로로 구성하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 12실시예와 거의 동일한 동작을 하지만, 출력순서 변환수단(70A, 70B)의 회로구성이 다르기 때문에, 그 동작만이 다르다. 즉, 본 실시예에서는, 시리얼 액세스시에 있어서, 데이터 레지스터(7A, 7B) 내부의 데이터가 리드 데이터 버스(9A, 9B)에 시리얼로 전송되어 출력순서 변환수단(70A, 70B)으로 보내진다. 출력순서 변환수단(70A, 70B)은, 어드레스 순서입력용 인에이블 신호 PIN에 의해 시리얼 출력순서 콘트롤용 어드레스 신호 S0, S1을 받아들이고, 동기 콘트롤 클럭 CLK에 동기하여 시리얼 출력순서를 결정하여, 그 결정결과에 근거하여, 시리얼 출력의 순서를 변경하여 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 출력한다.
본 실시예에서는, 제 12 실시예와 거의 동일한 이점을 갖는 이외에, 제 8 실시예의 이점도 가지고 있다. 그 때문에, 예를 들면 화상 데이터인 RGB 데이터가 시리얼로 메모리셀 어레이(1A, 1B)에 기록되어 있고, 액정화상 등의 묘화에 사용할 때에는 순서를 바꾸지 않으면 않될 때에 효과적이다.
제 14 실시예
본 발명의 제 14의 실시예는, 제 12 실시예를 나타낸 제 24도의 시리얼 액세스 메모리에 있어서의 A측과 B측의 출력순서 변환수단(70A, 70B)을 제 9 실시예를 나타낸 제 19도의 회로로 구성하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 12실시예와 거의 동일한 동작을 하지만, 출력순서 변환수단(70A, 70B)의 회로구성이 다르기 때문에, 그 동작만이 다르다. 즉, 시리얼 액세스시에, 데이터 레지스터(7A, 7B) 내부의 데이터가 리드 데이터 버스(9A, 9B)를 통해 출력순서 변환수단(70A, 70B)에 보내지면, 이 출력순서 변환수단(70A, 70B)에서는, 어드레스 순서입력용 인에이블 신호 PIN에 의해 시리얼 출력순서 결정 어드레스 S01, S11, …, S04, S14에 받아들여져, 동기 콘트롤 클럭 CLK에 동기하여 이 시리얼 출력순서를 변환하여 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 출력된다. 그 때문에 제 12 실시예와 제 9 실시예의 이점을 갖고 있다.
제 15 실시예
본 발명의 제 15 실시예는, 제 12 실시예의 제 24도에 나타낸 시리얼 액세스 메모리에 있어서의 출력순서 변환수단(70A, 70B)을 제 10 실시예의 제 21도의 회로로로 구성하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 12 실시예와 거의 동일한 동작을 하지만, 출력순서 변환수단(70A, 70B)의 회로구성이 틀리므로, 그 동작만이 다르다. 즉, 시리얼 액세스시에, 데이터 레지스터(7A, 7B) 내부의 데이터가 리드 데이터 버스(9A, 9B)를 통해 출력순서 변환수단(70A, 70B)에 보내지면, 이 출력순서 변환수단(70A, 70B)에서는 트리밍 회로(91-1∼91-4)에서 설정된 시리얼 출력순서 결정 어드레스에 근거하여, 동기 콘트롤 클럭 CLK에 동기된 시리얼 출력순서가 변환되어, 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 출력된다. 그 때문에, 제 12 실시예와 제 10 실시예의 이점을 갖고 있다.
제 16 실시예
본 발명의 제 16 실시예는, 제 12, 제 13, 제 14 및 제 15 실시예에 있어서, 제 24도에 나타낸 시리얼 액세스 메모리의 A측과 B측의 시리얼 어드레스 수단(8A, 8B)에 입력되는 공통의 시리얼 어드레스 SYADD 대신에, 독립적인 시리얼 어드레스 SYADDA와 SYADDB를 사용하여, 한쪽의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하는 구성으로 하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로 제 12, 제 13, 제 14 및 제 15 실시예와 거의 마찬가지의 동작을 하지만, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니므로, 각각 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 시리얼 출력할 수 있다. 결국, 각각 서로 다른 어드레스의 데이터 레지스터(7A, 7B) 내부의 데이터를 선택할 수 있기 때문에, 어느 한쪽의 데이터 레지스터7A 또는 7B, 또는 시리얼 어드레스 수단 8A 또는 8B에 결함이 있을 때에도, 독립적으로 구제할 수 있는 이점이 있다. 또한, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니기 때문에, 서로 비동기로 시리얼 어드레스 수단(8A, 8B)으로 시리얼 액세스할 수도 있다.
제 17 실시예
제 25도는, 본 발명의 제 17 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도로서, 제 5 실시예를 나타낸 제 13도와 제 7 실시예를 나타낸 제 14도, 제 15도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 5 실시예를 나타낸 제 13도의 시리얼 액세스 메모리에 있어서, 리드 데이터 버스(9A, 9B)와 시리얼 출력수단(10A, 10B) 사이에 출력순서 변환수단(7OA, 7OB)이 접속되어 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 5 실시예의 시리얼 액세스 메모리와 거의 동일한 동작을 하지만, 출력순서 변환수단(70A, 70B)이 설치되어 있으므로 그 동작만이 다르다. 즉, 시리얼 액세스시에 있어서, 데이터 레지스터(7A, 7B) 내부의 데이터가 리드 데이터 버스(9A, 9B)를 통해 출력순서 변환수단(70A, 70B)으로 보내지면, 출력순서 변환수단(70A, 70B)에서는, 시리얼 출력순서 콘트롤용 어드레스 신호 S0, S1에 근거하여, 시리얼 출력의 순서를 변경하여 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB에서 출력한다.
본 실시예의 시리얼 액세스 메모리에서는, 제 5 실시예와 거의 마찬가지의 이점을 갖는 이외에, 출력순서 변환수단(70A, 70B)이 설치되어 있으므로, 시리얼출력순서를 제어할 수 있다. 그 때문에, 예를 들면, 화상 데이터인 RGB 데이터가 시리얼 메모리셀 어레이(1A, 1B)로 기록되어 있고, 액정화면 등의 묘화에 사용할 때에는 순서를 바꾸지 않으면 않될 때에 효과적이다.
제 18 실시예
본 발명의 제 18 실시에는, 제 17 실시예의 제 2도에 나타낸 출력순서 변환수단(70A, 70B)을 제 8 실시예를 나타낸 제 17도의 회로로 구성하고 있다.
본 실시에의 시리얼 액세스 메모리는, 기본적으로는 제 17 실시예와 거의 마찬가지의 동작을 하지만, 출력순서 변환수단(70A, 70B)의 회로구성이 틀리므로, 그 동작만이 다르다. 즉, 시리얼 액세스시에 있어서, 데이터 레지스터(7A, 7B) 내부의 데이터가 리드 데이터 버스(9A, 9B)를 통해 출력순서 변환수단(70A, 70B)에 보내지면, 이 출력순서 변환수단(70A, 70B)에서는, 어드레스 순서입력용 인에이를 신호 PIN에 의해 시리얼 출력순서 콘트롤용 어드레스 신호 S0, S1을 받아들이고, 동기 콘트롤 클럭 CLK에 동기하여 시리얼 출력수단(10A, 10B)의 출력단자 OUTA, OUTB로 부터 출력된다.
본 실시예에서는, 제 17 실시예의 이점을 갖는 이외에, 제 8 실시예와 마찬가지로, 출력순서 변환수단(70A, 70B)에서 시리얼 출력순서를 제어할 수 있다. 그때문에, 예를 들면 화상 데이터인 RGB 데이터가 시리얼로 메모리셀 어레이(1A, 1B)에 기록되어 있고, 액정화면 등의 묘화에 사용할 때에는 순서를 바꾸지 않으면 않될 때에 효과적이다.
제 19 실시예
본 발명의 제 19 실시예는, 제 17 실시예를 나타낸 제 25도의 출력순서 변환수단(70A, 70B)을 제 9 실시예를 나타낸 제 19도의 회로로 구성하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 17의 실시예와 거의 마찬가지의 동작을 하지만, 출력순서 변환수단(70A),(70B)의 회로구성이 틀리므로서, 그 동작만이 틀리다. 즉, 데이터 레지스터(7A),(7B)내의 데이터가 리드 데이터 버스(9A),(9B)를 통해서 출력순서 변환수단(70A),(70B)에 보내지면은, 당해 출력순서 변환수단(70A),(70B)로서는 시리얼 출력순서 결정 어드레스 S 01, S 11, …, S 04, S 14 를 어드레스 순서 입력용 인에이를 신호 PIN으로 래치회로 88-1∼88-4로 받아들여, 그 받아들인 시리얼 출력순서 결정 어드레스 S 01, S 11, …, S 04, S 14에 기초해서, 동기 콘트롤 클럭 CLK에 동기하여 시리얼 출력순서를 변환하고, 시리얼 출력수단(10A), (10B)의 출력단자 OUTA, OUTB에서 출력한다. 그때문에, 제 17의 실시예와 제 9의 실시예의 이점을 가지고 있다.
제 20 실시예
본 발명의 제 20의 실시예는, 제 17의 실시예를 나타내는 제 25 도의 시리얼 액세스 메모리에 있어서의 출력순서 변환수단(70A),(70B)를 제 10의 실시예를 나타낸 제 21 도의 회로로 구성하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 17의 실시예와 거의 마찬가지의 동작을 하지만, 출력순서 변환수단(70A),(70B)의 회로 구성이 틀리므로, 그 동작만이 틀리다. 즉, 시리얼 액세스시에 있어서, 데이터 레지스터(7A),(7B)내의 데이터를 시리얼로 리드 데이터 버스(9A),(9B)에 전송하면,출력순서 변환수단(70A),(70B)에서는 제 21 도의 트리밍 회로 91-1∼91-4로 설정된 시리얼 출력순서 결정 어드레스에 근거해서, 동기 콘트롤 클럭 CLK에 동기하여 시리얼 출력순서를 변경하고, 시리얼 수단(10A),(10B)의 출력단자 OUTA, OUTB로부터 출력한다. 그때문에, 제 17의 실시예와 제 10의 실시예의 이점을 가지고 있다.
제 21 실시예
본 발명의 제 21의 실시예는, 제 17, 제 18, 제 19 및 제 20의 실시예에 있어서, 제 25 도의 A측 및 B측의 시리얼 어드레스 수단(8A),(8B)에 입력하는 공통의 시리얼 어드레스 SYADD로 바꾸어서, 독립한 시리얼 어드레스 SYADDA와 SYADDB를 사용하고, 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에, 각각 입력하는 구성으로 하고 있다.
그 때문에, 기본적으로는 제 17, 제 18, 제 19 및 제 20의 실시예와 거의 마찬가지의 동작을 하지만, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니므로, 각각 틀리는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 시리얼 출력할 수 있다.
결국, 서로 달리하는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 선택할 수 있으므로, 어느 한편의 데이터 레지스터(7A) 또는 (7B), 또는 시리얼 어드레스 수단(8A) 또는 (8B)에 결함이 있을때도, 독립으로 구제할 수 있는 이점이 있다. 또, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니므로, 서로 비동기로, 시리얼 어드레스 수단(8A),(8B)에 의해 시리얼 액세스할 수도 있다.
제 22 실시예
제 26도는, 본 발명의 제 22의 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도이며, 제 1의 실시예를 나타낸 제 1 도중의 요소와 공통의 요소에는 공통의 부호가 부쳐져 있다.
이 시리얼 액세스 메모리에서는, 제 1 도의 A측 시리얼 출력수단(10A) 및 B측 시리얼 출력수단(10B)로 바꾸어서, 공통의 출력수단(100)이 설치되어 있는 점만이 틀리다.
공통의 출력수단(100)은, 그 입력측에 A측 및 B측의 리드 데이터 버스(9A),(9B)가 접속되어, 그 출력측에 2개의 출력단자 OUTA, OUTB가 접속되어, 출력방식 변환신호 TFT/ 및 최대 X 어드레스 XADD max (MSB)에 의해 당해 출력수단(100)의 출력을 1포트로 하거나 2포트로 하거나 하는 기능을 가지고 있다.
제 27 도는, 제 26 도에 나타낸 출력수단(100)의 구성예를 나타내는 회로도다. 이 출력수단(100)에서는, 최대 X 어드레스 XADD"max 가 트라이 스테이트 인버터(101)에 입력되어, 그 출력측이 NOR 게이트(107)의 입력의 입력측에 접속되어 있다. B측 리드 데이터 버스(9B)는 트라이 스테이트 인버터(102), (104)의 입력측에 접속되는 동시에, A측 리드 데이터 버스(9A)가 트라이 스테이트 인버터(102),(105)의 입력측에 접속되어 있다.
출력방식 변환신호 TFT/와 트라이 스테이트 인버터(103)의 출력측이 NOR 게이트(106)의 입력측에 접속되어 그 출력에 의해 트라이 스테이트 인버터(102)의 개폐제어가 이루어진다. 출력방식 변환신호 TFT/와 트라이 스테이트 인버터(102)의출력측이 NOR 게이트(107)의 입력측에 접속되어, 그 출력에 의해 트라이 스테이트인버터(103)의 개폐제어가 이루어진다. 도, 출력방식 변환신호 TFT/에 의해, 트라이 스테이트 인버터(104),(105)의 개페가 이루어진다.
트라이 스테이트 인버터(102) 및 (105)의 출력측은, 공통 접속되어서 출력단자 OUTA에 접속되어 있다. 트라이 스테이트 인버터(104)의 출력측은, 출력단자 OUTB에 접속되어 있다.
본 실시예의 시리얼 액서스 메모리는, 기본적으로 제 1의 실시예와 거의 마찬가지의 동작을 행하지만, 공통의 출력수단(100)이 설치되어 있어서, 그 출력동작만이 틀리다. 즉, 제 27 도의 출력수단(100)에 있어서, 출력방식 변환신호 TFT/가 "L"인 때는, NOR 게이트(106),(107)가 열리는 동시에 트라이 스테이트 인버터(104),(105)의 출력측이 하이 임피던스 상태가 된다.
NOR 게이트(106),(107)이 여리면, 그들의 출력은 최대 X 어드레스 XADD max 에 의해 변화하고, 당해 NOR 게이트(106), (107)의 출력에 의해 트라이 스테이트 인버터(102),(103)이 개폐된다.
한편, 출력방식 변환신호 TFT/가 "H"인때는, NOR 게이트(106),(107)이 닫쳐져서 그 출력이 "L"가 되고, 트라이 스테이트 인버터(102),(103)의 출력이 하이 임 피던스 상태가 되는 동시에, 트라이 스테이트 인버터(104),(105)가 열려서 통상의 신호반전 동작을 행한다.
그때문에, 제 1의 실시예와 같이, A측 메모리셀 어레이(1A) 및 B측 메모리셀 어레이(1A) 및 B측 메모리셀 어레이(1B)에 있어서 상대적으로 같은 X 어드레스 (지리적)에서 시리얼 출력이 나오도록 하는 회로방식으로 되어 있어도, 최대 X 어드레스 XADD max 에 의해 데이터 레지스터(7A),(7B)에서 리드 데이터 버스(9A),(9B)에 리드 데이터가 시리얼로 전송되어 왔을 때, 어느 한편의 시리얼 리드 출력을 출력단자 OUTA에서 출력방식 변환신호 TFT/의 레벨제어에 의해 마치 2포트 출력의 소자를 1포트로 동작된다. 또 한편의 포트인 출력단자 OUTB는 여기서는 하이 임피던스 상태가 된다.
본 실시예에서는, 제 1의 실시예와 거의 똑같은 이점을 갖는 외에, 공통의 출력수단(100)을 설치했으므로, 다음과 같은 이점을 가지고 있다. 즉, 최대 X 어드레스 XADD max 에 의해, 어느 한편의 시리얼 리드 출력을 출력단자 OUTA에서, 출력방식 변환신호 TFT/의 레벨제어에 의해 마치 2포트 출력의 소자를 1포트로 동작시킬 수가 있다. 또 한편의 포트인 출력단자 OUTB는, 하이 임피던스 상태가 된다. 이것에 의해 동일한 소자인 출력수단(100)에 의해, 출력방식 변환신호 TFT/의 레벨제어만으로, 용도에 의해 당해 출력수단(100)을 1포트 또는 2포트로 자유롭게 바꿀 수가 있기 때문에, 사용하기 쉽고, 범용성이 향상하고 제조적으로도 경제적이다. 여기서, 출력방식 변환신호 TFT/는, 외부에서 입력하는 외부 제어방식으로 하거나, 또는 제조공정의 최후로, 레이저 퓨즈 트리밍이나, 옵션 마스크 등으로 결정해도 좋다.
제 23 실시예
본 발명의 제 23의 실시예는 제 22의 실시예를 나타낸 제 26 도의 시리얼 어드레스 수단(8A),(8B)에 입력하는 공통의 시리얼 어드레스 SYADD로 바꾸어서, 서로독립한 시리얼 어드레스 SYADDA와 SYADDB를 사용하여 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하는 구성으로 하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 22의 실시예와 거의 같은 동작을 행하지만, 제 2의 실시예와 같이 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니므로 각각 틀리는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 시리얼 출력할 수 있다. 따라서, 제 2의 실시예와 제 22의 실시에의 이점을 가지고 있다.
제 24 실시예
제 28도는, 본 발명의 제 24의 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블럭도이며, 제 3의 실시예를 나타낸 제 12 도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 3의 실시예를 나타낸 제 12도의 시리얼 출력수단(10A),(10B)로 바꾸어서, 제 22의 실시예를 나타낸 제 27 도의 출력수단(100)이 리드 데이터 버스(9A),(9B)에 접속되어 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 3의 실시예와 거의 똑같은 동작을 행하지만, 리드 데이터 베이스(9A),(9B)에 출력수단(100)이 설치되어 있다.
그 때문에 제 22의 실시예와 마찬가지로, 최대 X 어드레스 XADD max 에 의해 리드 데이터 버스(9A),(9B) 상의 어느 한편의 시리얼 리드 출력을 출력단자 OUTA로부터, 출력방식 변환신호 TFT/의 레벨제어에 의해 마치 2포트 출력의 당해 출력수단(100)을 1포트로 동작시키게 된다.
따라서, 제 3의 실시예의 이점과 제 22의 실시예를 표시하는 제 27 도의회로의 이점을 가지고 있다.
제 25 실시예
본 발명의 제 25의 실시예는 제 24의 실시예를 나타내는 제 28 도의 시리얼 어드레스 수단(8A),(8B)에 입력하는 공통의 시리얼 어드레스 SYADD로 바꾸어서, 서로 독립한 시리얼 어드레스 SYADDA와 SYADDB를 사요아여, 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하는 구성으로 하고 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 4의 실시예와 거의 같은 동작을 행하지만, 출력수단(100)이 설치되어 있어서, 제 24의 실시예와 같이, 최대 X 어드레스 XADD max 에 의해 리드 데이터 버스(9A),(9B)의 어느 한편의 시리얼 리드 출력을 출력단자 OUTA에서 출력방식 변환신호 TFT/의 레벨제어에 의해 마치 2포트 출력의 당해 출력수단(100)을 1포트로 동작시키게 된다. 따라서, 제 4의 실시예의 이점과 제 22의 실시예를 나타낸 제 27 도의 이점을 가지고 있다.
제 26 실시예
제 29 도는 본 발명의 제 26의 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블록도이며, 제 5의 실시예를 나타낸 제 13 도와 제 22의 실시예를 나타내는 제 27도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 5의 실시예를 나타낸 제 13도의 시리얼 출력수단(10A),(10B)로 바꾸어서, 제 22의 실시예를 나타낸 제 27 도의 출력수단(100)이 설치되어 있고, 그 출력수단(100)이 리드 데이터 버스(9A),(9B)에 접속되어 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 5의 실시예와 거의 같은 동작을 행하지만, A측 및 B측의 시리얼 출력수단(10A),(10B)로 바꾸어서 출력수단(100)이 설치되어 있어서, A측 메모리셀 어레이(1A) 및 B측 메모리셀 어레이(1B)에 있어서 상대적으로 같은 X 어드레스 에서 출력이 나오도록 하는 회로방식에 있어서도, 최대 X 어드레스 XADD max 에 의해 리드 데이터 버스(9A),(9B)의 어느 한편의 시리얼 출력을 출력단자 OUTA에서 출력방식 변환신호 TFT/의 레벨제어에 의해 마치 2포트 출력의 당해 출력수단(100)을 1포트로 동작시키게 된다. 따라서, 제 5의 실시예와 거의 같은 이점을 가지고 있을 뿐만 아니라, 공통의 출력수단(100)이 설치되어 있어 제 22의 실시예의 이점도 가지고 있다.
제 27 실시예
본 발명의 제 27의 실시예에서는, 제 6의 실시예와 마찬가지로 제 26의 실시예를 나타내는 제 29 도의 시리얼 액세스 메모리에 있어서, A측 및 B측의 시리얼 어드레스 수단(8A),(8B)에 입력하는 공통의 시리얼 어드레스 SYADD로 바꾸어서, 서로 독립한 시리얼 어드레스 SYADDA와 YSADDB를 사용하여, 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에, 각각 입력하는 구성으로 되어 있다.
본 실시예의 시리얼 액세스 메모리에서는, 시리얼 어드레스 SYADDA와 SYADDB가 공통이 아니므로 각각 틀리는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 시리얼 출력할 수 있다.
더우기, 공통의 출력수단(100)이 설치되어 있으므로, 최대 X 어드레스 XADD max 에 의해, 리드 데이터 버스(9A),(9B)의 어느 한편의 시리얼 출력을 출력단자 OUTA에서, 출력방식 변환신호 TFT/의 레벨 제어로, 마치 2포트 출력의 당해 출력수단(100)을 1포트로 동작시킨다. 따라서, 제 6의 실시예의 이점과 제 22의 실시예의 이점을 가지고 있다.
제 28 실시예
제 30 도는, 본 발명의 제 28의 실시예를 나타내는 시리얼 액세스 메모리의 개략적 구성블럭도이며, 제 7의 실시예를 나타낸 제 14 도 및 제 15 도와 제 22의 실시예를 나타낸 제 27 도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 7의 실시예를 나타낸 제 14도의 시리얼 출력수단(10A),(10B)로 바꾸어서, 제 22의 실시예를 나타낸 제 27 도의 출력수단(100)이 설치되어, 그 출력수단(100)이 리드 데이터 버스(9A),(9B)에 접속되어 있다.
본 실시예의 시리얼 액세스 메모리에서는, 제 7의 실시예와 마찬가지로, 출력순서 변환수단(70A),(70B)가 설치되어 있어서, 데이터 버스(9A),(9B)상의 시리얼한 리드 데이터의 순서를 변경하여 출력할 수 있다.
또한, 제 22의 실시예와 마찬가지로, 공통의 출력수단(100)이 설치되어 있으므로, 최대 X 어드레스 XADD max 에 의해 리드 베이스(9A, 9B)의 어느 한편의 시리얼 출력을 출력단자 OUTA에서 출력방식 변환신호 TFT/의 레벨제어로, 마치 2포트 출력의 당해 출력수단(100)을 1포트로 동작된다. 따라서, 제 7이 실시예와 제 22의 실시에의 이점을 가지고 있다.
제 29, 제 30, 제 31 실시예
본 발명의 제 29의 실시예의 시리얼 액세스 메모리에서는, 제 14의 출력순서 변환수단(70A,70B)를 제 8의 실시예를 나타낸 제 17 도의 회로로 구성하는 동시에, 제 14 도의 시리얼 출력수단(10A),(10B)로 바꾸어서 제 22의 실시예를 나타낸 제 27 도의 공통의 출력수단(100)을 설치하고 있다.
그 때문에, 제 8의 실시예의 출력순서 변환수단(70A),(70B)와 마찬가지의 작용, 효과를 가지고 또한 제 22의 실시예를 나타낸 제 27 도의 출력수단(100)과 마찬가지인 작용, 효과를 가지고 있다.
본 발명의 제 30의 실시예의 시리얼 액세스 메모리에서는, 제 14 도의 출력순서 변환수단(70A),(70B)을 제 9의 실시예를 나타낸 제 19 도의 회로로 구성하는 동시에, 제 14 도의 시리얼 출력수단(10A),(10B)로 바꾸어서 제 22의 실시예를 나타낸 제 27 도의 공통의 출력수단(100)이 설치되어 있다.
그 때문에, 제 9의 실시예의 출력순서 변환수단(70A),(70B) 및 제 22의 실시예를 나타낸 제 27의 공통의 출력수단(100)과 마찬가지인 작용, 효과를 가지고 있다.
본 발명의 제 31의 실시예의 시리얼 액세스 메모리에서는, 제 14 도의 출력순서 변환수단(70A),(70B)를 제 10의 실시예를 나타낸 제 21 도의 회로로 구성하는 동시에, 제 14 도의 시리얼 출력수단(10A),(10B)로 바꾸어서 제 22의 실시예를 나타내는 제 27도의 공통의 출력수단(100)을 마련하고 있다.
그 때문에, 제 10의 실시예의 출력순서 변환수단(70A),(70B)와 마찬가지인 작용, 효과를 가지고 있다.
제 32 실시예
본 발명의 제 32의 실시예의 시리얼 액세스 메모리에서는 제 28, 제 29, 제 30 및 제 31의 실시예에 있어서, 제 30 도의 시리얼 어드레스 수단(8A),(8B)에 입력되는 공통의 시리얼 어드레스 SYADD로 바꾸어서, 제 11의 실시예와 마찬가지로 서로 독립한 시리얼 어드레스 SYADDA, SYADDB를 사용하고, 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에, 각각 입력하는 구성으로 되어 있다.
본 실시예의 시리얼 액세스 메모리에서는, 제 11의 실시예와 마찬가지로, 시리얼 어드레스 SYADDA, SYADDB가 공통이 아니므로 각각 트리는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 틀리는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 시리얼 출력할 수 있다.
더우기, 제 28∼제 31의 실시예와 마찬가지로 출력순서 변환수단(70A),(70B)의 출력측에 공통의 출력수단(100)이 마련되어 있으므로, 최대 X 어드레스 XADD max 에 의해 리드 데이터 버스(9A),(9B)의 어느 한편의 시리얼 출력을 출력단자OUTA에서, 출력방식 변환신호 TFT/의 레벨제어로, 마치 2포트 출력의 당해 출력수단(100)을, 1포트로 동작된다. 따라서, 제 11의 실시예의 이점과, 제 28∼제 31의 실시예의 이점을 가지고 있다.
제 33 실시예
제 31 도는, 본 발명의 제 33의 실시예를 나타내는 시리얼 액세스 메모리의 개략적 구성 블럭도이며, 제 12의 실시예를 나타낸 제 24 도와, 제 22의 실시에를 나타낸 제 27 도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 12의 실시예를 나타내는 제 24 도의 시리얼 출력수단(10A),(10B)로 바꾸어서 제 22의 실시예를 나타내는 제 27 도의 공통의 출력수단(100)이 마련되어 그 출력수단(100)이 출력순서 변환수단(70A),(70B)의 출력측에 접속되어 있다.
본 실시예의 시리얼 액세스 메모리는 기본적으로는 제 12의 실시예와 거의 같은 동작을 행하지만, 공통 출력수단(100)이 설치되어 있어서, 그 동작이 틀리고 있다.
즉, 공통의 출력수단(100)은, 출력방식 변환신호 TFT/와, A측 X 어드레스 수단(2A)를 선택하고 있을때는 "L", B측 X 어드레스 수단(2B)를 선택하고 있을때는 "H"가 되는 최대 X 어드레스 XABB max 와를 입력하고, 출력순서 변환수단(70A),(70B)의 시리얼 데이터를 출력단자 OUTA, OUTB에 출력하는 기능을 가지고 있다.
따라서, 제 12의 실시예와 같이, 시리얼 출력이 A측 메모리셀 어레이(1A) 및B측 메모리셀 어레이(1B)에 있어서 상대적으로 같은 X 어드레스 에서 출력이 나오도록 하는 회로방식에 있어서도, 최대 어드레스 XADD max 에 의해 리드 데이터 버스(9A),(9B) 어느 한쪽의 시리얼 출력을 출력단자 OUTA로 부터 출력방식 변환신호 TFT/의 레벨제어로, 마치 2포트 출력의 당해 출력수단(100)을, 1포트로 동작된다. 이때, 또 한편의 포트인 출력단자 OUTB는, 하이 임피던스 상태가 된다.
본 실시예에서는, 제 12의 실시예와 거의 마찬가지의 이점을 가지고, 더우기 공통의 출력수단(100)이 설치되어 있어서, 제 22의 실시예와 마찬가지로, 동일한 소자인 출력수단(100)에 의해 출력방식 변환신호 TFT/의 레벨 제어만으로, 용도에 따라 당해 동일 출력수단(100)을 1포트 또는 2포트로 자유롭게 바꿀수가 있어, 사용하기 쉽고, 범용성이 향상하는 등의 잇점을 가지고 있다.
제 34, 제 35, 제 36 실시예
본 발명의 제 34의 실시예의 시리얼 액세스 메모리에서는, 제 33의 실시예를 나타낸 제 31 도의 출력순서 변환수단(70A),(70B)를 제 8의 실시예를 나타낸 제 17도의 회로로 구성하고 있다. 그 때문에 제 8의 실시예 및 제 33의 실시예와 거의 마찬가지의 작용, 효과를 가지고 있다.
본 발명의 제 35의 실시예의 실리콘 액세스 메모리에서는, 제 33의 실시예를 나타내는 제 31 도의 출력순서 변환수단(70A),(70B)를, 제 9의 실시예를 나타내는 제 19 도의 회로로 구성하고 있다. 그 때문에, 제 9의 실시예 및 제 33의 실시예와 거의 마찬가지의 작용, 효과를 가지고 있다.
본 발명의 제 36의 실시예의 시리얼 액세스 메모리에서는, 제 33의 실시예를나타낸 제 31 도의 출력순서 변환수단(70A),(70B)를 제 10의 실시예를 나타낸 제 21 도의 회로로 구성되어 있다. 그 때문에, 제 10의 실시예 및 제 33의 실시예와 거의 마찬가지의 작용, 효과를 가지고 있다.
제 37 실시예
본 발명의 제 37의 실시예의 시리얼 액세스 메모리에서는, 제 33, 제 34, 제 35 및 제 36의 실시예에 있어서, 제 31 도 A측 시리얼 어드레스 수단(8A) 및 B측 시리얼 어드레스 수단(8B)에 입력되는 공통의 시리얼 어드레스 SYADD로 바꾸어서 서로 독립한 시리얼 어드레스 SYADDA와 SYADDB를 사용하고 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에, 각각 입력하는 구성으로 되어 있다.
그 때문에, 제 16의 실시예와 마찬가지로, 시리얼 어드레스 SYADDA, SYADDB가 공통이 아니므로, 각각 틀리는 어드레스의 데이터 레지스터(7A),(7B)내의 데이터를 시리얼 출력할 수 있다. 따라서, 제 16의 실시예의 잇점과, 제 33, 제 34, 제 35 또는 제 36의 실시예의 잇점을 가지고 있다.
제 38 실시예
제 32 도는, 본 발명의 제 38의 실시예를 나타내는 시리얼 액세스 메모리의 개략적 구성 블럭도이며, 제 17의 실시예를 나타내는 제 25 도와, 제 22의 실시예를 나타낸 제 26 도중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.
이 시리얼 액세스 메모리에서는, 제 17의 실시예를 나타낸 제 25 도의 시리얼 출력수단(8A),(8B)로 바꾸어서, 제 22의 실시예를 나타내는 제 26 도의 공통의출력수단(100)이 마련되어 있다.
본 실시예의 시리얼 액세스 메모리는, 기본적으로는 제 17의 실시예와 마찬가지의 동작을 하지만, 시리얼 출력수단(10A),(10B)로 바꾸어서, 제 22의 실시예를 나타내는 제 26 도의 공통의 출력수단(100)이 설치되어 있어서, 이 동작만이 틀리다.
즉, 공통의 출력수단(100)은, 출력방식 변환수단 TFT/와, A측 X 어드레스 수단(2A)를 선택하고 있을때는 "L", B측 X 어드레스 수단(2B)를 선택하고 있을때는 "H"가 되는 최대 X 어드레스 XADD max 와를 입력하고, 리드 데이터 버스(9A),(9B)의 시리얼 출력을 출력단자 OUTA, OUTB에 출력하는 기능을 가지고 있다.
그 때문에, 최대 X 어드레스 XADD max 에 의해 리드 데이터 버스(9A),(9B)의 어느 한편의 시리얼 출력을 출력단자 OUTA에서 출력방식 변환신호 TFT/의 레벨제어로, 마치 2포트 출력의 당해 출력수단(100)을, 1포트로 동작된다. 이때, 다른쪽의 포트인 출력단자 OUTB는, 하이 임피던스 상태가 된다. 따라서, 본 실시예에서는 제 17의 실시예와 제 22의 실시예의 잇점을 가지고 있다.
제 39, 제 40, 제 41 실시예
본 발명의 제 39의 실시예의 시리얼 액세스 메모리에서는, 제 38의 실시예를 나타내는 제 32 도의 출력순서 변환수단(70A),(70B)를 제 8의 실시예를 나타낸 제 17 도의 회로로 구성되어 있다. 그 때문에 제 38의 실시예 및 제 8의 실시예와 거의 똑같은 작용, 효과가 얻어진다.
본 발명의 제 40의 실시예의 시리얼 액세스 메모리에서는, 제 38의 실시예를나타내는 제 32 도의 출력순서 변환수단(70A),(70B)를 제 9의 실시에를 나타내는 제 19 도의 회로로 구성하고 있다. 그 때문에, 제 38의 실시예 및 제 9의 실시예와 거의 같은 작용, 효과가 얻어진다.
본 발명의 제 41의 실시예의 시리얼 액세스 메모리에서는, 제 38의 실시예를 나타낸 제 32 도의 출력순서 변환수단(70A),(70B)를 제 9의 실시예를 나타낸 제 19도의 회로로 구성하고 있다. 그 때문에, 제 38의 실시예 및 제 9의 실시예와 거의 마찬가지의 작용, 효과가 얻어진다.
본 발명의 제 41의 실시예의 시리얼 액세스 메모리에서는, 제 38의 실시예를 나타낸 제 32 도의 출력순서 변환수단(70A),(70B)를 제 10의 실시예를 나타낸 제 21 도의 회로로 구성되어 있다. 그 때문에, 제 38의 실시예 및 제 10의 실시예와 거의 똑같은 작용, 효과가 얻어진다.
제 42 실시예
본 발명의 제 42의 실시예의 시리얼 액세스 메모리에서는, 제 38, 제 39, 제 40 및 제 41의 실시예에 있어서, 제 32 도에 나타낸 시리얼 어드레스 수단(8A),(8B)에 입력하는 공통의 시리얼 어드레스 SYADD로 바꾸어서, 서로 독립한 시리얼 어드레스 SYADDA와 SYADDB를 사용하여, 한편의 시리얼 어드레스 SYADDA를 A측 시리얼 어드레스 수단(8A)에, 다른 쪽의 시리얼 어드레스 SYADDB를 B측 시리얼 어드레스 수단(8B)에 각각 입력하는 구성으로 되고 있다.
본 실시예에서는, 제 21의 실시예와 마찬가지로, 시리얼 어드레스 SYADDA, SYADDB가 공통이 아니므로, 각각 틀리는 어드레스의 데이터 레지스터(7A),(7B)내의데이터를 시리얼 출력할 수 있다. 따라서, 제 38, 제 39, 제 40 또는 제 41의 실시예와 같은 작용, 효과를 갖는 외에 제 21의 실시예의 작용, 효과도 얻어진다.
이상 상세하게 설명한 것같이, 본 발명에 따르면 제 1과 제 2의 메모리셀 어레이와 같이 DRAM의 메모리셀 플레인을 반분으로 하여, 각각 기록한 1플레인으로서의 리드 데이터를 반분으로 하고, 소자 사이클이 데이터 전송모드에 들어가는 것의 확인신호인 데이터 전송신호에 의해, 콘트롤 수단에 의해 제 2의 X 어드레스 수단에 입력하는 X 어드레스 의 MSB를 무효로 하므로, 제 1과 제 2의 X 어드레스 수단의 회로동작을 동일로 할 수 있고, 그와 동시에 제 1 및 제 2의 시리얼 어드레스 수단에 의해 고속으로 시리얼 액세스 할 수 있다.
그 때문에, 예를 들면 STN형 LCD에 있어서 상반분과 하반분으로 분할한 액정화면을 상하의 LCD 드라이버에 대해, 직접 동시에 화상 데이터를 공급하는 것이 가능하게 된다. 따라서, 종래와 같은 바깥 붙이기 멀티플렉서 등이라 하는 여분의 바깥 붙이기 회로가 불필요하게 된다.
또한, DRAM 부분에 관해서는, 제 1과 제 2의 메모리셀 어레이로 된 메모리셀 플레인이 분할하고 있는 것에 대해서 전혀 무관계하게 랜덤 액세스할 수 있다. 그 때문에, 메모리셀 플레인내의 메모리 맵도 화상 이메이지의 것이 되고, 메모리 맵가 간단하게 되어 소프트웨어의 부담이 가벼워지고, 저코스트화가 가능하게 된다. 공통의 시리얼 어드레스를 제 1 및 제 2의 시리얼 어드레스 수단에 입력하면, 제 1 및 제 2의 데이터 레지스터의 동일한 리드 데이터를 시리얼 출력할 수 있어서, 제어가 간단하게 되어 소프트웨어의 부담이 보다 가벼워진다.
또, 서로 독립한 시리얼 어드레스를 제 1과 제 2의 시리얼 어드레스 수단에 입력하면, 각각 달리하는 어드레스의 제 1과 제 2의 데이터 레지스터내의 데이터를 선택할 수 있어서, 어느 한편의 데이터 레지스터 또는 시리얼 어드레스 수단에 결함이 있을때도, 독립으로 구제할 수 있는 효과가 있다. 그위에 제 1과 제 2의 시리얼 어드레스 수단에 의해 서로 비동기하게 시리얼액세스 할 수도 있다.
또한, X 어드레스 버퍼가 설치되어 있어서, 제 1, 제 2의 메모리셀 어레이로부터 제 1, 제 2의 데이터 레지스터에 데이터가 전송되는 데이터 전송 사이클시에, 제 2의 X 어드레스 수단에 입력되는 X 어드레스 가 제 1의 X 어드레스 수단에 입력되는 X 어드레스 에 같게 되도록, 어느 일정한 값만큼 감산된다.
그 때문에, 제 1의 발명에서는 제 1, 제 2의 X 어드레스 수단에 입력되는 디코드용의 어드레스가 연속으로, 또한 어느 일정한 수에 제한을 받는 것에 대해 해당 X 어드레스 버퍼의 어드레스 변환기능에 의해 그와 같은 제한이 없어지고, 범용성이 향상한다.
또한, 본 발명의 어드레스 버퍼수단은, 외부에서 공급되는 어드레스를 시분할로 받아들여 내부 회로에 X 어드레스 와 Y 어드레스를 공급하므로, 외부 어드레스를 동일한 어드레스 단자로부터 시분할로 받아들여, 그것에 의해 단자수를 삭감할 수 있다.
본 발명에서는 제 1, 제 2의 출력순서 변환수단을 마련했으므로, 제 1, 제 2의 리드 데이터 버스상의 리드 데이터의 시리얼 출력순서를 제어할 수 있다. 그때문에, 예를들면 화상 데이터인 RGB 데이터가 시리얼로 제 1, 제 2의 메모리셀 어레이에 기록되어 있고, 액정 화면등의 묘화에 사용할 때는 순서를 바꾸지 않으면 안될 때 유효하다.
또한, 제 1, 제 2의 출력순서 변환수단은, 시리얼 순서 콘트롤용의 어드레스 신호로부터 시리얼 출력순서를 결정하고, 그 결정결과에 기초하여 시리얼 출력순서를 제어하므로, 외부에서 입력하는 시리얼 출력순서 콘트롤용의 어드레스 신호를 간단히 할 수 있다.
또한, 제 1, 제 2의 출력순서 변환수단은 외부에서 입력한 시리얼 출력순서 결정 어드레스에 기초해서 시리얼 출력순서를 제어하도록 하고 있어, 시리얼 출력순서의 변환을 행하기 위한 제어가 간단하게 된다.
또한, 제 1, 제 2의 출력순서 변환수단은, 트리밍 회로로 설정한 시리얼 출력순서 결정 어드레스에 근거해서, 시리얼 출력순서를 제어하므로, 그 제어가 간단히 되는 동시에, 일단 트리밍 회로로 시리얼 출력순서 결정 어드레스를 설정하면, 외부에서 시리얼 출력순서 결정용의 어드레스를 입력할 필요가 없이 어드레스 공급용의 제어가 간단하게 된다하는 효과가 얻어진다.
제 1도는 본 발명의 제 1 실시예를 나타낸 시리얼 액세스 메모리의 개략적인 구성 블럭도.
제 2도는 종래의 시리얼 액세스 메모리의 개략적 구성 블럭도.
제 3도는 제 2도의 주요부분의 회로도.
제 4도는 제 3도의 동작을 나타낸 타이밍도.
제 5도는 종래의 시리얼 액세스 메모리에 의한 액정화면 구동동작을 나타낸 도면.
제 6도는 제 1도의 주요부분의 회로도.
제 7도는 제 1도에 나타낸 MSB 컨트롤 수단의 개략적 회로도.
제 8도는 제 7도에 나태낸 MSB 컨트롤 수단 주변의 구체적인 회로도.
제 9도는 제 1도의 랜덤 액세스 동작을 나타낸 도면.
저 10도는 제 1도의 시리얼 액세스 동작을 나타낸 도면.
제 11도는 제 1도의 시리얼 액세스 메모리에 의한 액정화면 구동동작을 나타낸 도면.
제 12도는 본 발명의 제 3 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 13도는 본 발명의 제 5 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 14도는 본 발명의 제 7 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 15도는 제 14도에 나타낸 출력순서 변환수단의 회로도.
제 16도는 제 15도의 동작을 나타낸 타이밍도.
제 17도는 본 발명의 제 8실시예를 나타낸 출력순서 변환수단의 회로도.
제 18도는 제 17도의 동작을 나타낸 타이밍도.
제 19도는 본 발명의 제 9 실시예를 나타낸 출력순서 변환수단의 회로도.
제 20도는 제 19도의 동작을 나타낸 타이밍도.
제 21도는 본 발명의 제 10실시예를 나타낸 출력순서 변환수단의 회로도.
제 22도는 제 21도에 나타낸 트리밍 회로의 회로도.
제 23도는 제 21도의 동작을 나타낸 타이밍도.
제 24도는 본 발명의 제 12의 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블릭도.
제 25도는 본 발명의 제 17 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 26도는 본 발명의 제 22 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 27도는 제 26도에 나타낸 출력수단의 회로도.
제 28도는 본 발명의 제 24 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블릭도.
제 29도는 본 발명 제 26 실시예를 나타낸 시리얼 액세스 메모리의 개략적 구성 블럭도.
제 30도는 본 발명의 제 28 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 31도는 본 발명의 제 33 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
제 32도는 본 발명의 제 38 실시예를 나타낸 시리얼 액세스 메모리의 개략적구성 블럭도.
※ 도면의 주요부분에 대한 부호의 설명※
1A, 1B : 제 1, 제 2 메모리셀 어레이
2A, 2B : 제 1, 제 2 X 어드레스 수단
3 : 입력수단
4A, 4B : 제 1, 제 2 라이트 데이터 버스
5A, 5B : 제 1, 제 2 Y 어드레스 수단
6A, 6B : 제 1, 제 2 리드 전송수단
7A, 7B : 제 1, 제 2 데이터 레지스터
8A, 8B : 제 1, 제 2 시리얼 어드레스 수단
9A, 9B : 제 1, 제 2 리드 데이터 버스
10A, 10B : 제 1, 제 2 시리얼 출력수단
30 : 액정화면 31 : 상면 LCD
32 : 하면 LCD 33 : 상면용 LCD 드라이버
34 : 하면용 LCD드라이버
40A, 40B : 제 1, 제 2 MSB 컨트를 수단
50 : 시리얼 액세스 메모리 60 : X 어드레스 버퍼
61 : 어드레스 버퍼수단
70A, 70B : 제 1, 제 2 출력순서 변환수단
71 : 디코더 72-1∼72-4 : NMOS
80 : 어드레스 시프트 회로 88-1∼88-4 : 래치회로
89-1∼89-8 : 트라이 스테이트 인버터
90 : 시프트 회로 91-1∼91-4 : 트리밍 회로
100 : 출력수단 ADD : 어드레스
CAS/ : 칼럼 어드레스 스트로브 신호
CLk : 동기 컨트를 클럭 DT : 데이터 전송신호
IN : 입력단자 OUTA, OUTB : 제 1, 제 2 출력단자
PIN : 어드레스 순서입력용 인에이를 신호
RAS/ : 로우 어드레스 스트로브 신호
S01,S1 : 시리얼 출력순서 컨트롤용 어드레스 신호
S01, S11, …, S04, S14 : 시리얼 출력순서 결정 어드레스
SYADD, SYADDA, SYADDB : 시리얼 어드레스
TFT/ : 출력방식 변환회로
XADDA, XADDB, XADDAa, XADDBa : X 어드레스
YADD : Y 어드레스

Claims (19)

  1. 데이터를 그 내부에 각각 기억하는 복수의 메모리셀과, 각각의 제 1 선택신호를 메모리셀 각각에 출력하는 복수의 제 1 워드라인을 갖는 제 1 메모리셀 어레이와,
    데이터를 그 내부에 각각 기억하는 복수의 메모리셀과, 각각의 제 2 선택신호를 메모리셀 각각에 출력하는 복수의 제 2 워드라인을 갖는 제 2 메모리셀 어레이와,
    상기 제 1 메모리셀 어레이에 접속되어, 제 1 메모리셀 어레이로부터 전송된 데이터를 래치하는 제 1 데이터 레지스터와,
    상기 제 2 메모리셀 어레이에 접속되어, 제 2 메모리셀 어레이로부터 전송된 데이터를 래치하는 제 2 데이터 레지스터와,
    상기 제 1 메모리셀 어레이에 접속되고, 제 1 선택신호를 제 1 워드라인으로 선택적으로 출력하여, 그 자신에게 주어진 제 1 어드레스 데이터에 응답하여 복수의 제 1 워드라인 중 한 개를 선택하는 제 1 어드레스 디코더와,
    상기 제 2 메모리셀 어레이에 접속되고, 제 2 선택신호를 제 2 워드라인으로 선택적으로 출력하여, 그 자신에게 주어진 제 2 어드레스 데이터에 응답하여 복수의 제 2 워드라인 중 한 개를 선택하는 제 2 어드레스 디코더와,
    최상위 비트를 포함하고 소정의 어드레스 값보다 작은 어드레스를 지정하는 제 1 부분과 소정의 어드레스 값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 갖는 어드레스 데이터를 수신하고, 상기 어드레스 데이터의 최상위 비트를 소정의 비트값으로 변환하여, 상기 제 1 및 제 2 메모리셀 어레이로부터 상기 제 1 및 제 2 레지스터로 데이터가 각각 전송될 때 소정의 비트값을 포함하는 어드레스 데이터의 제 1 부분을 제 1 어드레스 데이터로서 제 1 어드레스 디코더로 출력하고, 소정의 비트 값을 포함하는 어드레스 데이터의 제 2 부분을 제 2 어드레스 데이터로서 제 2 어드레스 디코더로 동시에 출력하는 제어회로를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  2. 제 1항에 있어서,
    상기 제 1 데이터 레지스터에 접속되어, 상기 제 1 데이터 레지스터에 래치된 데이터에 대응하는 제 1 화상 데이터를 표시하는 제 1 표시부와, 상기 제 2 데이터 레지스터에 접속되어, 상기 제 2 데이터 레지스터에 래치된 데이터에 대응하는 제 2 화상 데이터를 표시하는 제 2 표시부를 구비한 표시장치와 결합된 것을 특징으로 하는 시리얼 액세스 메모리.
  3. 제 1항에 있어서,
    기록 데이터를 상기 제 1 및 제 2 메모리셀 어레이 각각에 출력하는 입력회로와,
    상기 제 1 메모리셀 어레이의 복수의 메모리셀과 제 1 데이터 레지스터 사이에 접속된 복수의 제 1 비트라인쌍과,
    상기 제 2 메모리셀 어레이의 복수의 메모리셀과 제 2 데이터 레지스터 사이에 접속된 복수의 제 2 비트라인쌍과,
    또 다른 어드레스 데이터에 응답하여, 상기 제 1 비트라인쌍 중 한 개를 입력회로와 접속하는 제 3 어드레스 디코더와,
    추가 어드레스 데이터에 응답하여, 상기 제 2 비트라인쌍 중 한 개를 입력회로와 접속하는 제 4 어드레스 디코더를 더 구비하고,
    상기 제어회로는, 로우 어드레스 스트로브 신호와 칼럼 어드레스 스트로브 신호를 수신하여, 로우 어드레스 스트로브 신호가 수신되었을 때 상기 제 1 및 제 2 어드레스 데이터를 제 1 및 제 2 어드레스 디코더에 각각 출력하고, 칼럼 어드레스 스트로브 신호가 수신되었을 때 상기 또 다른 어드레스 데이터 및 추가 어드레스 데이터를 상기 제 3 및 제 4 디코더에 각각 출력하도록 구성된 것을 특징으로 하는 시리얼 액세스 메모리.
  4. 행 및 열로 형성되고 그 각각이 개별적인 데이터를 기억하는 복수의 메모리셀을 각각 포함하는 제 1 메모리셀군과 제 2 메모리셀군을 갖는 메모리셀 셋트와,
    전송기간 중에 상기 메모리셀 셋트로부터 전송된 기억된 데이터를 래치하는 데이터 레지스터 수단과,
    최상위 비트를 포함하며 소정의 어드레스 값보다 작은 어드레스를 지정하는 제 1 부분과 소정의 어드레스 값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 갖는 어드레스 데이터를 수신하여, 전송기간 중에 상기 어드레스 데이터의 제1 부분이 어드레스 데이터의 제 2 부분과 동일하게 되도록, 최상위 비트를 변환하는 제어회로와,
    상기 제어회로에 의해 상기 어드레스 데이터의 제 1 및 제 2 부분이 출력되어, 상기 어드레스 데이터의 제 1 부분에 응답하여 제 1 메모리셀군 내부의 복수의 메모리셀을 선택하고, 어드레스 데이터의 제 2 부분에 응답하여 제 2 메모리셀군 내분의 복수의 메모리셀을 선택하는 어드레스 디코더 수단을 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2 메모리셀군에 각각 대응하는 제 1 표시부와 제 2 표시부를 구비하고, 상기 제 1 메모리셀군에 기억된 데이터에 대응하는 제 1 화상 데이터를 표시하고, 상기 제 2 메모리셀군에 기억된 데이터에 대응하는 제 2 화상 데이터를 표시하는 표시장치와 결합된 것을 특징으로 하는 시리얼 액세스 메모리.
  6. 데이터를 내부에 기억하는 복수의 메모리셀을 포함하는 제 1 메모리셀 어레이와,
    데이터를 내부에 기억하는 복수의 메모리셀을 포함하는 제 2 메모리셀 어레이와,
    상기 제 1 메모리셀 어레이에 접속되어, 제 1 메모리셀 어레이로부터 전송된 기억된 데이터를 래치하는 제 1 데이터 레지스터와,
    상기 제 2 메모리셀 어레이에 접속되어, 제 2 메모리셀 어레이로부터 전송된 기억된 데이터를 래치하는 제 2 데이터 레지스터와,
    상기 제 1 메모리셀 어레이에 접속되고, 입력된 제 1 어드레스 데이터에 응답하여, 상기 제 1 메모리셀 어레이의 복수의 메모리셀 중에서 일부 메모리셀을 선택하는 제 1 어드레스 디코더와,
    상기 제 2 메모리셀 어레이에 접속되고, 입력된 제 2 어드레스 데이터에 응답하여, 상기 제 2 메모리셀 어레이의 복수의 메모리셀 중에서 일부 메모리셀을 선택하는 제 2 어드레스 디코더와,
    최상위 비트를 포함하고, 상기 제 1 어드레스 데이터에 대응하며 소정의 어드레스 값보다 작은 어드레스를 지정하는 제 1 부분과, 상기 제 2 어드레스 데이터에 대응하며 소정의 어드레스 값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 갖는 어드레스 데이터를 수신하고, 기억된 데이터가 상기 제 1 및 제 2 메모리셀 어레이로부터 제 1 및 제 2 데이터 레지스터로 각각 전송될 때, 제 1 어드레스 데이터가 제 2 어드레스 데이터와 동일하게 되도록 최상위 비트를 변환하여, 제 1 어드레스 데이터 및 제 2 어드레스 데이터를 상기 제 1 및 제 2 어드레스 디코더에 각각 출력하는 제어회로를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  7. 제 6항에 있어서,
    상기 제 1 데이터 레지스터에 접속되어, 상기 제 1 데이터 레지스터에 래치된 데이터에 대응하는 제 1 화상 데이터를 표시하는 제 1 표시부와, 상기 제 2 데이터 레지스터에 접속되어, 상기 제 2 데이터 레지스터에 래치된 데이터에 대응하는 제 2 화상 데이터를 표시하는 제 2 표시부를 구비한 표시장치와 결합된 것을 특징으로 하는 시리얼 액세스 메모리.
  8. 제 6항에 있어서,
    기록 데이터를 상기 제 1 및 제 2 메모리셀 어레이 각각에 출력하는 입력회로와,
    상기 제 1 메모리셀 어레이의 복수의 메모리셀과 제 1 데이터 레지스터 사이에 접속된 복수의 제 1 비트라인쌍과,
    상기 제 2 메모리셀 어레이의 복수의 메모리셀과 제 2 데이터 레지스터 사이에 접속된 복수의 제 2 비트라인쌍과,
    또 다른 어드레스 데이터에 응답하여, 상기 제 1 비트라인쌍 중 한 개를 입력회로와 접속하는 제 3 어드레스 디코더와,
    추가 어드레스 데이터에 응답하여, 상기 제 2 비트라인쌍 중 한 개를 입력회로와 접속하는 제 4 어드레스 디코더를 더 구비하고,
    상기 제어회로는, 로우 어드레스 스트로브 신호와 칼럼 어드레스 스트로브 신호를 수신하여, 로우 어드레스 스트로브 신호가 입력되었을 때 상기 제 1 및 제 2 어드레스 데이터를 제 1 및 제 2 어드레스 디코더에 각각 출력하고, 칼럼 어드레스 스트로브 신호가 입력되었을 때 상기 또 다른 어드레스 데이터 및 추가 어드레스 데이터를 상기 제 3 및 제 4 디코더에 각각 출력하도록 구성된 것을 특징으로하는 시리얼 액세스 메모리.
  9. 행 및 열로 형성되고 그 각각이 개별적인 데이터를 기억하는 복수의 메모리셀을 각각 포함하는 제 1 메모리셀군과 제 2메모리셀군을 갖는 메모리셀 셋트와,
    전송기간 중에 상기 메모리셀 셋트로부터 전송된 기억된 데이터를 래치하는 데이터 레지스터 수단과,
    최상위 비트를 갖는 입력 어드레스 데이터를 수신하고, 제 1 어드레스 데이터가 제 2 어드레스 데이터와 동일하게 되도록, 최상위 비트를 제어하여 상기 입력 어드레스 데이터를 제 1 어드레스 데이터와 제 2 어드레스 데이터로 변환하여, 전송기간 중에 제 1 및 제 2 어드레스 데이터를 출력하는 제어회로 수단과,
    상기 제어회로에서 제 1 및 제 2 어드레스 데이터를 수신하고, 제 1 어드레스 데이터에 응답하여 상기 제 1 메모리셀군 내부의 복수의 메모리셀을 선택하고, 제 2 어드레스 데이터에 응답하여 제 2 메모리셀군 내부의 복수의 메모리셀을 선택하는 어드레스 디코더 수단을 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  10. 제 9항에 있어서,
    상기 제 1 및 제 2 메모리셀군에 각각 대응하는 제 1 표시부와 제 2 표시부를 구비하고, 상기 제 1 메모리셀군에 기억된 데이터에 대응하는 제 1 화상 데이터를 표시하고, 상기 제 2 메모리셀군에 기억된 데이터에 대응하는 제 2 화상 데이터를 표시하는 표시장치와 결합된 것을 특징으로 하는 시리얼 액세스 메모리.
  11. 제 9항에 있어서,
    상기 어드레스 데이터는, 임계 어드레스값보다 작은 어드레스를 지정하는 제 1 부분과, 임계 어드레스값과 동일하거나 더 큰 어드레스를 지정하는 제 2 부분을 구비하되, 상기 제 1 부분은 상기 제 1 어드레스 데이터에 대응하며 상기 제 2 부분은 상기 제 2 어드레스 데이터에 대응하고, 상기 제어회로는 전송기간 중에 제 1 어드레스 데이터가 제 2 어드레스 데이터와 동일하게 되도록 최상위 비트를 변환하여, 제 1 어드레스 데이터와 제 2 어드레스 데이터를 상기 어드레스 디코더 수단으로 출력하도록 구성된 것을 특징으로 하는 시리얼 액세스 메모리.
  12. 복수의 워드라인과 이 워드라인에 접속된 복수의 메모리셀을 구비한 제 1 메모리셀 어레이와,
    복수의 워드라인과 이 워드라인에 접속된 복수의 메모리셀을 구비한 제 2 메모리셀 어레이와,
    각각의 라인쌍이 최상위 비트를 갖는 어드레스 신호의 비트에 대응하며, 최상위 비트에 대응하는 MSB 쌍을 포함하는 복수의 라인쌍을 갖는 버스와,
    반전 및 비반전된 형태로 복수의 비트를 대응하는 복수의 라인쌍으로 출력하는 수단과,
    상기 버스와 제 1 메모리셀 어레이의 복수의 워드라인 사이에 접속된 제 1 어드레스 디코더와,
    상기 버스와 제 2 메모리셀 어레이의 복수의 워드라인 사이에 접속된 제 2 어드레스 디코더와,
    데이터 판독동작 중에 MSB 라인쌍 모두를 동시에 공통된 디지탈 상태로 만드는 MSB 제어수단을 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  13. 제 12항에 있어서,
    상기 제 1 메모리셀 어레이에 접속되어, 데이터 판독동작 중에 제 1 메모리셀 어레이로부터 전송된 복수의 기억된 값을 래치하는 제 1 데이터 레지스터와,
    상기 제 2 메모리셀 어레이에 접속되어, 데이터 판독동작 중에 제 2 메모리셀 어레이로부터 전송된 복수의 기억된 값을 래치하는 제 2 데이터 레지스터와,
    상기 제 1 데이터 레지스터에 래치된 값을 시리얼로 판독하여 제 1 시리얼 신호를 출력하는 수단과,
    상기 제 2 데이터 레지스터에 래치된 값을 시리얼로 판독하여 제 2 시리얼 신호를 출력하는 수단을 더 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  14. 제 13항에 있어서,
    제 1 및 제 2 입력포트와 제 1 및 제 2 출력포트를 갖는 출력회로를 더 구비하고, 상기 제 1 시리얼 신호는 상기 제 1 입력포트에 의해 수신되며 상기 제 2 시리얼 신호는 상기 제 2 입력포트에 의해 수신되고, 상기 출력회로는, 상기 최상위 비트 및 출력모드 변환신호에 응답하여, 출력모드 변환신호가 소정의 디지탈 값을갖는 경우에는 제 1 출력포트를 통해 제 1 시리얼 신호를 출력하고 제 2 출력포트를 통해 제 2 시리얼 신호를 출력하며, 상기 출력모드 변환신호가 또 다른 디지탈 값을 갖는 경우에는 제 1 및 제 2 출력포트 중 한 개를 통해 제 1 및 제 2 시리얼 신호를 출력하는 출력모드 수단을 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  15. 제 14항에 있어서,
    상기 출력모드 수단은, 상기 제 1 및 제 2 시리얼 신호가 출력회로로부터 출력되기 이전에 그것들을 반전하는 수단을 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  16. 제 12항에 있어서,
    제 1 리드 데이터 버스와,
    상기 제 1 메모리셀 어레이에 기억된 제 1 수치군을 제 1 리드 데이터 버스 상으로 판독하는 수단과,
    제 1 시리얼 출력회로와,
    상기 제 1 리드 데이터 버스와 상기 제 1 시리얼 출력회로 사이에 접속되고, 추가 어드레스 신호를 수신하여, 상기 제 1 수치군에 있는 값을 시리얼로 출력하는 순서를 선택하는 제 1 출력변환 회로수단과,
    제 2 리드 데이터 버스와,
    상기 제 2 메모리셀 어레이에 기억된 제 2 수치군을 제 2 리드 데이터 버스 상으로 판독하는 수단과,
    제 2 시리얼 출력회로와,
    상기 제 2 리드 데이터 버스와 상기 제 2 시리얼 출력회로 사이에 접속되고, 추가 어드레스 신호를 수신하여, 상기 제 2 수치군에 있는 값을 시리얼로 출력하는 순서를 선택하는 제 2 출력변환 회로수단을 더 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  17. 제 16항에 있어서,
    상기 제 1 출력변환 회로수단은, 상기 제 1 리드 데이터 버스에 접속전 복수의 트랜지스터 스위치와, 상기 추가 어드레스 신호를 디코드하여 상기 추가 어드레스 신호에 의해 선택된 트랜지스터 스위치를 닫는 수단을 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  18. 제 17항에 있어서,
    추가 어드레스 신호를 발생하는 수단을 더 구비하고, 상기 추가 어드레스 신호를 발생하는 수단은 시프트 레지스터를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  19. 제 13항에 있어서,
    상기 제 1 시리얼 신호를 수신하는 제 1 부분과 상기 제 2 시리얼 신호를 수신하는 제 2 부분을 구비한 표시장치와 결합된 것을 특징으로 하는 시리얼 액세스 메모리.
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