KR940010085A - 시리얼 액세스 메모리 - Google Patents

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KR940010085A
KR940010085A KR1019930018702A KR930018702A KR940010085A KR 940010085 A KR940010085 A KR 940010085A KR 1019930018702 A KR1019930018702 A KR 1019930018702A KR 930018702 A KR930018702 A KR 930018702A KR 940010085 A KR940010085 A KR 940010085A
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야쓰시 다까스기
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가나미야지 준
오끼뎅끼 고오교오 가부시끼가이샤
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Abstract

시리얼 액세스 메모리를 사용하여 STN형 LCD를 드라이브하는 경우, 외부 소자를 불요로하며, 메모리 매프를 간단히 하고 저코스트화를 도모한다.
램덤 액세스시에는, X 어드레스 XADDAa에 의해 메모리셀 어레이(1A)가 액세스되어, 다음에 그 XADDAa에 이어지는 X 어드레스 XADDBa에 의해 메모리셀 어레이(1B)가 액세스 된다.
시리얼 액세스 시에는, MSB 컨트롤 수단(40B)에 의해, XADDBa의 MSB가 무효로 되어 XADDAa와 동일하게 된다.
그 때문에, X어드레스 수단(2A)와 (2B)는 동일한 어드레스를 디코드하고, (1A)와 (1B)의 동일한 행이 선택된다.
시리얼 어드레스 수단(8A), (8B)는 공통의 시리얼 어드레스 SYADD를 디코드하고, (1A), (1B)에 있어서의 위치적으로 같은 워드라인의 메모리셀 데이터를 데이터 레지스터(7A), (7B)에 전송된다.
데이터 레지스터(7A), (7B)에 전송된 리드 데이터는, 리드 데이터 베이스(9A), (9B) 및 시리얼 출력 수단(10A), (10B)를 통하여 OUTA로부터 출력된다.

Description

시리얼 액세스 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예를 표시하는 시리얼 액세스 메모리의 개략의 구성 블럭도,
제6도는 제1도의 주요부분의 회로도.

Claims (42)

  1. 복수의 워드라인과 복수의 비트라인쌍과의 교차개소에 접속된 메모리셀이 매트릭스상으로 배열된 2분활 구조의 제1 및 제2의 메모리셀 어레이와, 전체의 X어드레스중의 전반의 X어드레스를 디코드하여 상기 제1의 메모리셀 어레이의 워드라인을 선택하는 제1의 X어드레스 수단과, 상기 전체의 X어드레스중의 후반의 X어드레스를 디코드 하여 상기 제2의 메모리셀 어레이의 워드라인을 선택하는 제2의 X어드레스 수단과, 상기 제1 및 제2의 메모리셀 어레이에 대한 기록 데이터를 라이트 데이터 베이스에 입력하는 공통의 입력 수단과, 공통의 Y어드레스를 디코드하여 상기 라이트 데이터 베이스와 상기 제1의 메모리셀 어레이의 비트쌍과를 선택적으로 접속하는 제1의 Y어드레스 수단과, 상기 Y어드레스를 디코드하여 상기 라이트 데이터 베이스와 상기 제2의 메모리셀 어레이의 비트라인 쌍과를 선택적으로 접속하는 제2의 Y어드레스 수단과, 상기 제1, 제2의 메모리셀 어레이의 비트라인쌍상의 판독 데이터를 각각 격납하는 제1, 제2의 데이터 레지스터와, 공통의 데이터 전송 신호에 기초해서, 상기 제1의 메모리셀 어레이의 비트선쌍상의 판독 데이터를 상기 제1의 데이터 레지스터에 전송하는 제1의 리드전송 수단과, 상기 데이터 전송 신호에 기초해서, 상기 제2의 메모리셀 어레이의 비트라인쌍 상의 판독 데이터를 상기 제2의 데이터 레지스터에 전송하는 제2의 리드 전송수단과, 상기 제1의 데이터 레지스터를 시리얼로 선택하여 순차 제1의 리드 데이터 베이스에 접속하는 제1의 시리얼 어드레스 수단과, 상기 제2의 데이터 레지스터를 시리얼로 선택하여 순차 제2의 리드 데이터 베이스에 접속하는 제2의 시리얼 어드레스 수단과, 상기 제1 및 제2의 리드 데이터 베이스상의 판독 데이터를 각각 시리얼로 출력하는 제1 및 제2의 시리얼 출력수단과, 상기 데이터 전송신호에 근거해서, 상기 전반의 X 어드레스 및 후반의 X어드레스의 최상위 비트를 무효로 하는 컨트롤 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초하여, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로 된 시리얼 액세스 메모리.
  3. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 상기 데이터 전송 신호에 기초하여, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같게 되도록 당해 후반의 X어드레스를 소정의 값만큼 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와를, 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  4. 제3항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초하여, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로 한 시리얼 액세스 메모리.
  5. 제1항에 있어서, 제1, 제2의 메모리셀 어레이 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X 어드레스와 공통의 Y어드레스를 받아들여, 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초하여, 그 전체의 X어드레스 중의 후반의 X어드레스가 전반의 X어드레스에 같게 되도록 당해 후반의 X어드레스를 소정의 값만큼 감산하여 그들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스수단에 각각 공급하는 어드레스 버퍼 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  6. 제5항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로 하는 시리얼 액세스 메모리.
  7. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단, 제1, 제2의 시리얼 출력 수단 및 컨트롤 수단과, 시리얼 출력 순서 제어용의 어드레스 신호에 기초해서, 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환수단과, 시리얼 출력 제어용의 어드레스 신호에 기초해서, 상기 제2의 리드 데이트 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  8. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단, 제1, 제2의 시리얼 출력 수단 및 컨트롤 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 제어용의 어드레스 신호에서 시리얼 출력순서를 결정하고, 그 결정 결과에 기초해서, 동기 컨트롤 클럭에 동기하여, 상기 제1의 리드 데이터 베이스 상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력수단에 보내는 제1의 출력순서 변환수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 어드레스 신호에서 시리얼 출력순서를 결정하고 그 결정결과에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력순서 변환수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  9. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단, 제1, 제2의 시리얼 출력수단 및 컨트롤 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력순서 결정 어드레스에 기초하여, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스 상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제1의 시리얼 출력수단에 보내는 제1의 출력순서 변환수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스 상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력순서 변환수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  10. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단, 제1, 제2의 시리얼 출력수단 및 컨트롤 수단과, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 근거해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 퓨즈를 가지는 트리밍 회로로 설정한 시리얼 출력순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력순서 변환수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  11. 제7, 8, 9 또는 10항중 어느 한 항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로 한 시리얼 액세스 메모리.
  12. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제2, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 상기 데이터 전송 신호에 기초해서, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같게 되도록 당해 후반의 X어드레스를 소정의 값만큼 감산하여 그것들 전반의 X어드레스 및 후반의 X어드레스를 상기 제1및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와, 시리얼 출력 순서 제어용의 어드레스 신호에 기초해서, 상기 제1의 리드 데이터 베이스의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력순서 변환수단과, 시리얼 출력 순서 제어용의 어드레스 신호에 기초해서, 상기 제2의 리드 데이터 베이스상의 판독한 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력 순서 변환 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  13. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스 수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 상기 데이터 전송 신호에 기초해서, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같아지도록 당해 후반의 X어드레스를 소정의 값만큼 감산하여 그것들 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 제어용의 어드레스 신호에서 시리얼 출력순서를 결정하고, 그 결정 결과에 기초해서, 동기 콘트롤 클럭으로 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제1의 시리얼 출력수단에 보내는 제1의 출력 변환수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력 순서 변환 수단과를 구비한 것을 특징으로 하는 액세스 메모리.
  14. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력수단과, 상기 데이터 전송수단에 기초하여, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같아지도록 당해 후반의 X어드레스를 소정의 값만큼 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력순서 변환 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  15. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 상기 데이터 전송 수단에 기초해서, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같게 되도록 당해 후반의 X어드레스를 소정의 값만큼 감산하여 그들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 퓨즈를 갖는 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 근거해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  16. 제12, 13, 14 또는 15항중 어느 한항에 있어서, 상기 제1및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로 한 시리얼 액세스 메모리.
  17. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터 수단, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 받아 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스중의 후반의 X어드레스가 전반의 X어드레스에 같게되도록 당해 후반의 X어드레스를 소정의 값만큼 감산하고 그들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 시리얼 출력 순서 제어용의 어드레스 신호에 기초하여, 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하고 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 시리얼 출력 순서 제어용의 어드레스 신호에 근거해서, 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변화 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  18. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1,. 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 받아, 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스중의 후반의 X어드레스가 전반의 X어드레스에 같게되도록 해당 후반의 X어드레스를 소정의 값만 감산하여 그것들의 전반에 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 어드레스순서 입력용의 이네이블 신호에 의해 입력한 시리얼 순서 제어용의 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력 순서 변환 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  19. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 제2의 시리얼 출력 수단과, 외부에서 공급되는 어드레스 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 받아들여 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초하여, 그 전체의 X어드레스중의 후반의 X어드레스가 전반의 X어드레스에 같게 되도록 당해 후반의 X어드레스를 소정의 값만 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 어드레스순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  20. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 제1, 및 제2의 시리얼 출력 수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스중의 후반의 X어드레스가 전반의 X어드레스에 같게되도록 당해 후반의 X어드레스를 소정의 값만 감산하고 그들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 수단 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  21. 제17, 18, 19항 또는 20항중 어느 한 항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로한 시리얼 액세스 메모리.
  22. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스 수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 출력 방식 변환 신호의 레벨에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  23. 제22항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로한 시리얼 액세스 메모리.
  24. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스 수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제1, 제2의 시리얼 어드레스 수단과, 상기 데이터 전송 신호에 근거해서, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같게되도록 당해 후반의 X어드레스를 소정의 값만 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  25. 제24항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로한 시리얼 액세스 메모리.
  26. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제1, 제2의 시리얼 어드레스수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 받아들여, 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스중의 후반의 X어드레스가 전반의 X어드레스에 같게되도록 당해 후반의 X어드레스를 소정의 값만 감산하여 그것들의 전반의 X어드레스 후반의 X어드레스를 상기 제1및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  27. 제26항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로한 시리얼 액세스 메모리.
  28. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스 수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 시리얼 출력순서 제어용의 어드레스 신호에 기초하여, 상기 제1의 리드 데이터 베이스 상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제1의 시리얼 출력수단에 보내는 제1의 출력순서변환 수단과, 시리얼 출력 순서 제어용의 어드레스에 기초하여, 상기의 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  29. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단. 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 제어용의 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 기초해서 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독하고 데이터를 그 시리얼 출력 순서를 변환하고 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  30. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스 수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭로 동기하여 상기 제2의 리드 데이터 베이스상의 판독하고 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  31. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스수단, 제1, 제2의 시리얼 출력 수단 및 컨트롤 수단과, 퓨즈를 갖은 트리임 회로로 설정한 시리얼 출력순서 결정 어드레스에 기초하여, 동기 컨트롤 클럭에 등기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력순서 변환수단과, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출려 순서 변환수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  32. 제28, 29, 30항 또는 31항중 어느 한 항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로한 시리얼 액세스 메모리.
  33. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제1, 제2의 시리얼 어드레스 수단과, 상기 데이터 전송 신호에 기초해서, 상기 후반의 X어드레스가 상기 전반의 X어드레스에 같게되도록 당해 후반의 X어드레스를 소정의 값만 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 X어드레스 버퍼와, 시리얼 출력 순서 제어용의 어드레스 신호에 기초해서, 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 시리얼 출력 순서 제어용의 어드레스 신호에 근거해서, 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환해서 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  34. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 제어용의 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 근거해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환수단과, 어드레스순서 입력용의 이네이블 신호에 의해 입력한 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 근거해서, 상기 동기 컨트롤 클럭에 동기해서 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력수단에 보내는 제2의 출력 변환 수단과, 출력 방식 변환신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와, 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  35. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 어드레스순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력을 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 근거해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와를 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  36. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단, 제1, 제2의 시리얼 어드레스 수단 및 컨트롤 수단과, 퓨즈를 갖는 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 퓨즈를 갖는 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  37. 제33, 34, 35항 또는 36항중 어느 한 항에 있어서, 상기 제1 및 제2의 시리얼 어드레스 수단은, 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성으로 한 시리얼 액세스 메모리.
  38. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제1, 제2의 시리얼 어드레스 수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 받아 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스중의 후반의 X어드레스가 전반의 X어스레스에 같게되도록 당해 후반의 X어드레스를 소정의 값만 감산해서 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 시리얼 출력 순서 제어용의 어드레스에 기초해서, 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 시리얼 출력 순서 제어용의 어드레스 신호에 기초해서, 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  39. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제1, 제2의 시리얼 어드레스수단과, 외부에서 공급되는 어드레스를 시분활하고 전체의 X어드레스와 공통의 Y어드레스를 받아 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스 중의 후반의 X어드레스가 전반의 X어드레스에 같게되도록 당해 후반의 X어드레스의를 소정의 값만 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 어드레스순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 제어용의 어드레스 신호로부터 시리얼 출력 순서를 결정하고, 그 결정 결과에 근거해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스 상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 어드레스 신호에서 시리얼 출력 순서를 결정하고, 그 결정 결과에 근거해서, 상기 동기 컨트롤클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  40. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제2의 시리얼 어드레스 수단과, 외부에서 공급되는 어드레스를 시분활하고 전체의 X어드레스와 공통의 Y어드레스를 받아 그 공통의 Y어드레스를 상기 제1 및 제2의 Y어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스 중의 후반의 X어드레스가 전반의 X어드레스에 같게되도륵 당해 후반의 X어드레스를 소정의 값만 감산하여 그들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력 수단에 보내는 제1의 출력 순서 변환 수단과, 어드레스 순서 입력용의 이네이블 신호에 의해 입력한 시리얼 출력 순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환해서 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력 순서 변환 수단과, 출력 방식 변환 신호의 레벨 제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력 단자와의 전환 접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  41. 제1항에 있어서, 제1, 제2의 메모리셀 어레이, 제1, 제2의 X어드레스 수단, 입력 수단, 제1, 제2의 Y어드레스 수단, 제1, 제2의 데이터 레지스터, 제1, 제2의 리드 전송 수단 및 제1, 제2의 시리얼 어드레스 수단과, 외부에서 공급되는 어드레스를 시분활하여 전체의 X어드레스와 공통의 Y어드레스를 받아 그 공통의 Y어드레스를 상기 제1 및 제2의 어드레스 수단에 공급하고, 또한 상기 데이터 전송 신호에 기초해서, 그 전체의 X어드레스 중의 후반의 X어드레스가 전반의 X어드레스에 같아지도록 당해 후반의 X어드레스를 소정의 값만 감산하여 그것들의 전반의 X어드레스 및 후반의 X어드레스를 상기 제1 및 제2의 X어드레스 수단에 각각 공급하는 어드레스 버퍼 수단과, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 동기 컨트롤 클럭에 동기하여 상기 제1의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제1의 시리얼 출력수단에 보내는 제1의 출력 순서 변환 수단과, 퓨즈를 가진 트리밍 회로로 설정한 시리얼 출력 순서 결정 어드레스에 기초해서, 상기 동기 컨트롤 클럭에 동기하여 상기 제2의 리드 데이터 베이스상의 판독 데이터를 그 시리얼 출력 순서를 변환하여 상기 제2의 시리얼 출력 수단에 보내는 제2의 출력순서 변환수단과, 출력방식 변환신호의 레벨제어에 의해 상기 제1, 제2의 리드 데이터 베이스와 2개의 출력단자와의 전환접속이 가능한 출력 수단과를 구비한 것을 특징으로 하는 시리얼 액세스 메모리.
  42. 제38, 39, 40항 또는 41항중 어느 한 항에 있어서, 상기 제1 및 제2의 시리얼 레지스터 수단을 공통의 시리얼 어드레스 또는 서로 독립한 시리얼 어드레스에 기초해서, 상기 제1, 제2의 데이터 레지스터를 시리얼로 선택하는 구성을 한 시리얼 액세스 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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