KR100496790B1 - 반도체장치의디코더회로 - Google Patents

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본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 디코더 회로에 관한 것으로서, 외부로부터 인가된 어드레스 신호들에 응답하여 어드레스 비선택 신호를 발생하는 디코더 회로에 있어서, 외부로부터 인가되는 N 개의 제 1 어드레스 신호들에 응답하여 선택 제어 신호를 발생하는 선택 제어 수단과; 상기 선택 제어 신호가 전달되는 제 1 도전 경로와; 상기 어드레스 신호들 중 가장 후반에 인에이블되는 제 1 어드레스 신호의 상보 신호에 응답하여 상기 제 1 도전 경로를 제 1 전압 레벨로 유지한 후, 제 2 어드레스 신호를 전달하는 전달 수단과; 상기 제 1 도전 경로가 제 1 전압레벨로 되고 난 후, 상기 제 2 어드레스 신호를 받아들여 비선택 신호를 발생하는 출력 수단을 포함한다. 이와 같은 장치에 의해서 어드레스를 잘못 선택하는 경우를 줄일 수 있다.

Description

반도체 장치의 디코더 회로{decoder circuit of semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 디코더 회로(decoder circuit)에 관한 것이다. 상기 디코더 회로는 와이어드 오어형(wired OR type)으로 구성되고, 이와 같은 디코더 회로를 사용하게 되면, 디코딩하기 위한 어드레스 신호의 수에 상관없이 와이어드 오어인 선택 제어부(100)와 낸드 게이트(D1)만으로도 원하는 신호들을 모두 디코딩할 수 있어 디코더의 속도를 향상시킬 수 있다. 상기 디코더 회로는 하나의 어드레스 신호에 대해 필요한 만큼의 디코딩을 할 수 있는 이점들로 인해 와이어드 오어 회로는 여러 분야에 적용되고 있다.
도 1은 종래 기술에 따른 디코더 회로의 구성을 보여주는 회로도이다.
디코더 회로는 선택 제어부(100), 출력부(120)로 나누어지는데 상기 선택 제어부(100)는 병렬 접속되는 트랜지스터들의 동작에 따라 출력부(120)로 인가되는 신호의 레벨이 달라진다. 상기 트랜지스터들에 인가되는 어드레스 신호들 중에 어느 하나라도 인에이블되면, 제 1 도전 경로(N1)는 디스챠지된다. 이때 상기 제 1 어드레스 신호들 외에 제 2 어드레스 신호가 출력부(120)에 바로 인가된다. 상기 제 2 어드레스 신호(AØ)가 활성화일 때, 상기 선택 제어부(100)의 병렬 접속되는 트랜지스터들의 게이트로 인가되는 제 1 어드레스 신호들(A1∼An)이 모두 비활성화이면 선택 신호(S)가 출력된다. 예를 들어 A0=1 A1=0,A2=0,‥‥ , An=0일 때, 출력부(120)로부터 어드레스 선택 신호(S)가 출력되며, 이때 RS는 하이레벨을 유지한다.
그러나, 상술한 바와 같은 디코더 회로에 A0=1, A1=1, A2=0, ‥‥ , An=0이 인가되면, 즉 제 1 어드레스 신호들 중 어느 하나라도 1인 경우에는 비선택신호(DS)가 발생된다. 이때, 제 1 어드레스 신호들에 의해 제 1 도전 경로(N1)가 접지전압레벨로 디스챠지되기도 전에 ″ H″ 의 제 2 어드레스 신호가 출력부(120)로 전달되면, 제 1 도전 경로(N1)는 RS로 인해 아직 ″ H″ 로 프리챠지된 상태이므로 출력부(120)의 낸드 게이트(D1)와 인버터(I1)를 통해 비선택신호(DS)가 발생되어야 하는 대신에 원치도 않은 어드레스가 잘못 선택되는 문제점이 발생하게 된다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가된 어드레스 신호들에 응답하여 어드레스 비선택 신호를 발생하는 디코더 회로에 있어서, 외부로부터 인가되는 N 개(여기서, N은 양의 정수)의 제 1 어드레스 신호들에 응답하여 선택 제어 신호를 발생하는 선택 제어 수단과; 상기 선택 제어 신호가 전달되는 제 1 도전 경로와: 상기 어드레스 신호들 중 가장 후반에 인에이블되는 제 1 어드레스 신호의 상보 신호에 응답하여 상기 제 1 도전 경로를 제 1 전압레벨로 유지한 후, 제 2 어드레스 신호를 전달하는 전달 수단과; 상기 제 1 도전 경로가 제 1 전압레벨로 되고 난 후, 상기 제 2 어드레스 신호를 받아들여 비선택 신호를 발생하는 출력 수단을 포함한다.
바람직한 실시예에 있어서, 상기 전달 수단은 상기 제 1 도전 경로가 제 1 전압레벨을 유지하기 전 까지는 상기 제 2 어드레스 신호를 차단하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 선택 제어 수단은 상기 제 1 어드레스 신호들 중 적어도 하나 이상의 인에이블되는 어드레스 신호에 응답하여 제 1 도전 경로를 접지전압레벨로 유지시키는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 전압은 접지전압레벨인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 전달 수단은 게이트로 상기 제 1 어드레스 신호들 중 후반에 인에이블되는 어드레스신호의 상보 신호를 인가받고, 제 2 어드레스를 상기 출력 수단으로 전달하는 NMOS트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 전달 수단은 게이트에 가장 늦게 인에이블되는 제 1 어드레스 신호의 상보 신호가 인가되고, 제 1 어드레스 입력단과 출력 수단의 입력단 사이에 N채널을 갖는 MOS 트랜지스터와; 게이트에 상기 상보 신호가 공통으로 인가되고, 접지와 상기 출력 수단의 입력단 사이에 P채널을 갖는 MOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 전달 수단은 적어도 두 개 이상 인에이블되는 제 1 어드레스 신호의 상보 신호를 조합한 조합 신호를 인가받는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 어드레스 신호들 중 적어도 하나 이상이 하이레벨이고 제 2 어드레스 신호가 하이레벨일 때, 비선택신호가 출력되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 출력 수단은 상기 제 1 도전 경로로부터 제 1 전압레벨을 인가받고 난 후, 상기 전달 수단으로부터 제 2 어드레스 신호를 인가받는 낸드 게이트와; 상기 낸드 게이트의 출력단에 접속되어 선택 또는 비선택신호가 출력되는 인버터를 포함한다.
바람직한 실시예에 있어서, 상기 낸드 게이트는 제 1 도전 경로로부터 접지전압레벨을 갖는 신호를 먼저 인가받은 후에 하이레벨의 제 1 어드레스 신호를 인가받아 이들을 조합하는 것을 특징으로 한다.
이와 같은 장치에 의해서 비선택신호 출력시 선택 신호가 잘못 출력되는 오류를 줄일 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참고 도면들 도 2내지 도 3에 의거하여 설명한다.
도 2를 참조하면, 본 발명의 신규한 반도체 장치의 디코더 회로에 의하면, 어드레스 신호들이 전달되는 시간을 달리함으로써, 원치않는 어드레스가 선택되는 경우를 막을 수 있다. 즉, 제 1 어드레스 신호들(A1∼An)에 의한 트랜지스터들이 다 동작하고 난 후에 제 2 어드레스 신호를 받아들이기 때문에 상기 제 2 어드레스 신호(AØ)가 먼저 들어옴으로 인해 선택 신호(S)가 잘못 출력되는 것을 막을 수 있다.
그리고, 제 1 어드레스 신호들 중 적어도 하나 이상이 ″ H″ 로 인가될 경우, 선택 제어부(100)로 인해 제 1 도전 경로가 ″ L″ 로 디스챠지되고, 그 후에 제 2 어드레스 신호와 상기 제 1 도전 경로로 전달되는 신호를 조합하여 비선택 신호(DS)를 출력한다. 그러므로 상기 제 1 도전 경로가 ″ L″ 로 디스챠지 되기 전까지는 상기 제 2 어드레스 신호(AØ)의 전달을 차단하여 제 2 어드레스 신호(AØ)로 인해 잘못된 어드레스 선택 신호(S)가 출력되는 것을 미리 방지할 수 있다.
도 2내지 도 3에 있어서, 도 1에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서 동일한 참조 번호를 병기한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 디코더 회로의 구성을 보여주는 회로도이다.
도 2를 참고하면, 디코더 회로는 와이어드 오어형으로 구성되는 선택 제어부(100), 전달부(110), 그리고 출력부(120)를 포함한다. 상기 선택 제어부(100)는 게이트에 제 1 어드레스 신호들(A1∼An)이 인가되고 제 1 도전 경로(N1)와 접지사이에 채널들이 병렬로 접속되는 NMOS 트랜지스터들(M1, M2,‥‥, Mn)을 구비한다. 그리고 전달부(110)는 게이트에 상기 제 1 어드레스 신호들(A1∼An) 중 가장 최후에 인에이블되는 제 1 어드레스 신호의 상보 신호 (
Figure pat00004
)를 인가받아 제 2 어드레스 신호(AØ)를 출력부(
Figure pat00005
)로 전달하는 NMOS 트랜지스터(Mx)를 구비한다. 상기 출력부(120)는 낸드 게이트(D1)와 인버터(I1)를 포함하여 어드레스 신호들에 따른 선택 신호(S)와 비선택신호(DS)를 출력한다.
상술한 바와 같은 구성을 갖는 디코더 회로를 도 2에 의거하여 상세히 설명한다.
이와 같은 디코더 회로는 제 1 어드레스 신호들(A1∼An)이 모두 비활성화 되고, 제 2 어드레스 신호(AØ)가 활성화될 때, 선택 신호(S)를 출력하는 특징을 갖는다. 상기는 선택 신호(S)가 발생되는 경우이고 비선택신호(DS)가 출력되기 위해서는 제 1 어드레스 신호들(A1∼An) 중 적어도 하나 이상이 활성화되고, 제 2 어드레스 신호(AØ)가 활성화되어야만 한다. 이를 예로 들면, AØ=1,A1=1, A2=0 ‥‥ An=0인 경우에 어드레스 상태 신호(RS) ″ 0″ 이 인가되면, 제 1 도전 경로(N1)는 A1의 어드레스 신호를 인가받는 NMOS 트랜지스터(M1)로 인해 제 1 도전 경로(N1)는 ″ L″ 로 디스챠지된다. 그러면 출력부(120)는 상기 제 1 도전 경로(N1)의 ″ 0″ 과 AØ=1을 인가받아 낸드 게이트(D1)와 인버터(I1)를 거쳐 로우레벨의 비선택 신호(DS)가 발생된다. 이때 제 2 어드레스 신호인 AØ는 상기 A1의 상보 신호인 (
Figure pat00006
)이 인가되는 전달부(110)에 의해 차단되는데 이는 제 1 도전 경로(N1)가 로우레벨을 유지한 다음에 상기 AØ를 전달하기 위해서이다.
상기와 같은 비선택 신호(DS)의 출력은 하나의 제 1 어드레스 신호(A1)만이 인에이블되는 경우이며, 적어도 하나 이상의 제 1 어드레스 신호들이 활성화 되는 경우 동작을 살펴보기로 한다. AØ=1인 것은 상기와 동일하고, A2=1, A4=1, A6=1을 제외한 나머지 제 1 어드레스 신호들이 ″ 0″ 이다. 이때 어드레스 상태 신호(RS)는 ″ 1″ 이며, 어드레스 신호가 활성화일 때는 PM1을 턴-오프시키고 이와는 반대로 어드레스 신호가 비활성화일 때는 PM1을 턴-온시켜 제 1 도전 경로(N1)를 프리챠지시킨다. 그러면, 인에이블되는 제 1 어드레스 신호들(A2, A4, A6)에 응답하여 M2, M4,M6이 턴-온되어 프리챠지된 제 1 도전 경로를 로우레벨로 디스챠아지시킨다. 그런데 상기 제 1 어드레스 신호들(A2, A4, A6)은 서로 다른 시간을 갖고 인에이블되므로써 제 1 도전 경로(N1)는 가장 늦게 인에이블되는 어드레스 신호를 인가받는 트랜지스터가 동작할 때까지 접지레벨로 계속 디스챠지 된다.
이때, 제 2 어드레스 신호(AØ)를 인가받는 전달부(110)는 상기 제 1 어드레스 신호들(A1∼An)중 가장 늦게 인에이블 되는 신호의 상보 신호 ()를 인가 받아 Mx를 턴-오프시킨다. 이로 인해 상기 상보 신호 (
Figure pat00008
)가 인가되는 동안에 전달부(110)는 제 2 어드레스 신호(AØ)의 전달을 차단하는데, 이는 제 1 도전 경로(N1)를 접지전압레벨로 완전히 디스챠지시키기 위해서이다. 만일에 상기 제 1 도전 경로(N1)가 미처 ″ L″ 로 되기도 전에 ″ 1″ 의 제 1 어드레스 신호와 PM1에 의해 프리챠지된 제 1 도전 경로(N1)의 ″ 1″ 이 출력부(120)로 전달되면 비선택 신호(DS)가 아닌 선택 신호(S)가 잘못 출력되는 문제가 발생하게 된다. 이를 보완하기 위해서 제 1 도전 경로(N1)가 ″ L″ 로 디스챠지되기 전까지는 제 2 어드레스 신호(An)를 차단함으로써 원치않는 어드레스를 선택하는 오류를 막을 수 있다. 그리고 와이어드 오어형의 디코더 회로는 참신호(true signal)와 상보신호(complement signal)가 항상 존재하므로 전달부(110)에 인가되는 상보 신호를 선택하는데는 어려움이 없다.
도 3은 또 다른 경우의 디코더 회로의 구성을 보여주는 회로도이다.
도 2와 같은 디코더 회로에서 전달부(110)는 패스 트랜지스터(Mx)가 턴-온 될 때는 별 문제가 없지만, 상기 트랜지스터(Mx)가 턴-오프상태일 때는 낸드 게이트(D1)로의 입력이 플로팅(floating)되어 낸드 게이트로의 입력이 ″ 0″ 이나 ″ 1″ 중 어디를 선택하여 전달되어야 할 지를 판단할 수가 없다. 그러므로 도 3에서와 같이 전달부(110)의 NMOS트랜지스터(Mx1)에 PMOS트랜지스터(Mx2)를 병렬로 연결함으로써 하나라도 동작이 가능하도록 한다. 즉, NMOS 트랜지스터(Mx1)가 동작하지 않을 때는 PMOS트랜지스터(Mx2)가 턴-온되어 낸드 게이트(D1)의 입력단으로 접지전압레벨의 입력 신호를 전달하고, 반대로 NMOS 트랜지스터(Mx1)가 턴-온 될 때는 PMOS트랜지스터(Mx2)가 턴-오프되어 제 2 어드레스 신호(AØ)를 낸드 게이트(D1)로 전달하여 디코더 회로가 바로 동작할 수 있도록 한다. 그 외의 선택 제어부(100)와 출력부(120)의 동작은 도 2의 그것들과 동일하므로 이하 생략한다.
계속해서, 상기 전달부(110)의 게이트로 인가되는 신호 (
Figure pat00009
)는 상술한 바와 같이 가장 늦게 인에이블되는 제 1 어드레스 신호의 상보 신호뿐만이 아니라 제 1 어드레스 신호들의 상보 신호들을 조합한 신호를 인가하여도 그 동작은 동일하다. 그리고 상기와 같은 구성을 갖는 디코더 회로가 다수개 어레이로 배열되면, 종래 제 2 어드레스 신호(AØ)가 바로 입력단에 인가되는 낸드 게이트(D1)쪽에서 부하가 큰 게이트 커패시터가 있는 것과는 달리 전달부(110)의 트랜지스터로 인해 상대적으로 작은 접합 커패시터(junction cap)가 대체됨으로써 전체 부하를 크게 줄일 수 있다. 그러므로 Mx의 크기를 낸드 게이트(D1)의 입력 부하에 비해 약 1/10로 줄일 수 있다.
종래의 경우에는, 제 1 어드레스 신호들과 제 2 어드레스 신호간의 편차를 조절하기가 어려워져 비선택신호(DS)가 출력되어야 할 때, 제 2 어드레스 신호(AØ)로 인해 선택 신호(S)가 출력된다. 그러나 본 발명의 경우 제 1 어드레스 신호들에 응답하여 선택 제어부(100)가 동작을 수행하는 동안에는 제 2 어드레스 신호의 전달을 차단함으로써 어드레스의 잘못된 선택에 따른 오류를 줄일 수 있다.
따라서, 본 발명의 목적은 외부로부터 인가되는 어드레스 신호의 전달하여 신호간의 시간 편차를 조절하여 비선택신호 출력시 선택 신호가 잘못 출력되는 것을 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 장치의 디코더 회로를 보여주는 회로도:
도 2는 본 발명의 실시예에 따른 반도체 장치의 디코더 회로를 보여주는 회로도:
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 디코더 회로를 보여주는 회로도:
*도면의 주요부분에 대한 부호 설명
100 : 선택 제어부 110 : 전달부
120 : 출력부

Claims (9)

  1. 외부로부터 인가된 어드레스 신호들에 응답하여 어드레스 비선택 신호를 발생하는 디코더 회로에 있어서,
    외부로부터 인가되는 복수개의 제 1 어드레스 신호들에 응답하여 선택 제어 신호를 발생하는 선택 제어 수단과;
    상기 복수개의 제 1 어드레스 신호들 중 가장 마지막에 인에이블 되는 신호의 상보 신호에 응답하여 제 2 어드레스 신호를 전달하는 전달 수단과;
    상기 선택 제어 신호와 상기 제 2 어드레스 신호에 응답하여 비선택 신호를 발생하는 출력 수단을 포함하되,
    상기 제 2 어드레스 신호는 상기 선택 제어 신호보다 늦게 상기 출력 수단으로 인가되는 것을 특징으로 하는 반도체 장치의 디코더 회로.
  2. 제 1 항에 있어서,
    상기 전달 수단은 상기 제 1 어드레스 신호들 중 가장 마지막에 인에이블 되는 신호의 상보 신호가 입력될 때까지 제 2 어드레스 신호를 차단하는 것을 특징으로 하는 반도체 장치의 디코더 회로.
  3. 제 1 항에 있어서,
    상기 선택 제어 수단은
    상기 제 1 어드레스 신호들 중 적어도 하나 이상의 인에이블되는 어드레스 신호에 응답하여 로우 레벨의 선택 제어 신호를 출력하는 것을 특징으로 하는 반도체 장치의 디코더 회로.
  4. 제 2항에 있어서,
    상기 로우 레벨 전압은 접지 전압 레벨인 것을 특징으로 하는 반도체 장치의 디코더 회로.
  5. 제 1 항에 있어서,
    상기 전달 수단은
    상기 제 2 어드레스 신호와 상기 출력 수단의 입력단 사이에 형성된 전류 통로 및 상기 제 1 어드레스 신호들 중 가장 마지막에 인에이블 되는 어드레스 신호에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 디코더 회로.
  6. 제 1 항에 있어서
    상기 전달 수단은
    상기 제 2 어드레스 신호와 상기 출력 수단의 입력단 사이에 형성된 전류 통로 및 상기 제 1 어드레스 신호들 중 가장 마지막에 인에이블되는 어드레스 신호에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터와;
    접지와 상기 출력 수단의 입력단 사이에 형성된 전류 통로 및 상기 제 1 어드레스 신호들 중 가장 마지막에 인에이블되는 어드레스 신호에 의해 상기 NMOS 트랜지스터와 공통으로 제어되는 게이트를 갖는 PMOS 트랜지스터를 포함하는 반도체 장치의 디코더 회로.
  7. 제 1 항에 있어서,
    상기 전달 수단은
    적어도 두 개 이상 인에이블되는 제 1 어드레스 신호들의 상보 신호들을 조합한 조합 신호에 의해 제어되는 것을 특징으로 하는 반도체 장치의 디코더 회로.
  8. 제 1 항에 있어서,
    상기 제 1 어드레스 신호들 중 적어도 하나 이상이 하이 레벨일 때, 비선택 신호가 출력되는 것을 특징으로 하는 반도체 장치의 디코더 회로
  9. 제 1 항에 있어서,
    상기 출력 수단은
    상기 선택 제어 신호와 상기 제 2 어드레스 신호를 인가받는 낸드 게이트와;
    상기 낸드 게이트의 출력단에 접속되어 선택 또는 비선택신호가 출력되는 인버터를 포함하는 반도체 장치의 디코더 회로.
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Publication number Priority date Publication date Assignee Title
KR880013070A (ko) * 1987-04-24 1988-11-29 미다 가쓰시게 디지탈 신호처리장치
JPH06139770A (ja) * 1992-10-26 1994-05-20 Oki Electric Ind Co Ltd シリアルアクセスメモリ
KR980011421A (ko) * 1996-07-23 1998-04-30 김광호 어드레스 발생회로

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