JPH06266857A - マイクロコンピュ−タの出力切換回路 - Google Patents
マイクロコンピュ−タの出力切換回路Info
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- JPH06266857A JPH06266857A JP5057253A JP5725393A JPH06266857A JP H06266857 A JPH06266857 A JP H06266857A JP 5057253 A JP5057253 A JP 5057253A JP 5725393 A JP5725393 A JP 5725393A JP H06266857 A JPH06266857 A JP H06266857A
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Abstract
(57)【要約】
【目的】 この発明は、表示用デ−タとアドレス信号を
読み出して保持する動作を共通化し、小型な構成で表示
用デ−タとアドレス信号を切換えて同一端子から高速に
読み出し保持することができるマイクロコンピュ−タの
出力切換回路を提供することを目的とする。 【構成】 この発明は、表示用デ−タあるいはアドレス
信号をＲＡＭ１の同一のワ−ド列に割り付け、出力切換
えコントロ−ル回路３の指令に基づいてＲＡＭアドレス
レジスタ２から与えられるアドレスによりワ−ド列を選
択することにより表示用デ−タあるいはアドレス信号を
択一的に一括して選択出力し、選択出力した表示用デ−
タあるいはアドレス信号を１つのラッチ回路４に保持す
るように構成される。
読み出して保持する動作を共通化し、小型な構成で表示
用デ−タとアドレス信号を切換えて同一端子から高速に
読み出し保持することができるマイクロコンピュ−タの
出力切換回路を提供することを目的とする。 【構成】 この発明は、表示用デ−タあるいはアドレス
信号をＲＡＭ１の同一のワ−ド列に割り付け、出力切換
えコントロ−ル回路３の指令に基づいてＲＡＭアドレス
レジスタ２から与えられるアドレスによりワ−ド列を選
択することにより表示用デ−タあるいはアドレス信号を
択一的に一括して選択出力し、選択出力した表示用デ−
タあるいはアドレス信号を１つのラッチ回路４に保持す
るように構成される。
Description
【０００１】
【産業上の利用分野】この発明は、表示装置の表示デ−
タと外部記憶装置をアクセスするアドレスを切換えて同
一の出力端子から出力するマイクロコンピュ−タの出力
切換回路に関する。
タと外部記憶装置をアクセスするアドレスを切換えて同
一の出力端子から出力するマイクロコンピュ−タの出力
切換回路に関する。
【０００２】
【従来の技術】マイクロコンピュ−タを制御中枢として
用いたシステムとしては、例えば図３に示すようなもの
がある。
用いたシステムとしては、例えば図３に示すようなもの
がある。
【０００３】図３において、システムはマイクロコンピ
ュ−タ１０１の周辺機器としてキ−操作部１０２、表示
器１０３、ＲＯＭやＲＡＭ等の外部記憶１０４を備えて
構成されている。このようなシステムにおいて、マイク
ロコンピュ−タ１０１の端子数を少なくするために、マ
イクロコンピュ−タ１０１から表示器１０３に表示用デ
−タを送出する出力端子ＳＥＧ／ＯＵＴと、マイクロコ
ンピュ−タ１０１から外部記憶１０４にアドレス信号を
送出する出力端子ＳＥＧ／ＯＵＴを同一の端子として共
用している。したがって、このような端子の共用を行う
ためには、マイクロコンピュ−タ１０１から出力される
表示用デ−タとアドレス信号を切換えて出力するための
出力切換回路が必要になる。このようなマイクロコンピ
ュ−タの出力切換回路としては、例えば図４に示すよう
なものがある。
ュ−タ１０１の周辺機器としてキ−操作部１０２、表示
器１０３、ＲＯＭやＲＡＭ等の外部記憶１０４を備えて
構成されている。このようなシステムにおいて、マイク
ロコンピュ−タ１０１の端子数を少なくするために、マ
イクロコンピュ−タ１０１から表示器１０３に表示用デ
−タを送出する出力端子ＳＥＧ／ＯＵＴと、マイクロコ
ンピュ−タ１０１から外部記憶１０４にアドレス信号を
送出する出力端子ＳＥＧ／ＯＵＴを同一の端子として共
用している。したがって、このような端子の共用を行う
ためには、マイクロコンピュ−タ１０１から出力される
表示用デ−タとアドレス信号を切換えて出力するための
出力切換回路が必要になる。このようなマイクロコンピ
ュ−タの出力切換回路としては、例えば図４に示すよう
なものがある。
【０００４】図４において、マイクロコンピュ−タ１０
１内のＲＡＭ１０５に格納された表示用デ−タは、ＲＡ
Ｍアドレスレジスタ１０６により指定されてＲＡＭ１０
５から読み出され、読み出された表示用デ−タはラッチ
回路１０７に保持される。
１内のＲＡＭ１０５に格納された表示用デ−タは、ＲＡ
Ｍアドレスレジスタ１０６により指定されてＲＡＭ１０
５から読み出され、読み出された表示用デ−タはラッチ
回路１０７に保持される。
【０００５】一方、ＲＡＭ１０５に格納されたアドレス
信号は、ＲＡＭアドレスレジスタ１０６により指定され
てＲＡＭ１０５からデ−タバス１０８に読み出され、デ
−タバス１０８に読み出されたアドレス信号は演算回路
１０９を介して一旦アキュムレ−タ１１０に格納され
る。アキュムレ−タ１１０に格納されたアドレス信号
は、アキュムレ−タ１１０から出力されてＲＡＭ１０７
に接続されたラッチ回路１０７とは別のアキュムレ−タ
１１０に接続されたラッチ回路１１１に与えられて保持
される。
信号は、ＲＡＭアドレスレジスタ１０６により指定され
てＲＡＭ１０５からデ−タバス１０８に読み出され、デ
−タバス１０８に読み出されたアドレス信号は演算回路
１０９を介して一旦アキュムレ−タ１１０に格納され
る。アキュムレ−タ１１０に格納されたアドレス信号
は、アキュムレ−タ１１０から出力されてＲＡＭ１０７
に接続されたラッチ回路１０７とは別のアキュムレ−タ
１１０に接続されたラッチ回路１１１に与えられて保持
される。
【０００６】通常、外部記憶１０４のアドレス信号のビ
ット数はマイクロコンピュ−タ１０１内のデ−タバス１
０８のビット数より多く、外部記憶１０４をアクセスす
るアドレス信号を一度にＲＡＭ１０５から読み出すこと
ができないので、ＲＡＭ１０５からアドレス信号を読み
出してラッチ回路１１１に保持する動作を繰り返し行う
ことによって、外部記憶１０４をアクセスするアドレス
信号をラッチ回路１１１に保持する。
ット数はマイクロコンピュ−タ１０１内のデ−タバス１
０８のビット数より多く、外部記憶１０４をアクセスす
るアドレス信号を一度にＲＡＭ１０５から読み出すこと
ができないので、ＲＡＭ１０５からアドレス信号を読み
出してラッチ回路１１１に保持する動作を繰り返し行う
ことによって、外部記憶１０４をアクセスするアドレス
信号をラッチ回路１１１に保持する。
【０００７】このようにして、ＲＡＭ１０５から読み出
されてラッチ回路１０７又はラッチ回路１１１に保持さ
れた表示用デ−タあるいはアドレス信号は、出力切換え
コントロ−ル回路１１２の制御の下にセレクタ回路１１
３によって択一的に選択され、駆動回路１１４を介して
出力端子ＳＥＧ／ＯＵＴから表示器１０３及び外部記憶
１０４に送出される。
されてラッチ回路１０７又はラッチ回路１１１に保持さ
れた表示用デ−タあるいはアドレス信号は、出力切換え
コントロ−ル回路１１２の制御の下にセレクタ回路１１
３によって択一的に選択され、駆動回路１１４を介して
出力端子ＳＥＧ／ＯＵＴから表示器１０３及び外部記憶
１０４に送出される。
【０００８】
【発明が解決しようとする課題】以上説明したように、
マイクロコンピュ−タに備えられた従来の出力切換回路
にあっては、外部記憶をアクセスするためのアドレス信
号を格納領域から一度に読み出して保持することができ
ないために、読み出して保持する動作を繰り返し行わな
ければならなかった。このため、アドレス信号を用意す
るために時間がかかり、外部記憶のアクセス時間が長く
なっていた。また、アドレス信号を読み出して保持する
動作を繰り返し行わなければならないので、動作時間が
長くなり、消費電力が増加していた。
マイクロコンピュ−タに備えられた従来の出力切換回路
にあっては、外部記憶をアクセスするためのアドレス信
号を格納領域から一度に読み出して保持することができ
ないために、読み出して保持する動作を繰り返し行わな
ければならなかった。このため、アドレス信号を用意す
るために時間がかかり、外部記憶のアクセス時間が長く
なっていた。また、アドレス信号を読み出して保持する
動作を繰り返し行わなければならないので、動作時間が
長くなり、消費電力が増加していた。
【０００９】さらに、表示用デ−タとアドレス信号は、
それぞれ別々のラッチ回路１０７，１１１に保持されて
いたとともに、それぞれのラッチ回路１０７，１１１と
セレクタ回路１１３とを接続するためのデ−タバス線が
必要になるため、構成の大型化を招いていた。
それぞれ別々のラッチ回路１０７，１１１に保持されて
いたとともに、それぞれのラッチ回路１０７，１１１と
セレクタ回路１１３とを接続するためのデ−タバス線が
必要になるため、構成の大型化を招いていた。
【００１０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、表示用デ−タ
とアドレス信号を読み出して保持する動作を共通化し、
小型な構成で表示用デ−タとアドレス信号を切換えて同
一端子から高速に読み出し保持することができるマイク
ロコンピュ−タの出力切換回路を提供することにある。
たものであり、その目的とするところは、表示用デ−タ
とアドレス信号を読み出して保持する動作を共通化し、
小型な構成で表示用デ−タとアドレス信号を切換えて同
一端子から高速に読み出し保持することができるマイク
ロコンピュ−タの出力切換回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、表示装置の表示用デ−タ又は外部記憶
装置をアクセスするアドレスが同一のワ−ド列に格納さ
れて一括して出力される記憶手段と、記憶手段のワ−ド
列を選択するアドレスを記憶手段に供給するアドレス供
給手段と、表示用デ−タを記憶手段から出力するための
アドレスをアドレス供給手段が出力するかあるいは外部
記憶装置をアクセスするアドレスを記憶手段から出力す
るためのアドレスをアドレス供給手段が出力するかをア
ドレス供給手段に指令する指令手段と、記憶手段から出
力された表示用デ−タ又はアドレスを保持し、保持した
表示用デ−タ又はアドレスを表示装置及び外部記憶装置
に出力する保持出力手段とから構成される。
に、この発明は、表示装置の表示用デ−タ又は外部記憶
装置をアクセスするアドレスが同一のワ−ド列に格納さ
れて一括して出力される記憶手段と、記憶手段のワ−ド
列を選択するアドレスを記憶手段に供給するアドレス供
給手段と、表示用デ−タを記憶手段から出力するための
アドレスをアドレス供給手段が出力するかあるいは外部
記憶装置をアクセスするアドレスを記憶手段から出力す
るためのアドレスをアドレス供給手段が出力するかをア
ドレス供給手段に指令する指令手段と、記憶手段から出
力された表示用デ−タ又はアドレスを保持し、保持した
表示用デ−タ又はアドレスを表示装置及び外部記憶装置
に出力する保持出力手段とから構成される。
【００１２】
【作用】上記構成において、この発明は、表示用デ−タ
あるいはアドレス信号を記憶手段の同一のワ−ド列に割
り付け、ワ−ド列を選択することにより表示用デ−タあ
るいはアドレス信号を一括して選択出力し、選択出力し
た表示用デ−タあるいはアドレス信号を１つの保持出力
手段に保持するようにしている。
あるいはアドレス信号を記憶手段の同一のワ−ド列に割
り付け、ワ−ド列を選択することにより表示用デ−タあ
るいはアドレス信号を一括して選択出力し、選択出力し
た表示用デ−タあるいはアドレス信号を１つの保持出力
手段に保持するようにしている。
【００１３】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１４】図１はこの発明の一実施例に係わるマイク
ロコンピュ−タの出力切換回路の構成を示す図である。
ロコンピュ−タの出力切換回路の構成を示す図である。
【００１５】図１において、マイクロコンピュ−タの出
力切換回路は、記憶手段となるＲＡＭ１と、アドレス供
給手段となるＲＡＭアドレスレジスタ２と、指令手段と
なる出力切換えコントロ−ル回路３と、保持出力手段と
なるラッチ回路４及び駆動回路５とを備えて構成されて
いる。
力切換回路は、記憶手段となるＲＡＭ１と、アドレス供
給手段となるＲＡＭアドレスレジスタ２と、指令手段と
なる出力切換えコントロ−ル回路３と、保持出力手段と
なるラッチ回路４及び駆動回路５とを備えて構成されて
いる。
【００１６】ＲＡＭ１は、表示装置（図示せず）に表示
を行うための表示用デ−タと、外部記憶装置（図示せ
ず）をアクセスするためのアドレス信号を格納してい
る。格納ならびに読み出し動作については、図２を用い
て後述する。ＲＡＭ１から読み出された表示用デ−タあ
るいはアドレス信号はラッチ回路４に与えられる。
を行うための表示用デ−タと、外部記憶装置（図示せ
ず）をアクセスするためのアドレス信号を格納してい
る。格納ならびに読み出し動作については、図２を用い
て後述する。ＲＡＭ１から読み出された表示用デ−タあ
るいはアドレス信号はラッチ回路４に与えられる。
【００１７】ＲＡＭアドレスレジスタ２は、ＲＡＭ１か
ら読み出す表示用デ−タあるいはアドレス信号を指定す
るアドレスをＲＡＭ１に供給するものである。ＲＡＭア
ドレスレジスタ２は、例えばＲＡＭ１のワ−ド線を選択
するアドレスを格納するＸレジスタとビット線を選択す
るアドレスを格納するＹレジスタとを備えている。
ら読み出す表示用デ−タあるいはアドレス信号を指定す
るアドレスをＲＡＭ１に供給するものである。ＲＡＭア
ドレスレジスタ２は、例えばＲＡＭ１のワ−ド線を選択
するアドレスを格納するＸレジスタとビット線を選択す
るアドレスを格納するＹレジスタとを備えている。
【００１８】出力切換えコントロ−ル回路３は、ＲＡＭ
アドレスレジスタ２から出力されるアドレスを制御する
ものである。すなわち、出力切換えコントロ−ル回路３
は、表示用デ−タをＲＡＭ１から出力するためのアドレ
スをＲＡＭアドレスレジスタ２が出力するか、あるいは
外部記憶装置をアクセスするアドレス信号をＲＡＭ１か
ら出力するためのアドレスをＲＡＭアドレスレジスタ２
が出力するかをＲＡＭアドレスレジスタ２に指令制御す
る。
アドレスレジスタ２から出力されるアドレスを制御する
ものである。すなわち、出力切換えコントロ−ル回路３
は、表示用デ−タをＲＡＭ１から出力するためのアドレ
スをＲＡＭアドレスレジスタ２が出力するか、あるいは
外部記憶装置をアクセスするアドレス信号をＲＡＭ１か
ら出力するためのアドレスをＲＡＭアドレスレジスタ２
が出力するかをＲＡＭアドレスレジスタ２に指令制御す
る。
【００１９】ラッチ回路４は、ＲＡＭ１から読み出され
た表示用デ−タあるいはアドレス信号を取り込み保持す
る。取り込み保持した表示用デ−タあるいはアドレス信
号は、駆動回路５に与えられる。
た表示用デ−タあるいはアドレス信号を取り込み保持す
る。取り込み保持した表示用デ−タあるいはアドレス信
号は、駆動回路５に与えられる。
【００２０】駆動回路５は、ラッチ回路４から与えられ
た表示用デ−タあるいはアドレス信号を表示装置及び外
部記憶装置に送出する。
た表示用デ−タあるいはアドレス信号を表示装置及び外
部記憶装置に送出する。
【００２１】図２は、図１に示すＲＡＭ１の構成を示す
図である。
図である。
【００２２】図２において、ＲＡＭ１はｍ×ｎのブロッ
クに分割され、ｎ本のワ−ド線６の中からＸレジスタ１
０に格納されたアドレスで１本のワ−ド線６を選択する
ことによりｎ個のワ−ド列の中から１つのワ−ド列が選
択される。一方、Ｙレジスタ９に格納されたアドレスに
よりｍ個のブロックの中から１つのブロックが選択さ
れ、選択された１つのブロックに対応した４本のビット
線７から４ビットの表示用デ−タあるいはアドレス信号
が読み出されてラッチ回路８に保持される。
クに分割され、ｎ本のワ−ド線６の中からＸレジスタ１
０に格納されたアドレスで１本のワ−ド線６を選択する
ことによりｎ個のワ−ド列の中から１つのワ−ド列が選
択される。一方、Ｙレジスタ９に格納されたアドレスに
よりｍ個のブロックの中から１つのブロックが選択さ
れ、選択された１つのブロックに対応した４本のビット
線７から４ビットの表示用デ−タあるいはアドレス信号
が読み出されてラッチ回路８に保持される。
【００２３】このような構成のＲＡＭ１において、表示
用デ−タが格納されるエリアとアドレス信号が格納され
るエリアとは、例えば図２に示すように分かれて設定さ
れており、表示用デ−タあるいはアドレス信号はそれぞ
れのエリアにおいて１つのワ−ド列に割り付けられて格
納されている。すなわち、表示用デ−タあるいはアドレ
ス信号が例えば３２ビットである場合には、３２ビット
の表示用デ−タあるいはアドレス信号が１つのワ−ド列
に割り付けられて格納されることになる。したがって、
すべてのビット線７が選択状態でＸレジスタ１０により
１本のワ−ド線６が選択されるると、表示用デ−タある
いはアドレス信号は一度に読み出されてラッチ回路８に
保持されることになる。
用デ−タが格納されるエリアとアドレス信号が格納され
るエリアとは、例えば図２に示すように分かれて設定さ
れており、表示用デ−タあるいはアドレス信号はそれぞ
れのエリアにおいて１つのワ−ド列に割り付けられて格
納されている。すなわち、表示用デ−タあるいはアドレ
ス信号が例えば３２ビットである場合には、３２ビット
の表示用デ−タあるいはアドレス信号が１つのワ−ド列
に割り付けられて格納されることになる。したがって、
すべてのビット線７が選択状態でＸレジスタ１０により
１本のワ−ド線６が選択されるると、表示用デ−タある
いはアドレス信号は一度に読み出されてラッチ回路８に
保持されることになる。
【００２４】このような構成において、出力切換えコン
トロ−ル回路３の指令にしたがって、ＲＡＭアドレスレ
ジスタ２からアドレスがＲＡＭ１に与えられると、与え
られたアドレスに対応した表示用デ−タあるいはアドレ
ス信号が一括してＲＡＭ１から読み出されてラッチ回路
４に保持される。保持された表示用デ−タあるいはアド
レス信号は駆動回路５を介して表示装置及び外部記憶に
送出される。
トロ−ル回路３の指令にしたがって、ＲＡＭアドレスレ
ジスタ２からアドレスがＲＡＭ１に与えられると、与え
られたアドレスに対応した表示用デ−タあるいはアドレ
ス信号が一括してＲＡＭ１から読み出されてラッチ回路
４に保持される。保持された表示用デ−タあるいはアド
レス信号は駆動回路５を介して表示装置及び外部記憶に
送出される。
【００２５】したがって、上述した実施例にあっては、
従来のようにＹレジスタ９によりビット線７を順次選択
してアドレス信号を読み出す必要がないので、１回のア
クセスによりアドレス信号をすべて読み出して保持する
ことができるようになり、かつ演算回路やアキュムレ−
タを介してラッチする必要がないので、外部記憶装置を
従来に比べて短い時間でアクセスすることができる。
従来のようにＹレジスタ９によりビット線７を順次選択
してアドレス信号を読み出す必要がないので、１回のア
クセスによりアドレス信号をすべて読み出して保持する
ことができるようになり、かつ演算回路やアキュムレ−
タを介してラッチする必要がないので、外部記憶装置を
従来に比べて短い時間でアクセスすることができる。
【００２６】また、外部記憶装置をアクセスする際に、
ＲＡＭ１からアドレス信号を読み出す回数が減少するた
め、マイクロコンピュ−タの消費電力を削減することが
できる。
ＲＡＭ１からアドレス信号を読み出す回数が減少するた
め、マイクロコンピュ−タの消費電力を削減することが
できる。
【００２７】さらに、ラッチ回路４を共用して表示用デ
−タとアドレス信号とを保持するようにしているので、
従来のようにアキュムレ−タに接続されたラッチ回路や
表示用デ−タとアドレス信号を選択するセレクタ回路及
びそれらを接続するデ−タバス線が不要となり、素子数
を削減してチップサイズを縮小することが可能となる。
−タとアドレス信号とを保持するようにしているので、
従来のようにアキュムレ−タに接続されたラッチ回路や
表示用デ−タとアドレス信号を選択するセレクタ回路及
びそれらを接続するデ−タバス線が不要となり、素子数
を削減してチップサイズを縮小することが可能となる。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、表示用デ−タあるいはアドレス信号を記憶手段の同
一のワ−ド列に割り付け、表示用デ−タあるいはアドレ
ス信号を択一的に一括して選択出力し、選択出力された
表示用デ−タあるいはアドレス信号を１つの保持出力手
段に保持するようにしているので、構成の小型化、低消
費電力化ならびに外部記憶装置におけるアクセス時間の
短縮化を達成することが可能となる。
ば、表示用デ−タあるいはアドレス信号を記憶手段の同
一のワ−ド列に割り付け、表示用デ−タあるいはアドレ
ス信号を択一的に一括して選択出力し、選択出力された
表示用デ−タあるいはアドレス信号を１つの保持出力手
段に保持するようにしているので、構成の小型化、低消
費電力化ならびに外部記憶装置におけるアクセス時間の
短縮化を達成することが可能となる。
【図１】この発明の一実施例に係わるマイクロコンピュ
−タの出力切換回路の構成を示す図である。
−タの出力切換回路の構成を示す図である。
【図２】図１に示すＲＡＭの構成を示す図である。
【図３】マイクロコンピュ−タを用いた応用システムの
構成を示す図である。
構成を示す図である。
【図４】従来の出力切換回路の構成を示す図である。
１ ＲＡＭ ２ ＲＡＭアドレスレジスタ ３ 出力切換えコントロ−ル回路 ４，８ ラッチ回路 ５ 駆動回路 ６ ワ−ド線 ７ ビット線 ９ Ｙレジスタ １０ Ｘレジスタ
Claims (1)
- 【請求項１】 表示装置の表示用デ−タ又は外部記憶装
置をアクセスするアドレスが同一のワ−ド列に格納され
て一括して出力される記憶手段と、 記憶手段のワ−ド列を選択するアドレスを記憶手段に供
給するアドレス供給手段と、 表示用デ−タを記憶手段から出力するためのアドレスを
アドレス供給手段が出力するか、あるいは外部記憶装置
をアクセスするアドレスを記憶手段から出力するための
アドレスをアドレス供給手段が出力するかをアドレス供
給手段に指令する指令手段と、 記憶手段から出力された表示用デ−タ又はアドレスを保
持し、保持した表示用デ−タ又はアドレスを表示装置及
び外部記憶装置に出力する保持出力手段とを有すること
を特徴とするマイクロコンピュ−タの出力切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057253A JPH06266857A (ja) | 1993-03-17 | 1993-03-17 | マイクロコンピュ−タの出力切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057253A JPH06266857A (ja) | 1993-03-17 | 1993-03-17 | マイクロコンピュ−タの出力切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266857A true JPH06266857A (ja) | 1994-09-22 |
Family
ID=13050370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057253A Withdrawn JPH06266857A (ja) | 1993-03-17 | 1993-03-17 | マイクロコンピュ−タの出力切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859399B1 (en) * | 2000-05-17 | 2005-02-22 | Marvell International, Ltd. | Memory architecture and system and multiport interface protocol |
-
1993
- 1993-03-17 JP JP5057253A patent/JPH06266857A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859399B1 (en) * | 2000-05-17 | 2005-02-22 | Marvell International, Ltd. | Memory architecture and system and multiport interface protocol |
| US7405980B1 (en) | 2000-05-17 | 2008-07-29 | Marvell International Ltd. | Shared terminal memory interface |
| US8386735B1 (en) | 2000-05-17 | 2013-02-26 | Marvell International Ltd. | Memory architecture and system, and interface protocol |
| US8832364B1 (en) | 2000-05-17 | 2014-09-09 | Marvell International Ltd. | Memory architecture and system, and interface protocol |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |