JPH04326185A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示コントローラを内
蔵するマイクロコンピュータに利用され、特に、表示用
メモリから表示セグメント信号出力端子への表示データ
のデータ転送方式に関する。なお、本明細書で表示コン
トローラは表示ドライバを含むものとする。

【０００２】

【従来の技術】図９は、第一従来例として、蛍光表示管
コントローラを内蔵したマイクロコンピュータの一例の
要部を示すブロック構成図で、蛍光表示管コントローラ
部を示す。

【０００３】本第一従来例のマイクロコンピュータ５０
０は、ダイナミック駆動により蛍光表示管の制御を行う
マイクロコンピュータである。表示メモリ５０２には、
表示データが格納されている。表示桁信号出力端子５０
１（５０１−１〜５０１−ｎ）は、順次アクティブとな
る複数の表示桁信号を出力する。また、表示桁信号ごと
に表示メモリ５０２の内容を読み出し、複数の表示セグ
メント信号出力端子５０３（５０３−１〜５０３−ｍ）
へ出力する。

【０００４】表示メモリ５０２は、セレクタ５０４から
の出力によりアドレス選択され、データバス５０５との
間で読み出しまたは書き込みが可能である。また、表示
データラッチ５０６に対して読み出しが可能である。表
示メモリ５０２とデータバス５０５間の読み出しまたは
書き込みは、メモリリード信号５１７またはメモリライ
ト信号５０７で実行し、表示メモリ５０２から表示デー
タラッチ５０６への読み出しは、表示データリード信号
５０８で実行する。

【０００５】セレクタ５０４は、メモリアドレスをアド
レスバス５０９からのアドレスか、アドレス生成回路５
１０からの出力によるアドレスかを時分割に切換える手
段を含んでいる。表示メモリ５０２とデータバス５０５
間の読み出しまたは書き込みでは、アドレスバス５０９
からのアドレスを選択する。また、表示メモリ５０２か
ら表示データラッチ５０６への読み出しでは、アドレス
生成回路５１０からの出力によるアドレスを選択する。

【０００６】カウンタ５１１は、カウントクロック信号
５１２に基づいてカウント動作し、カウンタのオーバフ
ローを表示データリード信号５０８として、タイミング
カウンタ５１５に対し出力する。表示データリード信号
５０８は、各表示桁信号出力の最初に「Ｈ」レベルとな
る信号である。タイミングカウンタ５１５はカウンタ５
１１が出力する表示データリード信号５０８に基づいて
カウント動作するカウンタで、表示タイミングデコーダ
５１６とアドレス生成回路５１０に対しカウント値を出
力する。

【０００７】表示タイミングデコーダ５１６は、タイミ
ングカウンタ５１５が出力するカウント値をデコードし
、表示桁信号を生成して複数の表示桁信号出力端子５０
１から順次「Ｈ」アクティブな信号を高耐圧バッファ５
１４を介して出力する。アドレス生成回路５１０は、タ
イミングカウンタ５１５のカウントアップとともに更新
するアドレスを出力する回路で、各表示桁信号出力に対
応した表示データを読み出すための表示メモリ５０２に
対するアドレスを生成する。表示データラッチ５０６は
、表示データリード信号５０８が「Ｈ」レベルのときに
表示メモリ５０２から複数ビットのデータをパラレルに
取り込み、それと同時に、複数の表示セグメント信号出
力端子５０３に対しその内容を高耐圧バッファ５１３を
介して出力する。

【０００８】次に、表示出力タイミングについて図１０
を用いて説明する。図１０において、出力端子５０１−
１、５０１−２および５０１−３は、表示桁信号出力端
子５０１の出力である。表示桁信号出力端子５０１は、
タイミングカウンタ５１５が表示桁数分のカウントアッ
プをするとともに出力端子５０１−１→５０１−２→５
０１−３の順に「Ｈ」アクティブな信号を出力する。な
お、図１０では、出力端子５０１−１の立ち下がりと出
力端子５０１−２の立ち上がり、および、出力端子５０
１−２の立ち下がりと出力端子５０１−３の立ち上がり
が、同一タイミングとなっているが、実際は、蛍光表示
管のもれ発光を防ぐために、同期しないような制御が行
われる。

【０００９】アドレス生成回路５１０は、アクティブ中
の表示桁信号に対応した表示メモリ５０２のアドレスを
生成する。従って、出力端子５０１−２がアクティブの
ときは、出力端子５０１−２がアクティブのときに出力
しなければならない表示データが格納されている表示メ
モリ５０２のアドレスを生成する。表示セグメント信号
出力端子５０３への出力は、表示データが表示メモリ５
０２から表示データラッチ５０６へ読み出されるのと同
時に行われる。表示データラッチ５０６への読み出しは
、格納表示桁信号の最初に出力される表示データリード
信号５０８が「Ｈ」レベルのときに実行される。

【００１０】なお、本第一従来例では、表示メモリ５０
２へのアクセスにおいて、データバス５０５とのリード
またはライトと、表示データラッチ５０６へのリードを
時分割で行っているが、このほかに、表示メモリ５０２
にデュアルポートＲＡＭを用いる例もある。

【００１１】このように、従来の蛍光表示管コントロー
ラを内蔵したマイクロコンピュータ５００は、表示メモ
リ５０２から表示データラッチ５０６までの表示データ
のデータ転送をパラレル転送で行っている。従って、表
示メモリ５０２から表示データラッチ５０６までの配線
を表示セグメント出力の本数分行わなければならず、表
示セグメント数が多いほど配線数が増加し、その結果、
マイクロコンピュータ５００のチップ面積が大きくなる
。また、マイクロコンピュータ内部の配置において、表
示メモリ５０２と表示セグメント信号出力端子５０３を
近隣させなければならないという制限が生じる。

【００１２】図１１は、第二従来例として、ＬＣＤコン
トローラを内蔵したマイクロコンピュータの一例を示す
ブロック構成図である。

【００１３】本第二従来例は、ダイナミック駆動により
ＬＣＤ（液晶表示素子）の制御を行うマイクロコンピュ
ータ８０４である。外付けのＣＬＤパネル８０５を３時
分割で使用しているためコモン信号出力端子は３本使用
する。ＣＰＵ８００は、ＬＣＤコントローラ８０３に対
してアドレスバス８０１およびデータバス８０２を介し
て表示データの入出力を行う。ＬＣＤコントローラ８０
３は、送られた転送データをもとにコモン信号出力端子
８０６よりコモン信号を、セグメント信号出力端子８０
７よりセグメント信号をそれぞれＬＣＤパネル８０５に
出力し表示する。

【００１４】図１２は、ＬＣＤコントローラ８０３の一
例を示すブロック構成図である。このＬＣＤコントロー
ラ８０３は、図９の第一従来例において、タイミングカ
ウンタ５１５の代わりにＬＣＤ電圧コントローラとして
のタイミング制御回路８１８を設け、さらに、高耐圧バ
ッファ５１３および５１４をそれぞれタイミング制御回
路８１８により制御されるセグメントドライバ８１３お
よびコモンドライバ８１４を設けたものである。ＣＰＵ
８００（図１１）は、表示データをアドレスバス８０１
およびデータバス８０２を介して表示メモリ８１７に対
して読み書きを行うことができる。

【００１５】ここで、表示メモリ８１７について図１３
を用いて説明する。ここで、図１３は表示メモリ８１７
の構成図である。メモリのビット長は４ビットであり、
ＣＰＵは一回のアクセスで１アドレス（４ビット）単位
にデータの読み出しまたは書き込みを行うことができる
。すなわち、１回目のメモリアクセスで１ＥＣＨ番地、
２回目のメモリアクセスで１ＥＤＨ番地…をアクセスす
ることができる。

【００１６】次に、表示する場合の例を示す。表示中は
コモン信号ＣＯＭ０〜ＣＯＭ３が順次選択される。コモ
ン信号ＣＯＭ０が選択されると、表示メモリ８１７のビ
ット０全てが選択され、ビット０に書かれているデータ
がセグメントデータとして端子Ｓ１〜Ｓ１８に出力され
る。コモン信号ＣＯＭ０〜ＣＯＭ３の場合も同様にして
対応するビットの格納値を端子Ｓ１〜Ｓ１８に出力する
。

【００１７】図１２の説明に戻って、表示メモリ８１７
から出力されたセグメントデータ８１０は、表示データ
リード信号８０９で表示データラッチ８１２にラッチさ
れる。カウンタ８１９は、カウントクロック信号８０８
に基づいてカウント動作し、カウンタのオーバフローを
表示データリード信号８０９として、タイミング制御回
路８１８に対し出力する。表示データリード信号８０９
は、各コモン信号出力の最初に「Ｈ」レベルとなる信号
である。タイミング制御回路８１８は、カウンタ８１９
が出力する表示データリード信号８０９に基づいてカウ
ント動作するカウンタで、表示メモリ８１７とコモンド
ライバ８１４に対しカウント値を出力する。表示データ
ラッチ８１２は、表示データリード信号８０９が「Ｈ」
レベルのとき表示メモリ８１７から複数ビットのデータ
をパラレルに取り込み、それと同時に、複数の表示セグ
メント信号出力端子８０７（８０７−１〜８０７−ｎ）
に対しその内容をセグメントドライバ８１３を介して出
力する。

【００１８】次に、表示出力タイミングについて図１４
を用いて説明する。図１４において、出力端子８０６−
１、８０６−２および８０６−３は、コモン信号出力端
子８０６の出力である。

【００１９】ここで、コモン信号について図１５（ａ）
および（ｂ）を用いて説明する。図１５（ａ）および（
ｂ）は３時分割の場合のコモン信号の選択レベル、およ
び非選択レベルを表すタイミング図である。選択レベル
とは同図（ａ）のように、１ＬＣＤＣＬ時間の間に、Ｖ
ＳＳ→ＶＬＣＯ〔Ｖ〕と振れる場合であり、非選択レベ
ルとは同図（ｂ）のように、１ＬＣＤＣＬ時間の間に、
ＶＬＣ２〔Ｖ〕→ＶＬＣ１〔Ｖ〕と振れる場合である。 すなわち、選択状態は選択レベルが繰り返し出力されて
いる状態で、非選択状態は非選択レベルが繰返し出力さ
れている状態である。

【００２０】図１２の説明に戻って、コモン信号出力端
子８０６は、タイミング制御回路８１８がコモン信号８
１１を順次ＣＯＭ０→ＣＯＭ１→ＣＯＭ２と選択してい
き、出力端子８０６−１→８０６−２→８０６−３の順
に選択レベルを出力する。ただし、ここでは選択レベル
を「Ｈ」、非選択レベルを「Ｌ」で表している。タイミ
ング制御回路８１８は、一本のコモン信号８１１をアク
ティブにすると同時に対応する表示メモリ８１７の指定
ビットをアクティブにする。従って、出力端子８０６−
２がアクティブのときは、出力端子８０６−２がアクテ
ィブのときに出力しなければならない表示データが格納
されている表示メモリ８１７の指定ビットが選択される
ことになる。

【００２１】表示セグメント信号出力端子８０７への出
力は、表示データが表示メモリ８１７から表示データラ
ッチ８１２へ読み出されるのと同時に行われる。表示デ
ータラッチ８１２への読み出しは、各表示桁信号の最初
に出力される表示データリード信号８０９が「Ｈ」レベ
ルのときに実行される。

【００２２】なお、本第二従来例では表示メモリ８１７
へのアクセスにおいて、データバス８０２とのリードま
たはライトと表示データラッチ８１２へのリードを時分
割で行っているが、このほかに、表示メモリ８１７にデ
ュアルポートＲＡＭを用いる例もある。

【００２３】このように、従来のＬＣＤコントローラを
内蔵したマイクロコンピュータ８０４は、表示メモリ８
１７から表示データラッチ８１２までの表示データのデ
ータ転送をパラレル転送で行っている。従って、表示メ
モリ８１７から表示データラッチ８１２までの配線を表
示セグメント出力の本数分行わなければならず、表示セ
グメント数が多いほど配線数が増加し、その結果、マイ
クロコンピュータ８０４のチップ面積が大きくなる。ま
た、マイクロコンピュータ内部の配置において、表示メ
モリ８１７と表示セグメント信号出力端子８０７を近隣
させなければならないという制限が生じる。

【００２４】

【発明が解決しようとする課題】前述したように、従来
の表示コントローラを内蔵したマイクロコンピュータに
おいては、表示メモリから表示データラッチまでの表示
データのデータ転送をパラレル転送で行っている。

【００２５】しかし、このようなデータ転送方式では、
表示メモリから表示データラッチまでの配線を表示セグ
メント出力の本数分行わなけばならず、表示セグメント
数が多いほど配線数が増加し、その結果、マイクロコン
ピュータのチップ面積が大きくなる欠点がある。また、
マイクロコンピュータ内部の配置において、表示メモリ
と表示セグメント信号出力端子を近隣させなければなら
ないという制限が生じる欠点がある。

【００２６】本発明の目的は、前記の欠点を除去するこ
とにより、表示セグメントの増加に伴う配線数の増加を
少なくし、チップ面積を小さくできるとともに、マイク
ロコンピュータ内部における配置制限を少なくした、表
示コントローラを備えたマイクロコンピュータを提供す
ることにある。

【００２７】

【課題を解決するための手段】本発明は、表示データを
格納する表示メモリと、この表示メモリ内の表示データ
を外部に出力する複数の表示セグメント信号出力端子と
、前記表示メモリから読み出された表示データをラッチ
し前記表示セグメント信号出力端子に対して出力する表
示データラッチとを含む表示コントローラを備えたマイ
クロコンピュータにおいて、前記表示メモリ内の表示デ
ータを所定ビット長単位に読み出して格納し１ビット単
位にシリアルに出力する複数ビットの第一のシフトレジ
スタと、この第一のシフトレジスタから出力された表示
データを格納し前記表示データラッチに対して出力する
複数ビットの第二のシフトレジスタと、前記第一および
第二のシフトレジスタをシフト動作させるためのシフト
クロック信号を生成するシフトクロック制御回路とを含
むことを特徴とする。

【００２８】また、本発明は、前記表示コントローラは
、蛍光表示管コントローラであることが好ましい。

【００２９】また、本発明は、前記表示コントローラは
、ＬＣＤコントローラであることが好ましい。

【００３０】

【作用】第一のシフトレジスタは、表示データを表示メ
モリから所定のビット長単位で読み出して格納し、シフ
トクロック制御回路からのシフトクロック信号により表
示データを１ビット単位にシリアルに出力する。第二の
シフトレジスタは同じくシフトクロック信号によりこの
１ビットずつシリアルに出力された表示データを取り込
み格納しパラレルに出力する。そして表示データラッチ
は第二のシフトレジスタから出力された表示データを、
表示セグメント信号出力端子に対して出力する。

【００３１】従って、データ転送手段として必要な配線
は、第一のシフトレジスタから第二のシフトレジスタま
での表示データを転送するシリアルデータ信号線１本と
、シリアルクロック制御回路からのシリアルクロック信
号線の合計２本となり、表示セグメント数の増加に伴う
配線数の増加を少なくし、チップ面積を小さくできると
ともに、マイクロコンピュータ内における配置の制限を
少なくすることが可能となる。

【００３２】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００３３】図１は本発明の第一実施例の要部を示すブ
ロック構成図で、蛍光表示管コントローラ部を示し、図
９に示した第一従来例に対応する。

【００３４】本第一実施例は、表示データを格納する表
示メモリ５０２と、表示パネルを制御する信号を外部へ
出力するための複数の表示セグメント信号出力端子５０
３（５０１−１〜５０１−ｍ）と、表示メモリ５０２か
ら読み出された表示データをラッチし、表示セグメント
信号出力端子５０３に出力する表示データラッチ５０６
とを含む蛍光表示管コントローラを備えたマイクロコン
ピュータ５００ａにおいて、本発明の特徴とするところ
の、表示メモリ５０２内の表示データを所定ビット長単
位に読み出して格納し、１ビット単位にシリアルにシリ
アルデータ信号１０２として出力する複数ビットの第一
のシフトレジスタＡ１００と、このシフトレジスタＡ１
００から出力された表示データを格納し、パラレルに表
示データラッチ５０６に対して出力する複数ビットの第
二のシフトレジスタＢ１０１と、シフトレジスタＡ１０
０およびＢ１０１の内容をシフト動作させるための、シ
フトクロックマスク信号１０４およびクロック信号１０
５を入力しシフトクロック信号１０６を出力するシフト
クロック制御回路１０３とを含んでいる。

【００３５】なお、図１において、５０１（５０１−１
〜５０１−ｎ）は表示桁信号出力端子、５０４はセレク
タ、５０５はデータバス、５０７はメモリライト信号、
５０８は表示データリード信号、５０９はアドレスバス
、５１０はアドレス生成回路、５１１はカウンタ、５１
２はカウントクロック信号、５１３および５１４は高耐
圧バッファ、５１５はタイミングカウンタ、５１６は表
示タイミングデコーダ、ならびに５１７はメモリリード
信号である。

【００３６】次に、本第一実施例の動作について説明す
る。

【００３７】本第一実施例は、説明を簡単にするために
表示セグメント信号出力端子５０３を８本（ｍ＝８）と
して説明する。

【００３８】シフトクロック制御回路１０３は、クロッ
ク信号１０５をシフトクロック信号１０６として出力す
るとともに、カウンタ５１１から出力されるシフトクロ
ックマスク信号１０４により、シフトクロック信号１０
６を所定の期間「Ｌ」レベルにマスクする。

【００３９】シフトレジスタＡ１００は、表示メモリ５
０２に格納されている表示データを表示データリード信
号５０８によりバイト単位に読み出し、シフトクロック
制御回路１０３から出力されるシフトクロック信号１０
６に基づいて１ビットずつシリアル転送を行う。シフト
レジスタＢ１０１は、シフトレジスタＡ１００と同じビ
ット長のレジスタで、シフトクロック制御回路１０３か
ら出力されるシフトクロック信号１０６に基づいて、シ
フトレジスタＡ１００からシリアルデータ信号１０２と
してシリアル転送される表示データを１ビットずつ入力
する。シリアル転送終了後、表示データリード信号５０
８により表示データラッチ５０６に対しその内容を出力
し、同時に高耐圧バッファ５１３を介してその内容を、
複数の表示セグメント信号出力端子５０３に対し出力す
る。

【００４０】次に、本第一実施例の表示出力タイミング
について図２を用いて説明する。図２において、出力端
子５０１−１、５０１−２および５０１−３は、表示桁
信号出力端子５０１の出力である。表示桁信号出力端子
５０１は、タイミングカウンタ５１５が表示桁数分のカ
ウントアップをするとともに出力端子５０１−１→５０
１−２→５０１−３の順に「Ｈ」アクティブな信号を出
力する。

【００４１】アドレス生成回路５１０が生成する表示メ
モリ５０２のアドレスは、タイミングカウンタ５１５の
カウントアップとともにアドレス更新を行うが、本第一
実施例で生成するアドレスは、従来例のようなアクティ
ブ中の表示桁信号出力に対応した表示データが格納され
た表示メモリ５０２のアドレスではなく、次の表示桁信
号出力に対応した表示データが格納されたアドレスを生
成する。従って、出力端子５０１−２がアクティブのと
きは出力端子５０１−３がアクティブのときに出力しな
ければならない表示データが格納されている表示メモリ
５０２のアドレスを生成する。

【００４２】シフトレジスタＡ１００への表示データの
読み出しは、表示データリード信号５０８が「Ｈ」レベ
ルのときに実行する。また、そのデータは、シフトクロ
ックマスク信号１０４が「Ｌ」レベルの期間中、シフト
クロック信号１０６がマスクされるため、そのまま保持
される。シフトクロックマスク信号１０４が「Ｈ」レベ
ルの期間中は、シフトクロック信号１０６がシフトレジ
スタＡ１００とシフトレジスタＢ１０１とに供給され、
シフトクロック信号１０６の立ち上がりに同期してシフ
トレジスタＡ１００の内容をシフトレジスタＢ１０１へ
シリアルデータ信号１０２を通じてシリアル転送し、シ
フトクロック信号１０６の８発めの立ち上がりで転送を
終了する。

【００４３】シフトレジスタＢ１０１から表示データラ
ッチ５０６への表示データの読み出しは、表示データリ
ード信号５０８が「Ｈ」レベルのときに実行され、同時
に高耐圧バッファ５１３を介して表示セグメント信号出
力端子５０３に対してその内容を出力する。

【００４４】図３は本発明の第二実施例の要部を示すブ
ロック構成図で、図４はその表示出力タイミングを示す
タイミング図である。本第二実施例は、図１の第一実施
例に対して、シフトレジスタＢ３０１と表示データラッ
チ３１１のビット長が、シフトレジスタＡ３００に対し
て、２倍の１６ビットの場合で、すなわち、表示セグメ
ント信号出力の本数が多い場合である。

【００４５】本第二実施例のマイクロコンピュータ５０
０ｂは、図１の第一実施例において、アドレス更新回路
３０４を付加したものである。なお、図３において、３
００は第一のシフトレジスタＡ、３０１は第二のシフト
レジスタＢ、３０２はシフトクロック制御回路、３０３
はシフトクロックマスク信号、３０５は表示データリー
ド信号、３０６はアドレス生成回路、３０７は表示メモ
リ、３０８はシリアルデータ信号、３０９は表示データ
ラッチ信号、３１０はシフトクロック信号、３１１は表
示データラッチ、３１２は高耐圧バッファ、ならびに３
１３（３１３−１〜３１３−ｍ）は表示セグメント信号
出力端子である。

【００４６】次に、本第二実施例の動作について説明す
る。

【００４７】本第二実施例は、第一実施例に対して、１
桁分の表示桁出力期間中に表示メモリ３０７からシフト
レジスタＡ３００へのバイト単位の読み出しと、シフト
レジスタＡ３００からシフトレジスタＢ３０１へのシリ
アル転送を２回行う。また、シフトレジスタＢ３０１に
シリアル転送された２バイトの表示データを、１桁分の
表示桁出力期間中に１回表示データラッチ３１１へ出力
する。同時に、高耐圧バッファ３１２を介して表示セグ
メント信号出力端子３１３へ出力する。

【００４８】アドレス更新回路３０４は、表示データリ
ード信号３０５を生成する。表示データリード信号３０
５は、表示データを表示メモリ３０７からシフトレジス
タＡ３００へ読み出すための信号である。また、表示デ
ータリード信号３０５は、アドレス生成回路３０６に入
力され、タイミングカウンタ５１５からの出力とともに
表示メモリ３０７に対するアドレスを更新するための信
号に用いる。表示データリード信号３０５は、「Ｈ」ア
クティブな信号で、１桁分の表示桁出力期間中に表示メ
モリ３０７のアドレスの更新とともに２回出力される。

【００４９】また、シフトレジスタＡ３００に読み出し
後、その内容をシフトクロック信号３１０の立ち上がり
に同期して１ビット単位にシフトレジスタＢ３０１へシ
リアル転送する。従って、１桁分の表示桁出力期間中に
２回シリアル転送を行う。表示データラッチ信号３０９
は、表示データラッチ３１１へシフトレジスタＢ３０１
の内容を読み出すための信号で、第一実施例の表示デー
タリード信号５０８と同様のタイミングで出力される。

【００５０】図５は本発明の第三実施例の要部を示すブ
ロック構成図で、ＬＣＤコントローラ部を示す。また、
図６はその表示出力タイミングを示すタイミング図であ
る。

【００５１】本第三実施例のマイクロコンピュータ８０
４ａは、図１２の第二従来例に対応するもので、本発明
の特徴とするところの、データ転送手段として、第一の
シフトレジスタＡ６００と、第二のシフトレジスタＢ６
０１と、シフトクロック制御回路６０３とを含んでいる
。

【００５２】なお、図５において、６０２はシリアルデ
ータ信号、６０４はシフトクロックマスク信号、６０５
はクロック信号、８０１はアドレスバス、８０２はデー
タバス、８０６（８０６−１〜８０６−ｎ）はコモン信
号出力端子、８０７（８０７−１〜８０７−ｍ）は表示
セグメント信号出力端子、８０８はカウントクロック信
号、８１２は表示データラッチ、８１３はセグメントド
ライバ、８１４はコモンドライバ、８１５はメモリリー
ド信号、８１６はメモリライト信号、８１７は表示メモ
リ、ならびに８１８はタイミング制御回路である。

【００５３】次に、本第三実施例の動作について説明す
る。なお、説明を簡単にするために表示セグメント信号
出力端子８０７を８本とする。

【００５４】シフトクロック制御回路６０３は、クロッ
ク信号６０５をシフトクロック信号６０６として出力し
、カウンタ８１９から出力されるシフトクロックマスク
信号６０４により、シフトクロック信号６０６を所定の
期間「Ｌ」レベルにマスクする。シフトレジスタＡ６０
０は、表示メモリ８１７に格納されている表示データを
表示データリード信号６０７によりバイト単位に読み出
し、シフトクロック制御回路６０３から出力されるシフ
トクロック信号６０６に基づいて１ビットずつシリアル
転送を行う。シフトレジスタＢ６０１は、シフトレジス
タＡ６００と同じビット長のレジスタで、シフトクロッ
ク制御回路６０３から出力されるシフトクロック信号６
０６に基づいて、シフトレジスタＡ６００からシリアル
転送される表示データを１ビットずつ入力する。そして
、シリアル転送終了後、表示データリード信号６０７に
より表示データラッチ８１２に対しその内容を出力し、
同時にセグメントドライバ８１３を介してその内容を、
複数の表示セグメント信号出力端子８０７に対し出力す
る。

【００５５】次に、本第三実施例の表示出力タイミング
について図６を用いて説明する。

【００５６】出力端子８０６−１、８０６−２および８
０６−３は、コモン信号出力端子８０６の出力である。 コモン信号出力端子８０６は、タイミング制御回路８１
８がコモン信号のカウントアップをするとともに出力端
子８０６−１→８０６−２→８０６−３の順に選択レベ
ルを出力する。ただし、ここでは選択レベルを「Ｈ」レ
ベル、非選択レベルを「Ｌ」レベルで表している。

【００５７】タイミング制御回路８１８は、表示メモリ
８１７へ入力するコモン信号の選択タイミングを生成す
るが、本第三実施例で生成するコモンは従来例のような
アクティブ中のコモン信号出力に対応した表示データが
格納された表示メモリ８１７のコモンではなく、次のコ
モン信号に対応した表示データが格納されている表示メ
モリ８１７のコモンを生成する。従って、出力端子８０
６−２がアクティブのときは、出力端子８０６−３がア
クティブのときに出力しなければならない表示データが
格納されている表示メモリ８１７のコモンを生成する。

【００５８】シフトレジスタＡ６００への表示データの
読み出しは、表示データリード信号６０７が「Ｈ」レベ
ルのときに実行する。また、そのデータは、シフトクロ
ックマスク信号６０４が「Ｌ」レベルの期間中、シフト
クロック信号６０６がマスクされるため、そのまま保持
される。シフトクロックマスク信号６０４が「Ｈ」レベ
ルの期間中は、シフトクロック信号６０６がシフトレジ
スタＡ６００とシフトレジスタＢ６０１に供給され、シ
フトクロック信号６０６の立ち上がりに同期してシフト
レジスタＡ６００の内容をシフトレジスタＢ６０１へシ
リアルデータ信号６０２を通じてシリアル転送し、シフ
トクロック信号６０６の８発めの立ち上がりで転送を終
了する。

【００５９】シフトレジスタＢ６０１から表示データラ
ッチ８１２への表示データの読み出しは、表示データリ
ード信号６０７が「Ｈ」レベルのときに実行され、同時
にセグメントドライバ８１３を介して表示セグメント信
号出力端子８０７に対してその内容を出力する。

【００６０】図７は本発明の第四実施例の要部を示すブ
ロック構成図で、図８はその表示出力タイミングを示す
タイミング図である。本第四実施例は図５の第三実施例
に対して、シフトレジスタＢ７０１と表示データラッチ
７０３のビット長が、シフトレジスタＡ７００に対して
２倍の１６ビットの場合で、すなわち、表示セグメント
信号出力の本数が多い場合である。

【００６１】本第四実施例のマイクロコンピュータ８０
４ｂは、図５の第三実施例とは、カウンタ８１９から表
示データラッチ信号をシフトレジスタＢ７０１に対して
出力し、タイミング制御回路７０９から表示データリー
ド信号７０６を表示メモリ８１７に対して出力する点が
異なっている。

【００６２】なお、図７において、７００は第一のシフ
トレジスタＡ、７０２はシリアルデータ信号、７０３は
表示データラッチ、７０４はセグメントドライバ、７０
５はシフトクロック信号、ならびに７０７（７０７−１
〜７０７−ｍ）は表示セグメント信号出力端子である。

【００６３】次に、本第四実施例の動作について説明す
る。

【００６４】本第四実施例では、前述の第三実施例に対
して、１コモン選択期間中に表示メモリ８１７からシフ
トレジスタＡ７００へのバイト単位の読み出しと、シフ
トレジスタＡ７００からシフトレジスタＢ７０１へのシ
リアル転送を２回行う。また、シフトレジスタＢ７０１
にシリアル転送された２バイトの表示データを、１コモ
ン選択期間中に１回表示データラッチ７０３へ出力する
。同時に、セグメントドライバ７０４を介して表示セグ
メント信号出力端子７０７へ出力する。

【００６５】表示データリード信号７０６は、表示デー
タを表示メモリ８１７からシフトレジスタＡ７００へ読
み出すための信号である。また、表示データリード信号
７０６はタイミング制御回路７０９からの出力とともに
表示メモリ８１７に対するコモンを更新するための信号
に用いる。表示データリード信号７０６は、「Ｈ」アク
ティブな信号で、１コモン選択期間中に表示メモリ８１
７のアドレスの更新とともに２回出力される。また、シ
フトレジスタＡ７００に読み出し後、その内容をシフト
クロック信号７０５の立ち上がりに同期して１ビット単
位にシフトレジスタＢ７０１へシリアル転送する。従っ
て、１コモン選択期間中に２回シリアル転送を行う。

【００６６】表示データラッチ信号７０８は、表示デー
タラッチ７０３へシフトレジスタＢ７０１の内容を読み
出すための信号で、第三実施例の表示データリード信号
６０７と同様のタイミングで出力される。

【００６７】

【発明の効果】以上説明したように、本発明は、従来の
表示コントローラを内蔵したマイクロコンピュータに、
第一のシフトレジスタ、第二のシフトレジスタ、クロッ
ク信号、シフトクロック制御回路、シフトクロックマス
ク信号、シフトクロック信号、およびシリアルデータ信
号を含むことにより、表示データが格納されているメモ
リから表示データラッチまでのデータ転送を、シリアル
データ信号線１本、およびシリアルクロック信号線１本
、合計２本の配線により転送可能なため、表示セグメン
ト数に伴う配線数の増加を少なくし、その結果、マイク
ロコンピュータのチップ面積が小さくできる効果がある
。また、マイクロコンピュータ内部における配置の制限
を少なくできる効果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例の要部を示すブロック構成
図。

【図２】その表示出力のタイミング図。

【図３】本発明の第二実施例の要部を示すブロック構成
図。

【図４】その表示出力のタイミング図。

【図５】本発明の第三実施例の要部を示すブロック構成
図。

【図６】その表示出力タイミング図。

【図７】本発明の第四実施例の要部を示すブロック構成
図。

【図８】その表示出力タイミング図。

【図９】第一従来例の要部を示すブロック構成図。

【図１０】その表示出力タイミング図。

【図１１】第二従来例を示すブロック構成図。

【図１２】そのＬＣＤコントローラを示すブロック構成
図。

【図１３】ＬＣＤコントローラ内の表示メモリの構成図
。

【図１４】第二従来例の表示タイミング図。

【図１５】コモン信号の選択レベルおよび非選択レベル
を表すタイミング図。

【符号の説明】

１００、３００、６００、７００　　シフトレジスタＡ
１０１、３０１、６０１、７０１　　シフトレジスタＢ
１０２、３０８、６０２、７０２　　シリアルデータ信
号１０３、３０２、６０３　　シフトクロック制御回路
１０４、３０３、６０４　　シフトクロックマスク信号
１０５、６０５　　クロック信号 １０６、３１０、６０６、７０５　　シフトクロック信
号３０４　　アドレス更新回路 ３０５、５０８、６０７、７０６、８０９　　表示デー
タリード信号 ３０６、５１０　　アドレス生成回路 ３０７、５０２、８１７　　表示メモリ３０９、７０８
　　表示データラッチ信号３１１、５０６、７０３、８
１２　　表示データラッチ３１２、５１３、５１４　　
高耐圧バッファ３１３（３１３−１〜３１３−ｍ）、５
０３（５０３−１〜５０３−ｍ）、７０７（７０７−１
〜７０７−ｍ）、８０７（８０７−１〜８０７−ｍ）　
　表示セグメント信号出力端子 ５００、５００ａ、５００ｂ、８０４、８０４ａ、８０
４ｂ　　マイクロコンピュータ ５０１（５０１−１〜５０１−ｎ）　　　　表示桁信号
出力端子 ５０４　　セレクタ ５０５、８０２　　データバス ５０７、８１６　　メモリライト信号 ５０９、８０１　　アドレスバス ５１１、８１９　　カウンタ ５１２、８０８　　カウントクロック信号５１５　　　
　タイミングカウンタ ５１６　　表示タイミングデコーダ ５１７、８１５　　メモリリード信号 ７０４、８１３　　セグメントドライバ７０９、８１８
　　タイミング制御回路８００　　　　ＣＰＵ ８０３　　ＬＣＤコントローラ ８０５　　ＬＣＤパネル ８０６（８０６−１〜８０６−ｎ）　　　　コモン信号
出力端子 ８１０　　セグメントデータ ８１１　　コモン信号 ８１４　　コモンドライバ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　表示データを格納する表示メモリと、
   この表示メモリ内の表示データを外部に出力する複数の
   表示セグメント信号出力端子と、前記表示メモリから読
   み出された表示データをラッチし前記表示セグメント信
   号出力端子に対して出力する表示データラッチとを含む
   表示コントローラを備えたマイクロコンピュータにおい
   て、前記表示メモリ内の表示データを所定ビット長単位
   に読み出して格納し１ビット単位にシリアルに出力する
   複数ビットの第一のシフトレジスタと、この第一のシフ
   トレジスタから出力された表示データを格納し前記表示
   データラッチに対して出力する複数ビットの第二のシフ
   トレジスタと、前記第一および第二のシフトレジスタを
   シフト動作させるためのシフトクロック信号を生成する
   シフトクロック制御回路とを含むことを特徴とするマイ
   クロコンピュータ。
2. 【請求項２】　　前記表示コントローラは、蛍光表示管
   コントローラである請求項１に記載のマイクロコンピュ
   ータ。
3. 【請求項３】　　前記表示コントローラは、ＬＣＤコン
   トローラである請求項１に記載のマイクロコンピュータ
   。