JP2771346B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示コントローラを内
蔵するマイクロコンピュータに利用され、特に、表示用
メモリ近傍から、表示セグメント信号を出力する端子近
傍への表示データの転送方式に関する。なお、本明細書
で表示コントローラは表示ドライバを含むものとする。

【０００２】

【従来の技術】図６は従来の蛍光表示管コントローラを
内蔵したマイクロコンピュータの一例の要部を示すブロ
ック構成図で、蛍光表示管コントローラ部を示す。

【０００３】本従来例のマイクロコンピュータ５００
は、ダイナミック駆動により蛍光表示管の制御を行うマ
イクロコンピュータである。表示メモリ５０２には、表
示データが格納されている。表示桁信号出力端子５０１
（５０１−１〜５０１−ｎ）は、順次アクティブとなる
複数の表示桁信号を出力する。また、表示桁信号ごとに
表示メモリ５０２の内容を読み出し、複数の表示セグメ
ント・桁信号兼用出力端子５０３（５０３−１〜５０３
−ｍ）へ出力する。

【０００４】表示メモリ５０２は、アドレスセレクタ５
０４からの出力によりアドレス選択され、データバス５
０５との間で読み出しまたは書き込みが可能である。ま
た、表示データラッチ５０６に対して読み出しが可能で
ある。表示メモリ５０２とデータバス５０５間の読み出
しまたは書き込みは、メモリリード信号５１７またはメ
モリライト信号５０７で実行し、表示メモリ５０２から
表示データラッチ５０６への読み出しは、表示データリ
ード信号５０８で実行する。

【０００５】アドレスセレクタ５０４は、メモリアドレ
スをアドレスバス５０９からのアドレスか、アドレス生
成回路５１０からの出力によるアドレスかを時分割に切
換える手段を含んでいる。表示メモリ５０２とデータバ
ス５０５間の読み出しまたは書き込みでは、アドレスバ
ス５０９からのアドレスを選択する。また、表示メモリ
５０２からの表示データラッチ５０６への読み出しで
は、アドレス生成回路５１０からの出力によるアドレス
を選択する。

【０００６】カウンタ５１１は、カウントクロック信号
５１２に基づいてカウント動作し、カウンタのオーバフ
ローを表示データリード信号５０８として、タイミング
カウンタ５１５に対し出力する。表示データリード信号
５０８は、各桁信号出力の最後に「Ｈ」レベルとなる信
号である。タイミングカウンタ５１５は、カウンタ５１
１が出力する表示データリード信号５０８に基づいてカ
ウント動作するカウンタで、表示タイミングデコーダ５
１６とアドレス生成回路５１０に対しカウント値を出力
する。また、タイミングカウンタ５１５は一致信号５２
０の入力によりカウント値をゼロクリアする。

【０００７】桁数設定回路５１８は表示桁数を格納して
おり、タイミングカウンタ５１５のカウント値と設定さ
れた表示桁数を比較し、一致であれば一致信号５２０を
タイミングカウンタ５１５に出力する。桁数設定回路５
１８にはデータバス５０５を介してあらかじめ表示桁数
を書き込んでおく。

【０００８】表示タイミングデコーダ５１６は、タイミ
ングカウンタ５１５が出力するカウント値をデコード
し、表示桁信号を生成して複数の表示桁信号出力端子５
０１から順次「Ｈ」アクティブな信号を高耐圧バッファ
５１４を介して出力する。また、桁数設定回路５１８に
設定した表示桁数が表示桁信号出力端子数よりも多い場
合、溢れた分の桁信号出力信号は、表示タイミングデコ
ーダ５１６の出力からはオア回路（ＯＲ）５１９、高耐
圧バッファ５１３を介して表示セグメント・桁信号兼用
出力端子５０３から出力される。

【０００９】アドレス生成回路５１０は、タイミングカ
ウンタ５１５のカウントアップとともに更新するアドレ
スを出力する回路で、各表示桁信号出力に対応した表示
データを読み出すための表示メモリ５０２に対するアド
レスを生成する。表示データラッチ５０６は、マスター
スレーブの２段構成になっており、表示データリード信
号５０８が「Ｈ」レベルのときに表示メモリ５０２から
複数ビットのデータをパラレルに取り込み、表示データ
リード信号５０８が「Ｌ」レベルになると、マスタ側か
らスレーブ側に取り込んだデータが転送されて、スレー
ブ側から複数の表示セグメント・桁信号兼用出力端子５
０３に対しその内容を高耐圧バッファ５１３を介して出
力する。表示データのセグメント数の最大値は表示桁数
に依存し、表示セグメント・桁信号兼用出力端子５０３
のうち、表示桁信号出力に用いていない端子数だけ表示
セグメント信号出力に用いることができる。

【００１０】次に、表示出力タイミングについて図７を
用いて説明する。図７において、５０１−１、５０１−
２および５０１−３は、表示桁信号出力端子５０１の出
力である。表示桁信号出力端子５０１は、タイミングカ
ウンタ５１５が表示桁数分のカウントアップをするとと
もに出力端子５０１−１→５０１−２→５０１−３の順
に「Ｈ」アクティブな信号を出力する。なお、図７で
は、出力端子５０１−１の立ち下がりと出力端子５０１
−２の立ち上がり、および出力端子５０１−２の立ち下
がりと出力端子５０１−３の立ち上がりが同一タイミン
グとなっているが、実際は蛍光表示管の漏れ発光を防ぐ
ために時間的なすきまが存在する。

【００１１】アドレス生成回路５１０は、アクティブ中
の表示桁信号の次の桁に対応した表示データが格納され
たアドレスを生成する。従って、出力端子５０１−２が
アクティブのときは、出力端子５０１−３がアクティブ
のときに出力しなければならない表示データが格納され
ている表示メモリ５０２のアドレスを生成する。表示デ
ータラッチ５０６への読み出しは、各表示桁信号の最後
に出力される表示データリード信号５０８が「Ｈ」レベ
ルのときに実行される。表示データリード信号５０８が
「Ｈ」レベルのときに表示メモリ５０２から表示データ
ラッチ５０６のマスタ側に表示データが取り込まれ、表
示データリード信号５０８が「Ｌ」レベルにおちると表
示データラッチのマスタ側からスレーブ側に表示データ
は転送されてスレーブ側から表示データは出力され、オ
ア回路５１９および高耐圧バッファ５１３を介して表示
セグメント・桁信号兼用出力端子５０３から出力され
る。

【００１２】なお、本従来例では表示メモリ５０２への
アクセスにおいて、データバス５０５とのリードまたは
ライトと表示データラッチ５０６へのリードを時分割で
行っているが、このほかに、表示メモリ５０２にデュア
ルポートＲＡＭを用いる例もある。

【００１３】このように、本従来例の蛍光表示管コント
ローラを内蔵したマイクロコンピュータ５００は、表示
メモリ５０２から表示データラッチ５０６までの表示デ
ータのデータ転送をパラレル転送で行っている。従っ
て、表示メモリ５０２から表示データラッチ５０６まで
の配線を表示セグメント出力の本数分行わなければなら
ず、表示セグメント数が多いほど配線数が増加し、その
結果マイクロコンピュータ５００のチップ面積が大きく
なる。また、マイクロコンピュータ内部の配線におい
て、表示メモリ５０２と表示セグメント・桁信号兼用出
力端子５０３を近隣させなければならないという制限が
生じる。

【００１４】また、他の従来例として、オア回路５１９
の論理和の入力を３入力とし、表示タイミングデコーダ
出力、表示データラッチ出力のほかに汎用ポートラッチ
出力を入力し、表示桁数も表示セグメント数も少ない場
合には余った表示セグメント・桁信号兼用出力端子５０
３を汎用ポート出力端子として用いる例も考えられる
が、この場合、同じ蛍光表示管に接続される表示桁信号
と表示セグメント信号を出力する端子の間に汎用ポート
出力端子がある形態となり、セットに組込んだ際の配線
引き回しが困難となる。

【００１５】以上説明したように、本従来例では、蛍光
表示管コントローラを内蔵したマイクロコンピュータを
例に説明を行ったが、ＬＣＤ（液晶表示素子）コントロ
ーラを内蔵したマイクロコンピュータの制御も表示メモ
リから出力端子までのデータ転送は本従来例と同じよう
に行われている。ただし、外部出力信号のレベルを変換
するために、本従来例にＬＣＤ駆動電圧コントローラを
付加する。また、高耐圧バッファ５１３をＬＣＤ駆動電
圧コントローラにより制御されるセグメントドライバに
置き換え、高耐圧バッファ５１４をＬＣＤ駆動電圧コン
トローラにより制御されるコモンドライバに置き換えた
構成となる。

【００１６】

【発明が解決しようとする課題】前述したように従来の
表示コントローラを内蔵したマイクロコンピュータにお
いては、表示メモリから表示データラッチまでの表示デ
ータのデータ転送をパラレル転送で行っている。

【００１７】しかし、このようなデータ転送方式では、
表示メモリから表示データラッチまでの配線を表示セグ
メント出力の本数分行わなければならず、表示セグメン
ト数が多いほど配線数が増加し、その結果、マイクロコ
ンピュータのチップ面積が大きくなる欠点がある。ま
た、マイクロコンピュータ内部の配線において、表示メ
モリと表示セグメント・桁信号兼用出力端子を近隣させ
なければならないという制限が生じる欠点がある。

【００１８】本発明の目的は、前記の欠点を除去するこ
とにより、表示セグメントの増加に伴う配線数の増加を
少なくし、チップ面積を小さくできるとともに、マイク
ロコンピュータ内部における配置制限を少なくした、表
示コントローラを内蔵したマイクロコンピュータを提供
することにある。

【００１９】

【課題を解決するための手段】本発明は、表示データを
格納する表示メモリと、表示桁数を指定可能な桁数設定
回路と、表示桁信号を出力する表示タイミングデコーダ
と、前記表示メモリから読み出された表示データをラッ
チし出力する表示データラッチと、前記表示タイミング
デコーダおよび前記表示データラッチの出力を外部に出
力する複数の表示セグメント・桁信号兼用出力端子とを
含む表示コントローラを備えたマイクロコンピュータに
おいて、前記表示メモリ内の表示データを読み出して格
納しシリアルに出力する複数ビットの第一のシフトレジ
スタと、この第一のシフトレジスタから出力された表示
データを格納し前記表示データラッチに対してパラレル
に出力する複数ビットの第二のシフトレジスタと、前記
第一および第二のシフトレジスタをシフト動作させるた
めのシフトクロック信号を生成するシフトクロック生成
回路と、この生成されたシフトクロック信号を前記桁数
設定回路の値に応じて制御するシフト補正回路とを含む
ことを特徴とする。

【００２０】また、本発明は、前記表示コントローラ
は、蛍光表示管コントローラであることが好ましい。

【００２１】また、本発明は、前記表示コントローラ
は、ＬＣＤコントローラであることが好ましい。

【００２２】

【作用】シフトクロック生成回路で生成され、シフト補
正回路で桁数設定回路の値に応じて制御されたシフトク
ロック信号に従って、第一のシフトレジスタは表示デー
タを表示メモリから読み出し格納し、１ビット単位でシ
リアルデータ信号として第二のシフトレジスタに転送
し、第二のシフトレジスタに格納し、格納された表示デ
ータをパラレルに表示データラッチに対して出力する。
これにより表示データは表示セグメント・桁信号兼用出
力端子に出力される。

【００２３】従って、表示データの転送に必要な配線
は、第一のシフトレジスタから第二のレジスタへのシリ
アルデータ信号線１本と、シフトクロック信号線の２本
だけでよくなり、表示セグメント数の増加に伴う配線数
の増加を少なくし、チップ面積を小さくできるととも
に、マイクロコンピュータ内における配置の制限を少な
くすることが可能となる。

【００２４】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２５】図１は本発明の第一実施例の要部を示すブ
ロック構成図で、蛍光表示管コントローラ部を示し、図
６に示した従来例に対応する。

【００２６】本第一実施例は、表示データを格納する表
示メモリ５０２と、表示桁数を指定可能な桁数設定回路
５１８と、表示桁信号を出力する表示タイミングデコー
ダ５１６と、表示メモリ５０２から読み出された表示デ
ータをラッチし出力する表示データラッチ５０６と、表
示タイミングデコーダ５１６および表示データラッチ５
０６の出力を外部に出力する複数の表示セグメント・桁
信号兼用出力端子５０３（５０３−１〜５０３−ｍ）と
を含む表示コントローラを備えたマイクロコンピュータ
５００ａにおいて、本発明の特徴とするところの、表示
メモリ５０２内の表示データを読み出して格納しシリア
ルに出力する複数ビットの第一のシフトレジスタＡ１２
１と、このシフトレジスタＡ１２１からシリアルデータ
信号１２２としてシリアルに出力された表示データを格
納し、表示データラッチ５０６に対してパラレルに出力
する複数ビットの第二のシフトレジスタＢ１２３と、ク
ロック信号１２４およびシフトクロックマスク信号１３
０を入力し、シフトレジスタＡ１２１およびＢ１２３を
シフト動作させるためのシフトクロック信号１２７を生
成するシフトクロック生成回路１２５と、この生成され
たシフトクロック信号１２７を桁数設定回路５１８から
の桁数データ信号１２９に応じて補正し補正シフトクロ
ック信号１２８を出力するシフト補正回路１２６とを含
んでいる。

【００２７】なお、図１において、５０１（５０１−１
〜５０１−ｎ）は表示桁信号出力端子、５０４はアドレ
スセレクタ、５０５はデータバス、５０７はメモリライ
ト信号、５０８表示データリード信号、５０９はアドレ
スバス、５１０はアドレス生成回路、５１１はカウン
タ、５１２はカウントクロック信号、５１３および５１
４は高耐圧バッファ、５１５はタイミングカウンタ、５
１７はメモリリード信号、５１９はオア回路ならびに５
２０は一致信号である。

【００２８】次に、本第一実施例の動作について説明す
る。

【００２９】本第一実施例は、説明を簡単にするため、
表示データの幅を５ビット、表示桁数を１１本、表示桁
信号出力端子５０１を８本（５０１−１から５０１−８
まで）、また、表示セグメント・桁信号兼用出力端子５
０３も、８本（５０３−１から５０３−８まで）とす
る。

【００３０】シフトクロック生成回路１２５は、クロッ
ク信号１２４からシフトクロック信号１２７を生成する
とともに、カウンタ５１１から出力されるシフトクロッ
クマスク信号１３０により、クロック信号１２４の所定
の期間を「Ｌ」レベルにマスクする。このシフトクロッ
ク信号１２７がマスクされて「Ｌ」レベルの期間に、表
示メモリ５０２から表示データの読み出しが行われる。

【００３１】桁数設定回路５１８にあらかじめ設定され
た表示桁数は、桁数データ信号１２９としてシフト補正
回路１２６に送られる。シフト補正回路１２６は、桁数
データ信号１２９から実際のシフトクロック数を割り出
す。実際のシフトクロック数は｛（表示セグメント・桁
信号兼用出力端子５０３数＋表示桁信号出力端子５０１
数）−表示桁数｝で決まる。この場合、実際のシフトク
ロック数は｛（８＋８）−１１｝＝５となる。シフト補
正回路１２６はシフトクロック生成回路１２５の出力で
ある基準となるシフトクロック信号１２７をさらにマス
クして補正シフトクロック信号１２８を生成し、シフト
レジスタＡ１２１およびシフトレジスタＢ１２３に出力
する。

【００３２】桁数設定回路５１８には、あらかじめデー
タバス５０５を介して命令で表示桁数を設定しておく。
この場合、すなわち「１１」を設定する。前述のように
この値は桁数データ信号１２９としてシフト補正回路１
２６に出力される。また、桁数設定回路５１８は、設定
された桁数とタイミングカウンタ５１５の値を内部で比
較しており、設定した値とタイミングカウンタ５１５の
値が一致するとタイミングカウンタ５１５に一致信号５
２０を出力する。

【００３３】表示メモリ５０２から読み出されてシフト
レジスタＡ１２１に格納された５ビット幅の表示データ
は、５発の補正シフトクロック信号１２８によりシリア
ルデータ信号１２２としてシフトレジスタＢ１２３に送
られる。そして表示データリード信号５０８によりシフ
トレジスタＢ１２３から表示データラッチ５０６に出力
された５ビット幅の表示データは、オア回路５１９およ
び高耐圧バッファ５１３を介して表示セグメント・桁信
号兼用出力端子５０３の出力端子５０３−４〜５０３−
８から出力される。

【００３４】また、シフトレジスタＢ１２３は、次のデ
ータ転送に備えて表示データリード信号５０８の立ち下
がりで「００」にクリアする。一方、タイミングカウン
タ５１５は、１桁目からカウントを行い、桁数設定回路
５１８に設定した桁数すなわち「１１」までカウントす
ると桁数設定回路５１８からの一致信号５２０によりカ
ウンタ５１１を初期値に戻し、再び１桁目からのカウン
トを開始する。

【００３５】表示タイミングデコーダ５１６は、タイミ
ングカウンタ５１５の出力に応じて表示桁信号を高耐圧
バッファ５１４を介して表示桁信号出力端子５０１から
出力を行う。この場合、表示桁信号は出力端子５０１−
１→５０１−２→５０１−３と表示桁信号が出力されて
ゆき、９桁目の表示桁信号は表示タイミングデコーダ５
１６からオア回路５１９および高耐圧バッファ５１３を
介して表示セグメント・桁信号兼用出力端子５０３−１
から出力される。１０桁目および１１桁目の表示桁信号
も同様に出力端子５０３−２および５０３−３から出力
される。

【００３６】次に、本第一実施例の表示出力タイミング
について図２を用いて説明する。図２において、出力端
子５０１−１、５０１−２および５０１−３は、表示桁
信号出力端子５０１の出力である。表示桁信号出力端子
５０１は、タイミングカウンタ５１５が表示桁数分のカ
ウントアップをするとともに、出力端子５０１−１→５
０１−２→５０１−３の順に「Ｈ」アクティブな信号を
出力する。

【００３７】アドレス生成回路５１０が生成する表示メ
モリ５０２のアドレスは、タイミングカウンタ５１５の
カウントアップとともにアドレス更新を行う。従来例で
示したように、アクティブになっている桁信号出力の次
の桁に対応した表示データを格納した表示メモリ５０２
のアドレスを生成する。従って、出力端子５０１−２が
アクティブのときは出力端子５０１−３がアクティブの
ときに出力しなければならない表示データが格納されて
いる表示メモリ５０２のアドレスを生成する。

【００３８】シフトレジスタＡ１２１への表示データの
読み出しは、表示データリード信号５０８が「Ｈ」レベ
ルのときに行われる。シフトクロックマスク信号１３０
により所定期間クロックがマスクされたシフトクロック
信号１２７はさらにシフト補正回路でマスクされ、補正
シフトクロック信号１２８としてシフトレジスタＡ１２
１およびシフトレジスタＢ１２３に供給され、補正シフ
トクロック信号１２８の立ち上がりに同期してシフトレ
ジスタＡ１２１の内容をシフトレジスタＢ１２３へシリ
アルデータ信号１２２として転送し、補正シフトクロッ
ク信号１２８の５発目の立ち下がりで転送を終了する。

【００３９】シフトレジスタＢ１２３から表示データラ
ッチ５０６への表示データの読み出しは、表示データリ
ード信号５０８が「Ｈ」レベルのときに実行され、同時
に高耐圧バッファ５１３を介して表示セグメント・桁信
号兼用出力端子５０３からその内容を出力する。

【００４０】図３は、動作をわかりやすくするために、
本第一実施例の表示データ部分と表示桁部分を抽出した
ものである。図３では縦方向に各ビット位置が対応して
おり、上方向から下方向へデータが送られている。

【００４１】表示桁数は桁数設定回路５１８であらかじ
め設定されており、表示タイミングデコーダ５１６にお
ける表示桁数もこれで決まる。これによりシフト補正回
路１２６から出力する補正シフトクロック信号１２８の
クロック数も一意に決まる。表示データは、表示データ
リード信号５０８の立ち下がりで「００」にクリアされ
ているシフトレジスタＢ１２３にシリアル転送され（図
３ではシフトレジスタＢ１２３の左方向よりシフト入力
される。）、転送された表示データは表示データラッチ
５０６に格納される。その結果、オア回路５１９では表
示データラッチ５０６出力と表示タイミングデコーダ５
１６出力の論理和がとられ、表示セグメント・桁信号兼
用出力端子５０３に対応するビットのうち、表示桁信号
出力に指定しなかったビットは表示データの出力端子と
して用いられる。

【００４２】図４は、本発明の第二実施例の要部を示す
ブロック構成図、蛍光表示管コントローラ部を示す。本
第二実施例のマイクロコンピュータ５００ｂは、図１の
第一実施例において、汎用ポートラッチ４００を付加し
たものである。第一実施例においては設定した表示桁数
に応じて一意に補正シフトクロック信号１２８のクロッ
ク数が決まるため、表示セグメント数が少ない場合は、
表示メモリ５０２内のそのタイミングで表示しようとし
ている表示データ以外のデータも表示セグメント・桁信
号兼用出力端子５０３から出力される。これを使って表
示メモリ５０２内に出力したいデータを書き込んでおけ
ば、そのアドレスに対応した桁信号がアクティブになる
タイミングで出力することができる。ただし、この場合
はタイミングカウンタ５１５のカウントタイミングに依
存して出力タイミングが定まってしまう。本第二実施例
では汎用ポートラッチ４００を追加することで、タイミ
ングカウンタ５１５のカウントタイミングに依存するこ
となく、いつでも表示セグメント・桁信号兼用出力端子
５０３から出力できるようにしたものである。

【００４３】汎用ポートラッチ４００にデータバス５０
５を介して出力したいデータを書き込むと、オア回路５
１９および高耐圧バッファ５１３を介して表示セグメン
ト・桁信号兼用出力端子５０３から出力される。

【００４４】図５は、動作をわかりやすくするために、
本第二実施例の表示データ部分と表示桁部分を抽出した
ものである。図５では縦方向に各ビット位置が対応して
おり、上方向から下方向へデータが送られている。

【００４５】表示桁数は桁数設定回路５１８であらかじ
め設定されており、表示タイミングデコーダ５１６にお
ける表示桁数もこれで決まる。これによりシフト補正回
路１２６から出力する補正シフトクロック信号１２８の
クロック数も一意に決まる。表示データはシフトレジス
タＢ１２３にシリアル転送され（図５ではシフトレジス
タＢ１２３の左方向よりシフト入力される。）、転送さ
れた表示データは表示データラッチ５０６に格納され
る。その結果、オア回路５１９では表示データラッチ５
０６に格納される。その結果、オア回路５１９では表示
データラッチ５０６出力と表示タイミングデコーダ５１
６出力の論理和がとられ、表示セグメント・桁信号兼用
出力端子５０３に対応するビットのうち、表示桁信号出
力に指定しなかったビットは表示データの出力端子とし
て用いられる。

【００４６】ただし、本第二実施例においては、表示セ
グメント・桁信号兼用出力端子５０３から出力するデー
タをオア回路５１９で論理和をとっているだけなので、
この場合、シフトレジスタＢ１２３にシリアル転送され
るデータのうち、表示データ以外のビット、すなわち汎
用ポートラッチ４００の出力データのビットと論理和が
とられるビットは「０」にしておく必要がある。

【００４７】なお、回路全体の動作タイミングは、第一
実施例における動作タイミングである図２と同様であ
る。

【００４８】

【発明の効果】以上説明したように、本発明は、従来の
表示コントローラを内蔵したマイクロコンピュータに第
一のシフトレジスタ、シリアルデータ信号、第二のシフ
トレジスタ、クロック信号、シフトクロック生成回路、
シフト補正回路、シフトクロック信号、補正シフトクロ
ック信号、桁数データ信号、およびシフトクロックマス
ク信号を含むことにより、表示データが格納されている
メモリから表示データラッチまでのデータ転送をシリア
ルデータ信号線１本、およびシリアルクロック信号線１
本、合計２本の配線により可能であるため、表示セグメ
ント数の増加にともなう配線数の増加を防ぎ、その結
果、マイクロコンピュータのチップ面積が小さくできる
効果がある。また、マイクロコンピュータ内部における
配置の制限を少なくできる効果がある。

【図面の簡単な説明】

【図１】本発明の第一実施例の要部を示すブロック構成
図。

【図２】その表示タイミング図。

【図３】その動作説明図。

【図４】本発明の第二実施例の要部を示すブロック構成
図。

【図５】その動作説明図。

【図６】従来例の要部を示すブロック構成図。

【図７】その表示タイミング図。

【符号の説明】

１２１ シフトレジスタＡ １２２ シリアルデータ信号 １２３ シフトレジスタＢ １２４ クロック信号 １２５ シフトクロック生成回路 １２６ シフト補正回路 １２７ シフトクロック信号 １２８ 補正シフトクロック信号 １２９ 桁数データ信号 １３０ シフトクロックマスク信号 ４００ 汎用ポートラッチ ５００、５００ａ、５００ｂ マイクロコンピュータ ５０１（５０１−１〜５０１−ｎ） 表示桁信号出力
端子 ５０２ 表示メモリ ５０３（５０３−１〜５０３−ｍ） 表示セグメント
・桁信号兼用出力端子 ５０４ アドレスセレクタ ５０５ データバス ５０６ 表示データラッチ ５０７ メモリライト信号 ５０８ 表示データリード信号 ５０９ アドレスバス ５１０ アドレス生成回路 ５１１ カウンタ ５１２ カウントクロック信号 ５１３、５１４ 高耐圧バッファ ５１５ タイミングカウンタ ５１６ 表示タイミングデコーダ ５１７ メモリリード信号 ５１８ 桁数設定回路 ５１９ オア回路（ＯＲ） ５２０ 一致信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−85326（ＪＰ，Ａ) 特開 昭52−143717（ＪＰ，Ａ) 特開 昭60−33594（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G09G 3/00 - 3/38

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 表示データを格納する表示メモリと、表
   示桁数を指定可能な桁数設定回路と、表示桁信号を出力
   する表示タイミングデコーダと、前記表示メモリから読
   み出された表示データをラッチし出力する表示データラ
   ッチと、前記表示タイミングデコーダおよび前記表示デ
   ータラッチの出力を外部に出力する複数の表示セグメン
   ト・桁信号兼用出力端子とを含む表示コントローラを備
   えたマイクロコンピュータにおいて、前記表示メモリ内
   の表示データを読み出して格納しシリアルに出力する複
   数ビットの第一のシフトレジスタと、この第一のシフト
   レジスタから出力された表示データを格納し前記表示デ
   ータラッチに対してパラレルに出力する複数ビットの第
   二のシフトレジスタと、前記第一および第二のシフトレ
   ジスタをシフト動作させるためのシフトクロック信号を
   生成するシフトクロック生成回路と、この生成されたシ
   フトクロック信号を前記桁数設定回路の値に応じて制御
   するシフト補正回路とを含むことを特徴とするマイクロ
   コンピュータ。
2. 【請求項２】 前記表示コントローラは、蛍光表示管コ
   ントローラである請求項１に記載のマイクロコンピュー
   タ。
3. 【請求項３】 前記表示コントローラは、ＬＣＤコント
   ローラである請求項１に記載のマイクロコンピュータ。