JPS6066300A - 表示制御回路 - Google Patents
表示制御回路Info
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- JPS6066300A JPS6066300A JP17554183A JP17554183A JPS6066300A JP S6066300 A JPS6066300 A JP S6066300A JP 17554183 A JP17554183 A JP 17554183A JP 17554183 A JP17554183 A JP 17554183A JP S6066300 A JPS6066300 A JP S6066300A
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
この発明は、ドツト数の多いドツト・マトリックス液晶
表示体に最適な表示制御回路に関する。
表示体に最適な表示制御回路に関する。
〈従来技術〉
第１図に示しだように、大容量の表示体ＬＣＤを駆動す
るためには、複数のセグメント・ドライバーＳＤＩ 、
・・・を用いる必要があるが、その表示内容を読み書き
する場合、複雑となる問題が従来あった。すなわち、情
報を読み書きするとき、その都度チップ・セレクト及び
アドレス指定する必要があった。
るためには、複数のセグメント・ドライバーＳＤＩ 、
・・・を用いる必要があるが、その表示内容を読み書き
する場合、複雑となる問題が従来あった。すなわち、情
報を読み書きするとき、その都度チップ・セレクト及び
アドレス指定する必要があった。
〈発明の目的〉
本発明の目的は、この様な大容量の表示体を複数のセグ
メント・ドライバーＬＳＩで駆動する場合、表示用メモ
リへの情報書き込み、或いは表示用メモリよりの情報読
み出しを簡単にできるようにすることである。
メント・ドライバーＬＳＩで駆動する場合、表示用メモ
リへの情報書き込み、或いは表示用メモリよりの情報読
み出しを簡単にできるようにすることである。
〈実施例〉
第１図は液晶表示制御部と、それを使用する計算機部と
を含めて示しだシステム図である。
を含めて示しだシステム図である。
図に於て、１は液晶表示ユニット、２は演算制御部であ
る。液晶表示ユニット１は第２図の如くＬＣＤ１’ｌと
ＰＷＢ１２とをゴムコネクター１３゜１３により一体化
されている。
る。液晶表示ユニット１は第２図の如くＬＣＤ１’ｌと
ＰＷＢ１２とをゴムコネクター１３゜１３により一体化
されている。
ＳＤ＋ 〜５Ｄ１６ｉｄ各々セグメント・ドライバーで
あり、一つが８０本のセグメント線を駆動する。
あり、一つが８０本のセグメント線を駆動する。
ＣＤはコモン・ドライバーであり、ＬＣＤのバノり・プ
レートにバック・プレート信号を出力する。
レートにバック・プレート信号を出力する。
ＢＡはバッファ・アップであり、液晶駆動用電源電圧を
上記ＣＤ及び各ＳＤに供給する。
上記ＣＤ及び各ＳＤに供給する。
ＣＰＵはマイクログロセソサー、ＣＯＮは表示制御回路
であり、セグメント・ドライバーへ表示データを転送し
、捷たはセグメント・ドライバーから表示データを読み
込む。このデータ転送は何れもビン）・シリアルに行わ
れる。ＲＯＭＩは漢字のフォント・パターンを収録して
いるＲＯＭ。
であり、セグメント・ドライバーへ表示データを転送し
、捷たはセグメント・ドライバーから表示データを読み
込む。このデータ転送は何れもビン）・シリアルに行わ
れる。ＲＯＭＩは漢字のフォント・パターンを収録して
いるＲＯＭ。
ＲＯＭ２は英数カナ等のフォント・パターンヲ収録して
いるＲＯＭである。
いるＲＯＭである。
ＰＳは電源回路であり、上記ＢＡ、ＣＤ及びＳＤに電源
電圧Ｖｃｃを供給する。ＶＴは液晶駆動用電源電圧の可
変調整及び温度補償回路である。
電圧Ｖｃｃを供給する。ＶＴは液晶駆動用電源電圧の可
変調整及び温度補償回路である。
ＢＡは、この電圧を分圧して各レベルの電源電圧を発生
する。
する。
第３図は一つのセグメント・ドライバーＬＳＩのシステ
ム構成を示すものである。
ム構成を示すものである。
ＲＡＭは４０Ｘ８０ピントの表示用ＲＡＭ（スタティッ
クＲＡＭ）であり、ＬＣＤの表示すべきドツトに対応し
たビット・パターンを書き込むことにより、結果的にセ
グメント信号がＳ。−８７９に出力される。つまり、Ｒ
ＡＭの出力信号は、ＥＸ−７０’Ｒ，レベル・シフター
（動作電圧変換回路）及びドライバーより成るブロック
ＥＬＤによりセグメント信号に変換さｉｌ、る。ＲＡＲ
１ｄＲＯＷアドレス・レジスタ、ＣＡＲＨコラム・アド
レス・レジスタであり、ＲＡＭの行・列のアドレスを各
々指定する。
クＲＡＭ）であり、ＬＣＤの表示すべきドツトに対応し
たビット・パターンを書き込むことにより、結果的にセ
グメント信号がＳ。−８７９に出力される。つまり、Ｒ
ＡＭの出力信号は、ＥＸ−７０’Ｒ，レベル・シフター
（動作電圧変換回路）及びドライバーより成るブロック
ＥＬＤによりセグメント信号に変換さｉｌ、る。ＲＡＲ
１ｄＲＯＷアドレス・レジスタ、ＣＡＲＨコラム・アド
レス・レジスタであり、ＲＡＭの行・列のアドレスを各
々指定する。
第４図は、このＲＡＭの内容を表わしたものであり、コ
ラム０〜９、ＲＯＷＯ−ＲＯＷ３９までアリ、各番地に
は８ビツトのビット・パターンが記憶される。第５図は
第４図の例に相当する表示例である。つ寸り、コラム・
アドレスとビット位置がセグメントに対応し、ＲＯＷア
ドレスがバック・プレートの夫々の信号に対応する。
ラム０〜９、ＲＯＷＯ−ＲＯＷ３９までアリ、各番地に
は８ビツトのビット・パターンが記憶される。第５図は
第４図の例に相当する表示例である。つ寸り、コラム・
アドレスとビット位置がセグメントに対応し、ＲＯＷア
ドレスがバック・プレートの夫々の信号に対応する。
ところで、この様なビット・パターンは第３図のＳ端子
よりビット・シリアルで入力される。同図のＳＲはシリ
アル・レジスタであり、クロック信号ＣＬに同期してデ
ータを入出力する。ＳＣは信号制御回路であり、コラム
・アドレス・レジスタＣＡ Ｒの内容をデコードし、Ｒ
ＡＭのコラムを選択する。また、ＳＲの内容をＲＡＭに
書き込み、或いはＲＡＭの内容をＳＲへ読み出す。なお
、ＨＣはバック・プレート信号のタイミング信号をカウ
ントし、ＲＡＭのＲＯＷアドレスを指定するものである
。
よりビット・シリアルで入力される。同図のＳＲはシリ
アル・レジスタであり、クロック信号ＣＬに同期してデ
ータを入出力する。ＳＣは信号制御回路であり、コラム
・アドレス・レジスタＣＡ Ｒの内容をデコードし、Ｒ
ＡＭのコラムを選択する。また、ＳＲの内容をＲＡＭに
書き込み、或いはＲＡＭの内容をＳＲへ読み出す。なお
、ＨＣはバック・プレート信号のタイミング信号をカウ
ントし、ＲＡＭのＲＯＷアドレスを指定するものである
。
このようなセグメント・ドライバーＬＳＩを第１図の如
く用いることによシ、第６図の様な大面積のＬＣＤパネ
ルを駆動することができる。
く用いることによシ、第６図の様な大面積のＬＣＤパネ
ルを駆動することができる。
第７図は上記ＲＡＭと、その人出力信号の関係を表わし
たものである。
たものである。
第４図では表示部のドツトと対応させてＲＡＭの構成を
示したが、この第７図は実際の回路配置を示している。
示したが、この第７図は実際の回路配置を示している。
つまり、ＲＡＭより出力される信号ＳＥｏ〜５Ｅ７９は
第５図のセグメント信号Ｓ。
第５図のセグメント信号Ｓ。
〜Ｓ７９に対応するが、ＳＥｏ 、ＳＥｓ 、−、Ｓ＆
２で一つのブロックになっている。ＤＯ７〜Ｄ９７は、
その１０ピツ）Ｘ４０ （ＲＯＷ）のビットに相当する
。１ｏ−１７は、このＲＡＭの８ビツト人カ、０Ｄｏ〜
ＯＤ７は８ビツト出力である０１０−１７の入力信号に
応じて、ＲＯＷデコーダＲＤとコラム・セレクタＣＯ８
により選択されたビットをセット・リセットする。また
、ＲＯＷデコーダＲＤとコラムφセレクタＣＯ８により
選択されたビットの内容を、上記ＯＤ ｏ ＝ ＯＤ
７に読み出す。な９・Ｒ／Ｗは読み出し／書き込み制御
回路である。
２で一つのブロックになっている。ＤＯ７〜Ｄ９７は、
その１０ピツ）Ｘ４０ （ＲＯＷ）のビットに相当する
。１ｏ−１７は、このＲＡＭの８ビツト人カ、０Ｄｏ〜
ＯＤ７は８ビツト出力である０１０−１７の入力信号に
応じて、ＲＯＷデコーダＲＤとコラム・セレクタＣＯ８
により選択されたビットをセット・リセットする。また
、ＲＯＷデコーダＲＤとコラムφセレクタＣＯ８により
選択されたビットの内容を、上記ＯＤ ｏ ＝ ＯＤ
７に読み出す。な９・Ｒ／Ｗは読み出し／書き込み制御
回路である。
第８図は、このＲＡＭの構成を示したものである。図に
示す通り、基本的には、１ビツト・セル＝６トランジス
タのスタティックＲＡＭである（インバータは２個のト
ランジスタで構成）。
示す通り、基本的には、１ビツト・セル＝６トランジス
タのスタティックＲＡＭである（インバータは２個のト
ランジスタで構成）。
ＲＯＷデコーダＲＤからアドレス・ラインＡＬにアドレ
ス・ライン信号が出力され、コラム・セレクタＣＯ８に
はデータ・ラインＤＬが接続されている。
ス・ライン信号が出力され、コラム・セレクタＣＯ８に
はデータ・ラインＤＬが接続されている。
通常のスタティックＲＡＭと異たる点は、各データ・ラ
インＤＬにラッチ回路ＬＡが接続されている点であり、
その出力が上記５Ｅｏ＝ＳＥ７９の信号となっている。
インＤＬにラッチ回路ＬＡが接続されている点であり、
その出力が上記５Ｅｏ＝ＳＥ７９の信号となっている。
このＳ Ｅｏ ＝ Ｓ Ｅ７９は、第３図に示した様に
、ＥＸ−ＯＲゲート、レベル・シツク−、ドライバーを
介してセグメント信号Ｓ。
、ＥＸ−ＯＲゲート、レベル・シツク−、ドライバーを
介してセグメント信号Ｓ。
〜Ｓ７９に変換される。つ捷り、通常（表示中）は、カ
ウンタＨＣにより出力されるバック・プレート信号に対
応するＲＯＷアドレスが順次選択され、そのアドレス・
ラインに接続されているビット・データが５Ｅｏ−８Ｅ
７９に従って５Ｏ−８７９のセグメント信シシとして出
力される。この場合、コラム・セレクタは何れのデータ
・ラインも選択し々い。したがって、選択されたアドレ
ス・ラインに接続された各ビットの情報が同時にラッチ
回路に出力される。
ウンタＨＣにより出力されるバック・プレート信号に対
応するＲＯＷアドレスが順次選択され、そのアドレス・
ラインに接続されているビット・データが５Ｅｏ−８Ｅ
７９に従って５Ｏ−８７９のセグメント信シシとして出
力される。この場合、コラム・セレクタは何れのデータ
・ラインも選択し々い。したがって、選択されたアドレ
ス・ラインに接続された各ビットの情報が同時にラッチ
回路に出力される。
従来は、第９図に示す如く、１ビツト・セルあたり１０
個のトランジスタで構成されていた。つまり、６個で構
成されているビット信号に、４個のトランジスタからな
るクロックド・インバータが接続されている。このクロ
ックド・インバータはアドレス・ラインＡＬ、データ・
ラインＤＬの状態にかかわらず、バック・プレート信号
のタイミング信号すが入力された時、ビット情報がＳＥ
へ出力される。したがって、通常（表示中）はＲＯＷア
ドレスをバンク・プレート信号に応じてカウントする必
要がないが、ビット・セルの面積が大きなものであった
０ 第８図の様に、基本的に通常のスタティックＲＡＭと同
様の構成とすることによって、同一ザイズのチップであ
れば、１個のチップで多くのドツトを駆動することが可
能となるものである。
個のトランジスタで構成されていた。つまり、６個で構
成されているビット信号に、４個のトランジスタからな
るクロックド・インバータが接続されている。このクロ
ックド・インバータはアドレス・ラインＡＬ、データ・
ラインＤＬの状態にかかわらず、バック・プレート信号
のタイミング信号すが入力された時、ビット情報がＳＥ
へ出力される。したがって、通常（表示中）はＲＯＷア
ドレスをバンク・プレート信号に応じてカウントする必
要がないが、ビット・セルの面積が大きなものであった
０ 第８図の様に、基本的に通常のスタティックＲＡＭと同
様の構成とすることによって、同一ザイズのチップであ
れば、１個のチップで多くのドツトを駆動することが可
能となるものである。
ＲＡＭ内容が読み／書きされる場合、ＲＯＷデコーダＲ
Ｄには、ＲＯＷアドレス・レジスタＲＡＲの内容が供給
され、丑だコラム・セレクタＣＯ８がコラムを選択する
ため、その期間は通常の表示をすることができない。し
かし、非常に短時間であることと、液晶表示体の応答特
性」二ちらつき等の問題はない。
Ｄには、ＲＯＷアドレス・レジスタＲＡＲの内容が供給
され、丑だコラム・セレクタＣＯ８がコラムを選択する
ため、その期間は通常の表示をすることができない。し
かし、非常に短時間であることと、液晶表示体の応答特
性」二ちらつき等の問題はない。
なお、第８図において、Ｐ ｃ ｈ −ＭＯＳ及びφｐ
は、ＲＡ Ｍプリチャージ用ゲートと信号である。
は、ＲＡ Ｍプリチャージ用ゲートと信号である。
第１０図は、第３図に示したＳ端子よりシリアルφレジ
スタＳＲへ入力されるデータのフォーマットである。
スタＳＲへ入力されるデータのフォーマットである。
この１０ビツトのうち上位２ビツトαβはコントロール
・コードであり、下位８ビツトＤ。−Ｄ７の内容がαβ
に応じて種々の意味をもつ。
・コードであり、下位８ビツトＤ。−Ｄ７の内容がαβ
に応じて種々の意味をもつ。
例えば、０７β＝００の場合、Ｄｌ−１であれば、Ｄｓ
は自動インクリメント・モード指定ビット（ｉ）、Ｄ４
は自動ディクリーメント・モード指定ビット（１１）、
Ｄｓ ｒ Ｄａ ＋ Ｄ７はＲＯＷアドレスの自動イン
クリメント／ディクリーメント時のバイト数ｎの指定コ
ードを意味する。αβ＝ＯＯ１Ｄｏ、Ｄ＋＝００ならば
、Ｄ４〜Ｄ７はチップ・セレクト・コードを意味する。
は自動インクリメント・モード指定ビット（ｉ）、Ｄ４
は自動ディクリーメント・モード指定ビット（１１）、
Ｄｓ ｒ Ｄａ ＋ Ｄ７はＲＯＷアドレスの自動イン
クリメント／ディクリーメント時のバイト数ｎの指定コ
ードを意味する。αβ＝ＯＯ１Ｄｏ、Ｄ＋＝００ならば
、Ｄ４〜Ｄ７はチップ・セレクト・コードを意味する。
また、αβ＝０１ 、 Ｄｏ ＝０ならば、Ｄ２〜Ｄ７
はＲＯＷアドレスの設定、αβ＝０１、Ｄｏ＝１ならば
、Ｄ４・〜Ｄ７はコラム・アドレスの設定を意味する。
はＲＯＷアドレスの設定、αβ＝０１、Ｄｏ＝１ならば
、Ｄ４・〜Ｄ７はコラム・アドレスの設定を意味する。
更に、αβ−１０であれば、Ｄｏ〜Ｄ７は８ビツト・デ
ータの書込み、αβ＝１１であれば、Ｄ ｏ ＝ Ｄ
７は８ビツト・データの読出しを意味する。
ータの書込み、αβ＝１１であれば、Ｄ ｏ ＝ Ｄ
７は８ビツト・データの読出しを意味する。
第１１図、第１２図は、セグメント・ドライバーＳＤ＋
（（００００）のチップ）と５Ｄ２（〔０００１〕の
チップ）のＲＯＷ７ドレス２０〜３９、コラム・アドレ
ス０〜９へ、計４００バイトのデータを書き込む場合の
処理について示している。
（（００００）のチップ）と５Ｄ２（〔０００１〕の
チップ）のＲＯＷ７ドレス２０〜３９、コラム・アドレ
ス０〜９へ、計４００バイトのデータを書き込む場合の
処理について示している。
まず、ｎｌで、すべてのセグメント中ドライバーに対し
て、ｉ＝１つまり自動インクリメント・モード及びカウ
ント・バイト数ｎ＝２０が設定される。これは、上記の
如く、Ｓ端子よシンリアル・データを各セグメントφド
ライバーに同時に入力することにより行われる。
て、ｉ＝１つまり自動インクリメント・モード及びカウ
ント・バイト数ｎ＝２０が設定される。これは、上記の
如く、Ｓ端子よシンリアル・データを各セグメントφド
ライバーに同時に入力することにより行われる。
次に、同様にして、ＲＯＷアドレス２０、コラム・アド
レスＯがすべてのセグメント・ドライバーに対して設定
される（ｎｌ ＋ｎ３ ）。このＲＯＷアドレスは第３
図のＲＡＲ，！：ＹレジスタＹＲに、まだコラム・アド
レスはＣＡＲに設定される。
レスＯがすべてのセグメント・ドライバーに対して設定
される（ｎｌ ＋ｎ３ ）。このＲＯＷアドレスは第３
図のＲＡＲ，！：ＹレジスタＹＲに、まだコラム・アド
レスはＣＡＲに設定される。
次に、チップ・コード（００００）のセグメント・ドラ
イバ一つまりＳＤ＋ が選択される（ｎ４）。
イバ一つまりＳＤ＋ が選択される（ｎ４）。
このチップ・コードとは、各チップのＣ３ｏ 〜Ｃ８３
の端子に接続されている基板上のパターン設定により、
予め各チップに割り当てられているコードであり、セグ
メント・ドライバーＳＤ＋ は（００００）、ＳＤ２は
［：０ＯＯ１：］、・・・、ＳＤ＋ｓは（１１１０）、
５ＤＩ６は（１１１１）に予めパターン化されている。
の端子に接続されている基板上のパターン設定により、
予め各チップに割り当てられているコードであり、セグ
メント・ドライバーＳＤ＋ は（００００）、ＳＤ２は
［：０ＯＯ１：］、・・・、ＳＤ＋ｓは（１１１０）、
５ＤＩ６は（１１１１）に予めパターン化されている。
この様にＳＩｈが選択された後、１バイト・データが順
次入力される（ｎ５ ）。これにより、ＳＤ＋のＲＯＷ
アドレス２ｏ１コラム・アドレス０より、１バイト単位
でデータが入力される。この際、１バイト・データが入
力される毎にＲＯＷアトＩ／スがインクリメントされる
。っ捷り、コラム・アドレス０のＲＯＷアドレス２ｏが
らＲＯＷ７トＬ／ス３９捷で順次入力される。
次入力される（ｎ５ ）。これにより、ＳＤ＋のＲＯＷ
アドレス２ｏ１コラム・アドレス０より、１バイト単位
でデータが入力される。この際、１バイト・データが入
力される毎にＲＯＷアトＩ／スがインクリメントされる
。っ捷り、コラム・アドレス０のＲＯＷアドレス２ｏが
らＲＯＷ７トＬ／ス３９捷で順次入力される。
ところで、第３図のＱカウンタＱＣは、初めに指定され
たＲＯＷアドレスから何バイト分まで自動インクリメン
トするかをカウントするカウンタであシ、上記カウント
・バイト数ｎが設定される。
たＲＯＷアドレスから何バイト分まで自動インクリメン
トするかをカウントするカウンタであシ、上記カウント
・バイト数ｎが設定される。
今の場合は「２０」が設定される。したがって、ＲＯＷ
アドレスがｒ３９Ｊ−ｉでインクリメントされ、データ
が書き適才れた後は、上記ＹレジスタＹＲの内容「２０
」がＲＯＷアドレス・レジスタＲＡＲＶＣ再設定され、
またコラム・アドレス・レジスタＣＡＲの内容が１つイ
ンクリメントされる。
アドレスがｒ３９Ｊ−ｉでインクリメントされ、データ
が書き適才れた後は、上記ＹレジスタＹＲの内容「２０
」がＲＯＷアドレス・レジスタＲＡＲＶＣ再設定され、
またコラム・アドレス・レジスタＣＡＲの内容が１つイ
ンクリメントされる。
この様にして、Ｓ′Ｄ１のコラム・アドレス９のＲＯＷ
アドレス３９まで、２ｏｏバイトのデータが入力される
。
アドレス３９まで、２ｏｏバイトのデータが入力される
。
これに続いて、チップ・コード（０００１）のセグメン
ト・ドライバーＳ Ｄ ２が選択され、同様にしてデー
タが順次入力される（ｎ６ ＋１７ ）。
ト・ドライバーＳ Ｄ ２が選択され、同様にしてデー
タが順次入力される（ｎ６ ＋１７ ）。
つまり、Ｓｎ２は、既に自動インクリメント・モード及
びＲＡＲ＝２０、ＹＲ＝２０、ＣＡＲ＝Ｏ。
びＲＡＲ＝２０、ＹＲ＝２０、ＣＡＲ＝Ｏ。
Ｑ Ｃ−２０が、ｎｌ＋ｎ２＋ｎ３で設定されているた
め、第１２図の如く入力される。
め、第１２図の如く入力される。
第１３図は、第１４図に示したような範囲に表示データ
を書き込む場合の例について示したものである。
を書き込む場合の例について示したものである。
まず、すべてのセグメント・ドライバーについて、Ｄ＝
１つ捷り自動ディクリーメント・モード及びカウント・
バイト数ｎ＝１０が設定される（ｎｌ）。このｎの値は
、ＱカウンタＱＣに設定される。
１つ捷り自動ディクリーメント・モード及びカウント・
バイト数ｎ＝１０が設定される（ｎｌ）。このｎの値は
、ＱカウンタＱＣに設定される。
続いて、ＲＯＷアドレス１９、コラム・アドレス５が、
すべてのセグメント・ドライバーに設定される（ｎｚ
＋ｎ３ ）。
すべてのセグメント・ドライバーに設定される（ｎｚ
＋ｎ３ ）。
次に、チップ・コード（１１１１）のチップ即ち５Ｄ１
６が選択され、６０バイト分のデータが順次入力される
（ｎ４ ＋ ｎ５ ）。っマシ、チップ〔１１１１〕の
ＲＯＷアドレス１９、コラム・アドレス５から、Ｒｏｗ
アドレス１０．コラム・アドレスＯまで、データが書き
込まれる。
６が選択され、６０バイト分のデータが順次入力される
（ｎ４ ＋ ｎ５ ）。っマシ、チップ〔１１１１〕の
ＲＯＷアドレス１９、コラム・アドレス５から、Ｒｏｗ
アドレス１０．コラム・アドレスＯまで、データが書き
込まれる。
次に、すべてのチップにコラム・アドレス９が再設定さ
れる（ｎ６ ）。
れる（ｎ６ ）。
そして、チップ・コード（１１１０）がらコード［００
００：］まで、１００バイト分のデータを選択したチッ
プに順次入力する（ ｎ７ ＋ｎ８１ｎ９＋ｒｒ＋ｏ）
ｏつまり、すべてのチップが、ＱＣ＝１０゜ＲＡＲ＝１
９、ＹＲ＝１９、ＣＡＲ＝９及び自動ディクリーメント
・モードであるととを設定されているだめ、チップをセ
レクトし、データを転送するだけで、第１４図の如く書
き込むことができる。
００：］まで、１００バイト分のデータを選択したチッ
プに順次入力する（ ｎ７ ＋ｎ８１ｎ９＋ｒｒ＋ｏ）
ｏつまり、すべてのチップが、ＱＣ＝１０゜ＲＡＲ＝１
９、ＹＲ＝１９、ＣＡＲ＝９及び自動ディクリーメント
・モードであるととを設定されているだめ、チップをセ
レクトし、データを転送するだけで、第１４図の如く書
き込むことができる。
く効 果〉
以上詳細に説明したように、本発明によれば、書き込む
べき表示情報を表示用メモリーへ転送する場合、或いは
読み出すべき表示情報をアクセスする場合、簡単な処理
で短時間に行うことができ名。また、例えば、表示部に
於ける一行だけを書き換えたり、消去する等の表示制御
に適している。
べき表示情報を表示用メモリーへ転送する場合、或いは
読み出すべき表示情報をアクセスする場合、簡単な処理
で短時間に行うことができ名。また、例えば、表示部に
於ける一行だけを書き換えたり、消去する等の表示制御
に適している。
第１図は液晶表示制御部と、それを使用する計算機部と
を含めて示したシステム図、第２図は液晶表示ユニット
の構成を示す側面図、第３図はセグメント・ドライバー
ＬＳＩのシステム構成図、。 第４図は表示用ＲＡＭの記憶内容図、第５図は第４図に
対応する表示状態図、第６図は液晶表示パネルの電極パ
ターン図、第７図は表示用ＲＡＭと、その入出力信号と
の関係を示す図、第８図は表示用ＲＡＭの具体的構成図
、第９図は従来の表示用ＲＡＭの構成図、第１０図はデ
ータ・フォーマット図、第１１図はフローチャート、第
１２図はデータ書込み順序を示す図、第１３図はフロー
チャート、第１４図はデータ書込み順序を示す図である
。 符号の説明 ５ＤＩ−８ＤＩ６：セグメント・ドライバーＬＳＩ、Ｒ
ＡＭ：表示用ＲＡＭ、ＲＡＲ： ＲＯＷアドレス・レジ
スタ、ＣＡＲ：コラム・アドレス・レジスタ、ＳＣ：信
号制御回路、ＲＤ ： ＲＯＷデコーダ、ＣＯＳ：コラ
ム・セレクタ、Ｒ／ｗ：読み出し／書き込み制御回路。 代理人 弁理士 福 士 愛 彦（他２名）θ〜〜 、
−一一一 に 鴫偽 勢 第５図 第６ 図 ９ＥＯＳＥＩ 第８図 第１Ｏ図 第１２ 図 ５Ｄｔ５ ５Ｄｔ６ ’ｊＡ１４５！Ｊ
を含めて示したシステム図、第２図は液晶表示ユニット
の構成を示す側面図、第３図はセグメント・ドライバー
ＬＳＩのシステム構成図、。 第４図は表示用ＲＡＭの記憶内容図、第５図は第４図に
対応する表示状態図、第６図は液晶表示パネルの電極パ
ターン図、第７図は表示用ＲＡＭと、その入出力信号と
の関係を示す図、第８図は表示用ＲＡＭの具体的構成図
、第９図は従来の表示用ＲＡＭの構成図、第１０図はデ
ータ・フォーマット図、第１１図はフローチャート、第
１２図はデータ書込み順序を示す図、第１３図はフロー
チャート、第１４図はデータ書込み順序を示す図である
。 符号の説明 ５ＤＩ−８ＤＩ６：セグメント・ドライバーＬＳＩ、Ｒ
ＡＭ：表示用ＲＡＭ、ＲＡＲ： ＲＯＷアドレス・レジ
スタ、ＣＡＲ：コラム・アドレス・レジスタ、ＳＣ：信
号制御回路、ＲＤ ： ＲＯＷデコーダ、ＣＯＳ：コラ
ム・セレクタ、Ｒ／ｗ：読み出し／書き込み制御回路。 代理人 弁理士 福 士 愛 彦（他２名）θ〜〜 、
−一一一 に 鴫偽 勢 第５図 第６ 図 ９ＥＯＳＥＩ 第８図 第１Ｏ図 第１２ 図 ５Ｄｔ５ ５Ｄｔ６ ’ｊＡ１４５！Ｊ
Claims (1)
- １、 ドツト・マトリックス表示体を駆動するものにお
いて、表示用情報を記憶するメモリ一手段、このメモリ
一手段のＲＯＷアドレスとコラム・アドレスを指定する
アドレス・レジスタ、データの書き込み或いは読み出し
毎に、上記アドレス・レジスタの内容をインクリメント
或いはディクリメントする手段を有することを特徴とす
る表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17554183A JPS6066300A (ja) | 1983-09-21 | 1983-09-21 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17554183A JPS6066300A (ja) | 1983-09-21 | 1983-09-21 | 表示制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066300A true JPS6066300A (ja) | 1985-04-16 |
Family
ID=15997876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17554183A Pending JPS6066300A (ja) | 1983-09-21 | 1983-09-21 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066300A (ja) |
-
1983
- 1983-09-21 JP JP17554183A patent/JPS6066300A/ja active Pending
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