CN117792359A - 一种芯片外部复位管脚的复用选择电路及芯片 - Google Patents

Abstract

本发明公开了一种芯片外部复位管脚的复用选择电路及芯片。该复用选择电路包括第一输入信号产生单元、第二输入信号产生单元、第三输入信号产生单元、复位信号产生单元和或门。其中，第一输入信号产生单元、第二输入信号产生单元和第三输入信号产生单元的输出端依次分别与或门的三个输入端对应连接，或门的输出端与复位信号产生单元的复位端连接。当复位选择信号发生变化选择时，具有不同延时时间的第一输入信号、第二输入信号和第三输入信号经过或门后共同产生复位信号控制信号，使得复位信号产生单元内部的异步复位同步释放逻辑不受外部信号切换产生毛刺的影响，实现芯片复位管脚的复用选择。

Description

一种芯片外部复位管脚的复用选择电路及芯片

技术领域

本发明涉及一种芯片外部复位管脚的复用选择电路，同时也涉及包括该复用选择电路的集成电路芯片，属于集成电路技术领域。

背景技术

随着集成电路技术的不断发展，SOC芯片的功能越来越多且越来越复杂，使得芯片外部需要的管脚数量也相应的不断增加，而芯片管脚数量的增加直接影响到芯片的PCB面积和封装成本。因此，根据不同应用场景将芯片的管脚进行功能复用，充分利用有限的管脚资源是SOC芯片设计的重要工作之一。

在现有技术中，同步电路的复位设计大部分都采用异步复位同步释放的方式，对于复位管脚上的毛刺非常敏感。所以对于复位管脚的复用，一般采用放置多个焊盘(PAD)进行实现，而焊盘的增加会极大的增加芯片面积和芯片成本。因此，如何在不增加芯片面积的情况下，克服复位管脚上产生毛刺的影响，能够实现芯片复位管脚的复用选择，是SOC芯片设计中非常重要的一个技术研究课题。

在申请号为201410472287.8的中国专利申请中，公开了一种SOC芯片的管脚复用电路。该管脚复用电路包括上电复位展宽子电路、采样保存子电路、管脚、等效上拉电阻或等效下拉电阻。SOC芯片的上电复位信号输入上电复位展宽子电路，且上电复位展宽子电路将展宽后的上电复位信号输入采样保存子电路与管脚的使能端，以控制采样保存子电路的采样时间点及管脚的输出，管脚的外部连接端与外部应用连接，管脚的输出端与SOC芯片连接，管脚的输入端与采样保存子电路连接，等效上拉电阻或等效下拉电阻的一端与管脚的外部连接端连接，等效上拉电阻的另一端与外部电源连接，等效下拉电阻的另一端接地。该管脚复用电路可以实现对芯片的固定功能管脚进行复用，而对于复位管脚的复用主要依靠增加焊盘来实现，会极大的增加芯片面积。

发明内容

本发明所要解决的首要技术问题在于提供一种芯片外部复位管脚的复用选择电路。

本发明所要解决的另一技术问题在于提供一种包括该复用选择电路的集成电路芯片。

为了实现上述目的，本发明采用以下的技术方案：

根据本发明实施例的第一方面，提供一种芯片外部复位管脚的复用选择电路，包括第一输入信号产生单元、第二输入信号产生单元、第三输入信号产生单元、复位信号产生单元和或门；其中，

所述第一输入信号产生单元、所述第二输入信号产生单元和所述第三输入信号产生单元的输出端依次分别与所述或门的第一输入端、第二输入端和第三输入端对应连接，所述或门的输出端与所述复位信号产生单元的复位端连接；所述复位信号产生单元的输出端与所述复用选择电路的输出端连接；

所述第一输入信号产生单元用于根据复位选择信号和系统时钟信号在第一延时时间产生第一输入信号；

所述第二输入信号产生单元用于根据所述复位选择信号和所述系统时钟信号在第二延时时间产生相应的控制信号，控制芯片外部的某个管脚复用为复位管脚，使得该复位管脚的输入信号成为第二输入信号；

所述第三输入信号产生单元用于根据所述复位选择信号和所述系统时钟信号在第三延时时间产生第三输入信号；

所述或门用于根据所述第一输入信号、所述第二输入信号和所述第三输入信号产生复位控制信号提供给所述复位信号产生单元；

所述复位信号产生单元用于根据所述复位控制信号产生芯片内部的复位信号；

当所述复位选择信号发生变化选择时，具有不同延时时间的所述第一输入信号、所述第二输入信号和所述第三输入信号经过所述或门后共同产生所述复位信号控制信号，使得所述复位信号产生单元内部的异步复位同步释放逻辑不受外部信号切换产生毛刺的影响，实现芯片复位管脚的复用选择。

其中较优地，所述复位选择信号采用一个2bit的数字信号，实现对三个芯片外部管脚复用为复位管脚的复用选择。

其中较优地，所述第一输入信号产生单元包括第一或非门和第一寄存器；其中，

所述第一或非门的两个输入端分别与所述复位选择信号的高位电平信号端和低位电平信号端连接，所述第一或非门的输出端与所述第一寄存器的输入端连接，所述第一寄存器的时钟端与所述系统时钟信号端连接，所述第一寄存器的复位端与芯片内部上电复位信号端连接，所述第一寄存器的输出端一方面与所述或门的第一输入端连接，另一方面与所述第三输入信号产生单元的输入端连接。

其中较优地，当所述复位选择信号由[00]变为[01]或[10]或[11]时，所述第一输入信号产生单元在第一延时时间产生低电平的第一输入信号；

当所述复位选择信号由[01]或[10]或[11]变为[00]时，所述第一输入信号产生单元在第一延时时间产生高电平的第一输入信号。

其中较优地，所述第二输入信号产生单元包括第一选择器、第一寄存器组和第二寄存器组，每个寄存器组均由两个寄存器组成；其中，

芯片外部第一管脚、第二管脚和第三管脚分别与所述第一选择器的第一输入端、第二输入端和第三输入端对应连接，第一选择器的第四输入端与电源Vdd端连接；所述第一寄存器组中的两个寄存器的输入端分别与所述复位选择信号的高位电平信号端和低位电平信号端连接，所述第一寄存器组中的两个寄存器的输出端分别与所述第二寄存器组中的两个寄存器的输入端对应连接，所述第二寄存器组中的两个寄存器的输出端均与所述第一选择器的控制端连接；所述第一寄存器组和所述第二寄存器组的时钟端均与所述系统时钟信号端连接，所述第一寄存器组和所述第二寄存器组的复位端均与芯片内部上电复位信号端连接；所述第一选择器的输出端与所述或门的第二输入端连接。

其中较优地，当所述复位选择信号由[00]变为[01]或[10]或[11]时，所述第二输入信号产生单元在第二延时时间产生控制信号[01]或[10]或[11]，控制芯片外部第一管脚或第二管脚或第三管脚复用为复位管脚，使得该复位管脚的输入信号成为第二输入信号；

当所述复位选择信号由[01]或[10]或[11]变为[00]时，所述第二输入信号产生单元在第二延时时间产生控制信号[00]，控制电源Vdd信号作为第二输入信号。

其中较优地，所述第三输入信号产生单元包括第二寄存器、第三寄存器和第四寄存器；其中，

所述第二寄存器的输入端与所述第一输入信号产生单元的输出端连接，所述第二寄存器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端与所述或门的第三输入端连接；所述第二寄存器、所述第三寄存器和所述第四寄存器的时钟端均与所述系统时钟信号端连接；所述第二寄存器、所述第三寄存器和所述第四寄存器的复位端均与芯片内部上电复位信号端连接。

其中较优地，当所述复位选择信号由[00]变为[01]或[10]或[11]时，所述第三输入信号产生单元在第三延时时间产生低电平的第三输入信号；

当所述复位选择信号由[01]或[10]或[11]变为[00]时，所述第三输入信号产生单元在第三延时时间产生高电平的第三输入信号。

其中较优地，所述复位信号产生单元由第五寄存器和第六寄存器组成的两级同步缓存器构成，用于根据所述复位控制信号产生异步复位、同步释放方式的芯片内部复位信号。

根据本发明实施例的第二方面，提供一种集成电路芯片，该集成电路芯片中包括有上述芯片外部复位管脚的复用选择电路。

与现有技术相比较，本发明所提供的芯片外部复位管脚的复用选择电路，在采用复位选择信号完成芯片外部管脚复用为复位管脚时，通过采用产生具有不同延时时间的三个输入信号共同生成复位控制信号的技术方案，控制复位信号产生单元产生异步复位、同步释放方式的芯片内部复位信号。同时，避免了外部信号切换产生毛刺的影响，实现芯片外部复位管脚的复用选择。因此，本发明所提供的芯片外部复位管脚的复用选择电路具有设计巧妙合理、设计成本较低，芯片PCB面积较小等有益效果。

附图说明

图1为本发明实施例中，芯片外部复位管脚的复用选择电路的结构框图；

图2为本发明实施例中，芯片外部复位管脚的复用选择电路的原理接线图；

图3为本发明实施例中，芯片外部复位管脚的复用选择电路的时序对照图。

具体实施方式

下面结合附图和具体实施例对本发明的技术内容进行详细具体的说明。

如图1所示，本发明提供的一种芯片外部复位管脚的复用选择电路包括第一输入信号产生单元、第二输入信号产生单元、第三输入信号产生单元、复位信号产生单元和或门OR_SEL。其中，第一输入信号产生单元、第二输入信号产生单元和第三输入信号产生单元的输出端依次分别与或门OR_SEL的第一输入端、第二输入端和第三输入端对应连接，或门OR_SEL的输出端与复位信号产生单元的复位端连接；复位信号产生单元的输出端与复用选择电路的输出端连接。

第一输入信号产生单元用于根据复位选择信号NRST_MODE和系统时钟信号SYS_CLK在第一延时时间产生第一输入信号。

第二输入信号产生单元用于根据复位选择信号NRST_MODE和系统时钟信号SYS_CLK在第二延时时间产生相应的控制信号，控制芯片外部的某个管脚(外部IO)复用为复位管脚，使得该复位管脚的输入信号成为第二输入信号。

第三输入信号产生单元用于根据复位选择信号NRST_MODE和系统时钟信号SYS_CLK在第三延时时间产生第三输入信号。

或门OR_SEL用于根据第一输入信号、第二输入信号和第三输入信号产生复位控制信号or_out提供给复位信号产生单元。

复位信号产生单元用于根据复位控制信号or_out产生芯片内部的复位信号NRST。

当复位选择信号NRST_MODE发生变化选择时，具有不同延时时间的第一输入信号、第二输入信号和第三输入信号经过或门OR_SEL后共同产生复位控制信号or_out，使得复位信号产生单元内部的异步复位同步释放逻辑不受外部信号切换产生毛刺的影响，实现芯片复位管脚的复用选择。

复位选择信号NRST_MODE可以是一个2bit的数字信号[00]、[01]、[10]和[11]，分别代表数字0、1、2、3，其中，数字信号[01]、[10]和[11]分别与待选择复用为复位管脚的三个芯片外部管脚相对应；数字信号[00]与电源Vdd(即高电平)相对应。同理，复位选择信号NRST_MODE也可以是一个3bit的数字信号，则其可以分别与待选择复用为复位管脚的七个芯片外部管脚相对应。在本发明下面的实施例中，以复位选择信号NRST_MODE采用一个2bit的数字信号为例进行说明。

在本发明的一个实施例中，如图2所示，第一输入信号产生单元包括第一或非门NOR和第一寄存器NRST_MODE_DIS。其中，第一或非门NOR的两个输入端分别与复位选择信号NRST_MODE的高位电平信号端和低位电平信号端连接，第一或非门NOR的输出端与第一寄存器NRST_MODE_DIS的输入端连接，第一寄存器NRST_MODE_DIS的时钟端与系统时钟信号SYS_CLK端连接，第一寄存器NRST_MODE_DIS的复位端与芯片内部上电复位信号POR_RSTN端连接，第一寄存器NRST_MODE_DIS的输出端一方面与或门OR_SEL的第一输入端连接，另一方面与第三输入信号产生单元的输入端连接。

当复位选择信号NRST_MODE由[00]变为[01]或[10]或[11]时，其高位电平信号和低位电平信号输入至第一或非门NOR后，第一或非门NOR输出低电平信号提供给第一寄存器NRST_MODE_DIS，在下一个系统时钟信号SYS_CLK的上升沿处，第一寄存器NRST_MODE_DIS输出低电平信号，该低电平信号即为第一输入信号。由复位选择信号NRST_MODE的变化开始至下一个系统时钟信号SYS_CLK的上升沿为止，此段延时时间t1不超过系统时钟信号的一个周期T，即t1≤T，该延时时间t1即为第一延时时间。

当复位选择信号NRST_MODE由[01]或[10]或[11]变为[00]时，其高位电平信号和低位电平信号输入至第一或非门NOR后，第一或非门NOR输出高电平信号提供给第一寄存器NRST_MODE_DIS，同理，经过第一延时时间t1后，第一寄存器NRST_MODE_DIS输出高电平信号，该高电平信号即为第一输入信号。

第二输入信号产生单元包括第一选择器MUX_SEL、第一寄存器组NRST_MODE_R和第二寄存器组NRST_MODE_R1，每个寄存器组均由两个寄存器组成。其中，芯片外部第一管脚IO_1、第二管脚IO_2和第三管脚IO_3分别与第一选择器MUX_SEL的第一输入端1、第二输入端2和第三输入端3对应连接，第一选择器MUX_SEL的第四输入端0与电源Vdd端连接。第一寄存器组NRST_MODE_R中的两个寄存器的输入端分别与复位选择信号NRST_MODE的高位电平信号端和低位电平信号端连接，第一寄存器组NRST_MODE_R中的两个寄存器的输出端分别与第二寄存器组NRST_MODE_R1中的两个寄存器的输入端对应连接，第二寄存器组NRST_MODE_R1中的两个寄存器的输出端均与第一选择器MUX_SEL的控制端连接。第一寄存器组NRST_MODE_R和第二寄存器组NRST_MODE_R1的时钟端均与系统时钟信号SYS_CLK端连接，第一寄存器组NRST_MODE_R和第二寄存器组NRST_MODE_R1的复位端均与芯片内部上电复位信号POR_RSTN端连接。第一选择器MUX_SEL的输出端Y与或门OR_SEL的第二输入端连接。

当复位选择信号NRST_MODE由[00]变为[01]或[10]或[11]时，其高位电平信号和低位电平信号分别输入至第一寄存器组NRST_MODE_R中的两个寄存器的输入端，经过两个系统时钟信号SYS_CLK的上升沿后，在第二寄存器组NRST_MODE_R1的输出端产生延时后的控制信号[01]或[10]或[11]，相应地将第一选择器MUX_SEL的第一输入端或第二输入端或第三输入端与输出端接通，即实现将芯片外部第一管脚IO_1或第二管脚IO_2或第三管脚IO_3复用为第二输入信号的输入管脚，使得该管脚的输入信号成为第二输入信号。由复位选择信号NRST_MODE的变化开始至第二个系统时钟信号SYS_CLK的上升沿为止，此段延时时间t2满足T≤t2≤2T，T为系统时钟信号的周期，该延时时间t2即为第二延时时间。

当复位选择信号NRST_MODE由[01]或[10]或[11]变为[00]时，其高位电平信号和低位电平信号分别输入至第一寄存器组NRST_MODE_R中的两个寄存器的输入端，同时，经过第二延时时间t2后，第二寄存器组NRST_MODE_R1的输出端产生控制信号[00]，相应地将第一选择器MUX_SEL的第四输入端0与输出端接通，将电源Vdd的高电平信号作为第二输入信号。

需要说明的是，复位管脚的选择操作中，第二延时时间t2是将某个外部管脚复用为复位管脚的时间；从复用成功时刻起，若该管脚上的低电平复位信号(即第二输入信号)的到达时间为Δt，则该第二输入信号的延时时间为t2+Δt。

第三输入信号产生单元包括第二寄存器Nrst_mask、第三寄存器Nrst_mask1和第四寄存器Nrst_mask2。其中，第二寄存器Nrst_mask的输入端与第一输入信号产生单元的输出端连接，第二寄存器Nrst_mask的输出端与第三寄存器Nrst_mask1的输入端连接，第三寄存器Nrst_mask1的输出端与第四寄存器Nrst_mask2的输入端连接，第四寄存器Nrst_mask2的输出端与或门OR_SEL的第三输入端连接。第二寄存器Nrst_mask、第三寄存器Nrst_mask1和第四寄存器Nrst_mask2的时钟端均与系统时钟信号SYS_CLK端连接；第二寄存器Nrst_mask、第三寄存器Nrst_mask1和第四寄存器Nrst_mask2的复位端均与芯片内部上电复位信号POR_RSTN端连接。

当复位选择信号NRST_MODE由[00]变为[01]或[10]或[11]时，其高位电平信号和低位电平信号经过第一输入信号产生单元后输出低电平信号，该低电平信号经过第二寄存器Nrst_mask、第三寄存器Nrst_mask1和第四寄存器Nrst_mask2，在第四个系统时钟信号SYS_CLK的上升沿处，第四寄存器Nrst_mask2输出低电平信号，该低电平信号即为第三输入信号。由复位选择信号NRST_MODE的变化开始至第四个系统时钟信号SYS_CLK的上升沿为止，此段延时时间t3满足3T≤t3≤4T，T为系统时钟信号的周期，该延时时间t3即为第三延时时间。

当复位选择信号NRST_MODE由[01]或[10]或[11]变为[00]时，其高位电平信号和低位电平信号经过第一输入信号产生单元后输出高电平信号，同理，经过第三延时时间t3后，第四寄存器Nrst_mask2输出高电平信号，该高电平信号即为第三输入信号。

第一输入信号产生单元产生的第一输入信号、第二输入信号产生单元产生的第二输入信号和第三输入信号产生单元产生的第三输入信号经过或门OR_SEL后，在或门OR_SEL的输出端产生复位控制信号or_out提供给复位信号产生单元。由于或门OR_SEL的三个输入信号具有不同的延时时间，不会在同一时刻发生变化，所以复位控制信号or_out不会产生毛刺。

需要说明的是，第一输入信号和第三输入信号均为芯片内部信号，而第二输入信号是通过芯片某个外部管脚输入的芯片外部信号。

在本发明的一个实施例中，如图2所示，复位信号产生单元包括第五寄存器Resync0和第六寄存器Resync1。其中，或门OR_SEL的输出端分别与第五寄存器Resync0和第六寄存器Resync1的复位端连接；第五寄存器Resync0和第六寄存器Resync1的时钟端均与系统时钟信号SYS_CLK端连接；第五寄存器Resync0的输入端与电源Vdd端连接，第五寄存器Resync0的输出端与第六寄存器Resync1的输入端连接，第六寄存器Resync1的输出端与复用选择电路的输出端连接。

复位信号产生单元中，第五寄存器Resync0和第六寄存器Resync1组成两级同步缓存器，用于产生异步复位、同步释放方式的芯片内部复位信号NRST，防止复位信号释放时可能产生的亚稳态现象。复位信号产生单元的具体工作过程如下。

当或门OR_SEL输出的复位控制信号or_out变为低电平时，第五寄存器Resync0和第六寄存器Resync1立即进行复位动作，该复位动作与系统时钟信号无关，因此，第六寄存器Resync1的输出端立即变为低电平的复位信号NRST，提供给芯片内部进行复位操作。当或门OR_SEL输出的复位控制信号or_out变为高电平时，第五寄存器Resync0和第六寄存器Resync1的复位状态被取消，在下一个系统时钟信号SYS_CLK的上升沿处第五寄存器Resync0的输出端变为高电平，在第二个系统时钟信号SYS_CLK的上升沿处第六寄存器Resync1的输出端也变为高电平，即复位信号NRST不是立即释放，而是同步到系统时钟有效时才进行释放。

下面以复用芯片外部第三管脚IO_3为复位管脚为例，并结合复用选择电路的时序对照，对复位管脚配置更新的过程进行详细说明。复用选择电路的时序对照如图3所示。

当复位选择信号NRST_MODE由[00]变为[11]时，第一输入信号产生单元经过第一延时时间t1产生低电平的第一输入信号，即第一寄存器NRST_MODE_DIS输出端变为低电平。第二输入信号产生单元内经过第二延时时间t2后在第二寄存器组NRST_MODE_R1的输出端产生控制信号[11]，控制第一选择器MUX_SEL改变接通通路，使得外部第三管脚IO_3成为第二输入信号的输入端，此时，第二输入信号为高电平，使得或门OR_SEL输出的复位控制信号or_out同样为高电平，因此，复位信号产生单元的输出端产生高电平的复位信号NRST，即此时复位信号NRST无效。同时，第三输入信号产生单元经过第三延时时间t3后产生低电平的第三输入信号，即第四寄存器Nrst_mask2输出端变为低电平。

当某时刻外部第三管脚IO_3上的第二输入信号由高电平变为低电平时，或门OR_SEL输出的复位控制信号or_out也由高电平变为低电平，使得复位信号产生单元的输出端立即产生低电平的复位信号NRST，提供给芯片内部进行复位操作，完成异步复位。当外部第三管脚IO_3上的第二输入信号由低电平变为高电平时，或门OR_SEL输出的复位控制信号or_out同时也由低电平变为高电平，然后在第二个系统时钟信号SYS_CLK的上升沿处，复位信号NRST由低电平变为高电平，完成同步释放。

由上述工作过程的分析可以看出，本发明提供的芯片外部复位管脚的复用选择电路，当系统通过复位选择信号NRST_MODE选择某个外部管脚(外部IO)复用为复位管脚时，以及系统通过复位选择信号NRST_MODE选择电源Vdd(高电平信号)端的切换时，复位信号NRST由具有不同延时的第一输入信号、第二输入信号和第三输入信号共同产生，并且，首先采用第一输入信号和第三输入信号将正在复用更新的复位管脚或者正在切换的电源端进行屏蔽，防止外部信号变化时产生的毛刺对复位信号的影响，实现芯片复位管脚的复用选择。

需要说明的是，当复位选择信号NRST_MODE采用3bit的数字信号时，本发明提供的复用选择电路可以实现七个芯片外部管脚复用为复位管脚的技术方案，相应的第二输入信号产生单元的第一选择器应采用具有8个输入端的选择器；第一寄存器组和第二寄存组中每个寄存组均应包括三个寄存器用于传输3bit的数字信号。第一输入信号产生单元中的第一或非门应采用具有三个输入端的或非门。

以上对本发明实施例提供的一种芯片外部复位管脚的复用选择电路的结构和工作原理进行了详细说明。基于上述芯片外部复位管脚的复用选择电路，本发明实施例进一步提供一种集成电路芯片，该集成电路芯片中包括上述芯片外部复位管脚的复用选择电路，用于对芯片中的复位管脚进行复用选择。并且由于芯片减少了专用的外部复位管脚，其所占用的PCB面积较小。对于该集成电路芯片中的芯片外部复位管脚的复用选择电路的具体结构，在此就不再赘述了。

综上所述，与现有技术相比较，本发明提供的芯片外部复位管脚的复用选择电路，在采用复位选择信号完成芯片外部管脚复用为复位管脚时，通过采用产生具有不同延时时间的三个输入信号共同生成复位控制信号的技术方案，控制复位信号产生单元产生异步复位、同步释放方式的芯片内部复位信号。同时，避免了外部信号切换产生毛刺的影响，实现芯片复位管脚的复用选择。因此，本发明提供的芯片外部复位管脚的复用选择电路具有设计巧妙合理、设计成本较低，芯片PCB面积较小等有益效果。

需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

上面对本发明提供的芯片外部复位管脚的复用选择电路及芯片进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质内容的前提下对它所做的任何显而易见的改动，都将构成对本发明专利权的侵犯，将承担相应的法律责任。

Claims (10)

1.一种芯片外部复位管脚的复用选择电路，其特征在于包括第一输入信号产生单元、第二输入信号产生单元、第三输入信号产生单元、复位信号产生单元和或门；其中，

所述第一输入信号产生单元、所述第二输入信号产生单元和所述第三输入信号产生单元的输出端依次分别与所述或门的第一输入端、第二输入端和第三输入端对应连接，所述或门的输出端与所述复位信号产生单元的复位端连接；所述复位信号产生单元的输出端与所述复用选择电路的输出端连接；

所述第一输入信号产生单元用于根据复位选择信号和系统时钟信号在第一延时时间产生第一输入信号；

所述第二输入信号产生单元用于根据所述复位选择信号和所述系统时钟信号在第二延时时间产生相应的控制信号，控制芯片外部的某个管脚复用为复位管脚，使得该复位管脚的输入信号成为第二输入信号；

所述第三输入信号产生单元用于根据所述复位选择信号和所述系统时钟信号在第三延时时间产生第三输入信号；

所述或门用于根据所述第一输入信号、所述第二输入信号和所述第三输入信号产生复位控制信号提供给所述复位信号产生单元；

所述复位信号产生单元用于根据所述复位控制信号产生芯片内部的复位信号；

当所述复位选择信号发生变化选择时，具有不同延时时间的所述第一输入信号、所述第二输入信号和所述第三输入信号经过所述或门后共同产生所述复位信号控制信号，使得所述复位信号产生单元内部的异步复位同步释放逻辑不受外部信号切换产生毛刺的影响，实现芯片复位管脚的复用选择。

2.如权利要求1所述的芯片外部复位管脚的复用选择电路，其特征在于：

所述复位选择信号采用一个2bit的数字信号，实现对三个芯片外部管脚复用为复位管脚的复用选择。

3.如权利要求2所述的芯片外部复位管脚的复用选择电路，其特征在于：

所述第一输入信号产生单元包括第一或非门和第一寄存器；其中，

所述第一或非门的两个输入端分别与所述复位选择信号的高位电平信号端和低位电平信号端连接，所述第一或非门的输出端与所述第一寄存器的输入端连接，所述第一寄存器的时钟端与所述系统时钟信号端连接，所述第一寄存器的复位端与芯片内部上电复位信号端连接，所述第一寄存器的输出端一方面与所述或门的第一输入端连接，另一方面与所述第三输入信号产生单元的输入端连接。

4.如权利要求3所述的芯片外部复位管脚的复用选择电路，其特征在于：

当所述复位选择信号由[00]变为[01]或[10]或[11]时，所述第一输入信号产生单元在第一延时时间产生低电平的第一输入信号；

当所述复位选择信号由[01]或[10]或[11]变为[00]时，所述第一输入信号产生单元在第一延时时间产生高电平的第一输入信号。

5.如权利要求2所述的芯片外部复位管脚的复用选择电路，其特征在于：

所述第二输入信号产生单元包括第一选择器、第一寄存器组和第二寄存器组，每个寄存器组均由两个寄存器组成；其中，

芯片外部第一管脚、第二管脚和第三管脚分别与所述第一选择器的第一输入端、第二输入端和第三输入端对应连接，第一选择器的第四输入端与电源端连接；所述第一寄存器组中的两个寄存器的输入端分别与所述复位选择信号的高位电平信号端和低位电平信号端连接，所述第一寄存器组中的两个寄存器的输出端分别与所述第二寄存器组中的两个寄存器的输入端对应连接，所述第二寄存器组中的两个寄存器的输出端均与所述第一选择器的控制端连接；所述第一寄存器组和所述第二寄存器组的时钟端均与所述系统时钟信号端连接，所述第一寄存器组和所述第二寄存器组的复位端均与芯片内部上电复位信号端连接；所述第一选择器的输出端与所述或门的第二输入端连接。

6.如权利要求5所述的芯片外部复位管脚的复用选择电路，其特征在于：

当所述复位选择信号由[00]变为[01]或[10]或[11]时，所述第二输入信号产生单元在第二延时时间产生控制信号[01]或[10]或[11]，控制芯片外部第一管脚或第二管脚或第三管脚复用为复位管脚，使得该复位管脚的输入信号成为第二输入信号；

当所述复位选择信号由[01]或[10]或[11]变为[00]时，所述第二输入信号产生单元在第二延时时间产生控制信号[00]，控制电源信号作为第二输入信号。

7.如权利要求2所述的芯片外部复位管脚的复用选择电路，其特征在于：

所述第三输入信号产生单元包括第二寄存器、第三寄存器和第四寄存器；其中，

所述第二寄存器的输入端与所述第一输入信号产生单元的输出端连接，所述第二寄存器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端与所述或门的第三输入端连接；所述第二寄存器、所述第三寄存器和所述第四寄存器的时钟端均与所述系统时钟信号端连接；所述第二寄存器、所述第三寄存器和所述第四寄存器的复位端均与芯片内部上电复位信号端连接。

8.如权利要求7所述的芯片外部复位管脚的复用选择电路，其特征在于：

当所述复位选择信号由[00]变为[01]或[10]或[11]时，所述第三输入信号产生单元在第三延时时间产生低电平的第三输入信号；

当所述复位选择信号由[01]或[10]或[11]变为[00]时，所述第三输入信号产生单元在第三延时时间产生高电平的第三输入信号。

9.如权利要求2所述的芯片外部复位管脚的复用选择电路，其特征在于：

所述复位信号产生单元由第五寄存器和第六寄存器组成的两级同步缓存器构成，用于根据所述复位控制信号产生异步复位、同步释放方式的芯片内部复位信号。

10.一种集成电路芯片，其特征在于包括权利要求1～9中任意一项所述的芯片外部复位管脚的复用选择电路。