KR20120024816A - 고속 시리얼라이저 장치 - Google Patents

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Abstract

시리얼라이저/디시리얼라이저(100; 400) 장치는 데이터의 N 병렬 비트를 취하고 이들을 클록 속도의 N배로 송신기에 직렬로 시프트-아웃시키는 시리얼라이저(100; 400); 상기 시리얼라이저를 시동시키는 송신기 인에이블 블록(110, 120, 420); 및 카운트 블록(130; 430)을 포함한다. 상기 시리얼라이저는 플립-플롭들 및 mux들을 포함하며, 데이터의 N 병렬 비트를 취하고 이들을 클록 속도의 N배로 송신기에 직렬로 시프트-아웃시킨다. 상기 송신기 인에이블 블록(110, 120; 420)은 인버터 및 플립-플롭들을 포함하며, 상기 시리얼라이저를 시동시킨다. 상기 카운트 블록은 카운터 또는 인버터, 플립-플롭들 및 NOR 게이트를 포함할 수 있으며, 상기 시리얼라이저의 데이터 로딩을 프로그래밍하는 분할된 클록을 생성한다.

Description

고속 시리얼라이저 장치{HIGH SPEED SERIALIZER APPARATUS}
본 출원은 " 낮은 대기시간, 저전력, FIFO 독립, 고속 SERDES 전송 구조라는 명칭으로 2006년 11월 13일에 출원된 미국 가출원번호 제60/865,606호의 우선권을 주장한다. 이 출원의 전체는 여기에 참조로 통합된다.
본 발명은 일반적으로 통신 시스템들, 특히 통신 시스템들에 사용되는 시리얼라이저/디시리얼라이저(Serializer/Deserializer: SerDes) 회로들에 관한 것이다.
SerDes 회로들은 일반적으로 집적회로들로 통합되고, 고속으로 동작하며, 병렬 데이터를 직렬 데이터로 그리고 직렬 데이터를 병렬 데이터로 변환한다.
종래의 SerDes는 다음과 같은 단점들을 가지며, 즉 종래의 SerDes는 클록 영역들을 교차(cross)시키기 위하여 선입선출(FIFO: First In-First Out) 회로들을 사용하기 때문에 초과 전력 및 초과 영역을 필요로 하며, 또한 출력 경로에 대한 비트 선택을 관리하기 위하여 고속 mux들을 사용하기 때문에 파형에 비대칭성(asymmetry)을 추가하거나 또는 대기시간을 가진 부가 파이프라인 플립플롭을 추가한다.
하기의 설명은 본 발명의 하나 이상의 양상들에 대한 기본적인 이해를 제공하기 위해서 하나 이상의 양상들의 간략화된 요약을 제공한다. 이러한 요약은 모든 가능한 양상들에 대한 포괄적인 개요는 아니며, 모든 양상들의 엘리먼트들 중 핵심 엘리먼트를 식별하거나, 일부 또는 모든 양상들의 범위를 커버하고자 할 의도도 아니다. 그 유일한 목적은 이후에 제시되는 상세한 설명에 대한 도입부로서 간략화된 형태로 하나 이상의 양상들의 일부 개념들을 제공하기 위함이다.
일 양상에 따르면, 회로는 4 병렬 데이터 비트 및 이들의 저주파수(예컨대, 200MHz) 클록을 취하고, 이들을 고주파수(예컨대, 800MHz)의 데이터의 직렬 스트림으로 변환한다. 기본적인 구조는 1GHz 이상의 속도를 지원할 수 있다. 이하의 문제점들, 즉 코어(core)로부터 패드(pad)까지의 데이터/클록 스큐(skew)가 해결된다. 이러한 문제점은 코어 로직의 마지막 스테이지를 패드내로 풀링(pulling)함으로써, 즉 저속 클록(nibl 클록-200MHz) 및 고속 클록(tx 클록-800MHz)간의 클록 불확실성(uncertainty)을 해결함으로써 해결된다. 이러한 문제는 클록 영역들을 안전하게 교차(cross)시키고 송신기내의 작은 영역에 모든 고속 클록 지터(jitter)/스큐를 제한시키는 회로를 사용함으로써 해결된다. 또한, nibl 및 tx 클록간의 임의의 준안정(metastable) 문제들을 방지하는 회로가 존재한다. 이 회로는 (종래기술에서 처럼) 클록 영역들을 교차시키기 위하여 FIFO 회로를 사용할때 발생하는 부가 대기시간을 방지한다. 또한, 이 회로는 FIFO들 및 FIFO 포인터들을 조절하기 위하여 필요한 제어 로직에 의하여 사용되는 부가 회로 영역 및 전력을 방지한다.
전술한 목적 및 관련된 목적을 달성하기 위해서, 하나 이상의 양상들이 아래에서 설명되고, 특히 청구항에서 특정되는 특징들을 포함한다. 하기 설명 및 관련 도면들은 하나 이상의 양상들의 임의의 예시적인 양상들을 보다 상세히 설명한다. 그러나, 이러한 양상들은 다양한 양상들의 원리들이 사용될 수 있고 기술된 양상들이 이러한 모든 양상들 및 이들의 균등물을 포함하는 것으로 의도된 다양한 방식들의 일부를 나타낸다.
도 1은 시리얼라이저의 예시적인 실시예를 도시한 블록도이다.
도 2는 일 양상에 따른 호스트 시리얼라이저 개시(startup)의 예시적인 타이밍도를 도시한다.
도 3은 일 양상에 따른, 호스트 시리얼라이저 및 드라이버 인터페이스 스큐 교정에 대한 예시적인 타이밍도를 도시한다.
도 4는 전송 SerDes 구조의 예시적인 실시예를 도시한 블록도이다.
다양한 실시예들이 이제 도면들을 참조하여 설명되며, 전체 도면에서 걸쳐 유사한 도면번호는 유사한 엘리먼트를 나타내기 위해서 사용된다. 설명을 위해 본 명세서에서, 다양한 특정 설명들이 하나 이상의 실시예들의 전반적인 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예(들)는 이러한 특정 설명 없이도 실행될 수 있음이 명백하다. 다른 예들에서, 공지된 구조 및 장치들은 하나 이상의 실시예들의 설명을 용이하게 하기 위해서 블록도 형태로 제시된다.
일 실시예에서, 시리얼라이저 회로(100)는 도 1에 도시된 이하의 회로들을 포함한다.
파이프 입력 스테이지(110): 이는 코어로부터 MDDI 호스트 PHY까지 데이터 비트들의 타이밍 클로저(timing closure)를 용이하게 달성 가능하게 하는 레지스터들의 뱅크(bank)이다. 파이프 입력 스테이지(110)는 코어로부터 병렬 데이터의 8비트를 취하고, 이들을 core byte_clock을 사용하여 래치(latch)한다. 주 호스트 및 외부 호스트는 상이한 데이터 레이트들에서 동시에 실행되도록 상이한 바이트 클록들을 가진다.
시리얼라이저 시동 블록(120): tx_ff_ena 신호는 시리얼라이저가 시동해야 할때 코어에 의하여 어서트(assert)된다. 이러한 블록은 코어로부터 tx_ff_ena 신호를 취하고, 이를 tx_clk 영역(고속 클록, 즉 768MHz)에 동기시킨다.
바이트-선택 생성기(130): 이 블록은 풀-레이트 클록 tx_clk에 동기되는 바이트-선택 신호를 생성한다. 이 블록은 또한 데이터가 4개의 tx_clk 기간동안 파이프 스테이지에 위치한 이후에 이 데이터를 로드(load)함으로써 셋업/홀드 타이밍 마진(margin)을 최대화한다. 이는 온도 및 전압의 변화로 인하여 코어로부터의 바이트 및 Tx 클록들이 서로에 대하여 최대 ±3 ns 위상 스큐를 가질 수 있기 때문에 중요하다.
시리얼라이저 출력 스테이지(140): 이 블록은 파이프 스테이지로부터의 8 병렬 데이터 비트를 로드한후 이들을 직렬로 시프트 아웃(shift-out)한다. 이 블록은 매 8개의 tx_clk 기간들마다(즉, 8/768 MHz에서) 이러한 동작을 반복한다.
시리얼라이저 회로(100)는 코어로부터 저속 병렬 데이터의 8비트를 취하고 이들을 스트로브 인코더 및 결과적으로 호스트 드라이버로 8x 속도로 직렬로 시프트 아웃시킴으로써 고속으로(예컨대, 768 Mbps로) 호스트가 실행되도록 한다.
일 양상에 따르면, 도 2에 도시된 타이밍도는 호스트 개시 시퀀스를 도시한다. 이하는 타이밍도에서 섹션들 A, B 및 C에 대한 설명들이다.
섹션 A는 패드의 데이터 파이프라인에 논리 1들을 로드하기 위하여 tx_ff_ena가 어서트(assert)되는 2개의 바이트-클록 기간들을 나타낸다. 데이터 및 스트로브 라인들이 모두 여기에서 플로팅 상태에 있다는 것에 유의해야 한다.
섹션 B는 스트로브 드라이버가 인에이블되나 tx_ff_ena가 로우(low)인 STB_START_UP 상태를 나타낸다. 스트로브 라인들상의 예상된 출력은 논리 0이다. 데이터 라인들은 아직 플로팅(floating) 상태이다.
섹션 C는 데이터 드라이버가 인에이블되나 tx_ff_ena가 로우(low)인 DATA_START_UP 상태를 나타낸다. 데이터 라인들상의 예상된 출력은 논리 0이다. C의 끝에서, tx_ff_ena는 어서트되며, 스트로브는 코어로부터의 mddi_data_out byte에 따라 토글링(toggling)을 시작해야 한다.
다른 양상에서, 도 3에 도시된 타이밍도는 호스트 시리얼라이저 및 드라이버 인터페이스 스큐(skew) 교정을 도시한다. skew_cal_ena가 코어로부터 어서트될때, 코어로부터의 데이터 바이트는 0x00이다. 마지막 8 데이터 바이트는 0이 되며, 그 결과 패드는 마치 데이터가 0인 것처럼 스트로브 라인들을 토글링(toggling)하는 것을 계속한다. skew_cal_ena 신호가 하이(high)로 진행할 때, MDDI는 스트로브의 출력을 데이터로 라우팅하는 것을 시작한다. 다시 말해서, skew_cal_ena 신호의 효과는 스트로브 시퀀스를 인코딩하기 위하여 입력 데이터 바이트를 사용하는 것이며, 데이터 및 스트로브 드라이버들 둘다는 인코딩된 스트로브 시퀀스를 출력한다. 데이터 바이트는 단지 스트로브 값을 계산하기 위하여 사용되며, 결코 전송되지 않는다.
도 4를 지금 참조하면, 다른 실시예에서, 전송 SerDes(400)는 3개의 주요 기능 영역들을 포함한다. 즉, 1) 시리얼라이저(410): 이 회로는 4개의 플립-플롭들 및 4개의 mux들을 포함한다. 이 회로는 nibl 데이터의 4 병렬 비트를 취하고, 이들을 4x 클록 속도로 저전압 차동 신호 송신기에 직렬로 시프트 아웃(shift out)시킨다. 병렬 비트들은 4개의 TX 클록들마다(예컨대, 200MHz에서) 한번 로드되며, TX 클록마다(예컨대, 800MHz에서) 직렬로 시프트-아웃된다. 2) 송신기(TX)는 블록(420)을 인에이블한다. 이 회로는 인버터 및 3개의 플립-플롭들을 포함한다. 이 회로는 코어로부터의 3개의 입력들, 즉 txff_ena, nibl_clk, 및 tx_clk를 가진다. 이 회로의 출력, 즉 tx_clk_ena는 시리얼라이저를 시동시킨다. txff_ena가 어서트될 때, 플립-플롭은 nibl_clk의 다음 상승 에지에서 “1”을 로드한다. 그 다음에, 이러한 “1”은 2개의 직렬 레지스터들을 통해 tx_clk에 의하여 시프트된다. 마지막 레지스터는 tx_clk_ena를 출력하며, 이 tx_clk_ena는 시리얼라이저를 시동시킨다. 3) 카운트 블록(430): 이 회로는 인버터, 2개의 플립-플롭들, 및 NOR 게이트를 포함한다. 이 회로는 시리얼라이저의 nibl 또는 직렬 데이터 로딩을 프로그래밍하는 nibl_d_ena 파형을 생성한다.
당업자는 정보 및 신호들이 다양한 상이한 기술들중 일부를 사용하여 표현될 수 있음을 잘 이해할 것이다. 예컨대, 앞의 상세한 설명 전반에 걸쳐 제시될 수 있는 데이터, 지령, 명령, 정보, 신호, 비트, 심벌, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자는 여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능적 관점에서 앞서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정들은 본 발명의 범위를 벗어나는 것은 아니다.
여기에서 제시된 실시예들과 관련하여 기술된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 여기에서 기술된 기능들을 실행하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 임의의 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예컨대, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 임의의 다른 구성들과 같이 계산 장치들의 조합으로서 구현될 수 있다.
여기에서 제시된 실시예들과 관련하여 기술된 방법의 단계들 또는 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 휴대용 디스크, CD-ROM, 또는 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하고 저장매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치할 수 있다. ASIC는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
제시된 실시예들에 대한 이전 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (1)

  1. 시리얼라이저 회로로서,
    8 병렬 데이터 비트들을 코어로부터 취해서, 이들을 코어 바이트_클록(core byte_clock)을 사용하여 래치하는 파이프 입력 스테이지;
    시리얼라이저 시동 블록 － 여기서, 상기 시리얼라이저가 시동되어야 하는 경우 tx_ff_ena 신호가 상기 코어에 의해 어서트되고, 상기 코어로부터의 상기 tx_ff_ena 신호는 풀-레이트 클록 tx_clk과 동기화됨 ?;
    상기 풀-레이트 클록에 동기화되는 바이트-선택 신호를 생성하고, 데이터가 4 tx_clk 주기 동안 상기 파이프 입력 스테이지에 레스팅(resting)한 후에 상기 데이터를 로딩함으로써 셋업/홀드 타이밍 마진을 최대화하는 바이트-선택 생성기 블록; 및
    상기 파이프 입력 스테이지로부터 상기 8 병렬 데이터 비트들을 로딩하고, 그리고 나서 상기 8 병렬 데이터 비트들을 직렬로 시프트 아웃(shift out)하고, 이러한 동작을 매 8 tx_clk 주기마다 반복하는 시리얼라이저 출력 스테이지를 포함하는,
    시리얼라이저 회로.
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