CN100559356C - 跨不同时钟域的数据信号传输方法 - Google Patents

Abstract

一种跨不同时钟域的数据信号传输方法，包括数据信号与当前时钟域的同步，其中在所述当前时钟域中处理所述数据信号，在所述当前时钟域中，在所述数据信号的同步完成之前，开始所述数据信号的处理。

Description

跨不同时钟域的数据信号传输方法

技术领域

本发明涉及一种跨不同时钟域的数据信号传输方法，包括数据信号与当前时钟域的同步，其中在所述当前时钟域中处理所述数据信号。

背景技术

在未来的大型数字系统中，用一个单独的时钟同步整个芯片，并忽略偏移和抖动，这即使有可能实现，也将非常困难。因此，单时钟芯片是相对昂贵的。全局时钟方法的问题在于，由于延迟不匹配分别减小了最长和最短路径的建立和持续时间容限(余量(slack))，时钟在芯片上的分布不能容纳很大的延迟变化。负的余量将引起IC(集成电路)故障。时钟分布网络中的延迟不匹配，如果由设计引起，被称为偏移，如果由片上噪声引起，被称为抖动。在未来的处理技术中，由于门和触发器的延迟变得更小，延迟不匹配必须按比例缩小。

与晶体管不同，电线的延迟不会按比例变化。因此，在大型IC中，长电线上的延迟在单时钟周期内将不再适用，这更增加了设计中获得时序收敛(timing-closure)的复杂度。

由于这些原因，直至今日，大型IC仍被分成若干时钟域，其中，每个时钟域仅覆盖芯片区域的一部分。在一个时钟域中，以相同的时钟信号，对所有信号进行同步。一个时钟域中的信号，可能仅响应于时钟信号上的事件而改变，且在与每个时钟事件相关联的空隙(aperture)时间中，一个时钟域中的所有信号是不变的。把信号分组到多个时钟域中是有优势的，这是由于其允许这些信号被使用逻辑电路来合并，且被采样到时钟控制存储元件中，而无需进一步的同步。依照简单的合成规则，时钟域中的成员是封闭的。只要两个信号在同一时钟域中，不超过最大或最小延迟限制的信号的逻辑组合也在该时钟域中。而且，在一个时钟域中，使用由时钟信号驱动的时钟控制存储元件对信号采样总是安全的(即，无同步失败的概率)，且该采样的结果也在该时钟域中。

然而，由于两个时钟的频率和相位关系通常是不确定的，所以在两个时钟域之间的通信并非易事。因此，时钟域间通信需要明确的同步，其中，来自一个时钟域的信号，必须在可以被用于一个不同时钟域之前，与本地时钟进行同步。

US 5450458A公开了一种方法和一种装置，其中，在一个采用多子系统时钟环境结构的信息处理系统的多个子系统之间的数据传输，或者在以不同时钟频率工作的多个信息处理系统之间的数据传输，被使用时序对正(timing aligned)多频率合成器进行同步，该多频率合成器具有一个同步窗解码器。与数据同步电路进行电路通信的频率发生电路用于产生(多个)同步时序信号，允许中央处理单元与诸如存储器控制器这样的(多个)外围子系统一起工作，其中，中央处理单元工作在一个子系统时钟环境下，外围子系统工作在一个不同的子系统时钟环境下，或者允许工作在不同的时钟频率上的信息处理系统相互作用。通过消除同步电路中的亚稳定性效应，数据传输同步延迟减小，且信号同步精确度的平均无故障时间增加。

在US 5535377A中，描述了一种方法和一种装置，用于对具有不同时钟速度的信号进行低等待时间同步。该方法和装置优选地用于如下系统中：第一个逻辑部分与第二个逻辑部分对接，其中第一个逻辑部分工作在被称为快时钟速度的第一个时钟速度上，第二个逻辑部分工作在第二个较慢的时钟速度上。使用锁相环(PLL：phase lockedloop)时钟发生器，从快时钟中，伪同步地生成一个新的慢时钟。PLL将快时钟频率倍频到两个频率的最小公倍数(LCM：least commonmultiple)，以生成一个基本时钟信号。然后，将该基本时钟信号进行分频以形成慢时钟信号。PLL按此方式执行其操作，从而所有三个时钟都具有一个固定的相位关系。基本时钟、快时钟和慢时钟的上升沿在一些周期性点处对正，在其它周期性点处偏移。同步信号在各逻辑部分间的传输包括由快到慢同步逻辑和由慢到快同步逻辑。在通常情况下，对于具有快时钟频率m的第一个逻辑部分和具有慢时钟频率n的第二个逻辑部分来说，基本时钟频率将是LCM(m，n)。在由慢到快信号同步逻辑中使用的多路复用器将具有baseclock/m个输入，其中该多路复用器用于将慢信号，即来自于第二个逻辑部分的信号，同步到较快时钟频率上。用于将快信号同步到较慢时钟速度上的多路复用器将具有baseclock/n个输入。

US 6163545A描述了一种系统，用于将一个时钟域中的信号转换到第二个时钟域中，该系统包括一个具有选择控制的多路复用器，该多路复用器与第一个频率同步，且与两个双稳态寄存器相连，这两个双稳态寄存器中的第一个被依照第一个频率进行时钟控制，且第二个由第二个频率进行时钟控制。第一个寄存器的数据输出，被回送到多路复用器的第二个数据输入。选择信号用于将一个数据输入连接到第一个寄存器，多路复用器然后用来将第一个寄存器的数据输出回连到其数据输入上。这种安排确保了在第二个时钟频率的变化之外，第一个时钟频率上数据的有效性。因此，数据，优选地是多比特地址数据，可以用比常规系统更小的延迟，从一个时钟域传输到另一个时钟域中。

在常规系统中，在处理可以开始之前，对输入数据进行同步。然而，对数据通信来说，这种同步增加了相当大量的延迟，并因此增加了等待时间。

发明内容

本发明的一个目的是减小延迟，并因此降低等待时间。

根据本发明，为了达到以上和更多目的，提供了一种跨不同时钟域的数据信号传输方法，包括数据信号与当前时钟域的同步，和在所述当前时钟域中处理所述数据信号，其特征在于，在所述当前时钟域中，在所述数据信号的同步完成之前，开始所述数据信号的处理。

本发明的方法导致延迟的减小，并因此降低了等待时间，这对于被分成若干时钟域的大规模集成电路来说，是非常方便的。本发明可用于所有特别复杂的数字集成电路中，尤其适用于0.18μm和优于0.18μm的工艺。

在本发明的优选实施例中，在同步之前或者基本上与同步同时开始所述数据信号的处理。

具体地说，同步包括至少两个中间同步步骤，以在当前时钟域内进行同步，其中至少在已经进行完最后中间同步步骤之前开始所述处理。可以由至少两个中间处理步骤来进行所述处理，其中，一个中间同步步骤的中间结果被用于一个预定的中间处理步骤。而且，中间同步步骤和中间处理可以分别同时进行。

通过下文的描述和附图，将更好地理解本发明的上述目的和其它方面。

附图简述

参考附图，对本发明的优选实施例进行描述，其中：

图1示出了一个系统的示意基本方框图，其中该系统用于时钟域交叉信号(clock-domain crossing signal)的数据同步；

图2示出了一个系统的示意基本方框图，其中该系统用于以附带信令(bundled-signaling)的方式进行信号总线的数据同步；

图3示出了根据本发明的优选实施例的一个系统的示意方框图，其中该系统用于以附带信令的方式进行信号总线的数据同步；

图4示出了根据本发明的优选实施例的一个同步单元的方框图，其中该同步单元用于同步来自一个不同时钟域的中断；以及

图5示出了一些信号的波形，其中这些信号被输入到图4的同步单元以及从图4的同步单元输出。

具体实施方式

数据同步典型地用于时钟域间的同步。两个相邻时钟域的时钟要么从两个独立的晶体振荡器中得出，要么从公共的晶体振荡器中得出而没有确保两个时钟之间的相位(为了最少的设计工作)。

图1示出了两个相邻的相位不相关的时钟域A和B，其中，时钟域A可以被称为在先时钟域或源时钟域，时钟域B可以被称为当前时钟域或目标时钟域。在时钟域A中，作为示例，生成了一个在时钟域B中需要的信号sigA。由于时钟域A和B是相位不相关的，所以在跨时钟域A和B的信号能够在目标时钟域B中被处理之前，必须对它们进行同步。

在图1的示例中，跨时钟域数据信号的同步例如由n个串联的采样元件实现。这些采样元件典型地是普通的触发器。在图1中，在时钟域A和B之间以虚线示意性地示出了界线Z。另外，作为示例，图1示出了n个D触发器中的三个D触发器1、2和n，所述n个D触发器串联连接并被用于同步。每个时钟域中所有的触发器都由一个公共时钟信号clk控制，即在图1的时钟域B中由本地时钟信号clkB控制。在图1中，信号sigA跨越界线Z从源时钟域A到目标时钟域B，并进入第一个D触发器1的D输入端。在随后通过图1的时钟域B中的所有D触发器1至n传播之后，该信号作为sigB离开时钟域B。

在接收时钟域的每个上升时钟沿处，采样元件捕获输入信号的状态。然而，当信号在采样时刻改变状态时就出现了一个问题。结果，采样器将进入亚稳态一小段或者稍长时间。在该亚稳态期间，采样器判定其看到信号线路上的旧值还是新值。作为判定的结果，采样器的输出改变成其终值。由于随机改变输入信号，亚稳态的持续时间是不确定的。在输入端一个给定的随机变化将导致同步延迟超过td的概率，由下式给出：

$P\left(t_d\right)=f_{\mathrm{clkB}}\·t_a\·e^{-\frac{t_d}{{\mathrm{\τ}}_s}}---\left(1\right)$

其中，f_clkB表示采样时钟频率，t_a表示同步器的空隙，τ_s表示同步器的再生时间常数。该式给出了每个要被同步事件的同步失败概率(在此是在信号sigA上的变化)。由于在一定数量的时间上可能出现亚稳态，所以采样器的输出未必与时钟同步。那么，就需要一列中的下一个采样器来实现同步。该采样器进入到亚稳态的概率要小得多，但仍然不为零。因此，增大n的数值，能够以等待时间为代价，减小同步失败率。由于同步时间t_d(在毫微秒量级)的数量确定了同步失败概率，所以靠增大时钟速率来改善同步延迟的方法是不可取的。

然而，用如图1所示的时钟域B中的本地时钟信号clkB，对信号sigA进行采样是不安全的，这是因为对于信号sigA在时钟域B中被触发器1采样时信号sigA发生改变的情况，其数值和稳定时间是不确定的。

在未来处理技术中，随着时钟域数目的指数级增长，时钟域交叉的数目也显著增长(至少与时钟域的数目成比例)。

在一整条信号总线跨过时钟边界的情况下，并不需要对该总线上的每个比特进行同步。作为替代，仅需要对一个下一个到达总线的控制信号进行同步，以指示数据的生成。这被称为附带信令通信，并在图2中示意性地示出。根据此概念，在时钟域A中生成的有效信号有效A，其每次触发指示：在作为矢量信号的数据信号数据A上，出现了一个新的符号。由于信号有效A通常与时钟域B中生成的本地时钟信号clkB不同步，所以为了同步，需要几个触发器。在图2中，作为示例，示出了三个触发器1、2和3。所得到的信号有效B被认为是与本地时钟信号clkB同步的。另外，图2的概念包括在时钟域B中提供的一个寄存器4。寄存器4也由本地时钟信号clkB触发，在其输入端接收来自时钟域A的数据信号数据A，并输出相应的数据信号数据B，其中该数据信号数据B也是一个矢量信号，并且在时钟域B中被进一步处理。虽然由于同步处理造成两个周期的延迟，但是信号有效B上的变化仍然指示数据信号数据B上一个新的符号。

然而，从本质上讲，图2的概念并不影响或者改善通信的有效同步延迟。除了减小开销外，附带信令概念所提供的是总线的比特之间的一致性。一致性是一个基本的属性，甚至比同步延迟更加重要。

如上文所解释，在处理开始之前，从另一个时钟域输入的数据首先进行同步。因此同步时间是除了处理时间之外的要相加的部分。在未来的系统中，随着时钟域数目的增加，该开销可能对性能产生显著影响。

图3示出了根据本发明的优选实施例的对图2的概念一个改进。图3中示意性示出的电路提供了对数据信号数据A(来自时钟域A)的处理，该处理是与和其相关的有效信号有效A的同步在时钟域B中同时进行的。

在图3的电路中，与采用附带信令的常规方法相比，数据信号数据A在实际进行同步之前，已经可以开始计算。除了图2的电路，多个寄存器(在图3中，作为示例，示出了三个寄存器4、5和6)被放置在把数据信号数据A从时钟域A传输到时钟域B中的输入总线的数据路径中。这些寄存器也使用在时钟域B中生成的本地时钟信号clkB来计时。在通过这些寄存器的传播过程中，采用逻辑元件，流水线计算可以与同步处理同时进行，其中所述逻辑元件分别被附加地提供在数据路径上寄存器之间，且用于处理从数据信号数据A中得出的输入信号。在图3中，作为示例，示出了两个逻辑元件8和9，其中逻辑元件8在寄存器4和5之间，逻辑元件9在寄存器5和6之间。而且，在图3的示例中，附加信号(未由特征数字指示，而仅由箭头描述)在当前时钟域B中生成，并且被输入到逻辑元件8和9中，以用于在那里实现的处理功能。

对数据信号数据A的处理，与和该数据信号数据A伴随的有效信号有效A的同步在时钟域B中同时进行，这是有可能的，基于以下原因：由于有效信号有效A通过给出一个新的符号来指示何时数据信号数据A是稳定的(这被称之为附带数据信令)，所以有效信号有效A和数据信号数据A中的所有比特是相关的。因此，有效信号有效A必须进行同步，这要花费一些时间。对于n个同步触发器，这在第n-1个和第n个周期之间，即，在图3的示例中，在第二个和第三个周期之间。在当前时钟域B内，将有效信号有效A上的事件同步到本地时钟信号clkB上，在该同步的整个时间间隔内，数据信号数据A已经包含了新的符号。所得到的有效信号有效B上的变化，不仅立刻指示一个新的符号存在于所得到的数据信号数据B上，还指示在两个周期前该符号就已经存在于数据信号数据A上(根据在当前时钟域B中生成的本地时钟信号clkB)。既然已经出现了这样一个符号，就也允许对其进行处理。而且，在跨过时钟域边界Z时，同步延迟被隐藏了。

该计算仅限于预处理，这意味着它可以由接收处理的状态决定，而并不改变其状态。由于数据还没有被成功同步，因此这是合乎逻辑的。

更值得注意的事，该电路在前一个事件还未完全同步之前，也接收来自发送时钟域的事件。因此，数据标记的生成速率可以与接收处理器的时钟速率一样快。

图4示出了在当前时钟域B中的一个同步单元的实现的例子，该同步单元用于同步来自不同时钟域A的中断。

该处理器中断单元包括一个查找表模块10，该查找表模块10将来自一个不同的时钟域A的操作码字OPC译成一个服务程序的地址，该服务程序在当前时钟域B中执行。操作码字OPC对应于图3的信号数据A。该查找表模块10由本地时钟信号CLK边沿触发。

该处理器中断单元还包括第一个触发器11，该第一个触发器11接收也来自不同时钟域A的变化敏感的中断请求信号IRQ。该中断请求信号IRQ对应于图3中的信号有效A；中断请求信号IRQ上的变化指示在操作码字OPC的值给出了与一个中断相关的附加信息处，发生了该中断。第一个触发器11也是由时钟信号CLK边沿触发的，并且被用作用于输出半同步中断请求信号IRQ’的同步模块。该半同步中断请求信号IRQ’被输入到第一个多路复用器12中，其中全同步中断许可信号IGNT也被输入到该多路复用器12中。第一个多路复用器12由中断屏蔽信号IMSK触发。第一个多路复用器12的输出信号被输入到第二个触发器21中，该第二个触发器21也是由时钟信号CLK边沿触发的。第二个触发器21完成中断请求信号IRQ的全同步，并且输出全同步中断许可信号IGNT。中断许可信号IGNT不仅输入到第一个多路复用器12中，还输入到异或门23和第三个触发器30中。第三个触发器30的输出信号又被输入到异或门23中。第三个触发器30也是由时钟信号CLK边沿触发的，并且被用作时钟周期延迟元件。异或门23的输出信号是选通信号ISTRB，该选通信号ISTRB在许可一个中断请求之后，保持一个周期的高电平。

图4的处理器中断单元还包括第二个多路复用器22，该第二个多路复用器22接收来自查找表模块10的输出信号和来自寄存器20的输出信号。第二个多路复用器22输出地址信号AISR，该地址信号AISR定义了一个中断服务程序的地址，该中断服务程序对应于与中断请求信号IRQ相关的操作码字OPC。该地址信号AISR也被输入到寄存器20中，该寄存器20也是由时钟信号CLK边沿触发的。

图5示出了上述信号在两个连续中断请求出现过程中的波形，其中值得注意的是，仅出于举例的目的，图5中的第二个中断请求被屏蔽了一个时钟周期。

图4的处理器中断单元用于将来自不同时钟域的中断信号IRQ和相关的操作码字OPC同步到处理器内核(此处未示出)的本地时钟信号CLK上。当在一个不同的相位不相关的时钟域中生成中断时，就需要对这样的中断信号IRQ进行同步。中断许可信号IGNT和地址信号AISR，分别是中断请求信号IRQ和操作码字OPC的同步后的形式。

来自不同时钟域A的中断请求信号IRQ和全同步中断许可信号IGNT，遵守一个双相握手协议。这意味着：中断请求信号IRQ上的每个变化指示一个新的请求、中断许可信号IGNT上的变化指示请求的许可、以及仅当前一个请求被许可时才能发出一个新的请求。

中断屏蔽信号IMSK上的高电平阻止任何中断请求影响处理器内核的控制流。

异或门23检测中断许可信号IGNT上的变化，该变化导致在一个请求被许可之后，在选通信号ISTRB上生成一个时钟周期的脉冲。在选通信号ISTRB的控制下，地址信号AISR从查找表模块10、而不是从寄存器20，得到其值。以这种方式，地址信号AISR保持与最新近中断相对应的服务程序的地址。

Claims (4)

1、一种跨不同时钟域传输数据信号的方法，包括所述数据信号与当前时钟域的同步，其中所述方法包括：

将所述数据信号从在先时钟域传输到所述当前时钟域；

由所述当前时钟域中的第一寄存器接收有效信号，并且输出半同步中断请求信号；

向所述当前时钟域中的多路复用器提供所述半同步中断请求信号和一个全同步中断许可信号，以输出第三信号，以及

由所述当前时钟域中的第二寄存器接收所述第三信号，以输出所述全同步中断许可信号。

2、如权利要求1所述的方法，还包括：

将所述全同步中断许可信号提供给第三寄存器，以输出输出信号；以及

向异或门提供所述全同步中断许可信号和所述输出信号，以向另一个多路复用器输出选通信号，从而输出与所述当前时钟域同步的数据信号。

3、一种集成电路，包括：

查找表模块，用于将数据信号从在先时钟域传输到当前时钟域；

所述当前时钟域中的第一寄存器，用于接收有效信号并输出半同步中断请求信号；

多路复用器，用于接收所述半同步中断请求信号和一个全同步中断许可信号，并且输出第三信号；以及

所述当前时钟域中的第二寄存器，用于接收所述第三信号并且输出所述全同步中断许可信号。

4、如权利要求3所述的集成电路，还包括：

第三寄存器，用于接收所述全同步中断许可信号并提供输出信号，以及

异或门，用于接收所述全同步中断许可信号和所述输出信号并且向另一个多路复用器输出选通信号，以输出与所述当前时钟域同步的所述数据信号。

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