CN112036103B - 一种从快时钟域跨慢时钟域处理多比特数据的装置及方法 - Google Patents
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Abstract
本发明公开了一种从快时钟域跨慢时钟域处理多比特数据的装置及方法，所述装置包括快时钟域的输入总线和慢时钟域的输出总线、采样寄存器、快时钟域寄存器以及慢时钟域寄存器。所述方法包括(1)采样寄存器锁存快时钟域对输入总线上的数据进行采样的数据；(2)快时钟域寄存器存储采样寄存器输出的数据；(3)慢时钟域采样快时钟域寄存器存储的数据；(4)慢时钟域数据通过输出总线输出到慢时钟域。本发明提供能解决FIFO或RAM资源不足时从快时钟域跨慢时钟域处理多比特数据困难，以及通过FIFO或RAM缓存引入延时较大的技术问题。
Description
技术领域
本发明属于数字电路设计领域，更具体地，涉及一种从快时钟域跨慢时钟域处理多比特数据的装置及方法。
背景技术
在数字电路设计领域，经常出现异步信号的跨时钟域设计场景。对于控制类的单比特信号处理方法比较简单，通过展宽后打拍寄存器或者直接几拍来寄存。但是总线类的多比特数据处理则比较麻烦，因为总线涉及对齐而无法直接借用单比特信号的处理方法，目前常见的做法是用FIFO或者双端口RAM对多比特数据进行缓存然后再读写切换，但这种做法需要额外的FIFO或RAM资源，在FIFO或RAM资源不足而又需要从快时钟域跨慢时钟域处理多比特数据比较困难，另一方面通过FIFO或RAM缓存也会引入一定的延时。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种从快时钟域跨慢时钟域处理多比特数据的方法，其目的在于解决FIFO或RAM资源不足时从快时钟域跨慢时钟域处理多比特数据困难，以及通过FIFO或RAM缓存引入延时较大的技术问题。
为实现上述目的，按照本发明的一个方面，提供了一种从快时钟域跨慢时钟域处理多比特数据的装置，包括快时钟域的输入总线和慢时钟域的输出总线、采样寄存器、快时钟域寄存器以及慢时钟域寄存器；
所述快时钟域的输入总线与采样寄存器的输入端相连接，采样寄存器的输出端与快时钟域寄存器的输入端相连接，快时钟域寄存器的输出端与慢时钟域寄存器的输入端相连接，慢时钟域寄存器的输出端与慢时钟域的输出总线相连接；
所述采样寄存器受快时钟域时钟信号控制；
所述快时钟域寄存器受快时钟域时钟信号控制，并采用第一标志位信号Valid_F指示所述快时钟域寄存器处于数据稳定状态；
所述慢时钟域寄存器受慢时钟域时钟信号以及第二标志位信号Valid_S同时控制；所述第二标志位信号Valid_S用于指示所述快时钟寄存器处于可被稳定采样状态。
优选地，所述快时钟域的输入总线用于接收快时钟域上的输入数据输入到采样寄存器，其总线数量与快时钟域上的输入数据位宽一致；所述慢时钟域的输出总线用于接收跨时钟域处理后的数据输出到慢时钟域，其总线数量与慢时钟域上的数据位宽一致。
优选地，所述装置在慢时钟域寄存器和慢时钟域的输出总线之间设有慢时钟域中转寄存器，用于存储对慢时钟域上的数据用慢时钟域采样得到预设位宽的数据。
优选地，所述装置是以T＝N/fF为周期处理快时钟域的输入总线上的数据，每个周期处理N个数据，N为正整数，满足如下公式：
N/fF≥4/fS
其中，fF为快时钟域的频率，fS为慢时钟域的频率，优选值N＝4*fF/fS。
优选地，所述采样寄存器包含N组寄存器，每组寄存器用于锁存快时钟域对输入数据采样的一个数据。
优选地，所述快时钟域寄存器用于在最近的快时钟域上升沿存储采样寄存器输出的N个数据。
优选地，所述慢时钟域寄存器用于存储慢时钟域上的数据，所述慢时钟域上的数据是对快时钟域寄存器存储的数据采样得到的，其采样时刻是在慢时钟域上升沿且第二标志位信号Valid_S为高电平期间。
优选地，所述第一标志位信号Valid_F周期为T，其上升沿与快时钟域上升沿对齐，高电平持续时间至少是两个慢时钟域的时钟周期。
优选地，所述第二标志位信号Valid_S周期为T，其上升沿与慢时钟域上升沿对齐，高电平持续时间至少是一个慢时钟域的时钟周期，且高电平持续时间段包含于第一标志位信号Valid_F的高电平持续时间内。
按照本发明的另一方面，提供了一种从快时钟域跨慢时钟域处理多比特数据的方法，应用于从快时钟域跨慢时钟域处理多比特数据的装置，以N个顺序的快时钟域上的输入数据为一组，对每组数据具体包括如下步骤：
(1)对输入总线上的数据DatA_F按照快时钟域CLK_F的频率依次进行N个数据的采样，将获得的采样数据锁存在采样寄存器中；
(2)对于步骤(1)获得的锁存在采样寄存器中的采样数据，在最近的快时钟域CLK_F的时钟上升沿，采样寄存器输出到快时钟域寄存器，得到数据DatB_F；
(3)对于步骤(2)获得的快时钟域寄存器存储的数据DatB_F，在慢时钟域CLK_S的时钟上升沿且慢时钟域的标志位信号Valid_S为高电平期间，进行采样得到慢时钟域CLK_S上的数据DatB_S，存储在慢时钟域寄存器中；
(4)对于步骤(3)获得的慢时钟域寄存器中存储的数据DatB_S，通过慢时钟域的输出总线输出到慢时钟域上。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
(1)由于本发明使用的采样寄存器和快时钟域寄存器都是存储一个周期T内的数据，在每一个周期T内数据能及时快速被下一寄存器读走，避免需要大量寄存器存储数据。同时利用装置内有限寄存器存储数据，避免送入外部FIFO或RAM中，节省了硬件上的FIFO或RAM资源；
(2)由于本发明避免了FIFO或RAM的读写切换，使用的标志位信号Valid_F相对于快时钟域数据DatB_F没有时延，而标志位信号Valid_S相对于标志位信号Valid_F的时延小于一个慢时钟域CLK_S的时钟周期，所以用慢时钟域CLK_S和标志位信号Valid_S采样得到的慢时钟域数据DatB_S相对于快时钟域数据DatB_F的时延不到两个慢时钟域CLK_S的时钟周期，总体时延极小。
附图说明
图1是本发明的从快时钟域跨慢时钟域处理多比特数据的装置示意图；
图2是本发明的从快时钟域跨慢时钟域处理多比特数据的方法示意图；
图3是本发明的从快时钟域跨慢时钟域处理多比特数据的实施例。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1所示，本发明提供了一种从快时钟域跨慢时钟域处理多比特数据的装置，包括快时钟域的输入总线和慢时钟域的输出总线、采样寄存器、快时钟域寄存器以及慢时钟域寄存器；
所述快时钟域的输入总线与采样寄存器的输入端相连接，采样寄存器的输出端与快时钟域寄存器的输入端相连接，快时钟域寄存器的输出端与慢时钟域寄存器的输入端相连接，慢时钟域寄存器的输出端与慢时钟域的输出总线相连接；
所述采样寄存器受快时钟域时钟信号控制；
所述快时钟域寄存器受快时钟域时钟信号控制，并采用第一标志位信号Valid_F指示所述快时钟域寄存器处于数据稳定状态；
所述慢时钟域寄存器受慢时钟域时钟信号以及第二标志位信号Valid_S同时控制；所述第二标志位信号Valid_S用于指示所述快时钟寄存器处于可被稳定采样状态。
所述从快时钟域跨慢时钟域处理多比特数据的装置的两个输入时钟信号，其中的快时钟域和慢时钟域是相对而言的，即快时钟域的频率大于慢时钟域的频率，且快时钟域的频率为fF，慢时钟域的频率为fS，满足如下公式：
N/fF≥4/fS
所述装置以T＝N/fF为周期处理快时钟域的输入总线上的数据，每个周期处理N个数据，与跨时钟域的两个时钟间的关系相匹配；
其中N为正整数，参数N的取值越大，所述装置需要的寄存器资源越多，优选值N＝4*fF/fS。
所述快时钟域的输入总线用于接收快时钟域上的输入数据输入到采样寄存器，其总线数量与快时钟域上的输入数据位宽一致。
所述采样寄存器包含N组寄存器，每组寄存器用于锁存快时钟域对输入数据采样的一个数据。
所述快时钟域寄存器用于在最近的快时钟域上升沿存储采样寄存器输出的N个数据，其存储的数据位宽是输入数据位宽的N倍，每个数据的存储时长为T。
所述第一标志位信号Valid_F的周期为T，每个周期T内，标志位信号Valid_F的上升沿与第一个快时钟域上升沿对齐，高电平持续时间至少是两个慢时钟域的时钟周期，且高电平持续时间段包含于快时钟域寄存器每个数据存储的时长内，其余时间为低电平。
所述第二标志位信号Valid_S周期为T，每个周期T内，标志位信号Valid_S的上升沿与慢时钟域上升沿对齐，高电平持续时间至少是一个慢时钟域的时钟周期，且高电平持续时间段包含于标志位信号Valid_F的高电平持续时间内，其余时间为低电平。
所述第一标志位信号Valid_F和第二标志位信号Valid_S结合使得，每个周期T内，标志位信号Valid_S高电平持续时间段必然落入快时钟域寄存器每个数据存储的时长内，所以标志位信号Valid_S能采样到快时钟域寄存器存储的数据。
所述慢时钟域寄存器用于存储慢时钟域上的数据，所述慢时钟域上的数据是在慢时钟域上升沿，且标志位信号Valid_S为高电平期间，对快时钟域寄存器存储的数据进行采样得到的，每次采样的数据长度为当前时刻快时钟域寄存器的所有数据，即慢时钟域上的数据位宽是输入数据位宽的N倍。
所述慢时钟域的输出总线用于接收跨时钟域处理后的数据输出到慢时钟域上，其总线数量与慢时钟域上的数据位宽一致。
作为进一步改进，所述装置可在慢时钟域寄存器和慢时钟域的输出总线之间设有慢时钟域中转寄存器，用于存储对慢时钟域上的数据用慢时钟域进行采样得到预设位宽的数据。
如图2所示，本发明提供了一种从快时钟域跨慢时钟域处理多比特数据的方法，应用于从快时钟域跨慢时钟域处理多比特数据的装置中，以N个顺序的快时钟域上的输入数据为一组进行处理，对每组数据处理具体包括如下步骤：
(1)对输入总线上的数据DatA_F按照快时钟域CLK_F的频率依次进行N个数据的采样，将获得的采样数据锁存在采样寄存器中；
其中，数据DatA_F在快时钟域CLK_F上，其位宽为W，第一个采样数据DatA_0_F在采样寄存器中锁存N个快时钟域周期，第二个采样数据DatA_1_F在采样寄存器中锁存N-1个快时钟域周期，以此类推，第N个采样数据DatA_N-1_F在采样寄存器中锁存1个快时钟域周期；
(2)对于步骤(1)获得的锁存在采样寄存器中的采样数据，在最近的快时钟域CLK_F的时钟上升沿，采样寄存器输出到快时钟域寄存器，得到数据DatB_F，其数据位宽为W*N，每个数据DatB_F在快时钟域寄存器中存储的时长为T；
步骤(1)和步骤(2)结合使得，由于采样寄存器和快时钟域寄存器都是存储一个周期T内的数据，在每一个周期T内数据能及时快速被下一寄存器读走，避免需要大量寄存器存储数据。同时利用装置内有限寄存器存储数据，避免送入外部FIFO或RAM中，节省了硬件上的FIFO或RAM资源；
(3)对于步骤(2)获得的快时钟域寄存器存储的数据DatB_F，在慢时钟域CLK_S的时钟上升沿且慢时钟域的标志位信号Valid_S为高电平期间，进行采样得到慢时钟域CLK_S上的数据DatB_S，存储在慢时钟域寄存器中，其中数据DatB_S位宽为W*N；
由于标志位信号Valid_S高电平持续时间段落入数据DatB_F存储的时长内，采样时刻避开了数据DatB_F的前后数据位跳变时刻，这个时刻点的数据DatB_F是平稳的，用慢时钟域CLK_S可以稳定的采样数据DatB_F，得到慢时钟域CLK_S上稳定的采样数据DatB_S；
由步骤(2)和步骤(3)结合可以看出，每个周期T内，标志位信号Valid_F的上升沿与第一个快时钟域上升沿对齐，可以做到相对于快时钟域数据DatB_F没有时延，而标志位信号Valid_S的高电平持续时间段包含于标志位信号Valid_F的高电平持续时间内，相对于标志位信号Valid_F的时延小于一个慢时钟域CLK_S的时钟周期，所以用慢时钟域CLK_S和标志位信号Valid_S采样得到的慢时钟域数据DatB_S相对于快时钟域数据DatB_F的时延不到两个慢时钟域CLK_S的时钟周期，总体时延极小；
作为进一步改进，步骤(3)之后可以用慢时钟域CLK_S对数据DatB_S进行采样得到预设位宽的数据DatB_S，并存储在慢时钟域中转寄存器中；
(4)对于步骤(3)获得的数据DatB_S，通过慢时钟域的输出总线输出到慢时钟域上。
以下为实施例：
如图3所示，快时钟域的频率为fF＝400kHz，慢时钟域的频率为fS＝200kHz，输入数据DatA_F位宽为8位，以N＝4*fF/fS＝8个顺序的快时钟域上的输入数据为一组进行处理，以处理第一组数据Dat0、Dat1、Dat2、Dat3、Dat4、Dat5、Dat6、Dat7得到慢时钟域上的数据为例，具体过程如下：
对输入数据Dat0、Dat1、…、Dat7按照快时钟域频率fF依次进行采样，分别锁存在采样寄存器中。8个快时钟周期后在第9个快时钟周期采样寄存器将数据Dat0、Dat1、…、Dat7输出到快时钟域寄存器里，快时钟域寄存器存储的数据为8个数据Dat0、Dat1、…、Dat7拼接后的数据DatB_F，其数据位宽为8*8＝64位，快时钟域寄存器对这个数据的存储时长为时间8个快时钟周期，即这个数据存储的绝对时间相对起始时间为17个快时钟周期。
第一标志位信号Valid_F的上升沿与快时钟域第9个时钟周期上升沿对齐，高电平持续时间为2.5个慢时钟域的时钟周期。第二标志位信号Valid_S的上升沿与慢时钟域第6个时钟周期上升沿对齐，高电平持续时间为1个慢时钟域的时钟周期。
慢时钟域第7个时钟周期，相对快时钟域是第14个时钟周期，对快时钟域寄存器存储的数据DatB_F进行采样，由于这段时间快时钟域寄存器存储的数据保持不变，必然可以采样到平稳的数据，得到慢时钟域上的数据DatB_S，其位宽为64位。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，包括快时钟域的输入总线和慢时钟域的输出总线、采样寄存器、快时钟域寄存器以及慢时钟域寄存器；
所述快时钟域的输入总线与采样寄存器的输入端相连接，采样寄存器的输出端与快时钟域寄存器的输入端相连接，快时钟域寄存器的输出端与慢时钟域寄存器的输入端相连接，慢时钟域寄存器的输出端与慢时钟域的输出总线相连接；
所述采样寄存器受快时钟域时钟信号控制；
所述快时钟域寄存器受快时钟域时钟信号控制，并采用第一标志位信号Valid_F指示所述快时钟域寄存器处于数据稳定状态；
所述慢时钟域寄存器受慢时钟域时钟信号以及第二标志位信号Valid_S同时控制；所述第二标志位信号Valid_S用于指示所述快时钟寄存器处于可被稳定采样状态；
所述装置是以T＝N/fF为周期处理快时钟域的输入总线上的数据，每个周期处理N个数据，N为正整数，满足如下公式：
N/fF≥4/fS
其中，fF为快时钟域的频率，fS为慢时钟域的频率。
2.如权利要求1所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述快时钟域的输入总线用于接收快时钟域上的输入数据输入到采样寄存器，其总线数量与快时钟域上的输入数据位宽一致；所述慢时钟域的输出总线用于接收跨时钟域处理后的数据输出到慢时钟域，其总线数量与慢时钟域上的数据位宽一致。
3.如权利要求1所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述装置在慢时钟域寄存器和慢时钟域的输出总线之间设有慢时钟域中转寄存器，用于存储对慢时钟域上的数据用慢时钟域采样得到预设位宽的数据。
4.如权利要求1所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，N＝4*fF/fS。
5.如权利要求4所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述采样寄存器包含N组寄存器，每组寄存器用于锁存快时钟域对输入数据采样的一个数据。
6.如权利要求4所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述快时钟域寄存器用于在最近的快时钟域上升沿存储采样寄存器输出的N个数据。
7.如权利要求4所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述慢时钟域寄存器用于存储慢时钟域上的数据，所述慢时钟域上的数据是对快时钟域寄存器存储的数据采样得到的，其采样时刻是在慢时钟域上升沿且第二标志位信号Valid_S为高电平期间。
8.如权利要求4所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述第一标志位信号Valid_F周期为T，其上升沿与快时钟域上升沿对齐，高电平持续时间至少是两个慢时钟域的时钟周期。
9.如权利要求4所述的从快时钟域跨慢时钟域处理多比特数据的装置，其特征在于，所述第二标志位信号Valid_S周期为T，其上升沿与慢时钟域上升沿对齐，高电平持续时间至少是一个慢时钟域的时钟周期，且高电平持续时间段包含于第一标志位信号Valid_F的高电平持续时间内。
10.一种从快时钟域跨慢时钟域处理多比特数据的方法，其特征在于，应用于如权利要求1至9任意一项所述的从快时钟域跨慢时钟域处理多比特数据的装置，以N个顺序的快时钟域上的输入数据为一组，对每组数据具体包括如下步骤：
(1)对输入总线上的数据DatA_F按照快时钟域CLK_F的频率依次进行N个数据的采样，将获得的采样数据锁存在采样寄存器中；
(2)对于步骤(1)获得的锁存在采样寄存器中的采样数据，在最近的快时钟域CLK_F的时钟上升沿，采样寄存器输出到快时钟域寄存器，得到数据DatB_F；
(3)对于步骤(2)获得的快时钟域寄存器存储的数据DatB_F，在慢时钟域CLK_S的时钟上升沿且慢时钟域的标志位信号Valid_S为高电平期间，进行采样得到慢时钟域CLK_S上的数据DatB_S，存储在慢时钟域寄存器中；
(4)对于步骤(3)获得的慢时钟域寄存器中存储的数据DatB_S，通过慢时钟域的输出总线输出到慢时钟域上。
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