CN1532663A - 用于从第一时钟域向第二时钟域传送数据的系统和方法 - Google Patents
用于从第一时钟域向第二时钟域传送数据的系统和方法 Download PDFInfo
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Abstract
提出了一种采用同步电路(200)实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟域边界的数据传送的系统和方法，其中，第一时钟域(202A)可利用第一时钟信号(218)来进行工作，而第二时钟域(202B)可利用第二时钟信号(234)来进行工作。第一时钟信号与第二时钟信号(218和234)之比为N个第一时钟周期比(N－1)个第二时钟周期。第一电路部分(201A)用于基于第一时钟信号(218)的含额外数据比特的时钟周期，在所述同步器输出端的第一数据通路(228A)上将N个数据比特中的(N－1)个数据比特传送通过所述时钟边界。第二电路部分(201B)用于在所述同步器输出端的第二数据通路(228B)上传送剩余的额外数据比特。
Description
技术领域
本申请公开了与已在如下共同拥有的共同未决的专利申请中所公开的主题相关的主题：即(i)发明人为Rajakrishnan Radjassamy的题为“用于从较高频率时钟域向较低频率时钟域传送数据的系统和方法”的，于2001年8月23日提交的，序号为09/938206的专利申请。
背景技术
数字电子系统如计算机系统经常需要使用不同的、各以提高性能的最优速度运行的接口来进行通信。通常利用具有不同频率的多个时钟信号来向这些接口提供合适的定时。此外，这类时钟信号的频率通常以预定方式与另一个相关。例如，在典型的计算机系统中可以将在特定频率(FC)下运行的核心或系统时钟用作主时钟，以便为该数字电路的特定部分提供时基。可以使用从主时钟派生的定时信号来对计算机系统的数字电路的其它部分(例如总线部分和其上的逻辑电路)进行钟控，其中所派生的频率(FD)遵循如下关系：FC/FD≥1。
因为数字电路的构成部分的异步属性(虽然仍然是相关的)，经常在计算机系统中用同步电路来同步跨时钟域边界的数据传送操作，以避免与定时有关的数据差错。通常要求这种同步电路具有低时延(这使得必须精确地控制分别对两个不同时钟域内的电路部分进行钟控的异步时钟)。此外，由于常规装置用于产生不同但仍然相关的频率的时钟的锁相环(PLL)可能具有很大的输入/输出(I/O)抖动，因此同步电路能够容忍由此产生的各时钟之间的相当大的低频相差(或相位偏移)是必要的。尽管用于解决这些问题的常规同步电路装置总的说来已经足够多了，但仍然存在若干其它问题。最有意义的是例如，如果要实现从快时钟域(即具有较高频率)到慢时钟域(即具有较低频率)的数据传送，则仍然有可能存在一个或多个“无效滴答(dead tick)”，这就有必要使一个或多个输入数据比特延迟。这种解决方案不仅使数据传送速率降低，而且在不能容忍输入数据有任何时延的应用中完全就不切实际。
发明内容
本发明介绍了一种采用同步电路来实现跨第一时钟域和第二时钟域之间时钟域边界的数据传送的系统和方法，其中，第一时钟域可利用第一时钟信号来进行工作，而第二时钟域可利用第二时钟信号来进行工作。第一时钟信号与第二时钟信号之比为N个第一时钟周期比(N-1)个第二时钟周期。在一个实施例中，第一电路部分用于基于第一时钟信号的含额外数据比特的时钟周期，在所述同步电路输出的第一数据通路上将N个数据比特中的(N-1)个数据比特传送通过所述时钟边界。第二电路部分用于在所述同步电路输出的第二数据通路上传送剩余的额外数据比特。
附图说明
图1显示了具有5∶4频率比的两个时钟域的定时序列，其中采用常规同步电路的跨时钟边界的数据传送导致不能传送数据的额外数据周期；
图2显示了本发明的同步电路的一个实施例的框图，该同步电路可以全带宽跨两个时钟域之间的时钟边界传送数据，其中快时钟频率与慢时钟频率之比为N个快时钟周期比(N-1)个慢时钟周期；
图3显示了与用于实现无无效滴答数据传送的5∶4同步电路有关的各种信号的时序图，在该同步电路中，4个数据比特在第一条输出数据通路上传送，而剩余的额外数据比特在第二条输出数据通路上传送；
图4A-4C显示了与4∶3同步电路有关的多个时序图，在该同步电路中，以钟控方式将不同的额外数据比特打出；以及
图5说明了本发明的以全带宽跨时钟边界传送数据的方法的一个实施例中所包括的操作的流程图。
具体实施方式
在附图中，所有图中相同或类似的单元用相同的标号表示，并且所示出的各种单元不一定是按比例绘制的。现参照图1，图中显示了具有5∶4频率比的两个时钟域的定时序列100，其中采用常规同步电路的跨时钟边界的数据传送导致不能传送数据的额外数据周期。众所周知，第一时钟域电路和第二时钟域电路之间的数据传送操作是由它们之间的同步电路来实现的。此外，第一时钟域和第二时钟域可利用具有特定周期比率的时钟信号来进行工作。例如，第一时钟域(“快时钟域”)的电路可以用比用于对第二时钟域(“慢时钟域”)的电路进行钟控的第二时钟信号(CLK2)更快的第一时钟信号(CLK1)来进行钟控，其中，两个时钟信号频率之比为N个第一时钟周期比(N-1)个第二时钟周期。在一个应用中，计算机系统的核心时钟电路和总线电路可分别表示第一和第二时钟域，其中，CLK1和CLK2信号分别对应于核心时钟(CC)和总线时钟(BC)信号。
通常设置同步控制电路(未在图1中示出)来控制位于两个时钟域之间的同步电路的操作。此外，控制信号如SYNC脉冲可以根据CLK1和CLK2之间预定的时间关系来产生，以便使数据传送操作同步。例如，SYNC脉冲可以在CLK1信号的上升沿与CLK2信号的上升沿重合时产生，这就开始了从一个时钟域向另外一个时钟域传送数据比特的数据发送窗口。
图1所示的定时序列100显示了CLK1 104、CLK2 106和SYNC脉冲信号108的实施例，其中，每5个CLK1时钟周期对应4个慢时钟周期(即CLK2)。周期计数102指定时序列100的特定数据发送窗口中CLK1周期的编号。用CLK1来对将从快时钟域发送的数据进行钟控，换言之，每个发送窗口有5个数据脉冲可用。
如上所述，SYNC脉冲108在CLK1和CLK2的上升沿重合时为高，参照SYNC脉冲来对跨这两个时钟域之间时钟边界的数据传送操作进行定时。在Clk1和Clk2之间没有偏差(或有时提到的抖动)的正常情况下，重合的边沿出现在第一周期(周期0)的上升沿处，如图1所示。因为有5个CLK1周期，但只有4个CLK2周期，所以CLK1域中的电路部分不能在造成称之为“无效滴答”的一个周期内发送，这是因为CLK2域电路部分没有相应的时隙来接收它。通常，最不能容忍偏差的周期是没有发送数据的周期，在图1所示的示范性定时序列中，该周期就是第4个周期(即周期3)。
CLK1和CLK2信号之间的偏差可能引起例如SYNC脉冲的位置变化，这会影响CLK1和CLK2域之间的数据传送操作。在上述的示范性5∶4频率比的情形中，如果CLK2超前CLK1例如四分之一周期，则其边沿不会在周期0的开始处重合，而是会在周期1的开始处重合，因此无效滴答的位置可能相应地改变。同样，如果CLK2滞后CLK1例如四分之一周期，则其边沿将会在最后一个周期(即周期4)的开始处重合。但是，不管时钟周期之间的偏差如何，总会存在无法发送数据比特的周期，导致在低于全带宽下进行数据传送。此外，如本专利申请的“背景技术”中所指出的那样，在不能使输入数据慢下来的应用中，常规同步电路方案完全不能工作。
图2显示了本发明的同步电路200的一个实施例的框图，此同步电路可以全带宽跨两个时钟域之间的时钟边界传送数据，其中快时钟频率与慢时钟频率之比为N个快时钟周期比(N-1)个慢时钟周期。标号202A和202B指两个代表性时钟域，例如分别由核心时钟(CC)信号218和总线时钟(BC)信号234以时钟方式控制的计算机系统的系统/核心时钟电路和总线时钟电路。以全带宽(即一个定时周期窗口中有N个数据脉冲或比特)在输入数据通路214上提供输入数据即核心数据，以便跨时钟边界传送到总线时钟域202B。本质上，从总体系统级功能的观点来看，同步电路200包括第一电路部分201A和第二电路部分201B，其中，第一电路部分201A负责在位于总线时钟域的第一输出数据通路228A上跨时钟边界传送(N-1)个数据比特，而第二电路部分201B负责在位于总线时钟域的第二输出数据通路228B上跨时钟边界传送剩余的额外数据比特。
在图2所示的电路实施例中，用于传送(N-1)个数据比特的第一电路部分201A包括第一发送多路转换寄存器(MUXREG)块204A和第二发送多路转换寄存器块204B，第一发送多路转换寄存器块204A包括连接到至少一个基于触发器的寄存器206A的2∶1多路转换器208A，第二发送多路转换寄存器块204B同样包括连接到至少一个基于触发器的寄存器206B的2∶1多路转换器208B。快时钟多路转换寄存器块204A和204B的触发器由第一时钟信号即CC信号218以时钟方式控制，以便通过连接到包括2∶1多路转换器224A和FF(触发器)部分222A的第一接收多路转换寄存器块220A的输出c0_ff 207A和c1_ff207B串行地发送数据比特。如示范性定时序列的进一步详示，c0_ff通路207A用于发送所述(N-1)个数据比特中的第一部分，而c1_ff通路207B用于发送所述(N-1)个数据比特中的剩余部分。
第一和第二发送多路转换寄存器块204A和204B中的各2∶1多路转换器单元在其逻辑高输入端接收核心数据。另一输入端(逻辑低输入端)在反馈回路中接收相应的FF输出(即，c0_ff输出或c1_ff输出)。此外，2∶1多路转换器208A和208B分别由相应的快时钟控制信号c0_sel216A和c1_sel 216B来控制，而快时钟控制信号c0_sel 216A和c1_sel216B首先分别由工作在核心时钟域202A中的寄存器210A和210B来寄存。可以设置同步控制电路部分212，用于产生合适的控制信号，例如控制信号c0_sel 216A和c1_sel 216B。此外，还可以向同步电路提供数据传送证实信号如核心至总线有效(c2b valid)信号(未示出)，以便正确地以钟控方式将数据比特打出到位于总线时钟域中的数据通路上。
如前面所指出的那样，将两个发送多路转换寄存器块的输出c0_ff207A和c0_ff 207B提供给接收多路转换寄存器块220A，使其2∶1多路转换器224A的逻辑低输入端和逻辑高输入端分别连接到出c1_ff 207B和c0_ff 207A。在将第一慢时钟控制信号bus0_sel 232A施加到2∶1多路转换器224A之前用寄存器226A加以寄存。这样，通过FF部件222A可对(N-1)个比特的两个数据部分进行复用，并以钟控方式打出，FF部件222A的输出bus0_ff在数据通路228A上作为Bus0 DATA提供。与核心时钟域202A中的控制信号一样，可提供同步控制电路部分230，用于产生合适的控制信号如bus0_sel 232A。当然，两个同步控制电路部分212和230显然可以任意方式集成到单个控制电路中。
类似于上述电路，同步电路200的用于在不同数据通路上传送剩余的额外数据比特的第二电路部分201B包括第三发送多路转换寄存器块204C，第三发送多路转换寄存器块204C响应于利用核心时钟域中的寄存器210C来寄存的另一快时钟控制信号(c2_sel 216C)而接收输入数据通路214上的核心数据脉冲，并将额外数据比特以钟控方式打出。第二接收多路转换寄存器块220B从连接到其2∶1多路转换器224B的逻辑低输入端的c2_ff通路207C上接收额外数据比特。由于没有要复用的其它数据，故2∶1多路转换器224B的逻辑高输入端固定接低电平。由控制电路部分230所产生的第二慢时钟控制信号bus1_sel232B在施加到2∶1多路转换器224B之前首先用寄存器226B来寄存。多路转换寄存器块220B的FF部件222B的数据输出即bus1_ff包括额外数据比特，以钟控方式在第二数据通路228B上作为Bus1 DATA打出。
图3显示与用于实现无无效滴答数据传送的5∶4同步电路有关的各种信号的时序图，在该同步电路中，4个数据比特A、B、C、D在第一条输出数据通路(如bus0_ff)上传送，而剩余的额外数据比特(E)在第二条输出数据通路如bus1_ff上传送。可以容易地看出，每4个BC周期对应于5个CC周期，其中核心数据为比特A到E。尽管每个输入数据比特仅占用一个CC周期，但发送多路转换寄存器块的输出中的数据可以占用多于一个周期，即被延长了。例如，c0_ff输出包括比特B和D，它们分别为2个周期和3个周期宽。同样，c1_ff输出包括比特A和C，其中，A在2个CC周期内有效，而C在3个CC周期内有效。c2_ff输出包括比特E，比特E被延长为5个CC周期。取决于c2b_valid控制信号(未示出)的出现，以钟控方式将数据比特A至D打出到bus0_ff输出上，而将数据比特E打出到bus1_ff输出上，它们共同构成完整的5比特总线时钟数据。
现参照图4A-4C，图中显示了与4∶3同步电路有关的多个时序图，在该同步电路中，依赖于时钟偏差量和延迟量，以钟控方式将不同的额外数据比特打出。因为可以由同步电路以可编程方式确定偏差容限，所以可以将输入核心数据的全带宽“分裂”成可变的部分，(N-1)个数据比特在第一条输出通路上传送，而额外比特在第二条输出通路上传送。在图4A所示的时序图400A中，偏差容限和延迟分别被设为0.33和0.833，比特D被定为额外数据比特。相应地，在bus0_ff上传送数据比特A-C，而在bus1_ff上传送数据比特D。在图4B所示的时序图400B中，偏差容限和延迟分别被设为0.66和1.166。在bus1_ff上传送额外数据比特A，而在bus0_ff上传送数据比特B-D。图4C所示的时序图400C说明增加偏差容限和延迟参数的情形，其中，在第二输出数据通路上将数据比特B以钟控方式打出。
图5说明本发明的以全带宽跨时钟边界传送数据的方法的一个实施例中所包括的操作的流程图。根据上述定比同步电路的偏差和延迟要求(此偏差和延迟取决于具体的数据传送应用和相关的时钟频率及其周期比)，确定哪一个快时钟周期具有无效滴答，即额外数据比特(块502)。如前详述，在同步电路的一个输出上传送额外数据比特，而在同步电路的另一输出上传送剩余的(N-1)个数据比特。这样，就消除了必须使输入数据中的一个数据脉冲延迟的需要，从而实现在两个时钟域之间以最大带宽传送数据。
尽管已参照一些图示对本发明作了说明，但应理解，所示和所述的本发明的形式只应视为示范性的实施例。相应地，可以在不脱离由所附权利要求书所限定的本发明的精神和范围的前提下，实现各种变化、替换和修改。
Claims (10)
1.一种用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的同步电路(200)，其中所述第一时钟域(202A)可利用第一时钟信号(218)来进行工作，而所述第二时钟域(202B)可利用第二时钟信号(234)来进行工作，所述第一和第二时钟信号(218和234)之比为N个第一时钟周期比(N-1)个第二时钟周期，所述同步电路包括：
第一电路部分(201A)，用于在位于所述第二时钟域(202B)中的第一数据通路(228A)上跨所述时钟边界传送(N-1)个数据比特，其中所述数据比特是在所述第一时钟域(202A)用具有N个时钟周期的所述第一时钟信号(218)以钟控方式生成的；以及
第二电路部分(201B)，用于在位于所述第二时钟域(202B)中的第二数据通路(228B)上跨所述时钟边界传送所述剩余的额外数据比特。
2.如权利要求1所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的同步电路(200)，其特征在于，所述第一电路部分(201A)包括：
位于所述第一时钟域(202A)中的第一发送多路转换寄存器(MUXREG)块(204A)，所述第一发送多路转换寄存器块(204A)用于响应利用所述第一时钟信号(218)来寄存的第一快时钟控制信号(216A)，以串行方式发送所述(N-1)个数据比特中的一部分；以及
位于所述第一时钟域(202A)中的第二发送多路转换寄存器块(204B)，所述第二发送多路转换寄存器块(204B)用于响应利用所述第一时钟信号(218)来寄存的第二快时钟控制信号(216B)，以串行方式发送所述(N-1)个数据比特中的剩余部分；以及
位于所述第二时钟域(202B)中的第一接收多路转换寄存器块(220A)，所述第一接收多路转换寄存器块(220A)用于响应利用所述第二时钟信号(234)来寄存的第一慢时钟控制信号(232A)，以串行方式接收来自所述第一和第二发送多路转换寄存器块(204A和204B)的所述(N-1)个数据比特，其中所述(N-1)个数据比特是利用所述第二时钟信号(234)在所述第一数据通路(228A)上从所述第一接收多路转换寄存器块(220A)以钟控方式打出的。
3.如权利要求2所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的同步电路(200)，其特征在于，所述第二电路部分(201B)包括：
位于所述第一时钟域(202A)中的第三发送多路转换寄存器块(204C)，所述第三发送多路转换寄存器块(204C)用于响应利用所述第一时钟信号(218)来寄存的第三快时钟控制信号(216C)，发送所述剩余额外数据比特；以及
位于所述第二时钟域(202B)中的第二接收多路转换寄存器块(220B)，所述第二接收多路转换寄存器块(220B)用于响应利用所述第二时钟信号(234)来寄存的第二慢时钟控制信号(232B)，以串行方式接收来自所述第三发送多路转换寄存器块(204C)的所述剩余的额外数据比特，其中所述剩余的额外数据比特是利用所述第二时钟信号(234)在所述第二数据通路(228B)上从所述第二接收多路转换寄存器块(220B)以钟控方式打出的。
4.如权利要求1或3所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的同步电路(200)，其特征在于所述剩余的额外数据比特的出现基于所述第一和第二时钟信号(218和234)之间的偏差。
5.如权利要求3所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的同步电路(200)，其特征在于，各所述第一、第二和第三发送多路转换寄存器块(204A，204B，204C)包括连接到触发器(206A，206B，206C)的2∶1多路转换器(208A，208B，208C)。
6.如权利要求3或5所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的同步电路(200)，其特征在于，各所述第一和第二接收多路转换寄存器块(220A，220B)包括连接到触发器(222A，222B)的2∶1多路转换器(224A、224B)。
7.一种用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的方法，其中所述第一时钟域(202A)可利用第一时钟信号(218)来进行工作，而所述第二时钟域(202B)可利用第二时钟信号(234)来进行工作，所述第一和第二时钟信号(218和234)之比为N个第一时钟周期比(N-1)个第二时钟周期，所述方法包括：
基于所述第一时钟信号(218)的含额外数据比特的时钟周期，在同步装置输出的第一数据通路(228A)上将N个数据比特中的(N-1)个数据比特传送通过所述时钟边界，其中所述数据比特是在所述第一时钟域(202A)用具有N个时钟周期的所述第一时钟信号(218)以钟控方式生成的；以及
在所述同步装置输出的第二数据通路(228B)上将所述额外数据比特传送通过所述时钟边界，其中所述第一和第二数据通路(228A和228B)位于所述第二时钟域(202B)中。
8.如权利要求7所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的方法，其特征在于，所述(N-1)个数据比特中的第一部分是通过连接到位于所述第二时钟域(202B)中的第一接收多路转换寄存器块(220A)的第一发送多路转换寄存器块(204A)以串行方式传送的。
9.如权利要求8所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的方法，其特征在于，所述(N-1)个数据比特中的第二部分是通过连接到位于所述第二时钟域(202B)中的所述第一接收多路转换寄存器块(220A)的第二发送多路转换寄存器块(204B)以串行方式传送的。
10.如权利要求9所述的用于实现跨第一时钟域(202A)和第二时钟域(202B)之间的时钟边界的数据传送的方法，其特征在于，所述额外数据比特是通过连接到位于所述第二时钟域(202B)中的第二接收多路转换寄存器块(220B)的第三发送多路转换寄存器块(204C)以串行方式传送的。
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