CN113297819A - 异步时钟的时序检查方法、装置、电子设备、存储介质 - Google Patents

异步时钟的时序检查方法、装置、电子设备、存储介质 Download PDF

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Abstract

一种异步时钟的时序检查方法、装置、电子设备、存储介质。该异步时钟的时序检查方法包括：获取至少一个第一时序器件和至少一个第二时序器件；根据第一时钟，确定基准边沿；基于基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时；利用至少一个电路延时，对异步时钟的时序进行时序检查。该时序检查方法可以通过确定基准边沿来自动对两个异步时钟之间的所有连接信号进行时序检查，从而不需要基于检查脚本的点对点检查，大大减少了异步时钟的时序检查的工作量，方法简单且易于实施，对设计改动、工艺转换都有很强的适应性。

Description

异步时钟的时序检查方法、装置、电子设备、存储介质
技术领域
本公开的实施例涉及一种异步时钟的时序检查方法、异步时钟的时序检查装置、电子设备、非瞬时性计算机可读存储介质。
背景技术
对于集成电路，尤其是大规模集成电路在设计完成后，需要对其功能进行验证。由于受到大规模集成电路的系统限制，时常需要在多个不同的时钟频率系统之间交换数据、在不同的时钟频率系统之间通过输入接口和输出接口来接收、发送数据或处理异步信号等，也即在集成电路中可能存在多个时钟域(Clock Domain)，每个时钟域为集成电路中由同一个时钟信号控制的区域。
不同时钟域对应的时钟信号称为异步时钟。对于集成电路中相连的两个模块，例如，每个模块可以由一些完成特定功能的电路逻辑构成，如果两个模块分别由不同的时钟(也即异步时钟)驱动，则两个模块的时钟信号称为异步时钟信号(AsynchronousInterface)；如果两个模块由同一个时钟驱动，则两个模块的时钟信号称为同步时钟信号(Synchronous Interface)。
发明内容
本公开至少一实施例提供一种异步时钟的时序检查方法，应用于集成电路的设计，其中，所述异步时钟包括第一时钟和第二时钟，所述集成电路包括基于所述第一时钟确定的第一时钟域和基于所述第二时钟确定的第二时钟域，所述方法包括：获取至少一个第一时序器件和至少一个第二时序器件，其中，所述至少一个第一时序器件位于所述第一时钟域，所述至少一个第二时序器件位于所述第二时钟域，每个第一时序器件的数据输出端与一个或多个第二时序器件的数据输入端存在电信号传输关系；根据所述第一时钟，确定基准边沿；基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时；利用所述至少一个电路延时，对所述异步时钟的时序进行时序检查。
例如，在本公开至少一实施例提供一种异步时钟的时序检查方法中，基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时，包括：基于所述至少一个第一时序器件和所述至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，所述一个第一时序器件的数据输出端与所述一个第二时序器件的数据输入端存在电信号传输关系；针对每个时序器件对，基于所述基准边沿，确定每个时序器件对所对应的数据传输延时；将所述至少一个时序器件对分别对应的至少一个数据传输延时，作为所述至少一个电路延时。
例如，在本公开至少一实施例提供一种异步时钟的时序检查方法中，基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时，包括：基于所述至少一个第一时序器件和所述至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，所述一个第一时序器件的数据输出端与所述一个第二时序器件的数据输入端存在电信号传输关系；针对每个时序器件对，基于所述基准边沿，确定每个时序器件对所对应的数据传输延时；基于所述基准边沿，确定每个时序器件对所对应的时钟延时；将所述数据传输延时和所述时钟延时进行加和处理，以得到所述每个时序器件对所对应的延时和，将所述至少一个时序器件对分别对应的至少一个延时和作为所述至少一个电路延时。
例如，在本公开至少一实施例提供一种异步时钟的时序检查方法中，针对每个时序器件对，确定每个时序器件对所对应的数据传输延时，包括：确定基准数据，其中，所述基准数据为在所述一个第一时序器件中基于所述基准边沿采集得到的数据；获取所述基准数据从所述一个第一时序器件的数据输出端传输至所述一个第二时序器件的数据输入端的传输时间，将所述传输时间作为所述数据传输延时。
例如，在本公开至少一实施例提供一种异步时钟的时序检查方法中，基于所述基准边沿，确定每个时序器件对所对应的时钟延时，包括：确定所述基准边沿从生成所述第一时钟的时钟源的时钟输出端传输至所述一个第一时序器件的时钟输入端的传输时间，将所述传输时间作为所述每个时序器件对所对应的时钟延时。
例如，在本公开至少一实施例提供一种异步时钟的时序检查方法中，利用所述至少一个电路延时，对所述集成电路进行时序检查，包括：确定对应于所述异步时钟的第一检查阈值和第二检查阈值；判断每个电路延时是否满足小于等于所述第一检查阈值且大于等于所述第二检查阈值的条件，响应于所述每个电路延时均满足所述条件，确定所述异步时钟的时序正常，响应于任一个电路延时不满足所述条件，确定所述异步时钟的时序异常，其中，所述第一检查阈值和所述第二检查阈值均为正数，且所述第一检查阈值大于所述第二检查阈值。
例如，在本公开至少一实施例提供一种异步时钟的时序检查方法中，根据所述第一时钟，确定基准边沿，包括：从所述第一时钟中选择任意一个触发沿作为所述基准边沿，其中，所述触发沿包括上升沿或下降沿。
本公开至少一实施例还提供一种异步时钟的时序检查装置，应用于集成电路的设计，其中，所述异步时钟包括第一时钟和第二时钟，所述集成电路包括基于所述第一时钟确定的第一时钟域和基于所述第二时钟确定的第二时钟域，所述装置包括：边界器件获取单元，配置为获取至少一个第一时序器件和至少一个第二时序器件，其中，所述至少一个第一时序器件位于所述第一时钟域，所述至少一个第二时序器件位于所述第二时钟域，每个第一时序器件的数据输出端与一个或多个第二时序器件的数据输入端存在电信号传输关系；边沿确定单元，配置为根据所述第一时钟，确定基准边沿；电路延时计算单元，配置为基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时；时序检查单元，配置为利用所述至少一个电路延时，对所述异步时钟的时序进行时序检查。
例如，在本公开至少一实施例提供一种异步时钟的时序检查装置中，所述电路延时计算单元执行基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时时，包括执行以下操作：基于所述至少一个第一时序器件和所述至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，所述一个第一时序器件的数据输出端与所述一个第二时序器件的数据输入端存在电信号传输关系；针对每个时序器件对，基于所述基准边沿，确定每个时序器件对所对应的数据传输延时；将所述至少一个时序器件对分别对应的至少一个数据传输延时，作为所述至少一个电路延时。
例如，在本公开至少一实施例提供一种异步时钟的时序检查装置中，所述时序检查单元执行利用所述至少一个电路延时，对所述异步时钟的时序进行时序检查时，包括执行以下操作：确定对应于所述异步时钟的第一检查阈值和第二检查阈值；判断每个电路延时是否满足小于等于所述第一检查阈值且大于等于所述第二检查阈值的条件，响应于所述每个电路延时均满足所述条件，确定所述异步时钟的时序正常，响应于任一个电路延时不满足所述条件，确定所述异步时钟的时序异常，其中，所述第一检查阈值和所述第二检查阈值均为正数，且所述第一检查阈值大于所述第二检查阈值。
本公开至少一实施例提供一种电子设备，包括：存储器，非瞬时性地存储有计算机可执行指令；处理器，配置为运行所述计算机可执行指令，其中，所述计算机可执行指令被所述处理器运行时实现根据本公开任一实施例所述的异步时钟的时序检查方法。
本公开至少一实施例提供一种非瞬时性计算机可读存储介质，其中，所述非瞬时性计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令被处理器执行时实现根据本公开任一实施例所述的异步时钟的时序检查方法。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A示出了本公开至少一实施例提供的同步时钟信号的时序检查示意图；
图1B示出了本公开至少一实施例提供的异步时钟信号的示意图；
图1C示出了本公开至少一实施例提供的异步时钟信号对应的时钟域的示意图；
图2为本公开至少一实施例提供的一种异步时钟的时序检查方法的示意性流程图；
图3为本公开至少一实施例提供的一种异步时钟的时序检查装置的示意性框图；
图4为本公开至少一实施例提供的一种电子设备的示意性框图；
图5为本公开至少一实施例提供的一种非瞬时性计算机可读存储介质的示意图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。
在集成电路的寄存器传输层(Register Transfer Level,RTL)代码完成后，需要通过综合(Synthesis)过程将RTL代码转换成网表，在这个过程中根据设计的时钟约束对集成电路进行时序检查(Timing Check)。
图1A示出了本公开至少一实施例提供的同步时钟信号的时序检查示意图。如图1A所示，Clk_1表示第一时钟信号，Clk_2表示第二时钟信号，如图1所示，Clk_1与Clk_2为同步时钟信号，Clk_1与Clk_2在同一时刻具有上升沿/下降沿，且具有相同的频率。例如，数字标号0-7表示时钟沿0至时钟沿7，时钟沿0为上升沿，时钟沿7为下降沿。
例如，如图1A所示的曲线101表示同步时钟信号的时序检查可以利用时钟沿0和时钟沿2来判断。例如，第一时钟信号为第一级时序器件的时钟输入信号，第二时钟信号为第二级时序器件的时钟输入信号，在进行同步时钟信号的时序检查时，选择时钟信号中的任何一个上升沿作为时钟沿0，将相邻的下一个上升沿作为时钟沿2，在时钟沿0时由第一级时序器件(例如触发器、寄存器)采样传输信号，并向第二级时序器件发送该传输信号，判断在时钟沿2时，该传输信号是否已从第一级寄存器传输至第二级寄存器并被第二级寄存器采样，若已被采样，则同步时钟信号的时序检查通过。
在集成电路设计中，通常要求对异步时钟信号也进行时序检查。图1B示出了本公开至少一实施例提供的异步时钟信号的示意图。如图1B所示，Clk_1表示第一时钟信号，Clk_2表示第二时钟信号，两个时钟信号Clk_1与Clk_2为异步时钟信号，两个时钟信号Clk_1与Clk_2为不同频的时钟信号，因此两个时钟信号Clk_1与Clk_2的上升沿(或下降沿)之间的相位差不固定，此时通常采用点对点的延时测量方法来对异步时钟信号进行时序检查。
例如，图1C示出了本公开至少一实施例提供的异步时钟信号对应的时钟域的示意图。如图1C所示，时序器件A1至时序器件An为由第一时钟信号Clk_1驱动的时序器件，其中，p1点为时序器件A1的时钟输入端，p2点为时序器件A1的数据输出端；时序器件B1至时序器件Bn为由第二时钟信号Clk_2驱动的时序器件，其中，p3点为时序器件B1的数据输入端。一个时序器件对(时序器件A1至时序器件An中的任一个时序器件和时序器件B1至时序器件Bn中的任一个时序器件)之间可能存在多个组合逻辑器件(Combinatorial Logics)，以构成一条时序路径。
例如，在点对点的延时测量方法中，确定时序器件A1至时序器件An和时序器件B1至时序器件Bn，通过编写检查脚本的方式对每个时序器件对进行电路延时值和时序偏差值的计算，从中选择电路延时最大值和时序偏差最大值，若电路延时最大值不超过预设最大延时值(例如是Clk_1或Clk_2的整数倍)，且时序偏差最大值不超过预设最大偏差，则认为异步时钟信号满足设计要求。
在点对点时序测量过程中，测量信号的数量往往非常大，也即待测量时序器件的数量非常大，且检查脚本的编写过程由人执行，由于每个时序器件对的名字都必须准确无误，因此导致点对点时序测量的工作量巨大且容易出错和遗漏。并且，在确定需要测量的时序器件时，需要前后端工程师的紧密配合，增加了异步时钟时序检查的时间成本。而且，当在设计过程中对电路逻辑进行修改时，相应的检查脚本也需要修改，维护成本高。此外，当相同的设计电路采用不同的工艺进行电路实现时，因经过综合阶段后的网表不同，不同的电路的检查脚本不能复用，需要进行相应调整，导致检查脚本的适用性差。
本公开至少一实施例提供一种异步时钟的时序检查方法、异步时钟的时序检查装置、电子设备和非瞬时性计算机可读存储介质。该异步时钟的时序检查方法包括：获取至少一个第一时序器件和至少一个第二时序器件；根据第一时钟，确定基准边沿；基于基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时；利用至少一个电路延时，对异步时钟的时序进行时序检查。
该异步时钟的时序检查方法通过确定基准边沿来自动对两个异步时钟之间的所有连接信号进行时序检查，从而不需要基于检查脚本的点对点检查，简化异步时钟的时序检查，大大减少了异步时钟的时序检查的工作量，方法简单且易于实施，对设计改动、工艺转换都有很强的适应性。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图2为本公开至少一实施例提供的一种异步时钟的时序检查方法的示意性流程图。
例如，该异步时钟的时序检查方法应用于集成电路的设计。例如，在电路的前端设计(逻辑设计)阶段完成后，应用该异步时钟的时序检查方法对电路设计中的异步时钟进行时序检查。
例如，异步时钟包括第一时钟和第二时钟，例如，第一时钟和第二时钟可以为时钟频率不相同的两个时钟信号，例如，第一时钟的时钟频率为100MHz，第二时钟的时钟频率为120MHz；例如，第一时钟和第二时钟还可以为初始相位不同、时钟频率相同的两个时钟信号。例如，异步时钟可以为图1B或图1C中的Clk_1和Clk_2。
例如，集成电路包括基于第一时钟确定的第一时钟域和基于所述第二时钟确定的第二时钟域。例如，第一时钟域为由第一时钟信号控制的区域，第一时钟域包括由第一时钟信号驱动的多个时序器件，第二时钟域为由第二时钟信号控制的区域，第二时钟域包括由第二时钟信号驱动的多个时序器件。例如，如图1C所示，第一时钟域为由Clk_1控制的区域，例如，时序器件A1至时序器件An可以为位于第一时钟域的多个时序器件；第二时钟域为由Clk_2控制的区域，例如，时序器件B1至时序器件Bn为位于第二时钟域的多个时序器件。
需要说明的是，集成电路还可以包括第三时钟域、第四时钟域等，也即集成电路可以包括多个时钟域，在进行异步时钟的时序检查时，从多个时钟域中选择由异步时钟控制的两个待检查的时钟域作为第一时钟域和第二时钟域，以基于本公开所提供的时序检查方法对这两个待检查的时钟域对应的异步时钟进行时序检查。
在本公开中，时序器件指代数字电路设计中的触发器、寄存器、锁存器等器件，时序器件对输入信号具有存储和记忆功能，当接收到时钟信号的有效沿或有效电平时，能够触发时序器件对输入信号的存储及输出信号的状态改变。组合逻辑器件指代数字电路设计中的与门、或门等实现逻辑运算的器件，组合逻辑器件对输入信号不具备存储和记忆功能，在任一时刻，组合逻辑器件的输出信号的状态取决于当前时刻的输入信号的状态。
例如，如图2所示，本公开实施例提供的异步时钟的时序检查方法包括步骤S110至S140。
首先，在步骤S110，获取至少一个第一时序器件和至少一个第二时序器件。
例如，至少一个第一时序器件位于第一时钟域，至少一个第二时序器件位于第二时钟域，每个第一时序器件的数据输出端与一个或多个第二时序器件的数据输入端存在电信号传输关系。
例如，第一时序器件为第一时钟域中的“末端时序器件”，第二时序器件为第二时钟域中的“起始端时序器件”，也即第一时序器件的数据输出端与第二时钟域中的任意一个时序器件存在电信号传输关系，该电信号传输关系由至少一个组合逻辑器件实现，且该电信号传输关系中不存在其他时序器件，此时，该第二时钟域中的任意一个时序器件为第二时序器件。
例如，电信号传输关系表示：第一时序器件的数据输出端的输出信号可以通过例如至少一个组合逻辑器件传输至第二时序器件的数据输入端。
例如，如图1C所示，时序器件A1至时序器件An可以为多个第一时序器件，时序器件B1至时序器件Bn可以为多个第二时序器件，多个第一时序器件和多个第二时序器件为处于第一时钟域和第二时钟域的交界处的时序器件。
例如，可以通过工具自动获取至少一个第一时序器件和至少一个第二时序器件，例如该工具可以为电子设计自动化工具(例如EDA工具)等，在指定第一时钟和第二时钟后，通过工具即可快速获取位于第一时钟和第二时钟对应的两个时钟域的交界处的所有时序器件。
接着，在步骤S120，根据第一时钟，确定基准边沿。
例如，步骤S120可以包括：从第一时钟中选择任意一个触发沿作为基准边沿，其中，触发沿包括上升沿或下降沿。
例如，在一些实施例中，时序器件为上升沿触发的时序器件，则基准边沿可以为第一时钟的时钟信号中的任意一个上升沿，例如，对于如图1B所示的第一时钟Clk_1，基准边沿可以为时钟沿0、时钟沿2、时钟沿4、时钟沿6中的任一个，例如，基准边沿可以为时钟沿0。
例如，可以将第一时钟中的第一个触发沿(例如上升沿)作为基准边沿。例如，可以在工具(例如电子设计自动化工具)中指定第一时钟和第二时钟，由于工具中的时钟信号为静态时钟信号，如图1B所示，第一时钟的第一个触发沿和第二时钟的第一个触发沿重合，因而将第一时钟中的第一个触发沿作为基准边沿可以简化工具对第一时钟的时钟信号和第二时钟的时钟信号的差异判断，从而不必在后续计算时考虑两个时钟信号触发沿之间的差值，以更便捷地完成异步时钟的时序检查。
例如，在另一些实施例中，时序器件为下降沿触发的时序器件，则基准边沿可以为第一时钟的时钟信号中的任意一个下降沿，例如，对于如图1B所示的第一时钟Clk_1，基准边沿可以为时钟沿1、时钟沿3、时钟沿5、时钟沿7中的任一个，例如，基准边沿可以为时钟沿1。接着，在步骤S130，基于基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时。
例如，在一些实施例中，电路延时可以包括数据传输延时(Signal Delay)，并根据数据传输延时进行相应的时序检查。
例如，步骤S130可以包括：基于至少一个第一时序器件和至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，一个第一时序器件的数据输出端与一个第二时序器件的数据输入端存在电信号传输关系；针对每个时序器件对，基于基准边沿，确定每个时序器件对所对应的数据传输延时；将至少一个时序器件对分别对应的至少一个数据传输延时，作为至少一个电路延时。
例如，在不同的电路逻辑设计中，一个第一时序器件可能只与至少一个第二时序器件中的部分第二时序器件存在电信号传输关系，针对每个第一时序器件，确定与其存在电信号传输关系的一个或多个第二时序器件，以组成对应的一个或多个时序器件对。
例如，针对每个时序器件对，基于基准边沿，确定每个时序器件对所对应的数据传输延时，可以包括：确定基准数据，其中，基准数据为在一个第一时序器件中基于基准边沿采集得到的数据；获取基准数据从一个第一时序器件的数据输出端传输至一个第二时序器件的数据输入端的传输时间，将传输时间作为数据传输延时。
例如，如图1C所示，时序器件A1和时序器件B1存在电信号传输关系，因此时序器件A1和时序器件B1可以组成一个时序器件对。例如，图1C中的Clk_1的时钟信号如图1B中的Clk_1所示，并选择图1B中的时钟沿0作为基准边沿。例如，确定时序器件A1基于基准边沿采集得到的数据data1作为基准数据，获取data1从时序器件A1的数据输出端(图1C中的p2点)传输至时序器件B1的数据输入端(图1C中的p3点)的传输时间，将传输时间作为时序器件A1和时序器件B1对应的数据传输延时。
例如，可以获取基准数据对应的到达时间(arrival time)和起始时间(starttime)，将到达时间减去起始时间的差值作为该基准数据对应的传输时间，到达时间为基准数据(例如数据data1)到达时序器件B1的数据输入端的时间，起始时间为基准数据从时序器件A1的数据输出端输出的时间。
例如，在一些实施例中，电路延时可以包括数据传输延时和时钟延时(ClockLatency)，并根据数据传输延时和时钟延时之和进行相应的时序检查。
例如，步骤S130可以包括：基于至少一个第一时序器件和至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，一个第一时序器件的数据输出端与一个第二时序器件的数据输入端存在电信号传输关系；针对每个时序器件对，基于基准边沿，确定每个时序器件对所对应的数据传输延时；基于基准边沿，确定每个时序器件对所对应的时钟延时；将数据传输延时和时钟延时进行加和处理，以得到每个时序器件对所对应的延时和，将至少一个时序器件对分别对应的至少一个延时和作为至少一个电路延时。
例如，时序器件对的确定方法以及数据传输延时的获取方法如前所述，这里不再赘述。
例如，基于基准边沿，确定每个时序器件对所对应的时钟延时，可以包括：确定基准边沿从生成第一时钟的时钟源的时钟输出端传输至一个第一时序器件的时钟输入端的传输时间，将传输时间作为每个时序器件对所对应的时钟延时。
例如，如图1C所示，时序器件A1和时序器件B1组成一个时序器件对。例如，图1C中的Clk_1的时钟信号如图1B中的Clk_1所示，并选择图1B中的时钟沿0作为基准边沿。例如，将时钟沿0从第一时钟的时钟源(例如用于生成第一时钟的时钟信号的晶体振荡器等)传输至时序器件A1的时钟输入端(图1C中的p1点)所需的传输时间作为时序器件A1和时序器件B1所对应的时钟延时。
最后，在步骤S140，利用至少一个电路延时，对异步时钟的时序进行时序检查。
例如，步骤S140可以包括：确定对应于异步时钟的第一检查阈值和第二检查阈值；判断每个电路延时是否满足小于等于第一检查阈值且大于等于第二检查阈值的条件，响应于每个电路延时均满足条件，确定异步时钟的时序正常，响应于任一个电路延时不满足条件，确定异步时钟的时序异常，其中，第一检查阈值和第二检查阈值均为正数。
例如，第一检查阈值和第二检查阈值可以根据电路设计/电路性能、第一时钟和第二时钟确定。例如，不同的电路设计/电路性能，或者不同的异步时钟，可以对应不同的第一检查阈值和第二检查阈值。例如，第一检查阈值和第二检查阈值可以根据第二时钟域中对应于处理异步时钟的处理电路确定，例如，第一检查阈值和第二检查阈值可以根据第一时钟的时钟周期或者第二时钟的时钟周期确定。
例如，可以根据电路延时最大值和时序偏差最大值判断电路设计是否满足时序要求，例如，若电路延时最大值不超过预设最大延时值(例如是Clk_1或Clk_2的整数倍)，且时序偏差最大值不超过预设最大偏差，则认为异步时钟信号满足设计要求。例如，在一些示例中，第一检查阈值可以为预设最大延时值，第二检查阈值可以为预设最大延时值与预设最大偏差之差。
例如，第一检查阈值大于第二检查阈值。
例如，第一检查阈值可以为N1*clk1_period或者M1*clk2_period，第二检查阈值可以为N2*clk1_period或者M2*clk2_period，其中，N1、M1、N2和M2为正数，且N1大于N2，M1大于M2，clk1_period为第一时钟的时钟周期，clk2_period为第二时钟的时钟周期，这里，N1*clk1_period＝M1*clk2_period，N2*clk1_period＝M2*clk2_period。
例如，clk1_period为5纳秒(ns)，clk2_period为10ns，设置N1为2，M1为1，N2为1.6，M2为0.8，则第一检查阈值可以为10ns，第二检查阈值可以为8ns。例如，第一检查阈值和第二检查阈值还可以根据电路设计预留一部分余量。
需要说明的是，第一检查阈值和第二检查阈值可以根据任意方式确定，本公开对此不作限制。
例如，若所有存在电信号传输关系的时序器件对所对应的电路延时均满足上述条件，也即每个时序器件对所对应的电路延时均小于等于第一检查阈值且大于等于第二检查阈值，则确定异步时钟的时序正常；若存在任一个时序器件对所对应的电路延时不满足上述条件，也即存在一个时序器件对所对应的电路延时大于等于第一检查阈值或小于等于第二检查阈值，则确定异步时钟的时序异常。
例如，在一些实施例中，一些电路设计工具可以帮助快速获取位于两个时钟域交界处的至少一个第一时序器件和至少一个第二时序器件，在指定基准边沿后，还可以自动计算基于基准边沿得到的每个时序器件对所对应的电路延时(及时钟延时)，进而基于电路延时(及时钟延时)、第一检查阈值、第二检查阈值进行上述判断。
该时序检查方法可以大大简化目前异步时钟的时序检查过程，在检查时只需要指定第一时钟、第二时钟和基准边沿，在检查周期内对第一时钟域和第二时钟域的边界处的所有信号自动进行时序检查，而不再需要点对点的基于检查脚本的时序检查，防止传统的检查方法中经常发生的遗漏问题，更加安全可靠。
此外，由于该时序检查方法只利用了第一时钟和第二时钟，而避开了每个时序器件的相关信息的确定(例如时序器件的名称等)，检查脚本受前端设计改动的影响小，对芯片的工艺转换没有要求，因而适应性更强。
与上述的异步时钟的时序检查方法相对应，本公开至少一实施例还提供一种异步时钟的时序检查装置，图3为本公开至少一实施例提供的一种异步时钟的时序检查装置的示意性框图。
例如，该异步时钟的时序检查装置应用于集成电路的设计，其中，异步时钟包括第一时钟和第二时钟，集成电路包括基于第一时钟确定的第一时钟域和基于第二时钟确定的第二时钟域。
关于集成电路、异步时钟、时钟域的相关内容如前所述，这里不再赘述。
例如，如图3所示，异步时钟的时序检查装置300包括：边界器件获取单元301、边沿确定单元302、电路延时计算单元303和时序检查单元304。
边界器件获取单元301配置为获取至少一个第一时序器件和至少一个第二时序器件。例如，至少一个第一时序器件位于第一时钟域，至少一个第二时序器件位于第二时钟域，每个第一时序器件的数据输出端与一个或多个第二时序器件的数据输入端存在电信号传输关系。
边沿确定单元302配置为根据第一时钟，确定基准边沿。
电路延时计算单元303配置为基于基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时。
时序检查单元304配置为利用至少一个电路延时，对异步时钟的时序进行时序检查。
例如，在一些实施例中，电路延时计算单元303执行基于基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时时，包括执行以下操作：基于至少一个第一时序器件和至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，一个第一时序器件的数据输出端与一个第二时序器件的数据输入端存在电信号传输关系；针对每个时序器件对，基于基准边沿，确定每个时序器件对所对应的数据传输延时；将至少一个时序器件对分别对应的至少一个数据传输延时，作为至少一个电路延时。
例如，在一些实施例中，时序检查单元304执行利用至少一个电路延时，对异步时钟的时序进行时序检查时，包括执行以下操作：确定对应于异步时钟的第一检查阈值和第二检查阈值；判断每个电路延时是否满足小于等于第一检查阈值且大于等于第二检查阈值的条件，响应于每个电路延时均满足条件，确定异步时钟的时序正常，响应于任一个电路延时不满足条件，确定异步时钟的时序异常，其中，第一检查阈值和第二检查阈值均为正数。
例如，边界器件获取单元301、边沿确定单元302、电路延时计算单元303和时序检查单元304包括存储在存储器中的代码和程序；处理器可以执行该代码和程序以实现如上所述的边界器件获取单元301、边沿确定单元302、电路延时计算单元303和时序检查单元304的一些功能或全部功能。例如，边界器件获取单元301、边沿确定单元302、电路延时计算单元303和时序检查单元304可以是专用硬件器件，用来实现如上所述的边界器件获取单元301、边沿确定单元302、电路延时计算单元303和时序检查单元304的一些或全部功能。例如，边界器件获取单元301、边沿确定单元302、电路延时计算单元303和时序检查单元304可以是一个电路板或多个电路板的组合，用于实现如上所述的功能。在本申请实施例中，该一个电路板或多个电路板的组合可以包括：(1)一个或多个处理器；(2)与处理器相连接的一个或多个非暂时的存储器；以及(3)处理器可执行的存储在存储器中的固件。
需要说明的是，边界器件获取单元301用于实现图2所示的步骤S110，边沿确定单元302用于实现图2所示的步骤S120，电路延时计算单元303用于实现图2所示的步骤S130，时序检查单元304用于实现图2所示的步骤S140。从而关于边界器件获取单元301的具体说明可以参考上述异步时钟的时序检查方法的实施例中图2所示的步骤S110的相关描述，关于边沿确定单元302的具体说明可以参考上述异步时钟的时序检查方法的实施例中图2所示的步骤S120的相关描述，关于电路延时计算单元303的具体说明可以参考上述异步时钟的时序检查方法的实施例中图2所示的步骤S130的相关描述，关于时序检查单元304的具体说明可以参考上述异步时钟的时序检查方法的实施例中图2所示的步骤S140的相关描述。此外，异步时钟的时序检查装置可以实现与前述异步时钟的时序检查方法相似的技术效果，在此不再赘述。
本公开至少一实施例还提供一种电子设备，图4为本公开至少一实施例提供的一种电子设备的示意性框图。
例如，如图4所示，该电子设备包括处理器401、通信接口402、存储器403和通信总线404。处理器401、通信接口402、存储器403通过通信总线404实现相互通信，处理器401、通信接口402、存储器403等组件之间也可以通过网络连接进行通信。本公开对网络的类型和功能在此不作限制。
例如，存储器403用于非瞬时性地存储计算机可执行指令。处理器401用于运行计算机可执行指令时，计算机可执行指令被处理器401运行时实现根据上述任一实施例所述的异步时钟的时序检查方法。关于该异步时钟的时序检查方法的各个步骤的具体实现以及相关解释内容可以参见上述异步时钟的时序检查方法的实施例，在此不作赘述。
例如，处理器401执行存储器403上所存储的程序而实现异步时钟的时序检查方法的实现方式，与前述异步时钟的时序检查方法的实施例部分所提及的实现方式相同，这里也不再赘述。
例如，通信总线404可以是外设部件互连标准(PCI)总线或扩展工业标准结构(EISA)总线等。该通信总线可以分为地址总线、数据总线、控制总线等。为便于表示，图中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
例如，通信接口402用于实现电子设备与其他设备之间的通信。
例如，处理器401和存储器403可以设置在服务器端(或云端)。
例如，处理器401可以控制电子设备中的其它组件以执行期望的功能。处理器401可以是中央处理器(CPU)、网络处理器(NP)等，还可以是数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。中央处理元(CPU)可以为X86或ARM架构等。
例如，存储器403可以包括一个或多个计算机程序产品的任意组合，计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、可擦除可编程只读存储器(EPROM)、便携式紧致盘只读存储器(CD-ROM)、USB存储器、闪存等。在所述计算机可读存储介质上可以存储一个或多个计算机可执行指令，处理器401可以运行所述计算机可执行指令，以实现电子设备的各种功能。在存储介质中还可以存储各种应用程序和各种数据等。
例如，关于电子设备执行异步时钟的时序检查的过程的详细说明可以参考异步时钟的时序检查方法的实施例中的相关描述，重复之处不再赘述。
图5为本公开至少一实施例提供的一种非瞬时性计算机可读存储介质的示意图。例如，如图5所示，在存储介质500上可以非暂时性地存储一个或多个计算机可执行指令501。例如，当计算机可执行指令501由处理器执行时可以执行根据上文所述的异步时钟的时序检查方法中的一个或多个步骤。
例如，该存储介质500可以应用于上述电子设备和/或异步时钟的时序检查装置400中。例如，存储介质500可以包括电子设备中的存储器403。
例如，关于存储介质500的说明可以参考电子设备的实施例中对于存储器的描述，重复之处不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本发明的实施例的附图中，层或结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种异步时钟的时序检查方法，应用于集成电路的设计，
其中，所述异步时钟包括第一时钟和第二时钟，
所述集成电路包括基于所述第一时钟确定的第一时钟域和基于所述第二时钟确定的第二时钟域，
所述方法包括：
获取至少一个第一时序器件和至少一个第二时序器件，其中，所述至少一个第一时序器件位于所述第一时钟域，所述至少一个第二时序器件位于所述第二时钟域，每个第一时序器件的数据输出端与一个或多个第二时序器件的数据输入端存在电信号传输关系；
根据所述第一时钟，确定基准边沿；
基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时；
利用所述至少一个电路延时，对所述异步时钟的时序进行时序检查。
2.根据权利要求1所述的时序检查方法，其中，基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时，包括：
基于所述至少一个第一时序器件和所述至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，所述一个第一时序器件的数据输出端与所述一个第二时序器件的数据输入端存在电信号传输关系；
针对每个时序器件对，基于所述基准边沿，确定每个时序器件对所对应的数据传输延时；
将所述至少一个时序器件对分别对应的至少一个数据传输延时，作为所述至少一个电路延时。
3.根据权利要求1所述的时序检查方法，其中，基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时，包括：
基于所述至少一个第一时序器件和所述至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，所述一个第一时序器件的数据输出端与所述一个第二时序器件的数据输入端存在电信号传输关系；
针对每个时序器件对，基于所述基准边沿，确定每个时序器件对所对应的数据传输延时；
基于所述基准边沿，确定每个时序器件对所对应的时钟延时；
将所述数据传输延时和所述时钟延时进行加和处理，以得到所述每个时序器件对所对应的延时和，
将所述至少一个时序器件对分别对应的至少一个延时和作为所述至少一个电路延时。
4.根据权利要求2或3所述的时序检查方法，其中，针对每个时序器件对，确定每个时序器件对所对应的数据传输延时，包括：
确定基准数据，其中，所述基准数据为在所述一个第一时序器件中基于所述基准边沿采集得到的数据；
获取所述基准数据从所述一个第一时序器件的数据输出端传输至所述一个第二时序器件的数据输入端的传输时间，将所述传输时间作为所述数据传输延时。
5.根据权利要求3所述的时序检查方法，其中，基于所述基准边沿，确定每个时序器件对所对应的时钟延时，包括：
确定所述基准边沿从生成所述第一时钟的时钟源的时钟输出端传输至所述一个第一时序器件的时钟输入端的传输时间，将所述传输时间作为所述每个时序器件对所对应的时钟延时。
6.根据权利要求1-3和5中任一项所述的时序检查方法，其中，利用所述至少一个电路延时，对所述集成电路进行时序检查，包括：
确定对应于所述异步时钟的第一检查阈值和第二检查阈值；
判断每个电路延时是否满足小于等于所述第一检查阈值且大于等于所述第二检查阈值的条件，
响应于所述每个电路延时均满足所述条件，确定所述异步时钟的时序正常，
响应于任一个电路延时不满足所述条件，确定所述异步时钟的时序异常，
其中，所述第一检查阈值和所述第二检查阈值均为正数，且所述第一检查阈值大于所述第二检查阈值。
7.根据权利要求1-3和5中任一项所述的时序检查方法，其中，根据所述第一时钟，确定基准边沿，包括：
从所述第一时钟中选择任意一个触发沿作为所述基准边沿，其中，所述触发沿包括上升沿或下降沿。
8.一种异步时钟的时序检查装置，应用于集成电路的设计，其中，所述异步时钟包括第一时钟和第二时钟，
所述集成电路包括基于所述第一时钟确定的第一时钟域和基于所述第二时钟确定的第二时钟域，
所述装置包括：
边界器件获取单元，配置为获取至少一个第一时序器件和至少一个第二时序器件，其中，所述至少一个第一时序器件位于所述第一时钟域，所述至少一个第二时序器件位于所述第二时钟域，每个第一时序器件的数据输出端与一个或多个第二时序器件的数据输入端存在电信号传输关系；
边沿确定单元，配置为根据所述第一时钟，确定基准边沿；
电路延时计算单元，配置为基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时；
时序检查单元，配置为利用所述至少一个电路延时，对所述异步时钟的时序进行时序检查。
9.根据权利要求8所述的时序检查装置，其中，所述电路延时计算单元执行基于所述基准边沿，确定任一个第一时序器件和任一个第二时序器件间的电路延时，以得到至少一个电路延时时，包括执行以下操作：
基于所述至少一个第一时序器件和所述至少一个第二时序器件，确定至少一个时序器件对，其中，每个时序器件对包括一个第一时序器件和一个第二时序器件，所述一个第一时序器件的数据输出端与所述一个第二时序器件的数据输入端存在电信号传输关系；
针对每个时序器件对，基于所述基准边沿，确定每个时序器件对所对应的数据传输延时；
将所述至少一个时序器件对分别对应的至少一个数据传输延时，作为所述至少一个电路延时。
10.根据权利要求8或9所述的时序检查装置，其中，所述时序检查单元执行利用所述至少一个电路延时，对所述异步时钟的时序进行时序检查时，包括执行以下操作：
确定对应于所述异步时钟的第一检查阈值和第二检查阈值；
判断每个电路延时是否满足小于等于所述第一检查阈值且大于等于所述第二检查阈值的条件，
响应于所述每个电路延时均满足所述条件，确定所述异步时钟的时序正常，
响应于任一个电路延时不满足所述条件，确定所述异步时钟的时序异常，
其中，所述第一检查阈值和所述第二检查阈值均为正数，且所述第一检查阈值大于所述第二检查阈值。
11.一种电子设备，包括：
存储器，非瞬时性地存储有计算机可执行指令；
处理器，配置为运行所述计算机可执行指令，
其中，所述计算机可执行指令被所述处理器运行时实现根据权利要求1-7任一项所述的异步时钟的时序检查方法。
12.一种非瞬时性计算机可读存储介质，其中，所述非瞬时性计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令被处理器执行时实现根据权利要求1-7中任一项所述的异步时钟的时序检查方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114676665A (zh) * 2022-05-23 2022-06-28 飞腾信息技术有限公司 一种时序调整方法、装置、设备以及存储介质

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491394A (zh) * 2001-08-14 2004-04-21 ���ܿ���ϵͳ���޹�˾ 时序不灵敏及无假信号逻辑系统和方法
CN1532663A (zh) * 2003-03-26 2004-09-29 惠普开发有限公司 用于从第一时钟域向第二时钟域传送数据的系统和方法
CN103500243A (zh) * 2013-09-04 2014-01-08 深圳市国微电子有限公司 一种自适应pvt变化的时钟电路设计方法
CN107045849A (zh) * 2017-02-20 2017-08-15 昆山龙腾光电有限公司 时序控制装置、方法及显示装置
CN110007713A (zh) * 2019-04-16 2019-07-12 中国人民解放军国防科技大学 跨时钟域信号动态调整检查参数的时序检查方法及系统
CN110196934A (zh) * 2019-05-07 2019-09-03 中国科学院微电子研究所 一种生成手册数据的方法及装置
CN111416619A (zh) * 2020-03-26 2020-07-14 中国科学院微电子研究所 一种延时测量电路、延时测量方法、电子设备及芯片
CN112000173A (zh) * 2020-08-20 2020-11-27 天津飞腾信息技术有限公司 一种检查跨时钟域多位信号时序违反的方法及系统
CN112115664A (zh) * 2020-11-18 2020-12-22 北京滕华软件有限公司 一种多模式多时钟域的芯片集成控制系统

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491394A (zh) * 2001-08-14 2004-04-21 ���ܿ���ϵͳ���޹�˾ 时序不灵敏及无假信号逻辑系统和方法
CN1532663A (zh) * 2003-03-26 2004-09-29 惠普开发有限公司 用于从第一时钟域向第二时钟域传送数据的系统和方法
CN103500243A (zh) * 2013-09-04 2014-01-08 深圳市国微电子有限公司 一种自适应pvt变化的时钟电路设计方法
CN107045849A (zh) * 2017-02-20 2017-08-15 昆山龙腾光电有限公司 时序控制装置、方法及显示装置
CN110007713A (zh) * 2019-04-16 2019-07-12 中国人民解放军国防科技大学 跨时钟域信号动态调整检查参数的时序检查方法及系统
CN110196934A (zh) * 2019-05-07 2019-09-03 中国科学院微电子研究所 一种生成手册数据的方法及装置
CN111416619A (zh) * 2020-03-26 2020-07-14 中国科学院微电子研究所 一种延时测量电路、延时测量方法、电子设备及芯片
CN112000173A (zh) * 2020-08-20 2020-11-27 天津飞腾信息技术有限公司 一种检查跨时钟域多位信号时序违反的方法及系统
CN112115664A (zh) * 2020-11-18 2020-12-22 北京滕华软件有限公司 一种多模式多时钟域的芯片集成控制系统

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
朱伟杰;周辉;费亚男;阳徽;郭冠军;: "一种基于时序路径的FPGA接口时序测试方法", 航天控制 *
杨剑新;胡向东;李媛;: "一种分布控制双时钟FIFO的设计与实现", 计算机工程与科学 *
杭国强;: "低功耗三值双边沿触发器设计", 电路与系统学报 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114676665A (zh) * 2022-05-23 2022-06-28 飞腾信息技术有限公司 一种时序调整方法、装置、设备以及存储介质
CN114676665B (zh) * 2022-05-23 2022-09-13 飞腾信息技术有限公司 一种时序调整方法、装置、设备以及存储介质

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