JP2804975B2 - データの伝送を同期化する方法およびシンクロナイザ - Google Patents

Description

【発明の詳細な説明】 関連の同時係属出願に対する相互参照 本出願に対し特に興味のある、関連する同時係属出願
は下記のとおりであり、すなわち、発明の名称が「ディ
ジタル加入者コントローラ（Digital Subscriber Contr
oller）」である、1987年１月６日に発行された米国特
許第4,635,255号と、発明の名称が「プログラム可能デ
ータ経路指定マルチプレクサ（Programmable Data−Rou
ting Multiplexer）」である、1988年４月５日に発行さ
れた米国特許第4,736,362号と、発明の名称が「タイム
スロットアサイナーマルチプレクサ（Time Slot Assign
er Multiplexer）」である、1986年７月28日に出願され
た米国特許出願第891,438号と、発明の名称が「データ
プロトコルコントローラ（Data Protocol Controlle
r）」である、1987年４月３日に出願された米国特許出
願第034,822号と、発明の名称が「カッド交換電力コン
トローラ（Quad Exchange Power Controller）」であ
る、1986年９月17日に出願された米国特許出願第908,47
5号と、発明の名称が「低電圧および低電力検出回路（L
ow Voltage and Low Power Detection Circuits）」で
ある、1986年９月17日に出願された米国特許出願第908,
536号であり、すべては本出願と共通に譲渡されてい
る。これら関連のある同時係属中の出願は、ここに引用
により援用されている。

発明の分野 この発明は、音声／データ通信に関するものであり、
より特定的には、ディジタル総合サービス網（ISDN）の
加入者側かネットワーク側のいずれかで動作し得るイン
ターフェイスに関するものである。

発明の背景 ディジタル総合サービス網（ISDN）標準は、加入者
“S"基準点を特定する（ISDN使用者ネットワーク・イン
ターフェイス層１勧告はここで引用により援用されてい
る“CCITT Iシリーズ勧告”に含まれている）。ネット
ワークターミネーション（NT）機器は、“S"インターフ
ェイスの加入者側かネットワーク側のいずれかに存在し
得て、ネットワークによるアクセスプロトコルの動作に
必要な機能と送信のための不可欠な機能とを提供する。
端末機器（TE）は、“S"インターフェイスの加入者側に
存在して、使用者によるアクセスプロトコルの動作に必
要な機能を提供する。CCITT基準点は、２つのオーバラ
ップしない機能グループの接続を概念的に示しており、
物理的インターフェイスには対応しないかもしれない。

“S"インターフェイスに関する機器の設置に依存し
て、機器は次の点でマスタかまたはスレーブのいずれか
になり得る。すなわち、機器はそれぞれ、インターフェ
イスのあちこちでのクロック同期化データ運動のソース
か、または同期化クロックのレシーバのいずれかであ
る。

或る場合には、機器は２つのクロックソース間に存
し、たとえば、機器は“S"インターフェイスを介してネ
ットワークから回復されたクロックと、パルスコード変
調された（PCM）ハイウェイから回復されたクロックと
を受取り得る。データは“S"インターフェイスとPCMハ
イウェイ間で移動させなければならいかもしれず、さら
に、２個のデータクロックは同一であるかまたはほぼ同
一の周波数を有するであろう。それらが異なる周波数を
有するならば、“S"インターフェイスとPCMハイウェイ
間のデータの動きは結果としてデータの偶発的な損失
か、またはデータを２倍にすることを生じるであろう。
データが損失されるかまたは２倍にされる場合、異なる
クロック速度のせいで、データ“スリップ”が起こって
いる。

典型的には、PCMハイウェイに接続される多数のクロ
ックをモニタし、かつハイウェイの周波数を同期化する
機器とは別の中央回路を有することにより、データスリ
ップの回避が実施される。機器が種々のソースおよび転
送先からのデータの時分割多重化（TDM）を実施してい
る場合、同期化機能は多重化機能から分離され、そのた
め、クロック間の非常に小さい位相差も生じさせること
なくマルチプレクサを介するデータ転送を制御すること
は困難である。さらに、機器が集積回路により実現され
る場合には、クロック信号を持ち出すには余分のピンが
必要とされる。典型的には、集積回路により実施される
複雑な機能と、それらが回路とは別なところで付与およ
び導通される多数の信号を結果として必要とすることの
ために、ピンは貴重である。そのようななくても済む信
号のためのピンの使用は望ましくない。

発明の概要 この発明のマスタ／スレーブシンクロナイザは、マス
タ／スレーブディジタル交換コントローラ（M/S DEC）
に用途を見い出しており、それは“S"インターフェイス
に関する３つの異なる位置のいずれか１つに置かれ得
る。M/S DECが、交換機、たとえば中央局Centrexか、
またはプライベート・オートマチック・ブランチ・交換
機（PABX）において、“S"インタフェースのネットワー
ク側で使用される場合、それは、そこから“下流方向”
にある“S"インタフェースに接続される。この場合、M/
S DECはその“S"インターフェイスに対するマスクであ
り、すなわち、M/S DECはISDNで送信されるデータに対
する同期化クロックのソースである。パルスコード変調
（PCM）ハイウェイはこのインターフェイスでNT機器内
にあり、したがってM/S DECは、この場合このPCMハイ
ウェイに存在する。M/S DECはクロック同期化に関して
常にPCMハイウェイに対しスレーブであるので、M/S DE
Cはマスタ／スレーブモードで動作していると言われ
る。

第２の場所において、M/S DECが“S"インターフェイ
スの加入者側で、しかもNT機器内にあり、かつPCMハイ
ウェイに存在する場合、それはスレーブ／スレーブモー
ドで動作しており、“S"インターフェイスに対しスレー
ブであるのと、PCMハイウェイに対しスレーブであるの
と両方である。第３の場所において、M/S DECが“S"イ
ンターフェイスの加入者側にあり、しかもTE内にある場
合、それはPCMハイウェイには存在しなくなり、かつ、
スレーブモードで動作していることになり、つまり、
“S"インターフェイスに対しスレーブである。

M/S DSCがスレーブ／スレーブモードで動作している
場合、PCMハイウェイの同期化クロックと“S"インター
フェイスの同期化クロックが非同期になり得る。これら
２個のクロックにより同期化されるデータストリーム
は、それらのクロック周波数が同一であるか、または時
折のデータの損失もしくはデータを２倍にすることが許
容され得る場合に連結され得るにすぎない。非同期クロ
ックのせいで損失または２倍化されるデータは、クロッ
ク“スリップ”から起こると言われる。この発明のマス
タ／スレーブシンクロナイザは、これらの非同期クロッ
クにより同期化されるディジタルデータストリーム同士
の間のデータのバッファと、クロック間の位相測定と、
データの破損を引き起こし得るクロックスリップの検出
とを与える。マスタ／スレーブシンクロナイザと関連し
て使用されるマイクロプロセッサは、PCMハイウェイの
クロック周波数をディジタル的に制御し得る。

好ましい実施例においては、マスタ／スレーブシンク
ロナイザはデータ経路指定マルチプレクサの一部であ
り、さらに、この発明のシンクロナイザは、前のパラグ
ラフで説明されたそのクロック整列機能を加えて、ソー
スと転送先の間でのデータの動きを同期化するマスタク
ロックを提供する。この同期化機能を多重化機能と組合
わせることにより、この発明は、調整的動作を採用する
ことによりデータの損失なしに非同期クロック間の大き
な位相差を調和させる。この調整的動作は、クロックソ
ースのマイクロプロセッサにより、別なディジタル電話
線のようなより信頼できるものとの置換であってもよい
し、または、PCMハイウェイのもののような、クロック
のうちの１個の調整であってもよい。

測定された位相は、ディジタル数としてマイクロプロ
セッサにより読出される。好ましい実施例においては、
各位相の単位は、大雑把にはデータクロック期間（フレ
ームと呼ばれる）の1/64である。クロック整列単位は常
にそれ自体を初期化し、そのため、位相は−32と＋32の
間で始まる。たとえば、２個のデータクロックが100ppM
だけ異なる場合、それはスリップを引き起こすのにドリ
フトのフレームの少なくとも31/64をとるであろうが、
それは、（31/64）×10,000＝4843.75フレームに対応す
るであろう。8KHzのクロック速度で、これは600msより
大きい。クロック速度が10ppM以内に調整されてしまえ
ば、スリップには６秒が必要とされ、このゆえ、マイク
ロプロセッサはそれほど頻繁には調整を行なう必要がな
い。通常は、マイクロプロセッサは充電時に数個の線路
を活性状態にし、それらの線路に対する平均位相が一定
に保たれるまでPCMクロック周波数を調整するであろ
う。次に、それは周波数制御クリスタルにおいてドリフ
トを保証するのに十分なだけしばしばクロック周波数を
“調整する”であろう。

この発明の大半の回路は集積回路に含まれることが好
ましい。中央コントロールに必要な唯一の外部回路は、
マイクロプロセッサがPCMハイウェイ周波数を制御する
ことを可能にする、ディジタルアナログ変換器（DAC）
と電圧制御水晶発信器（VCXO）である。

ディジタル周波数コントロールの利点は次のとおりで
ある。

１） 位相よりむしろ周波数が制御され、そのため、突
然の位相のジャンプがない。

２） 大半の回路は集積回路内にあり、そのため、極め
て少数の外部コントロール回路しか必要とされない。

３） ソースとしての１個の電話線から別なものへのス
イッチングが位相のジャンプを引き起こさず、その理由
は、周波数は位相を０に移動させるのではなくて、それ
を一定に保つように選択されるからである。

４） ディジタル位相情報は、発振器の信頼可能正と電
話線の精度に関する価値のある診断情報をコントローラ
に提供する。

５） １個のクロックソースにおけるノイズグリッチ
は、制御されているクロックで位相のジャンプを引き起
こさないであろう。

６） 多重化と同期化が同じ場所で取扱われるので、デ
ータスリップは容易に検出される。

７） 中央クロックソース（PCMハイウェイ）および多
くの入来クロックソース（スレーブディジタル電話線）
を有する電話交換機のようなシステムにおいては、入来
クロックソースの各々がそれ自体のデータの動きの同期
化ユニットを有し得る。

好ましい実施例の詳細な説明 第１図は、この発明のシンクロナイザを採用する、マ
スタ／スレーブディジタル交換コントローラ（M/S DE
C）を例示している。第１図は、“S"インターフェイス1
2とデュアルPCMハイウェイ14の間にリンクを提供するNT
機器で採用される、M/S DEC10を例示している。M/S D
EC10は、第１図に示される５個の機能ブロックを有する
１個の集積回路として製造されることが好ましい。

ラインインターフェイスユニット（LIU）ブロック16
は、全２重４線式接続18を介して“S"インターフェイス
12に接続される。タイムスロットアサイナー／直列バス
ポート（TSA/SBP）ブロック20は、双方向バス22を介し
てデュアルPCMハイウェイ20に接続される。データ経路
指定マルチプレクサ（MUX）とデータムーブメントシン
クロナイザ24は、LIU16とTSA/SBP20の間で経路指定され
るデータの連絡点としてばかりでなく、第１図に示され
る他のブロック、すなわちデータリンクコントローラ
（DLC）ブロック26およびバスインターフェイスユニッ
ト（BIU）ブロック28の連絡点として働く。

M/S DEC10内のLIU16、TSA/SBP10、DLC26およびBIU28
のブロックは関連する同時係属中の出願で説明されてお
り、そのような説明はここに引用により援用されてい
る。BIU28は、同時係属中の出願においてはマイクロプ
ロセッサインターフェイス（MPI）と示されている。デ
ータムーブメントシンクロナイザ/MUX24のデータ経路指
定局面もまたこれらの出願において説明されており、そ
のような説明はここに引用により援用されている。それ
の他の局面におけるデータムーブメントシンクロナイザ
/MUX24の説明がここに提示される。

“S"インターフェイス12とデュアルPCMハイウェイ14
の間でのM/S DEC10の配置は、マスタ／スレーブモード
かまたはスレーブ／スレーブモードのいずれかにおける
それの用途の特徴を示している。

第２図を参照すると、スレーブモードで動作している
典型的な加入者側TE配置におけるM/S DEC10が示されて
いる。M/S DECを含む種々のブロックが第１図に示され
ているが、TSA/SBPブロック20はそれの直列バスポート
（SBP）30を使用するために採用される。SBP30は、「デ
ィジタル加入者コントローラ」と題された関連する同時
係属中の出願で説明されているように、ユーザにＢおよ
びＤチャネルへのアクセスを提供する。そのような説明
はここに引用により援用されている。

M/S DEC10がTE（第２図）で使用される場合、加入者
パワーコントローラ（SPC）と、統合データプロトコル
コントローラ（IDPC）と、マイクロプロセッサとが必要
であることが典型的である。関連する同時係属中の出願
はSPCおよびIDPCの説明を含んでおり、ここに引用によ
り援用されている。

M/S DEC10がNT機器（第１図）で使用される場合、カ
ッド交換パワーコントローラ（QEPC）とマイクロプロセ
ッサとが必要であることが典型的である。関連する同時
係属中の出願はQEPCの説明を含んでおり、ここに引用に
より援用されている。

ここで第３図を参照すると、M/S DECを含む個別の機
能ブロックがMUX24により相互接続されることを強調し
ているブロック図の形式で、M/S DEC10が示されてい
る。MUX24は４個までの別々のチャネルが各ポートを介
してM/S DECの他のブロックに接続されることを可能に
する、５ポートデバイスである。メインオーディオプロ
セッサ（MAP）のような、第３図でFUTURE EXPANSIONと
表示されたブロック32が、MUX24により相互接続される
５個の機能ブロックを完全にする。

好ましい実施例においては、１組の４個の双方向バス
34がTSA/SBP20およびMUX24を相互接続する。１組の４個
の双方向バス36はBIU28とMUX24を相互接続し、さらに、
１組の４個の双方向バス38はFUTURE EXPANSIONブロッ
ク32をMUX24と相互接続する。さらに、１組の４個の双
方向バス40はLIU16をMUX24と相互接続する。双方向バス
の各々は、８ビットブロックでデータの並列伝送を可能
にする８個の信号ラインからなる。DLC26は、１個の信
号ラインからなる１個のバス42によりMUX24に相互接続
される。

BIU28バス36もまた、５個の機能ブロック16、20、2
4、26および32のすべてに対し外部マイクロプロセッサ
との通信リンクを提供する。このリンクは、MUX24のバ
ス36と、ブロック16、20、26および32をBIU28と相互接
続する別のアドレス、データ、コントロール、クロック
および割込みバス44とにより確立される。BIU28は、５
個の機能ブロック内のレジスタへのユーザのアクセスの
ためにアドレスデコーディングの第１のレベルを提供す
る。各機能ブロックからの割込み要求はBIU28を介して
経路指定される。M/S DEC10のこれらの局面は関連する
同時係属中の出願「プログラム可能データ経路指定マル
チプレクサ」において説明されており、そのような説明
は引用によりここに援用されている。

MUX24は、第１表に説明される８個のユーザアクセス
可能レジスタを含んでいる。これらのレジスタは、第１
表に示されるアドレスを用いてBIU28を介してアドレス
される。第１表にリスト化された最初の５個のレジスタ
は、データ経路指定を特定するために使用される。リス
ト化された次のレジスタは、フレームすべりを報告し、
フレームスリップ割込みを可能にし、かつMUX24のハー
ドウェア修正数をストアするために使用される。第７番
目のレジスタは、MUX24に付与されるクロックのソース
を特定するために使用される。さらに、第８番目のレジ
スタは、整列バッファと関連するクロックの整列を報告
するために使用される。

データ経路34、38、40および42に加えて、MUX24は種
々のブロック（ILU16、MAP32、DLC26、TSA/SBP24、およ
びBIU28）へおよびそこからクロックパスを相互接続す
る。これらの相互接続は、第１表に関連して説明された
５個のMUX経路指定コントロールレジスタおよびクロッ
クソースレジスタを介してユーザプログラム可能であ
る。MUX24は、互いに対して非同期である２個の同期ブ
ロック、すなわち、TSA/SBP20（PCMハイウェイに対しス
レーブ）およびLIU16（“S"インターフェイスに対しス
レーブとして動作される）の相互接続を考慮に入れてい
る。フレームクロック整列は、これら２個の非同期クロ
ック間でモニタされ得る。

MUX24は、各ポートが４個の独立した入力／出力（I/
O）チャネルを有する、５個のポートとして編成され
る。これらのポートの各々は、第３図に示される１個の
ブロックに接続される。４個のI/Oチャネルのうち３個
はＢおよびＤチャネルデータを経路指定するために使用
され、第４のチャネルはスペアビットを経路指定するた
めに（マルチフレーミング）使用される。２個のチャネ
ル間の相互接続（経路指定）はパスと呼ばれる。３個の
B/Dチャネルに対する経路指定コントロールは、スペア
チャネルに対する経路指定コントロールとは別に処理さ
れる。

MUX24のポートは、第２表にリスト化されるような、
第３図に示されるブロックに割当てられる。

４個のチャネルが、MUX24の各ポートと関連し、か
つ、第３表に示されるような文字Ａ、Ｂ、ＣおよびＳに
より識別される。

データは、１バイトあたり２ビットしか有さないLIU
Ｄチャネルを除いて、１秒あたり8Kバイトのデータ速
度で、バイトブロックにおいてMUX24を通って動かされ
る。MUXへのおよびそこからのデータの動きを制御する
クロックは、MUXを介してデータを動かすために使用さ
れるクロックと非同期である。

第４図は、M/S DEC10のフレーム整列MUX24の一元ブ
ロック図である。第4B図は、第4A図に示されているデー
タ経路指定マルチプレクサ部分およびその関連ブロック
以外の、すべてのそれの主要要素を示している。

データ信号は５個のポートのうちの１個で受信および
発生され、そのうちの代表的なもの、すなわちPORT_1が
第4A図に詳細に示されている。第３図および第２表と関
連して上で説明されたように、好ましい実施例において
は各ポートは第３図に示されるようなデバイスに接続さ
れる。デバイスから発生または受信されるデータ信号
は、第３表に示されるチャネルで、PORT_1 50のような
ポートに導通される。具体的な実施例においては、チャ
ネルＡ、ＢおよびＣはそれぞれ８ビット並列チャネル5
2、54および56であり、チャネルS58は３ビット並列チャ
ネルである。（チャネル52、54、56および58は、双方向
バス40として集合的に、第３図に示されている。） 各ポートからのＡ、Ｂ、ＣおよびＳチャネルは、双方
向８コンダクタMUX DATA BUS（MXD［7:0］）60により
MUX24のマルチプレクサ部分に接続される。バスMXD［7:
0］60は、PORT_1の場合には、同期化信号MX1LOAD1、FRA
MECK1およびRESYNCH1の制御の下で、時分割多重化され
た（TDM）態様で各ポート間で信号を搬送する。これら
同期化信号のうち最初の２個MX1LOAD1およびFRAMECK1
は、第4B図に関連して下で説明されるように、MUX24の
クロックマルチプレクサ部分により発生される。後者の
同期化信号はPORT_1 50により発生される。他の４個の
ポートは、MXD［7:0］60のすべてのポートからの信号の
TDM導通を可能にする類似する同期化信号を受信および
発生する。第4A図に示される、PORT_1 50のようなポー
トの内部の構造は、第５図に関連して下で説明されるで
あろう。

データ信号はPORT_1 50とPORT_1に接続されるデバイ
スとの間で導通され、各チャネルは、第4A図に示され
る、伝送可能化信号MX1TE1［3:0］および受信可能化信
号MX1RE1［3:0］を採用する。これらの信号は、それぞ
れMUX24のPORT DECODEブロックへおよびそこから導通
される。

SLAVE1信号がPORT_1 50により発生され、かつMUX24
のCLOCK MULTIPLEXERに導通される。この信号は、PORT
_1がマスタポートとして動作しているのかそれともスレ
ーブポートとして動作しているのかを示す。FRAME CLO
CK1信号は、ポートがスレーブである場合にはPORT_1 5
0により発生され、ポートがマスタである場合にはCLOCK
MULTIPLEXERからPORT_1により受信される。RESYNCH1
信号はPORT_1により発生されて、MUX24のSTATE MACHIN
E部分の再同期化を要求する。MX1LOAD1はCLOCK MULTIP
LEXERにより発生されて、ここに添付された「付録」で
説明されるように、PORT_1 50内で送信および中間受信
レジスタのローディングを引き起こす。

ここで第4B図を参照すると、フレーム整列MUX24は、
クロックマルチプレクサ（CLOCK_MUX）100と、ユーザア
クセス可能レジスタ102と、ステートマシン104と、ステ
ートカウンタ106と、ステートマシンタイマ108と、ポー
トデコーダ110とを含む。CLOCK_MUX100およびPORT_DECO
DE110は、第２表に示されるそれぞれポート１、２、３
および５に対しデータ経路指定マルチプレクサ（第4A
図）に、多重ロード（MX1LOAD ｉ［3:0］）信号と、多
重送信可能化（MX1TE ｉ［3:0］）信号と、多重受信可
能化（MX1RE ｉ［3:0］）信号（それぞれ、ｉ＝1,2,3
および５である）とを発生する。各信号は、第３表に示
される４個のチャネルに対応する、４個の個別の信号MX
1LOAD ij、MX1TE ijおよびMX1RE ij（ｊ＝0,1,2およ
び３である）からなる。

CLOCK_MUX100はまた、それぞれポート１、２、３およ
び５の各々に対するデータ経路指定マルチプレクサを介
してデータの動きを同期化するために使用されるフレー
ムクロック（FRAMECK ｉ）信号（ｉ＝1,2,3および５で
ある）を受信および発生する。SLAVE ｉ信号（ｉ＝1,
2,3および５である）および再同期化（RESYNC ｉ）信
号（ｉ＝1,2,3および５である）がCLOCK_MUX100により
受信される。第4B図で示される信号の完全な説明は、こ
こに添付される「付録」に含まれている。

MX1TE4［3:0］およびMX1RE4［3:0］がPORT_DECODE110
により発生され、レジスタブロック102により受信され
る。さらに、MX1LOAD4、FRAMECK4,SLAVE4およびRESYNC4
信号がレジスタブロック102により内部で使用される。
これらの信号は、第４のポート、すなわちBIU28に対す
る、伝送可能化信号、受信可能化信号、ロード信号、フ
レームクロック信号、スレーブ信号および再同期化信号
に対応する。次に、レジスタブロック102はアドレス、
データ、コントロール、クロックおよび割込みバス44
で、BIUデータ（BIUD［7:0］）、BIUアドレス（BIUAD
［3:0］）、BIU割込み（BIUINT）、（BIUSELBIU）、（B
IUSELMX）、BIU書込み（BIUWR）およびBIU読出し（BIUR
D）を含む信号を発生する。レジスタブロック102は、PO
RT_DECODE110およびCLOCK_MUX100へクロックソース（CL
KSRC［4:0］）信号を発生する。

CLOCK_MUX100は、クロックバス111を介してSTATE_MAC
H104に導通される、CLOCK1およびCLOCK2信号を発生す
る。これらの２個のクロック信号はスレーブポートデバ
イスからの回復されたクロックであり、マスタポートデ
バイスに与えられる。信号の各々を供給するためのポー
トデバイスの選択は、ブロック102内のクロックソース
レジスタにおいてユーザにより供給されたビットにより
行なわれる。ユーザがプログラムしたマイクロプロセッ
サは、BIU28を介してクロックソースレジスタへそのビ
ットを書込む。クロックソースCLKSRC［4:0］信号ライ
ンは、クロックソースレジスタの内容をPORT_DECODE110
に導通する。

スレーブとして動作しているポートデバイスが、6.14
4MHzシステムクロックを、回復されたフレームクロック
に同期化される8KHzまで分割することにより、クロック
ストローブを発生するであろう。

クロックソースデバイスがクロック期間を長くする
か、またはクロックを一斉に停止するかのいずれかの場
合、第１の失われたクロックのときにまたはその前に、
再同期化要求（RESREQ）信号がCLOCK_MUX100ラインによ
り発生されるであろう。

ブロックがマスタであるときはいつでも、それは２個
のクロックCLOCK1またはCLOCK2のうちの一方からそのタ
イミング信号を受信する。どのクロックを使用するべき
かという選択は、クロックソースレジスタにより特定さ
れる。

各クロック信号CLOCK ｉ（ｉ＝１または２）はCLOCK
ｉバス111を介してSTATE_MACH104に導通される。CLOC
K ｉバスからのストローブはクラックフラグCFi（ｉ＝
１または２）へとラッチされる。これら２個のフラグは
第６図に関連して説明されるデータムーブメントおよび
クロックユニットへの入力として使用され、そのため、
それは異なるクロックで動作するデバイス間のデータ転
送を制御し得る。

第５図はMUX24入力／出力（I/O）構造のブロック図で
あり、第4A図に示されるポート50のようなポートの代表
的な受信側および送信側を示している。データバスは各
クロックCLOCK1およびCLOCK2に関連する。１個のそのよ
うなデータバスが第５図に示されている。第５図に示さ
れるいくらかのブロックは任意であると示されており、
すなわち、任意のブロックのうちのどれが削除されるか
は、ポートに接続されるデバイスに依存する。

ポート２（TSA）およびポート４（BIU）は１度に並列
な８ビットでデータを送受信する。ポート５（DLC）
は、フラグにより示されるような２個または８個のビッ
トバーストで直列にデータを送受信する。ポート１およ
びポート３は、この回路の製造中に使用される金属配線
パターンのマスクに従って、直列または並列（１度に８
ビット）のいずれかでデータを送受信し得る。

ポート50が直列の形態でデータをマルチプレクサに送
る場合、それは各チャネルに対しゲートされたクロック
を与えなければならない。直列の形態にせよ並列の形態
にせよ、すべてのデータがマルチプレクサに送られた後
で、ポートブロックは送信要求ストローブMX1LOAD1をマ
ルチプレクサに送る。このことはデータを中間レジスタ
112に移動させる。並列インターフェイスの場合、この
データはポートから直接的にやってくる。直列インター
フェイスの場合、このデータは直列−並列レジスタ114
からやってくる。ポートデバイスが並列入力を与える場
合、直列−並列レジスタは削除され得る。

ポートデバイスがMUXから直列の形態でデータを受信
する場合、それは各チャネルにゲートされたクロックを
与えなければならない。ポートデバイスはまた、直列に
せよ並列にせよ、各チャネルに受信ストローブとしてそ
のクロックストローブを送らなければならない。その受
信ストローブはANDゲート116を介してポートチャネルの
受信要求フラグへラッチされる。MUX論理は各受信要求
フラグをモニタする。MUXがそれのサイクルで適当なス
テップ（SS1−第６図に関連して説明される）に達する
ときにそれがセットされる場合、MUX24は、直列ポート
の並列−直列レジスタ118をロードするための受信スト
ローブか、またはMUXの受信レジスタ120からの、並列ポ
ートの並列入力を送る。受信ストローブ信号はまた中間
レジスタ112からMUXの伝送レジスタ122への伝送データ
のローディングを引き起こす。

ポートデバイスが並列インターフェイスを有している
場合、並列−直列レジスタ118は削除され得る。ポート
デバイスが同時に送受信する場合、中間レジスタも削除
され得る。この場合、送信データは受信要求ストローブ
の前に入手可能でなければならず、かつ受信ストローブ
の後まて利用可能なままでなければならない。

第６図はMUX24のデータムーブメントおよびクロック
整列ユニット部分のブロック図であり、レジスタブロッ
ク102の複数部分と、ポートデコードブロック110と、ス
テートマシン104と、タイマ108と、クロックステップ発
生器124として第６図に示されるステートカウンタ106の
一部と、位相ブロック126とを含んでいる。

データムーブメントおよびシンクロナイザユニット24
は、４個のチャネルＡ、Ｂ、ＣおよびＳを有する５個ま
でのパスを確立し得る。各チャネルへのインターフェイ
スには、伝送データレジスタ122および受信データレジ
スタ120があり、第５図に示されるデータおよびインタ
ーフェイス理論をバッファする。パスは、ステートマシ
ン104の制御の下で、時間多重化バスで確立される。こ
のステートマシンはそれ自体のタイマ108を有する、各
転送サイクルの初めに、ステートマシンは２個のクロッ
クCLOCK1およびCLOCK2からのクロックフラグCF1およびC
F2に加えて、タイマからのフラグを検査する。この時間
に基づいて、ステートマシンは新たな状態に移り、MUX
を通るパス上のデータの動きを制御する。ステートマシ
ンはまたはタイマ108を制御し、位相およびスリップイ
ンジケータのようなユーザに利用可能なデータを更新す
る。

ステートマシン104は6.144MHzクロックを受信する。
ステートマシンの１サイクルは512KHzの基本速度に対し
12クロックサイクルからなる。10個のクロックサイクル
がデータを転送するのに使用されて、転送ステップ（TS
1ないしTS10）と呼ばれる。２個のクロックサイクルが
ステートマシンを進めるために使用され得て、ステート
ステップ（SS1,SS2）と呼ばれる。これらの信号の発生
の順序は、SS1、SS2、TS1−TS10である。リセット信号
がステートマシンをSS1へ動かす。中間レジスタ112から
伝送レジスタ122へのデータ転送、または受信レジスタ1
20から並列−直列レジスタ118へのデータ転送は、適当
なクロックストローブの後に続くSS1ステップで行なわ
れる。

各TSjステップの間、適当なデータチャネルからのデ
ータがバス上に提示される。10個のTSステップにおける
データ提示の順序は、パス１の第１端、パス１の第２
端、パス２の第１端などである。TSステップごとにデー
タがバス上に提示されるが、ここで説明されるようにス
テートマシンが関連する型の転送に対する受信コマンド
を出していない限り、データは受信レジスタ120へロー
ドされない。

各データパス（第５図に示されている）は各パス端
（ｉ＝１または２）に対し次のものを含んでいる。

TRi−伝送レジスタｉ（９ビット）122 RRi−受信レジスタｉ（９ビット）120 伝送レジスタ122は、適当なクロックバスでストロー
ブの後に続いて、SS1クロックサイクルで中間レジスタ1
12から入来するデータをラッチする。そのデータは、適
当なTSjクロックサイクルの間MUX BUS60に置かれるで
あろう。

ステートマシンが関連する転送の型に対する転送コマ
ンドを与えた場合、受信レジスタ120は、適当なTSjクロ
ックサイクルの間にバスからのデータをラッチする。次
の各々に対しコマンドビットを有する３つの型の転送が
存在する。

１） STATE_MACH104により発生されるTRANSFER1−１信
号に対応するCLOCK1デバイス間での転送 ２） STATE_MACH104により発生されるTRANSFER2−２信
号に対応するCLOCK2デバイス間での転送 ３） STATE_MACH104により発生されるTRANSFER1−２信
号に対応するCLOCK1デバイスとCLOCK2デバイス間での転
送 そのとき、データはチャネルに接送されるデバイスに対
し利用可能である。受信ストローブが生じる場合、チャ
ネルは受信レジスタ120からそれ自体の並列レジスタか
または並列−直列レジスタ118のいずれかへデータを読
出さなければならない。伝送レジスタ122はリセットに
際しクリアされる。

ステートマシン104はそれ自体のタイマ108を有する。
ステートマシン104はTIMER108により受信される増分タ
イマ（INCR TIMER信号を発生する。タイマは、ステー
トマシンに対し利用可能であるカウンタである。ステー
トマシンがタイマをクリアしない限り、状態遷移が起こ
るのと同時にタイマはその増分信号を受信する。タイマ
は６ビットカウンタであり、それは０から63までカウン
トし、かつそれがクリアされるまで63に留まる。

タイマ、タイマミッドポイント（TM）およびタイマオ
ーバフロー（TOV）により発生される２個のステータス
フラグ信号が存在する。TMフラグは、タイマ＝32の場合
１であり、そうでなければ０である。TOVフラグは、タ
イマ108がそれが63に達した後で２度増分を受ける場
合、１に設定される。TOVおよびTMはタイマと同時にク
リアされる。タイマ108が増分されると、第４表に示さ
れるシーケンスが起こる。

ステートマシン108が512KHzで動作するので、TOVはタイ
マがクリアされた後127マイクロ秒セットされるであろ
う。

タイマ108は、CLOCK1信号とCLOCK2信号の間の相対位
相に関してブロック102におけるユーザアクセス可能ク
ロック整列レジスタへの信号を発生する。CLOCK1とCLOC
K2の間の時間は、512KHzクロックサイクルで測定され
る。

ビット１−５マグニチュート（TIMER［5:0］）。SIGN
信号がSTATA_MACH104により発生されて、 ０＝モードA:CLOCK1がCLOCK2より先である １＝モードB:CLOCK1はCLOCK2より遅い を特定するクロック整列レジスタのビット６（符号/Sig
n）に導通される。パスが同期化されなければ、位相の
大きさは０と読出されるであろう。

SLIP信号がSATATE_MACH104により発生され、ユーザア
クセス可能クロック整列割込みレジスタに導通される。
スリップの発生から１フレーム後に、１ビットSLIPケイ
ジケータが１にセットされる。ユーザにより読出された
場合かまたはリセットの場合には、それは０にセットさ
れる。

ステートマシン104はPORT_DECODE110に次の信号を発
生して、受信レジスタ120を制御する。

TRANSFER1−２ CLOCK1デバイスとCLOCK2デバイスの間
のすべてのパスで受信レジスタ120をロードせよ TRANSFER1−１ CLOCK1デバイス同士の間のすべてのパ
スで受信レジスタ120をロードせよ TRANSFER2−２ CLOCK2デバイス同士間のすべてのパス
で受信レジスタ120をロードせよ CLEAR1 すべてのCLOCK1デバイスで伝送レジス
タ122をクリアせよ CLEAR2 すべてのCLOCK2デバイスで伝送レジス
タ122をクリアせよ ステートマシン104はTIMER108に１個の信号を発生す
る。その信号は次のとおりである。

タイマをクリアせよ（CLRTIMER） （TIMER、TMおよびTOV信号が０になる）。

ステートマシン104は、クリア再同期動作（再同期化フ
ラグが０になる）を示している再同期要求フラグ（RF）
を受信する。RF信号はORゲート128の第１の入力に付与
される。ORゲート128の第２の入力は、TIMER108により
発生されるTOV信号を受信し、さらに、TOV/RF信号はそ
こから発生されて、STATE_MACH104に付与される。

ステートマシン104は、ユーザアクセス可能レジスタ
に影響を及ぼす次の動作をとり得る。

正位相をロード レジスタ102により受信されたロー
ド位相（LDPHASE）信号を発生することにより、PHASE
（TIMER［5:0］）のマグニチュードビットがTIMERから
ロードされ、符号ビットは０にセットされる。

負位相をロード LDPHASE信号を発生することによ
り、PHASEのマグニチュードビットがTIMERからロードさ
れ、符号ビットは１にセットされる 位相をクリア LDPHASE信号を発生することによりP
HASEマグニチュードを０にセットせよ。

スリップをセット ステータスレジスタでSLIPインジケ
ータをセットし、割込みをトリガせよ。

ステートマシン104は、512KHzサイクルにつき１度遷
移を行なう。それが更新されるのと同時に、それはパス
レジスタを制御するビットをラッチする。ステートマシ
ン104の動作は、状態遷移図である第７図を参照するこ
とにより最もよく理解される。

第７図の状態遷移図の次の説明において、Ａモードお
よびＢモードという語が使用され、以下のことを意味す
る。

Ａモード−CLOCK1はCLOCK2より先に来ることが仮定さ
れ、位相は正の量としてCLOCK1からCLOCK2まで測定され
る。非同期デバイス間のデータ転送は、Ａモードでマシ
ーンを離れるCLOCK2ストローブの後で行なわれる。２個
の連続するCLOCK1ストローブはデータエラーを引き起こ
す。

Ｂモード−CLOCK1はCLOCK2より遅れることが仮定され、
位相は負の量としてCLOCK2からCLOCK1まで測定される。
非同期デバイス間のデータ転送は、Ｂモードでマシーン
を離れるCLOCK1ストローブの後で行なわれる。２個の連
続するCLOCK2ストローブはデータエラーを引き起こす。

第７図に対する次の説明における“Ａモード”と“Ｂ
モード”の間の区別は不可欠であり、その理由は、モー
ドが位相の符号と、異なるクロックCLOCK1およびCLOCK2
で動作しているデータストリーム同士の間でデータが移
るクロックとを決定するからである。一般的には、状態
（IDLE状態以外の）は３つの属性により説明される。

１） 上で説明されたＡモードまたはＢモード ２） 最後に生じた、それぞれCLOCK1であるかまたはCL
OCK2であるかに依存する、１または２ ３） それぞれ１個のクロックが動作しているか２個の
クロックが動作しているかに依存する、非同期化または
同期化 IDLE状態は、いずれのクロックも動作していないことを
意味する。

通常の動作において、ステートマシン104はIDLE状態2
00で始まる。クロックで活動が検出される場合、ステー
トマシン104はCLOCK1に対してのみ適当な開始状態U1Aに
なり、またはCLOCK2に対してのみU2Bになる。次に、ス
テートマシン104は、他のクロックで活動が検出される
までＡモードとＢモードを交互に繰返す。次に、ステー
トマシン104は適当な同期化モードになる（S1A、S1A、S
1B、またはS2B）。適当なデータ転送に対しアクセスが
非常に遅くに起こる場合、マシンはスリップ割込み信号
をセットする。

再同期化要求ストローブがステートマシンをIDLE状態
200へと強制的に戻すであろう。

第７図に示される各状態の意味は次のとおりである。

IDLE状態200:これは、クロックCLOCK1またはCLOCK2のい
ずれもが活性状態でない場合に不履行状態である。PHAS
E126、TIMER108および伝送レジスタ122はすべて、この
状態に入ると０にセットされる。

U1A状態202:CLOCK1だけが活性状態であり、最後のCLOCK
1ストローブ以後、1/2より小さいフレームが通ってい
る。CLOCK2が活性状態になる場合、ステートマシンはＡ
モードで同期化するであろう。PHASE126およびCLOCK2伝
送レジスタがこの状態で０である。

U1B状態204:CLOCK1だけが活性状態であり、最後のCLOCK
1ストローブ以来、1/2より大きいフレームが通ってい
る。CLOCK2が活性状態になる場合、ステートマシンはＢ
モードで同期化するであろう。PHASEおよびCLOCK2伝送
レジスタはこの状態で０である。

U2A状態206:CLOCK2だけが活性状態であり、最後のCLOCK
2ストローブ以来、1/2より大きいフレームが通ってい
る。CLOCK1が活性状態になる場合、ステートマシンはＡ
モードで同期化するであろう。PHASEおよびCLOCK1伝送
レジスタはこの状態で０である。

U2B状態208:CLOCK2だけが活性状態であり、最後のCLOCK
2ストローブ以来、1/2より小さいフレームが通ってい
る。CLOCK1が活性状態になる場合、ステートマシンはＢ
モードで同期化するであろう。PHASEおよびCLOCK1伝送
レジスタはこの状態で０である。

S1A状態210:ステートマシン104はＡモードで同期化さ
れ、最後のアクセスがCLOCK1にあった。

S2A状態212:ステートマシン104はＡモードで同期化さ
れ、最後のアクセスはCLOCK2にあった。

S1B状態214:ステートマシン104はＢモードで同期化さ
れ、最後のアクセスはCLOCK1にあった。

S2B状態216:ステートマシン104はＢモードで同期化さ
れ、最後のアクセスはCLOCK2にあった。

ステートマシン104に付与される信号は、第７図に示
されるように、ステートマシン104が遷移するであろう
次の状態を決定する。これらの人力信号は或る状態を離
れて別な状態で終端する、或る方向を向いた線に隣接し
て示されている。下の第５表を参照すると、この表は第
７図における入力／出力の関係を要約するものであり、
各状態への入力が先行順にリスト化されている。すなわ
ち、２個の入力が１サイクルで起こる場合、リスト化さ
れた第１の入力が動作を決定する。例外は複合入力CF1
およびCF2であり、それは別々のイベントとしてリスト
化されている。リセット後の不履行状態はIDLEである。
リセットもPHASE、TIMER、伝送レジスタおよびSLIPをク
リアする。

（TIMER（Ｔ）、PHASE（PH）、伝送レジスタ（TR1,TR
2）、SLIP、TRANSFER1−1,1−2,2−２）を含む信号を発
生するのにステートマシン104を必要とする或る方向を
向いた線のセグメントに置かれた状態で、出力が第７図
に示されている。

第５表にリスト化された出力に加えて、３つの不履行
出力がある。CF1入力ごとの後に、CLOCK1デバイス同士
間でデータを転送するように出力が発生されるであろ
う。CF2入力ごとの後に、CLOCK2デバイス同士間でデー
タを転送するように出力が発生されるであろう。“タイ
マをクリアせよ”コマンドのないサイクルごとに、タイ
マが増分するであろう。入力の前の“＊”は不可能な入
力を意味する。

好ましい実施例においては、位相分解能は、6.144MHz
で動作している時分割多重化バス60とともに５個の全２
重チャネルを多重化する必要によりセットされた。１ス
テートマシンサイクルに対し12クロックサイクルが可能
にされた。10クロックサイクルは５個の２重データパス
を取扱い、２クロックサイクルはステートマシーン更新
を行なう。これは、6.144MHz/12＝512KHzの基本速度で
ステートマシンを離れる。データクロック速度が8KHzで
あるので、すべてのデータクロックパルスに対しおよそ
64のステートマシンサイクルがある。

クリスタルの最大限の短期エラーがＮ ppMである場
合、２分の１フレームをドリフトするための時間は10＊
＊6/2＊Ｎフレームである。N/2ppMにクロックドリフト
速度を評価するための時間は、２＊10＊＊6/Nステート
マシンサイクルであるか、または２分の１フレームをド
リフトするための時間の1/16である。これにより、デー
タスリップの危険があるずっと前にクロックエラーを評
価してそれを修正することが可能にされる。与えられた
数字とＮが10であると仮定されると、390msごとに修正
が行なわれ、その修正は5ppMより小さいであろう。

リセット、クロックの損失、または再同期化の要求後
に、開始状態としてはIDLE状態が採用される。クロック
フラグCF1またはCF2の一方がセットされるまで、マシー
ンはIDLE状態のままである。

IDLE状態でクロックフラグを受信する場合、マシーン
は非同期化状態（U1AまたはU2B）に移り、タイマをクリ
アする（Ｔ←０）。１個のクロックしか活性状態でない
場合は、UXX状態が使用される。“U"後の数字は、どの
クロックが活性状態であるかを示しており、たとえば、
U1XはCLOCK1だけが活性状態であることを示している
（Ｘ＝ＡまたはＢ）。

１個のクロックしか活性状態ではない間は、状態はUX
AとUXB（Ｘ＝１または２）を交互に繰返す。たとえば、
CLOCK1が活性状態である場合、U1Aはタイマミッドポイ
ントの前に適当であり、U1Bは U1A U1B U1A U1B の後で適当である。ミッドポイントの前にCLOCK2が起こ
る場合、CLOCK1は先行すると仮定され、モードＡが正し
い。ミッドポイント後にCLOCK2が起こる場合、CLOCK2は
先行していると仮定され、モードＢが正しい。

開始手順は、開始に際し位相が±1/2フレームの間に
あることを保証する。

適当な状態における開始は、位相マージンを最大にす
るのに必要である。たとえば、＋62の位相でマシーンが
開始されることになった場合、１ユニットのドリフトが
データスリップを引き起こすであろう。

第２のクロックが起こると、マシーンは適当な同期化
状態（SXX）に移る。“S"後の数は、どのクロックが最
後に起こったかを告げる。最後にある文字は、Ａモード
またはＢモードを示している。たとえば、S1Aは最後の
イベントとしてCLOCK1とＡモードにおいて同期化される
ことを意味している。非同期化状態から同期化状態へ移
る際、モード（ＡまたはＢ）は未変化のままである。

通常は、モードは稀に変化して、各クロックが発生す
ると、マシーンはS1AとS2Aを交互に繰返すか、またはS1
BとS2Bを交互に繰返す。タイミングは、先行クロック
（モードＡのCLOCK1、モードＢのCLOCK2）で始まり、遅
いクロックで終わる。時間は、遅いクロック後に可変で
ある位相で記録される。異なるクロックでのデータスト
リーム同士の間のデータ転送は、遅いクロック後に起こ
る。

ＡモードとＢモードの間を動く方法は１つしかない。
これは、位相が０を通って進み、S1BからS1Aへ（−から
＋へ）かまたはS2AからS2B（＋から−へ）のいずれかで
符号を変えることである。これは、位相の符号および転
送を制御するクロックの変化に関係するが、データは全
く損失されない。

遅いクロックがより前の先行クロックにより追い越さ
れるまで位相の大きさが増加する場合、データは損失さ
れるであろう。これが起こる場合、位相は０にセットし
直されて、スリップ割込みがセットされる。スリップが
起これば、マシーンは位相マージンの全フレームを有す
る。

IDLE状態へ戻す方法が３つある。すなわち、（１）ハ
ードウェアリセット、（２）クロックの損失を示すタイ
マオーバフロー（TOV）、または（３）再同期化要求フ
ラグ（RF）である。最初の２個は自明である。再同期化
要求はクロックソースにより送られて、次のクロックが
不規則な時間に起こることをステートマシーンに警告す
る。たとえば、非活性状態の電話線はフリーラニングク
ロックを送るであろう。電話が活性状態である場合、ク
ロックは電話線に対し同期化されている。

電話線に対し同期化を行なう際には、クロックの位相
が急に変えられなければならない。状態をIDLAに強制す
ることにより、最大位相マージンでバスが再開され、誤
ったスリップ割込みが防止される。

同じクロックでのデータストリーム同士の間のデータ
転送はすべて、適当なクロックフラグ（CF1またはCF2）
のセッティングに続くステートマシンサイクルで起こ
る。異なるクロックでのデータストリームの同士の間の
データ転送は、“トランスファ１−2"コマンドがステー
トマシンにより与えられた、ステートマシンサイクルで
起こる。

MUX24レジスタブロック102は８個のレジスタを含んで
いる。そのうち５個が経営指定を特定するために使用さ
れる。１個は各ポートに対するクロックソースを特定す
るために使用される。１個は、フレームすべりを報告
し、フレームスリップ割込みを可能化し、さらにMUXの
ハードウェア修正数をストアするために使用される。第
８番目のレジスタは、整列バッファと関連するクロック
の整列を報告するために使用される。

８個のレジスタの各々は、第６表で示されるアドレッ
シング機構によりBIU28を介してユーザにアクセス可能
である。

パス１、２、３および４経路指定コントロールレジス
タはブロック102内にあって、それぞれパス１、２、３
および４を経路指定するために相互接続の点を特定する
ように使用される。レジスタは、ユーザによりBIU28を
介して読出しおよび書込みがなされ得る。リセットでの
不履行値はすべて０である。各レジスタは８ビット量を
ストアし、上位４ビットはポートと、経路指定パスの一
方の端部になる、そのポートのチャネルとを決定し、さ
らに、下位４ビットはポートと経路指定パスの他方の端
部になる、そのポートのチャネルとを決定する。レジス
タの内容により決定される接続は、第７表に示される接
続コードにより特定化される。

たとえばポート１がLIU16に接続され、ポート２がTSA/S
BP20に接続され、LIUのB2チャネルを経てTSA/SBPのB1チ
ャネルへ至る経路を確立することが望ましい場合、第１
の経路指定コントロールレジスタはポート1Bおよびポー
ト2Aのコード0010および0100でプログラムされ、さら
に、この接続はパス１にわたって行なわれるであろう。
LIU ＤチャネルをDLC（ポート５）に接続することも望
ましい場合、第２の経路指定コントロールレジスタはポ
ート1Cおよびポート5Cのコード0011および1111を含むよ
うにプログラムされ、さらに、パス２が使用されるであ
ろう。可能な経路指定組合わせのいずれかが、４個の経
路指定コントロールレジスタのいずれかを介してプログ
ラムされ得る。

パス５経路指定コントロールレジスタはまたブロック
102内にあり、３個のスペアビット（S1,S2,FA）パスの
経路指定を特定するために使用される。レジスタはユー
ザにより読出しまたは書込みされ得る。リセットでの不
履行はすべて０である。このレジスタは８ビット量をス
トアし、上位４ビットが第５の経路指定パスのソースで
あるポートを決定し、さらに、下位４ビットが第５の経
路指定バスの転送先であるポートを決定する。レジスタ
の内容により決定される接続は、第８表に示される接続
コードにより特定される。

たとえばポート１がLIUに接続され、ポート４がBIUに
接続され、さらにこれら２個の点の間でスペアビットを
経路指定することが望ましい場合、レジスタは0001およ
び1010でプログラムされるであろう。

クロックソースレジスタは各ポートに対し１ビット位
置を含む。すなわち、最下位ビット位置はポート２に対
応し、最上位ビット位置はポート５に対応する。所与の
ポートに関連するビットは、ポートに接続されるブロッ
クが２個のクロックCLOCK1またはCLOCK2のどちらを使用
するかを特定するために使用される。ブロックがスレー
ブであり、そのクロックを外部から得る場合、それはク
ロックを選択されたクロックバスへと駆動する。２個の
スレーブが同じクロックバスを駆動しようとしている場
合、より低いポート数を有するスレーブが優先権を有す
る。リセットでの不履行はすべて０である。

ビットが１にセットされる場合、対応するポートに接
続されるブロックはCLOCK2を使用し、クリアされる場
合、ブロックはCLOCK1をし使用する。

クロック整列割込み（Clock Alignment Interrup
t）レジスタは３個のフィールドを有し、１個はフレー
ム滑りを報告するためであり、１個はフレーム滑りによ
り引き起こされた割込みをマスクするためであり、１個
はハードウェア修正数を報告するためである。

レジスタの最下位ビット位置は、整列ユニット（Alig
nment Unit）の補償容量を超過する、２個のポートと
関連するデータクロックの誤整列のせいでデータが損失
されたというフレーム滑りインジケータ（Frame Slipp
age Indicator）を含んでいる。このビットがセットさ
れると、割込みが可能化されことを仮定して、割込みが
要求される。そのビットは、レジスタを読出すことによ
り、またはリセットによりクリアされる。ユーザによる
このビットへの書込みはそのビットに影響を及ぼさない
であろう。いずれかの方向へのスリップがスリップビッ
トをセットし、さらに、ユーザのメンテナンスルーチン
は何が起こったかを決定するために位相を検査するであ
ろう。

レジスタの次に下位のビット位置が、ユーザによりセ
ットされるフレーム滑り割込み可能化（Frame Slippag
e Interrupt Enable）を含んでいる。すなわち、フレ
ーム滑りインジケータのセッティングは、割込みが要求
されることを引き起こす。ビットがユーザにより、また
はリセットによりクリアされる場合、滑りインジケータ
のセッティングは割込みを生じないであろう。

レジスタの上位４ビット位置はハードウェア修正数を
含んでいる。ソフトウェアのせいで、MUXの修正レベル
のユーザ読出し可能指示を与えることが必要である。こ
のハードウェアフィールドはこの情報を提供する。MUX
の最初のバージョンはこのフィールドではすべて０を有
するであろう。ソフトウェアの見地とは異なる、MUXの
各その後のバージョンは、新たな修正数を有するであろ
う。

CLOCK1とCLOCK2の間の相対位相は、クロック整列レジ
スタ（Alignment Register）（第６図における126）で
報告される。増加する位相は、CLOCK1がCLOCK2より速く
走ることを示している。

位相誤差は符号と大きさとしてコード化され、大きさ
の位相誤差は６個の下位ビット位置に含まれ、符号ビッ
トは第７番目のビット位置に含まれる。レジスタはTIME
R108により書込まれ、ユーザにより読出される。リセッ
トでの不履行はすべて０である。

ここで第８図を参照すると、この発明のマスタ／スレ
ーブマルチプレクサにより実施される同期化機能のいく
つかの具体例がデータ転送タイミング図で例示されてい
る。各具体例は、“CHANNEL1"と“CHANNEL2"へのアクセ
スのための同期化クロックとしてのCLOCK1かまたはCLOC
K2のいずれかの使用を示しており、そのいずれもが第３
表で説明された４個のチャネルのいずれかであり得る。

チャネルアクセスライン220および222で示されるよう
に、ステートマシン104は、CLOCK1とCLOCK2はいずれも
動作していないことを示すIDLE状態200で開始される。C
LOCK1により同期化されるCHANNEL1を離れる全２重デー
タ転送の要求は、CHANNEL1アクセスライン220に接続さ
れる垂直ライン224により示され、したがって、ポート
デバイスにより発生される伝送要求ストローブ（Transm
it Request Strobe）信号は、データがそこからTR1
122（第６図）へ転送されるようにする中間レジスタ（I
ntermediate Register）112（第６図）により受信さ
れ、CF1フラグがセットされる。

第８図によれば、ステートマシン104はU1A“非同期
化”状態202に入り、TIMER108はクリアされる（Ｔ←
０）。PHASE126は０にセットされ、伝送レジスタ２ 12
2はクリアされる。TIMER MIDPOINT（TM）信号の発生
で、TRAN1−２信号がステートマシン104により発生され
て、CHANNEL2アクセスライン222に接続される垂直ライ
ン226により示されるようなMUX CHANNEL2へのデータの
動きを引き起こし、ステートマシン104はU1B非同期化状
態204に入る。

TRAN1−２信号は受信可能化（Receive Enable）信号
が発生されることを引き起こし、それはTR1 112（第６
図）にストアされたデータのRR2（120）への転送を引き
起こす。

CLOCK1だけが活性状態である間、ステートマシン104
はU1A状態とU1B状態とを交互に繰返す。したがって、状
態U1Bに続いて、垂直線228により示されるようなチャネ
ルアクセスが起こり、その際には状態U1Aが再び入り、
データはCHANNEL1を離れて1R112へ転送される。このデ
ータは、CLOCK2を介して、226と表示された転送でRR2に
ストアされたデータである、チャネルからのデータ転送
（ライン232）の後に、RR2 120に転送される（ライン2
30）。

CLOCK2の発生はCF2をセットし、第８図によれば同期
化されたS2A状態212に入る。“2"はCLOCK2が最も後で起
こったことを示しており、“A"は正位相を示している。
非同期化された状態U1Aから同期化された状態S2Aへの遷
移に際し、モードＡは未変化のままである。通常は、モ
ードはたまに変化し、各クロックが起こると、ステート
マシン104は、垂直線234、236、238、240、242および24
4へのアクセスライン220および222で示された、S1AとS2
Aを交互に繰返すか、またはS1BとS2Bを交互に繰返す。

TIMER108によるタイミング測定は先導クロック（モー
ドＡにおけるCLOCK1、モードＢにおけるCLOCK2）で始ま
り、遅いクロックで終わり、CLOCK1とCLOCK2の間の正位
相関係は第７図によればライン234で測定される（第８
図のPH）。

ここで第８図に例示される第２の具体例を参照する
と、チャネルアクセスライン246および248に関して、ス
テートマシン104はIDLE状態200で開始される。CLOCK2信
号は、垂直線250により示されるように、CHANNEL2にア
クセスするために必要である。したがって、CF2フラグ
がセットされ、ステートマシン104はU2B非同期化状態20
8に入る。TM信号がTIMER108により発生され、U1A状態20
6に入る。第７図によれば、TRANS1−２信号がステート
マシン104により発生され、垂直線252により示される、
CHANNEL2からCHANNEL1への転送が採用される。

CLOCK2がCHANNEL2アクセス（ライン254）のために再
び採用され、CF2信号が発生され、さらに、U2B状態208
に入る。TM信号が発生されて、次に、CLOCK2がRR1へのC
HANNEL2−CHANNEL1転送（ライン256）のために採用され
る。そのとき状態U2Aに入り、その際CLOCK1が起こっ
て、CF1をセットする。したがって、状態S1Aに入り、CH
ANNEL2からCHANNEL1へのデータ転送（ライン262）の後
で、CLOCK2によりCHANNEL2アクセスが達成される（ライ
ン260）。

次に、CF2をセットすると、状態S1AからS2Aへの遷移
が行なわれて、第７図によればPHがタイマ108値へセッ
トされる。第１の具体例に関連して説明されたように、
データ転送264、266、268および270により示されるよう
に、ここで状態S1AおよびS2Aが交互に繰返される。

第８図に例示されたチャネルアクセスライン272およ
び274に関する第３の具体例は、第１の具体例における
ように始まり、垂直線276、278、280および282はそれぞ
れ224、226、228および230に対応する。しかしながら、
U1A状態にある場合には、ライン284で起こる、CLOCK2転
送要求のオンセットの前に、TM信号が発生される。した
がって、第７図の状態遷移マトリクスに従えば、この具
体例では状態U1Bに入る。U1Bへの遷移においては、TRAN
S1−２が発生されて、ライン282として示される転送を
引き起こす。転送284は、U1BからS2Bへの遷移により要
求されるCF2イベントである。TIMER108は、この遷移の
間にも０にリセットされる。

CLOCK1（ライン286）により信号を送られるデータ転
送要求は、第７図により特定されような状態S1Bへの遷
移ばかりでなく、位相PHの−Ｔへのセッティングおよび
TRANS1−２（ライン288）も引き起こす。次に、この具
体例では、CLOCK1（ライン286）の前のCLOCK2（ライン2
84）の発生は、ステートマシン104のモードＢ動作を必
要とする。そのとき状態は、データ転送290、292、294
および296により示されるように、S2BとS1Bを交互に繰
返す。

第８図に例示されたチャネルアクセスライン298およ
び300に関する第４の具体例は第２の具体例におけるよ
うに始まり、垂直線302、304、306および308は、それぞ
れ250、252、254および256に対応する。しかしながら、
状態U2Bにある場合、CLOCK1要求（ライン310）の受信の
前にはTM信号は受信されず、したがって、第７図によれ
ば状態S1Bへの遷移が起こる。また、第７図に従えば、P
H変数はTIMER106の内容を無効にするようにセットさ
れ、したがって、ステートマシンはモードＢで動作し
て、状態S1BとS2B、すなわちライン312、314、316、31
8、310および322を交互に繰返す。

第８図の第５の具体例は、モードＡにおけるデータス
リップを例示している。その具体例は、チャネルアクセ
スライン324および326とともに示されており、状態S1A
で始まり、したがって、第１の具体例の拡張と考えられ
得て、垂直線242および244を続行する。CLOCK1要求は、
次のCLOCK2要求332の発生に関して正位相＋PHを有する
ライン328で受信され、TRANS1−２（330）の前に起こ
る。別なCLOCK1は334で要求され、状態S1Aに戻る遷移を
引き起こす。しかしながら、CLOCK2要求338よりむし
ろ、次のCLOCK1要求の前にTRANS1−２（336）に先行し
て、CLOCK1要求340が336および338の前に起こる。

この結果、1R112の内容のオーバライティングのため
であるデータ損失が起こる。次に、第７図によれば、SL
IPインジケータは１にセットされ、PHASE、TIMERおよび
TR2レジスタがクリアされる。状態S1Aに再び入り、CLOC
K2 338を受信した場合は、状態S2Aへの遷移が行なわれ
る。

次のCLOCK1（342）の存在が状態S1Aへの遷移とTIMER
のリセッティングを引き起こす。CLOCK2およびCLOCK1の
新たな相関的タイミングによれば、CLOCK2（346）の発
生は、状態S2Aへの遷移およびTRANS1−２（344）ならび
に位相のリセッティングを引き起こす。

第８図の第６番目の具体例はモードＢにおけるデータ
スリップを例示している。この具体例はチャネルアクセ
スライン348および350とともに示されており、状態S2B
で始まり、したがって、第４の具体例の拡大と考えられ
得て、垂直線314および316を続行する。CLOCK2要求は、
次のCLOCK1要求354の発生に関して負位相−PHを有する
ライン352で受信され、TRANS1−２（356）に先行する。
358で要求された別なCLOCK2は、状態S2Bに戻る遷移を引
き起こす。しかしながら、CLOCK1要求よりはむしろ、CL
OCK2要求は360で受信されて、CLOCK1要求362およびTRAN
S1−２ 364が後に続く。

状態S2Bで発生するCLOCK2要求306は、スリップインジ
ケータが１にセットされ、第７図によれば位相（PH）、
TIMER（Ｔ）およびTR1がクリアされ、さらに状態S2Bに
戻ることを引き起こす。状態S2BにおけるCLOCK1 362の
受信は、CLOCK1およびCLOCK2の新たな相関的タイミング
によれば、S1Bへの遷移と位相のリセッティングを引き
起こす。

この発明のさらなる局面が第９図に例示されている。
この発明のM/S DEC10は、LIUブロック16を介して“S"
インターフェイス12に接続され、かつTSA/SBP20を介し
てPCMハイウェイ14に接続される応用例において示され
ている。マイクロプロセッサ400はBIU28を介してM/S D
EC10に接続される。BIU28は、MUX24内でマイクロプロセ
ッサ400をクロック位相レジスタ126（第６図）と相互接
続する。ディジタルアナログ（D/A）変換器402はマイク
ロプロセッサ400に接続され、D/A402はPCMクロック発振
器404に接続され、このPCMクロック発振器404はPCMハイ
ウェイ14で導通される信号の周波数を制御する。

M/S DEC10がスレーブ／スレーブモードで動作してい
る場合、“S"インターフェイス12およびPCMハイウェイ1
4を渡って受信されるクロック信号は互いに関して非同
期になり得る。M/S DTC10は、第７図および第８図に関
連して説明されるように、クロックの誤整列をバッファ
する。これらのクロック信号間の位相差はTIMER108（第
６図）により測定され、位相レジスタ126において報告
される。マイクロプロセッサ400はBIU28を介して位相レ
ジスタ126の内容を読出し得て、この相関的位相情報を
使用して調整信号をD/A402に発生し得る。たとえば、発
信器406は電圧制御された水晶発信器であり得る。

D/A402は、PCMハイウェイ14の周波数を調整するPCMク
ロック発信器404により受信されたアナログ電気信号を
そこから発生する。

付録 第4A図および第4B図に現われる信号の用語集 CLOCK MUX100 MX1LOAD3 この信号は、ポート３の伝送レジスタ用ロー
ド信号であり、かつ、ポート３の受信側の中間レジスタ
用ロードである。

FRAMECK3 この信号は、それがスレーブモードにある場
合は、ポート３からCLOCK MUX100への入力フレームク
ロックであり、または、ポート３がマスタである場合に
は、CLOCK MUXからポート３へのフレームクロックであ
る。

SLAVE3 この信号は、ポート３から来て、ポート３がそ
のクロックブロックでスレーブであるかそれともマスタ
であるかをCLOCK MUX100に告げる。

RESYNC3 この信号は、CLOCK MUX100がステートマシン
104を再同期化することを要求し、ポート３がスレーブ
である場合のみ有効である。

MX1LOAD2 この信号は、ポート２の伝送レジスタ用ロー
ド信号であり、さらに、それはポート２で中間受信レジ
スタをロードする。

FRAMECK2 この信号は、ポート２がスレーブである場合
には、MUX100へのフレームクロック入力であり、また
は、ポート２がスレーブでない場合には、MUXからのフ
レームクロック出力である。

SLAVE2 この信号は、ポート２がスレーブであるかない
かをMUXに告げるための、ポート２からの入力である。

RESYNC2 この信号は、MUX100がそのステートマシン104
を再同期化することを要求し、ポート２がスレーブであ
る場合のみ有効である。

MX1LOAD1 この信号は、ポート１で伝送レジスタをロー
ドし、かつポート１で中間受信レジスタをロードする信
号である。

FRAMECK1 この信号は、ポート１がスレーブである場合
には、MUX100へのフレームクロック入力であり、また
は、ポート１がスレーブでない場合には、MUXから出力
される。

SLAVE1 この信号は、ポート１からの出力であり、ポー
ト１がスレーブであるかそれともマスタであるかをMUX1
00に告げる。

RESYNC1 この信号は、MUXがステートマシン104を再同
期化することを要求するための、ポート１からの信号で
あり、スレーブ１が活性状態である場合のみ有効であ
る。

MX1LOAD5 この信号は、ポート５で伝送レジスタをロー
ドするための信号であり、ポート５で中間受信レジスタ
をロードする。

FRAMECK5 この信号は、ポート５がスレーブである場合
には、MUXへのフレームクロック入力であり、または、
ポート５がスレーブない場合には、それはMUXからのク
ロック出力である。

SLAVE5 この信号は、ポート５がスレーブであるかそれ
ともマスタであるかを告げるための、ポート５からMUX
への入力である。

RESYNC5 この信号は、MUXがステートマシンを再同期化
することを要求するための、MUXへの入力であり、ポー
ト５がスレーブである場合のみ有効である。

PORT DECODE110 バスMX1RE4 3:0は、ポート４で受信レジスタをロード
する４個の信号を導通する。

信号０はチャネルＡ受信レジスタをロードし、信号１は
チャネルＢ受信レジスタをロードし、信号２はチャネル
Ｃ受信レジスタをロードし、信号３はスペアチャネル受
信レジスタをロードし、さらに、それは５個のポートす
べてに当てはまる。

MX1TE4 3:0は、ポート４に対する伝送可能化信号であ
る。

０はMUXバス60へのチャネルＡを可能化し、１はMUXバス
60へのチャネルＢを可能化し、２はMUXバス60へのチャ
ネルＣを可能化し、３はMUXバス60へのスペアチャネル
を可能化し、さらに、それが５個のポートすべてに当て
はまる。

MX1TE5 3:0は、ポート５における４個のチャネル用の
伝送信号である。

MX1RE5 3:0は、ポート５上の４個のチャネル用の４個
の受信可能化信号である。

MX1TE1は、ポート１における４個のチャネル用の４個の
伝送可能化信号である。

MX1RE1 3:0は、ポート１における４個のチャネル用の
４個の受信可能化信号である。

MX1TE2は、ポート２における４個のチャネル用の４個の
伝送可能化信号である。

MX1RE2は、ポート２における４個のチャネル用の４個の
受信可能化信号である。

MX1TE3は、ポート３における４個のチャネル用の４個の
伝送可能化信号である。

MX1RE3は、ポート３における４個のチャネル用の４個の
受信可能化信号である。

伝送可能化信号はMUXバス60へのチャネルデータを可能
化し、さらに、受信可能化信号はMUXバスから受信レジ
スタをロードする。

TSA2または８は、TSA20からMUX24への入力であり、TSA
が１バイトあたり８ビットを伝送しているか、それとも
１バイトあたり２ビットを伝送しているかをDLC26に示
す。

MX2または８は、MUXから出力され、DLCへ進み、それが
１バイトあたり２ビットをアセンブルしているべきか、
それとも１バイトあたり８ビットアセンブルしているべ
きかをDLCに示す。MUXにおいてプログラムされたTSAか
らDLCへの接続が存在する場合には、MX2または８はTSA2
または８に等しいであろう。TSAがDLCに接続されない場
合には、MX2または８は、MUXにおいてプログラムされた
他のパスに基づいて１または０になるであろう。

CLKSRC4:0は、マイクロプロセッサによりクロックソー
スレジスタへと書込まれた５ビットである。

ビット０は、どちらのCLOCK（ｉ＝1,2）によりポート１
が同期化されるかを示す。

ビット１は、どちらのCLOCK（ｉ＝1,2）によりポート２
が同期化されるかを示す。

ビット２は、どちらのCLOCK（ｉ＝1,2）によりポート３
が同期化されるかを示す。

ビット３は、どちらのCLOCK（ｉ＝1,2）によりポート４
が同期化されるかを示す。

ビット４は、どちらのCLOCK（ｉ＝1,2）によりポート５
が同期化されるかを示す。

ビットの各々が１である場合には、そのポートはCLOCK2
に接続され、そのビットが０である場合には、そのポー
トはCLOCK1に接続される。

FIRSTE3:0は、MUXバス60をわたるパスの一方の端部をコ
ード化する４個のビットである。

SCNDE3:0は、MUXバスをわたるパスの他方の端部をコー
ド化する４個のビットである。

データがMUXバスを横断して移動されると、FIRSTEとSCN
DEはパスレジスタ１、２、３、４および５に対する値を
帯びるようになり、マイクロプロセッサインターフェイ
スを介して書込まれる。MUXバスを横断する各転送に対
し、FIRSTEは伝送信号で外に出、SCNDTは受信信号で外
に出、次に、SCNDEは伝送信号で外に出、FIRSTEは受信
信号で外に出、MUXバスを渡る全２重送受信を行なう。

PH1は、およそ6mHzでランニングするシステムクロック
である。

PH2は、同一周波数でランニングするE1と位相を異にす
るシステムクロックである。

RESETは、すべてのステータスおよびプログラミングを
クリアし、かつ既知の状態でMUXを起動させる、システ
ムリセットである。

SS1はポートデコードで使用され、DLCへ向かうMX2また
は８信号を更新する。

SS10−11は、スペアビットが伝送されている場合にポー
トデコード（Port Decode）ブロック110に示すために
使用される。

FIRSTは、全２重送受信前半をいつ行なうべきかを告げ
るために、ポートデコード110により使用される。FIRST
がハイの場合、FIRSTEは伝送信号で外に出、SCNDEは受
信信号で外に出る。FIRSTがローであるときには、SCNDE
は伝送信号で外に出、FIRSTEは受信信号で外に出る。

IDLEは、DEC10がアイドル状態にあるときに、MUXバス上
のすべての活動を不能化するためにポートデコード110
により使用され、主として出力を減じるために使用され
る。

NOTRANは、MUXバスをわたって発生する転送が存在しな
いときに、MUXバス上のいかなる活動をも防止するため
に使用され、これはまた出力を減じるために使用され
る。

TRAN1−１は、CLOCK1により双方が同期化される２個の
ポート間でMUX60バスをわたる全２重転送が起こってい
るときはいつでも、活性状態である。

TRAN1−２は、一方のポートがCLOCK1により同期化され
かつ他方がCLOCK2により同期化される２個のポート間で
MUXバスをわたる全２重転送が起こっているときはいつ
でも、活性状態である。

TRAN2−１は、CLOCK2によりその双方が同期化される２
個のポート間でMUX60バスをわたる全２重転送が起こっ
ているときは、活性状態である。

ポートデコードブロック110が、FIRSTEおよびSCNDEでコ
ード化されるパス端部を検査し、それらをどのような転
送が行なわれているか、すなわち11、12、22と比較し、
さらに、伝達を行なうべきか否かを決定する。FIRSTEが
CLOCK1により同期化されるポートであり、かつSCNDEがC
LOCK2により同期化されるポートである場合には、TRAN1
−２が活性状態である場合しか転送は行なわれないであ
ろう。FIRSTEがCLOCK2により同期化されるポートであ
り、かつSCNDEがCLOCK2により同期化されるポートであ
る場合には、TRAN2−２が活性状態である場合しか転送
は行なわれないであろう。FIRSTEがCLOCK1により同期化
されるポートであり、SCNDEがCLOCK1により同期化され
るポートである場合には、TRAN1−１が活性状態である
場合しか転送は行なわれないであろう。FIRSTEがCLOCK2
により同期化されるポートであり、かつSCNDEがCLOCK1
により同期化されるポートである場合には、TRAN1−２
が活性状態である場合しか転送は行なわれないであろ
う。

レジスタ102 BIUD7:0は、MUXにおいてステータスレジスタを読出しお
よび書込みするために、かつMUXにおいてＡ、Ｂ、Ｃお
よびスペアレジスタのポートを読出しおよび書込みする
ために使用される、BIUデータバスである。

BIUAD3:0は、どのレジスタがMUXで書込みまたは読出し
されているかをアドレス指定するために使用される、BI
Uアドレスラインである。

BIUINTは、MUXバスをわたってポート４におけるＡ、
Ｂ、Ｃまたはスペアレジスタへとデータが与えられたこ
とを示す、割込み信号である。

BISELBIUは、MUXにおいてポート４レジスタおよびBIUレ
ジスタの読出しおよび書込みを可能化するために使用さ
れる。

LDPHASEは、タイマにおける値がMUXにおける位相（Phas
e）レジスタへとロードされることを引き起こす。

SIGNは、CLOCK1がCLOCK2より先行しているか、それとも
CLOCK2がCLOCK1より先行しているかを示すために使用さ
れ、ロード位相によりMUXにおいて位相レジスタへとラ
ッチされる。

SLIPは、MUXバス60をわたるデータの損失を示すために
使用され、マイクロプロセッサインターフェイスを介し
てステータスビットとして読出され得て、さらに、割込
みを発生する。

SS1−２は、FIRSTEおよびSCNDEとして、第１のパスレジ
スタがMUXバス60へと駆動されることを引き起こす。

SS3−４は、FIRSTEおよびSCNDEとして、第２のパスレジ
スタがMUXバス60へと駆動されることを引き起こす。

SS5−６は、FIRSTEおよびSCNDEとして、第３のパスレジ
スタがMUXバス60へと駆動されることを引き起こす。

SS7−８は、FIRSTEおよびSCNDEとして、第４のパスレジ
スタがMUXバス60へと駆動されることを引き起こす。

SS9−10は、FIRSTEおよびSCNDEとして、第５のパスレジ
スタがMUXバス60へと駆動されることを引き起こす。

MUXバスをわたって転送が全く行なわれていないときに
は、SS1−２は活性状態であり、SS3−４、SS5−６、SS7
−８、SS9−10は非活性状態である。TRAN1−１またはTR
AN1−２により示されるようにMUXバスをわたって転送が
行なわれる場合には、SS3−４は２クロックサイクルの
間活性状態になり、SS5−６は２クロックサイクルの間
活性状態になり、SS7−８は２クロックサイクルの間活
性状態になり、さらに、SS9−10は２サイクルの間活性
状態になるであろう。

TIMER5:0は、CLOCK1およびCLOCK2の間の位相を示すタイ
マの出力であり、位相レジスタとしてマイクロプロセッ
サにより読出される。

IDLE信号はレジスタブロックにおいて使用され、すべて
のステータスをクリアする。

PH2は6mHzでランニングするシステムクロックである。

MXINTは、SLIPが起こったことを示す、MUX24からBIU28
への割込み出力である。

BIUSELMXは、MUXレジスタの読出しおよび書込みを可能
化するための可能化信号である。

BIUWRITEは、BIUがMUXにおけるレジスタへデータを書込
むことを可能にする。

BUIREADは、BUIによりMUXレジスタの読出しを可能にす
る。

RESETは、すべてのデータならびにすべてのMUXおよびBU
Iレジスタをリセットする。

SCNDE3:0は、ポートデコード110に対して説明されたと
おりである。

FIRSTE3:0は、ポートデコード110に対して説明されたと
おりである。

CLKSCR4:0は、ポートデコード110に対して説明されたと
おりである。

MX1TE4 3:0は、ポートデコード110に対して説明された
とおりである。

MX1RE4 3:0は、ポートデコード110に対して説明された
とおりである。

TIMER108 RESETは、タイマ（Timer）をすべて０にリセットする。

CLEAR TIMERは、ステートマシン104から来て、タイマ
をすべて０にリセットする。

CLKTIMERは、正遷移ごとにタイマを１だけ増分する。

TMは、タイマのミッドポイントを示す。

TOVは、タイマオーバフローを示す。

TIMER5:0は、タイマの出力であり、タイマは６ビット２
進リップルカウンタである。

STATE COUNTER106 STATE COUNTER106は、MUX24に対するすべてのタイミン
グ信号を発生する。

DEF8Kは、システムPHIクロックの２進分割である、８キ
ロヘルツクロックである。不履行8Kクロックはクロック
MUXへ進み、いずれのポートもクロックバスへとプログ
ラムされていなければ、フレームクロックとして使用さ
れる。すなわち、CLOCK1がすべてのポートがマスタとし
てプログラムされていれば、クロックMUXのCLOCK1出力
はDEF8Kになるであろうし、または、CLOCK2がそこに取
付けられるポートを全く有していなければ、CLOCK2はDE
F8Kになるであろう。

MX192Kは、システムPHIクロックから分割される192キロ
ヘルツクロックであり、他のポートによりビットクロッ
クとして使用される。

NOTRANは、MUXバス60をわたって行なわれている転送が
ない場合のみ、活性状態である。

SS12は、ステートマシンサイクルにおける12の状態のう
ち最後の状態を示している出力である。

SS1は、ステートマシンサイクルにおける12の状態のう
ちの第１の状態である。

SS3は、ステートマシンサイクルにおける12の状態のう
ち第２の状態である。

RESETは、０でステートカウンタをやり直すために使用
される。

PH1は6mHzシステムクロックである。

PH2はB1と位相を異にする、6mHzシステムクロックであ
る。

SS1−２は、レジスタブロック102に対して説明されたと
おりである。

SS3−４は、レジスタブロック102に対して説明されたと
おりである。

SS5−６は、レジスタブロック102に対して説明されたと
おりである。

SS7−８は、レジスタブロック102に対して説明されたと
おりである。

SS9−10は、レジスタブロック102に対して説明されたと
おりである。

SS10−11は、ポートデコードブロック110に対して説明
されたとおりである。

FIRSTは、ポートデコードブロック110において説明され
たとおりである。

STATE MACHINE104 LOAD C1は、ステートマシンからの出力信号であり、先
のステートマシンサイクルの半ばでCLOCK1が起こった場
合、SS1と一致するすべてのステートマシンサイクルの
始まりに起こる。

LOAD C2は、ステートマシンからクロックMUX100への出
力信号であり、先のステートマシンサイクルでCLOCK2が
起こった場合、SS1に一致して起こる。

LOAD C1は、クロックMUX100から出力されるMUX1LOAD信
号を発生するために使用され、さらに、クロックMUXか
ら出力されるMX1LOAD信号を発生するためにLOAD C2も
また使用される。どちらのロード信号がどちらのMX LO
AD信号を発生するかは、各ポートがどのクロックにより
同期化されるかということに依存している。ポート１が
CLOCK1により同期化される場合、MX1LOAD1はLOAD C1に
等しくなるであろう。ポート２がCLOCK2により同期化さ
れる場合には、MX1LOAD2はLOAD C2に等しい。

CLOCK1は、クロックMUX100からステートマシンへ導通さ
れるフレームクロック出力であり、CLOCK1を発生するス
レーブポートにより生じられるか、またはスレーブない
場合には不履行8Kにより生じられる。

CLOCK2はクロックMUX100からステートマシンへと出力さ
れ、スレーブ発生CLOCK2により発生される。CLOCK2を駆
動するスレーブがない場合には、DEF8KがCLOCK2を発生
する。CLOCK1とCLOCK2は内容クロックソースレジスタに
基づいている。

RESREQは、アイドル状態に入ることを示す、ステートマ
シンへの再同期化要求であり、CLOCK（ｉ＝１または
２）を駆動するスレーブにより発生される。そのため、
CLOCK1上のスレーブは再同期化要求を発生し得て、さら
に、CLOCK2上のスレーブは再同期化要求を発生し得る。

LOAD PHASEは位相レジスタにおいてタイマ値をロード
するために使用され、そのため、１−２転送がMUXバス6
0をわたって行なわれるときは、マイクロプロセッサはC
LOCK1とCLOCK2の間の位相関係を読出し得る。

SIGNは、LOAD PHASEが活性状態になる場合は位相レジ
スタへのロードであり、CLOCK1がCLOCK2より先行してい
るかそれともCLOCK2がCLOCK1より先行しているかをマイ
クロプロセッサに示す。

SLIPは、MUXバスをわたる転送においてデータが損失さ
れるときはいつでも、活性状態である。

NOTRANは、MUXバスをわたって行なわれる転送がないと
きはいつでも、活性状態である。

SS12は、CLOCK1およびCLOCK2をサンプリングするために
使用される。

SS1は、ステートマシンへのN11、TRAN22、CLK1、CLK2、
およびRESYNC FLAGを更新するために使用される。

SS2は、ステートマシンの現在の状態を更新するために
使用される。

RESETは、ステートマシンからすべての信号をクリアす
るために使用される。

PH2は、6mHzでランニングするシステムクロックであ
る。

CLEAR TIMERは、位相情報をクリアするために使用され
る。

CLK TIMERは、アイドル状態にない場合には、１個の状
態につき１度タイマをクロックする。

TMはタイマミッドポイントである。

TOVは、タイマオーバフローを示し、ステートマシンが
アイドル状態に戻ることを計画する。

TRAN1−１、TRAN1−２、TRAN2−２はポートデコードブ
ロック110に対して説明されている。

【図面の簡単な説明】

第１図は、この発明の同期化マルチプレクサを採用し、
ネットワーク終端（NT）機器に配置される、マスタ／ス
レーブディジタル交換コントローラ（M/S DEC）10のブ
ロック図である。 第２図は、同期化マルチプレクサを採用し、端末機器
（TE）に配置される、M/S DEC10のブロック図である。 第３図は、この発明の同期化マルチプレクサ24を使用す
る、M/S DEC10のブロック図である。 第4A図、第4B図、第4C図、第4D図は、同期化マルチプレ
クサ24の一元図であり、第4A図は、データ経路指定マル
チプレクサ部分を示す図であり、第4B図、第4C図、第4D
図は、この発明のデータムーブメントシンクロナイザを
示す図であり、第4B図と第4C図は、一点鎖線ａ−ａで接
続され、第4C図と第4D図は、一点鎖線ｂ−ｂで接続され
る。 第５図は、マルチプレクサ24により採用される入力／出
力構造のブロック図である。 第６図は、マルチプレクサ24のデータムーブメントシン
クロナイザ部分のブロック図である。 第７図は、マルチプレクサ24のデータムーブメントシン
クロナイザ部分を制御するステートマシンの状態遷移図
である。 第8A図は、マルチプレクサ24のデータムーブメントシン
クロナイザ部分により実施される６個のデータ伝達動作
のうちの３個を例示する図であり、第8B図は、残りの３
個を例示する図である。 第９図は、PCMハイウェイの周波数を制御する際の、M/S
DEC10の応用を例示している。 図において、10はマスタ／スレーブディジタル交換コン
トローラ（M/S DEC）、14はPCMハイウェイ、24はデー
タ経路指定マルチプレクサおよびデータムーブメントシ
ンクロナイザ、50はポート、100はクロックマルチプレ
クサ、102はユーザアクセス可能レジスタ、104はステー
トマシン、106はステートカウンタ、108はステートマシ
ンタイマ、110はポートデコーダである。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−48232（ＪＰ，Ａ) 特開 昭62−235847（ＪＰ，Ａ) 特開 昭62−30447（ＪＰ，Ａ) 特開 昭61−48256（ＪＰ，Ａ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】受取ったクロック信号に応じてデータ伝送
   動作を行なうスレーブデバイスとデバイスクロック信号
   を生成してデータ伝送動作を行なうマスタデバイスとを
   含む複数の対応デバイスに、それぞれが接続される複数
   のポートを有し、かつ、前記対応するデバイスのうちの
   任意の第１および第２の対応するデバイス間で、同期デ
   ータ伝送を行なうシンクロナイザであって、 前記シンクロナイザの外部のマイクロプロセッサから受
   取り、あるいは前記シンクロナイザの外部のマイクロプ
   ロセッサに与える複数ビットの指示データを保持する複
   数のレジスタ（102）と、 前記デバイスクロック信号に応じて、前記第１および前
   記第２の対応するデバイスへの（または、からの）デー
   タ伝送にそれぞれ対応する第１および第２の同期クロッ
   ク信号を生成するクロック経路指定手段（100、102、10
   4、106）と、 少なくとも前記第１および前記第２の同期クロック信号
   に応答して、前記指示データに応じて選択的に前記ポー
   トの対の間に伝送経路を確立し、前記伝送経路上で前記
   第１および前記第２の同期クロック信号のうち対応する
   １つによりデータ伝送を行なうデータ経路指定マルチプ
   レクサ手段（50、108、110）とを備える、シンクロナイ
   ザ。
2. 【請求項２】前記データ経路指定マルチプレクサ手段
   は、 前記第１および前記第２の同期クロック信号に応答し
   て、複数のデータ伝送可能化信号およびデータ受信可能
   化信号を生成する第１のタイミング手段（110）と、 各々が、前記第１および前記第２の同期クロック信号に
   応答し、かつ前記データ伝送可能化信号およびデータ受
   信可能化信号のうちの所定の信号に応答して、前記伝送
   経路上を伝送された信号をバッファ処理する複数のバッ
   ファ手段（50）とを含む、請求項１に記載のシンクロナ
   イザ。
3. 【請求項３】前記データ経路指定マルチプレクサ手段
   は、 前記第１および前記第２の同期クロック信号に応答し
   て、前記第１および前記第２の同期クロック信号の間の
   相対位相差を示す信号を生成する第２のタイミング手段
   （108）をさらに含む、請求項２に記載のシンクロナイ
   ザ。
4. 【請求項４】前記伝送経路は、フレーム構成でデータ信
   号の伝送を行ない、 前記バッファ手段は、さらに複数のロードレジスタ信号
   に応答して、データを前記フレーム構成に整列させ、 前記複数のレジスタは、レジスタ内蔵クロック転送イン
   ジケータを含み、 前記第１のタイミング手段は、前記レジスタ内蔵クロッ
   クインジケータを示す信号と複数の転送ステータス信号
   とに応答し、 前記クロック経路指定手段は、 前記デバイスクロック信号に応答して、前記第１および
   前記第２の同期クロック信号を生成し、かつ前記複数の
   ロードレジスタ信号を生成するクロック経路指定マルチ
   プレクサ手段（100）と、 前記第１および前記第２の同期クロック信号に応答し
   て、前記複数の転送ステータス信号を生成するステート
   マシンおよびカウンタ手段（104、106）とを含む、請求
   項２に記載のシンクロナイザ。
5. 【請求項５】前記伝送経路は、フレーム構成でデータ信
   号の転送を行ない、 前記バッファ手段は、さらに複数のロードレジスタ信号
   に応答して、データを前記フレーム構成に整列させ、 前記複数のレジスタは、レジスタ内蔵クロック転送イン
   ジケータを含み、 前記第１のタイミング手段は、前記レジスタ内蔵クロッ
   クインジケータを示す信号と複数の転送ステータス信号
   とに応答し、 前記クロック経路指定手段は、 前記デバイスクロック信号に応答して、前記第１および
   前記第２の同期クロック信号を生成し、かつ前記複数の
   ロードレジスタ信号を生成するクロック経路指定マルチ
   プレクサ手段（100）と、 前記第１および前記第２の同期クロック信号に応答し
   て、前記複数の転送ステータス信号を生成するステート
   マシンおよびカウンタ手段（104、106）とを含み、 前記第２のタイミング手段は、さらに、ミットポイント
   信号とオーバフロー信号とを生成し、 前記ステートマシンおよびカウンタ手段は、前記ミット
   ポイント信号およびオーバフロー信号とに応答し、 前記ステートマシンおよびカウンタ手段は、さらに、デ
   ータスリップを示す信号を生成する、請求項３に記載の
   シンクロナイザ。
6. 【請求項６】各前記複数のバッファ手段は、少なくと
   も、 前記対応するデバイスのうちの所定の１つと接続する入
   力と出力とを有する受信レジスタと、 前記所定の対応するデバイスに接続する出力と入力とを
   有する伝送レジスタとを含み、 前記複数のバッファ手段の各々は、前記ロードレジスタ
   信号のうち所定のものに応答し、 前記データ経路指定マルチプレクサ手段は、 前記第１のタイミング手段、各前記受信レジスタの出力
   および各前記伝送レジスタの入力に接続されるバスをさ
   らに含み、 前記バスは、前記転送ステータス信号と前記ロードレジ
   スタ信号と前記データ伝送可能化信号およびデータ受信
   可能化信号とに応答して、時分割多重信号伝送を行な
   う、請求項４に記載のシンクロナイザ。
7. 【請求項７】第１のモードにおいては、第１および第２
   の同期クロック信号に応答し、第２のモードにおいて
   は、前記第１または第２の同期クロック信号である活性
   状態の同期クロック信号に応答して、複数個のポートと
   前記複数のポートにそれぞれ対応する複数のバッファと
   を有するマルチプレクサを介してのデータ伝送を同期化
   する方法であって、 ａ）前記第１のモードにある場合には前記第１の同期ク
   ロック信号を用いて、かつ前記第２のモードにある場合
   には前記活性状態の同期クロック信号を用いて、第１の
   バッファと第１のポートとの間で前記データを同期的に
   伝送するステップと、 ｂ）前記複数のバッファのうち選択された前記第１のバ
   ッファと第２のバッファとの間で前記データの経路指定
   を行なうステップと、 ｃ）前記第１のモードにある場合には前記第２の同期ク
   ロック信号を用いて、かつ前記第２のモードにある場合
   には前記活性状態の同期クロック信号を用いて、前記第
   ２のバッファと第２のポートとの間で前記データを同期
   的に伝送するステップとを備える、データ伝送を同期化
   する方法。
8. 【請求項８】前記第１のモードである場合に、 ｄ）前記第２の同期クロック信号に対して前記第１の同
   期クロック信号が先行するかあるいは遅延しているかを
   測定するステップと、 ｅ）前記第１の同期クロック信号が前記第２の同期クロ
   ック信号に先行し、かつ前記第１の同期クロック信号の
   うちの２つが所定の時間間隔内に受信される場合か、ま
   たは、前記第２の同期クロック信号が前記第１の同期ク
   ロック信号より遅延し、かつ前記第２の同期クロック信
   号のうちの２つが所定の時間間隔内に受信される場合の
   いずれかにおいて、データスリップを示すステップとを
   さらに備える、請求項７に記載のデータ伝送を同期化す
   る方法。
9. 【請求項９】前記データはフレーム構成で伝送され、前
   記所定の時間間隔は、１個のフレームを伝送するのに要
   する時間である、請求項８に記載のデータ伝送を同期化
   する方法。
10. 【請求項１０】前記第２のモードである場合に、 ｄ）前記第１または前記第２の同期クロック信号のいず
    れかである、非活性な同期クロック信号の活動を検出す
    るステップと、 ｅ）前記第１のモードに入るステップとをさらに備え
    る、請求項７に記載のデータ伝送を同期化する方法。
11. 【請求項１１】前記ステップ（ｄ）における遅延位相関
    係の検出に応じて、前記第１のモードにおいては、ステ
    ップ（ａ）は、前記データ伝送のために前記第２の同期
    クロックを採用することを要求し、かつ、前記第１のモ
    ードにおいては、ステップ（ｃ）は、前記データ転送の
    ために前記第１の同期クロックを採用することを要求
    し、さらに、 前記ステップ（ｄ）における先行位相関係の検出に応じ
    て、前記第１のモードにおいては、ステップ（ａ）は、
    前記データ転送のために前記第１の同期クロックを採用
    することを要求し、かつ、前記第２のモードにおいて
    は、ステップ（ｃ）は、前記データ転送のために前記第
    ２の同期クロックを採用することを要求する、請求項８
    に記載のデータ伝送を同期化する方法。