CN101849381A - 使用延迟电路的无时钟串行化 - Google Patents

Abstract

公开一种串行器，其包括用于每个串行位的寄存器和延迟电路。该串行器提供与数据比特的输出同时产生并输出的定时信号，确保数据比特和定时信号紧密的定时对准。不使用时钟。这允许解串器/接收器可靠地接收数据比特。每个说明性延迟电路被配置成触发下一个寄存器/延迟电路以输出下一个顺序的位及其定时信号。

Description

使用延迟电路的无时钟串行化

技术领域

本发明涉及数据的串行化，尤其涉及不使用时钟的串行化。

背景技术

在许多应用中，通过可并行获得的字节的比特而产生计算机数据(在本文中字节是指两个或更多个比特的组)。然后接下来的字节按时间顺序跟随。这可以称为比特并行，字节串行。然而，在许多应用中，传送并行比特的并行线的线缆在物理上是不方便的，对噪声尤其敏感，并且并行发送比特可能更耗电。在这些应用中，所述比特可以被一次发送一个。

已知的串行器使用与数据比特同步的时钟，因此解串器/接收器可以可靠地“时钟输入”(接收)数据比特。该时钟必须是可靠的并且通常由PLL(锁相环)产生。也可以采用其它时钟电路，例如，可以将反相器排成一圈，使得正反馈振荡。在每种情况中，这些时钟都需要时间以变得可用。PLL的时钟可以用几微秒来“锁定”，而其它时钟可以用几百纳秒来稳定。

在现有技术中，可以利用不在发送任何东西的周期时间来以一次一个、两个或几个字节的脉冲发送数据比特。在这种情况下，如果停止时钟以节省功率，则必须为每个脉冲重复锁定或稳定时间。这种现有技术系统受到时间和/或功率消耗的限制。

一个代表性的现有技术的例子是在美国加州欧文Broadcom公司拥有的6614371号美国专利中披露的。该专利公开了具有用于使数据串行化的选择和延迟逻辑的两路径数据存储配置。然而该电路使用时钟。

本发明通过消除时钟来解决现有技术的局限性。因此，本发明在提供用于可靠接收的定时信号同时不会招致时间或功率消耗的后果。

发明内容

本发明提供一种串行器，该串行器按时间顺序与对应的定时信号同时输出数据比特，该定时信号为解串器/接收器可靠地标识数据比特。选通信号启动串行并且每个位与其对应的定时信号同时输出。在前一个位延迟之后，输出下一个位及其定时信号。重复该操作，直到字节中的所有位都被串行输出。当准备好串行输出下一个字节时，重复该序列。在一个实施例中，不需要启动时间，并且当没有输出时使用非常少的功率。

本领域的技术人员将会意识到，尽管以下详细说明是结合说明性实施例、附图以及使用方法给出的，但是本发明不意图局限于这些实施例和使用方法。相反，本发明覆盖宽的范围并且意图只由所附权利要求给出的范围限定。

附图说明

下面对本发明的描述参考附图，其中：

图1A和图1B是本发明实施例的部分示意性/时序图；

图2和图3是本发明实施例的局部简图；

图4是示出数据和对应定时信号的时序图；以及

图5是两个说明性通过门的简图。

具体实施方式

图1A示出用于说明本发明的串行器的顺序定时和控制电路。假定寄存器F1、F2至Fn都被复位并且信号A、B至n都是低电平的。由于D输入绑定到正逻辑电平16，所以选通信号STR的上升沿、D型寄存器组F1。信号A+升高10并且A-降低。信号A+连接到延迟电路12，延迟电路12将升高信号延迟之后(延迟1)提供给与非门14的输入。在延迟1时间之后，与非门输出18降低以复位F1。信号A+降低19以驱动复位信号18升高，随后的STR信号可以设置F1。使能信号是控制信号，其在串行化期间是高的。

在本文中将F1和复位F1的反馈延迟12的组合定义为一个“单触发(one shot)”的例子。在现有技术中有许多单触发电路，并且本领域的技术人员可以在本发明的背景下有利地使用这种电路。图1中的单触发是说明性的。

F1的复位侧A-连接到F2的选通信号输入21。F2的D输入是高的，所以A-的上升沿(当F1被复位时)设置F2。F2的输出B+升高并驱动延迟2电路，延迟2电路在延迟2时间之后复位F2，以将B+驱动为低21。B-信号驱动下一个寄存器(未示出)的门并且该序列继续通过该链中的所有单触发。在本实施例中，最后的寄存器是Fn。Fn由前一个寄存器的上升复位输出来设置，然后在延迟，延迟n，之后被复位。该时序图示出在延迟期间每个寄存器被依次设置的顺序。当Fn复位后，所有的位都已经被串行化并且以下面更详细描述的对应定时信号传送。

图1A中寄存器输出被说明性地示出为形成使能信号enD1-enDn25。在图2和图3中这些使能信号被示出为启动通过门20和30(图2和图3)从而以定时信号23的顺序输出数据比特21。enD1-enDn信号的顺序操作将数据比特D1-Dn顺序地串行放在位置22上，同时在位置32产生定时信号(图3)。该定时信号与数据比特一起传播并且可以由解串器/接收器使用以可靠地接收数据比特。

交叉耦合的反相器24、26和34、36形成锁存器以在数据比特和定时信号到达时分别保持它们。锁存器26和36被设计成使得位置22上的数据信号和32处的定时信号克制(overcome)反相器26和36的驱动。反相器28和38驱动例如连接到解串器/接收器的线缆。

图3的电路直观上与图2的电路相同。然而，在图3中，对通过门30的输入以交替的顺序为逻辑高和逻辑低。该通过门被用于图2的数据比特通过门的相同enD信号启动。交替的高和低在位置32产生方波，该方波的沿出现的时间与数据比特放在图2的位置22上的时间事实上相同。

图4是示出数据比特D1-Dn和定时信号T1-Tn的说明性时序图。定时信号T1的前沿40放在串行定时信号输出线上的时间与D1放在串行数据输出线上的时间相同。类似地，T2的前沿42与比特D2同时出现，Tn的前沿44与Dn也是同时出现。

在图4的时序图中，假定利用图1的电路，必须注意传送的最后一位。由于在该说明性设计中，解串器/接收器等待上升定时信号沿来指示另一个字节的第一位，所以串行数据(图2)可以保持为逻辑高或逻辑低。然而，串行定时信号输出的状态必须保持在低电平。如果位的数量是偶数，则定时信号将自然保持为低，但如果位的数量是奇数，则最后的定时信号沿将从低变成高，并且锁存器34、36将其保持在高。它必须返回到低以为下一个字节的第一位做好准备。在此情况下，可以使用外部信号(未示出)以将位置32驱动为低，或者可以使用附加的单触发来将定时信号驱动为低。接收器必须知道最后的定时信号转换不代表另一个数据比特。

图5是可以用作通过门的N型增强MOSFET的简图。通过门是本领域中公知的，并且作为选择可以使用P型MOSFETS及组合。在一些应用中，可以使用双极和混合型晶体管。通过门的启动随门的类型而变化，并且这也是本领域中公知的。

可以使用的另一种通过门是输出可连接在一起的简单的“与”门。典型地，这种门使用电阻器升压(pull up)R1，其允许其它输出连接在一起。在该设计中，必须配置好R1和锁存器24、26和34、36的相互作用以确保正确的操作。

回到图1，寄存器F1-Fn的复位被示出为使用寄存器的设定的输出(A)，但是也可以使用复位输出(A-)，并且设计者可以选自其它类型的逻辑门代替与非门。

在图1中，延迟电路，延迟1-延迟n，说明性地是电流不饱和型门或反相器的链路。电流不饱和型反相器可被视为展示给定的增益/带宽产品的电路。在这种设计中，为了减小电流驱动该增益被推高，导致低带宽电路响应。结果是该电路很慢。本领域的设计人员可以利用这种电路设计适当定义的延迟。本领域的技术人员也可以使用其它延迟类型，例如可以配置具有电容、计数器、移位寄存器的电路来产生延迟。

本设计的人为结果是每个顺序位的延迟相互独立，并且这些延迟可以是不同的值。可以在一些应用中有利地使用这种为各个位提供不同定时的灵活性。

应该理解，上述实施例在文中是作为例子给出的，并且可以对它们进行各种修改和替换。因此，本发明应该广泛地视为仅由所附权利要求中给出的范围来限定。

Claims (14)

1.一种串行器，包括：

一系列单触发电路，所述单触发电路功能上连接在一起，使得每一个单触发触发随后的单触发；每一个单触发定义一个使能输出端，

第一系列的通过门，每一个通过门具有耦合到数据比特的输入端，并且每一个通过门耦合到第一共同输出端；并且所述第一系列的通过门中的每一个具有耦合到对应的单触发输出端的使能输入端，其中当所述使能为真时耦合到所述通过门输入端的所述数据比特被传送到所述输出端；

第二系列的通过门，每一个通过门具有绑定到一逻辑电平的输入端，并且每一个通过门耦合到第二共同输出端；其中每一个随后的通过门的逻辑电平输入在逻辑高和逻辑低之间交替，并且所述第二系列的通过门中的每一个具有耦合到对应的单触发输出端的使能输入，其中当所述使能是真时耦合到所述通过门输入端的所述逻辑电平被传送到所述输出端，并且其中当第一触发被激活时，一系列信号沿出现在所述第二共同输出端处并且同时一系列数据比特被传送到所述第一共同输出端。

2.根据权利要求1所述的串行器，还包括在所述第一共同输出端上的第一锁存器电路和在所述第二共同输出端上的第二锁存器电路。

3.根据权利要求1所述的串行器，其中每个单触发包括寄存器和延迟电路，其中所述寄存器和所述延迟电路被配置成使得所述延迟电路在延迟之后复位所述寄存器。

4.根据权利要求3所述的串行器，其中在前一个单触发的延迟结束时触发随后的单触发。

5.根据权利要求3所述的串行器，其中每个延迟电路提供独立于其它单触发的其它延迟时间的延迟时间。

6.根据权利要求1所述的串行器，还包括：

启动所述串行器的操作的选通信号。

7.根据权利要求1所述的串行器，其中所述第一和第二通过门包括通过逻辑门。

8.根据权利要求1所述的串行器，其中所述第一和第二通过门中的每一个包括MOSFET晶体管。

9.一种使数据比特串行化的方法，包括以下步骤：

产生一系列时序脉冲，每一个随后的脉冲由前一个脉冲触发；

将一组有序的数据比特提供给第一系列通过门的输入端，所述第一系列通过门中的每一个具有使能输入端；

将所述第一系列通过门的输出端相互耦合，以定义共同数据输出端；

将所述时序脉冲耦合到所述第一系列通过门中每一个的使能输入端；其中当所述使能为真时将耦合到所述通过门输入端的每个数据比特传送到所述第一共同输出端；

将第二系列通过门的输入端耦合到逻辑高和逻辑低的交替组，

将所述第二系列通过门的输出端相互耦合，以定义共同定时信号输出端；其中所述第二系列通过门中的每一个具有使能输入端；

将所述时序脉冲耦合到所述第二系列通过门中的每一个的使能输入端；其中当所述使能顺次为真时所述交替的逻辑高和逻辑低在所述共同定时信号输出端处提供一系列信号沿；其中当脉冲序列出现时，在所述第二共同输出端处出现一系列信号沿并且同时将一系列数据比特传送到所述第一共同输出端。

10.根据权利要求9所述的方法，还包括锁存所述第一和第二共同输出端的步骤。

11.根据权利要求9所述的方法，其中通过以下步骤产生所述每个脉冲：

设置寄存器；以及

通过来自所述寄存器的设置的延迟信号来复位所述寄存器。

12.根据权利要求11所述的方法，还包括在所述延迟信号的结束时触发下一个寄存器的设置的步骤。

13.根据权利要求3所述的方法，其中所述延迟信号中的每一个相互独立。

14.根据权利要求9所述的方法，还包括通过选通信号启动所述串行器的操作的步骤。

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