TW200926600A - Clockless serialization using delay circuits - Google Patents

Description

200926600 九、發明說明： 【發明所屬之技術領域】 本發明係有關於資料之序列化，以及更特別地，序列 化而不使用時脈。 【先前技術】 在許多應用中，以一位元組之可利用並列位元（在此， 位元組稱爲兩個或更多位元之群）產生電腦資料。然後，下 面位元組以時間順序跟隨在後。此可以稱爲位元並列，位 ® 元組串列。然而，在這多應用中，一具有用以攜帶該等並 列位元之並列線的電纜實際上是不方便的且更易受雜訊影 響，以及傳送該等並列位元可能消耗更多電力。在這些應 用中，可以一次傳送該等位元。 v 已知序列化使用一同步於該等資料位元之時脈，所以 一解串器/接收器可以可靠地「時脈輸入」（接收）該等資料 位元。該時脈必須是可靠的及常常藉一 PPL(鎖相迴路）產 生。可以使用其它時脈電路，例如，可以以正回授方式環 形配置之反向器來振盪。在每一情況中，這些時脈需要時 間，才能變成可用的。PLL可能花費數微秒來「鎖存」以 及其它時脈可能花費數百奈秒才能穩定。 在習知技藝中，當沒有東西正在傳送時，可以週期性 地一次以一個、兩個或少數位元組之叢發來傳送該等資料 位元。在這樣的例子中，如果使該時脈停止，以節省電力， 則每次叢發必須重複鎖存或穩定時間。這樣的習知系統遭 遇時間及/或電力消耗限制。 200926600 在美國加州艾溫市廣通公司（Broadcom corP)所擁有 之美國專利第6,614,371中發現一代表性習知技藝範例。此 專利揭露一用以串聯化資料之具有選擇及延遲邏輯的2路 徑資料儲存配置。然而，該電路使用一時脈。 本發明注意到在該習知技藝中去除時脈所發現之限 制。因此，當爲了可靠接收而提供計時信號時，遭受無時 間或電力消耗之不利結果。 【發明內容】 本發明提供一種串聯器，該串聯器同時輸出一時序之 資料位元與對應計時信號，其中該等對應計時信號爲一解 串器/接收器可靠地識別該等資料位元。一選通開始實施該 * 序列化及同時輸出每一位元與它的對應計時信號。在一前 u 位元之延遲後，輸出下一位元及它的計時信號。重複此操 作，直到連續地輸出在該位元組中之所有位元爲止。當準 備連續輸出該下一位元組時，重複該順序。在一實施例中， 不需要啓動時間，以及當沒有東西輸出時，使用非常少的 電力。 熟習該項技藝者將察覺到，雖然下面詳細敘述將參考 圖解實施例、圖式及使用方法，但是本發明不是意欲侷限 於這些實施例及使用方法。更確切地說，本發明具有廣泛 範圍及意欲只由所附申請專利範圍中所主張的來界定。 下面本發明敘述參考所附該等圖式。 【實施方式】 第1A圖描述本發明之一串聯器的連續計時及控制電 200926600 路。考量重置所有暫存器FI、F2至Fn以及信號A、B至η 全部是低位準。自從D輸入係聯繫至一正邏輯位準16, 一 選通信號STR之上升邊緣設定該D·型暫存器F1。信號A + 變成高位準10及A-變成低位準。信號A +連接至該延遲電 路12,該回授延遲電路12在該延遲（DELAY 1)後提供一向 上（high going)信號至NAN D閘14之一輸入。在該DELAY 1時間後，NAND輸出1 8變成低位準，以重置F1。信號 A +變成低位準19，以驅動該NAND輸出18成爲高位準， 進而允許以一隨後之STR信號來設定F1。該致能（ENABLE) 信號係一控制信號，該控制信號在該序列化期間爲高位準。 在此，將F1與重置F1之回授延遲電路12的組合界定 成爲"單發（one shot)"之實例。在該習知技藝中，具有許多 單發電路，以及熟習該項技藝者在本發明之上下文中可以 有利地使用這樣的電路。第1圖之單發係做爲說明的。 F1之重置側A-連接至F2之選通輸入21。卩2之0輸 入係高位準，所以A-之向上邊緣（當重置F1時）設定F2。 F2之輸出B +變成高位準及驅動，在該DELAY 2時間後， 重置F2，以驅動B +成爲低位準之該DELAY 2電路。該B-信號驅動下一個暫存器（未顯示）之閘極及經由在該鏈中之 所有單發，繼續該順序。在此實施例中，最後暫存器係Fn» 藉前暫存器之上升重置輸出設定Fn，以及然後，在該延遲 後，重置DELAY η。該時序圖描述對於該等延遲之期間依 序所設定之每一暫存器的順序。如下面所更詳述描述，當 重置Fn時，已隨著對應地計時信號串聯化及轉移所有該等 200926600 位元。 例示地圖示第1A圖之形成致能信號enDl-enDn25暫 存器輸出。這些致能信號描述於第2及3圖中，用以致能 傳導閘20及30(第2及3圖）隨著計時信號23依序輸出該 等資料位元27。該等enDl-etiDn信號之連續操作依序將該 等資料位元Dl-Dn放置在位置22，同時在位置32上產生 一計時信號（第3圖）。該等計時信號係與該等資料位元一 起移動及可以被該解串器/接收器使用，以可靠地接收該等 資料位元。 交叉耦合反向器24, 26及34, 36構成鎖存器，以在該 等資料位元及該等計時信號到違時，持有它們。設計該等 鎖存器26及36,以便在位置22上之資料信號及在位置32 之計時信號壓制反向器26及36之驅動。反向器28及38 驅動例如一連接至一解串器/接收器之電纜。 第3圖電路係描述成相同於第2圖之電路。然而，在 第3圖中，該等傳導閘30之輸入爲交替順序之邏輯高位準 及低位準。以用於第2圖之資料位元傳導閘的相同enD信 號來致能該等傳導閘。該等交替高位準及低位準在位置32 產生一方波，該方波具有在與將該等資料位元放置在第2 圖之位置22的差不多相同時間所發生之邊緣。 第4圖係一顯示該等資料位元Dl-Dn及該等計時信號 ΤΙ-Τη之計時序列。當將D1放置在串列資料輸出（SERIAL DATA OUT)線上時，同時將該計時信號T1之前緣40放置 在串列計時信號輸出（SERIAL TIMING SIGNAL OUT)線。 200926600 L，Τη之前緣44 電路，必須注意 在此圖解設計中 位元組之第一位 OUT)(第2圖）可 列計時信號輸出 須處於低位準。 自然地處於低位 後計時信號邊緣 3 4, 3 6維持在高 該下一位元組之 信號（未顯示）， 額外單發，以驅 必須知道，此最 ί單敘述，其中該 閘。傳導閘在該 Ρ-型 MOSFET 及 合型電晶體。該 同，以及此在該 同樣地，T2之前緣42與位元D2同時發兰 與D η亦是如此。 在第4圖之時序圖中，考量第1圖之 所轉移之最後位元。因爲該解串器/接收器 將等待一上升計時信號邊緣，以指示另一 元，所以該串列資料輸出（SERIAL DATA 能處於邏輯高位準或低位準。然而，該串 (SERIAL TIMING SIGNAL OUT)之狀態必

如果位元之數目爲偶數，則該計時信號將 準，但是如果位元之數目爲幾數，則該最 將從低位準變成高位準，以及藉該鎖存器 位準。它必須回到低位準，以便準備用於 第一位元。在此情況中，可以使用一外窗 驅動位置3 2成爲低位準，或者可以使用-動該計時信號輸出成爲低位準。該接收器 後計時信號變遷不代表另一資料位元。 第5圖係一 N-型增強式M0SFET之售 N-型增強式MOSFET可以用以做爲一傳導 技藝中係被熟知的，以及可以變化地使用 組合。在某些應用中，可以使用雙極及混 等傳導閘之致能將隨著閘之型態而有所不 技藝中亦是熟知的。 另一可以使用之傳導閘型態係簡單「及（and)」閘，其 中輸出係聯繫在一起。通常，此型態之閘使用一上拉電阻 200926600 器R1，該上拉電阻器R1允許將其它輸出聯繫在一起。R1 與該等鎖存器24，26及34，36之互動必須配置成可確保適 當操作。 回到第1圖’雖顯示使用該暫存器之設定輸出（A)之該 等暫存器Fl-Fn之重置，但是可以使用該重置輸出（A-)， 以及當設計者可能選擇其它邏輯閘型態時，可以取代該 NAND 閘。 在第1圖中，該等低遲電路DELAY 1-DELAY η係描 述爲一串汲取電流式（current-starved)閘或反向器。可以將 汲取電流式反向器視爲表示一既定增益/帶寬乘積之電 路。在這樣的設計中，由於減少電流驅動減少，強迫該增 益變高，導致一低帶寬電路響應。結果是，該電路變慢。 熟習該項技藝之設計者可以這樣的電路來適當地設計所界 定之延遲。熟習該項技藝者可以使用其它延遲型態，例如， 可以配置具有電容、計數器、移位暫存器之電路以產生延 遲。 本設計之人工因素在於：每一順序位元之延遲係彼此 獨立的，以及這些延遲可以是不同的數値。可以利用對各 種位元提供不同計時之彈性，以有利於某些應用。 應該了解到，上述實施例係呈現做爲範例及該等實施 例之許多變更及替代係可能的。因此，應該如下面所附申 請專利範圍所界定，來廣泛地看待本發明。 【圖式簡單說明】 第1A及1B圖係本發明之一實施例的部分示意/時序 -10- 200926600

第2及3圖係本發明之一實施例的部分示意圖； 第4圖係描述資料及對應計時信號之時序圖；以及 第5圖係兩個圖解傳導閘之示意圖。 【主要元件符號說明】 10 高位準 12 延遲電路 14 NAND 聞 16 正邏輯位準1 6 18 NAND輸出 19 低位準 20 傳導閘 2 1 選通輸入 22 位置 23 計時信號 24 反向器 25 致能信號 26 反向器 27 資料位元 28 反向器 30 傳導閘 32 位置 34 反向器 3 6 反向器 Ο ❹ -11- 200926600

3 8 反 向 器 40 刖 緣 42 > r- 刖 緣 44 前 緣 FI 暫 存 器 F2 暫 存 器 Fn 暫 存 器 A 信 號 B 信 號 D 1 資 料 位 元 D2 資 料 位 元 Dn 資 料 位 元 N 信 Pc& R 1 上 拉 電 阻器 STR ίΒΒ 进 通 信 號 T 1 計 時 信 號 T2 計 時 信 號 Tn 計 時 信 號

Claims (1)

1. 200926600 十、申請專利範圍： 1 ·—串聯器，包括： 一串單發電路，功能性地連接，以便每一單發觸發 後一單發；每一單發界定一致能輸出： 第一串傳導閘，每一傳導閘具有一連接至—資料 位元之輸入，以及每—傳導閘耦接至—第一共用輸出， 以及該第一串傳導閘之每—傳導鬧具有一耦接至—對應 單發輸出之致能輸入，其中當該致能係真時，將耦接至 該傳導聞輸入之該資料位元轉移至該輸出； 一第二串傳導閘’每—傳導閘具有一聯繫至一邏輯 位準之輸入，以及每一傳導閘耦接至一第二共用輸出； 其中每一後一傳導閘之邏輯位準輸入係在一邏輯高位準 與一邏輯低位準間做變化，以及該第二串傳導閘之每一 傳導閘具有一耦接至一對應單發輸出之致能輸入，其中 當該致能係真時，將耦接至該傳該傳導閘輸入之邏輯位 準轉移至該輸出；以及其中當啓動該第一單發時，在該 第二共用輸出上發生一串信號邊緣及同時將一串資料位 元轉移至該第一共用輸出。 2.如申請專利範圍第1項之串聯器，進一步包括一在該第 一共用輸出上之第一鎖存電路及一在該第二共用輸出上 之第二鎖存電路。 3_如申請專利範圍第1項之串聯器，其中每一單發包括一 暫存器及一延遲電路，其中配置該暫存器及該延遲電 路’以便該延遲電路在該延遲後重置該暫存器。 -13- 200926600 4.如申請專利範圍第3項之串聯器，其中在該前一單發之 延遲端上觸發該後一單發。 5_如申請專利範圍第3項之串聯器，其中每一延遲電路提 供一延遲時間，其中該延遲時間無關於其它單發之其它 延遲時間。 6 ·如申請專利範圍第1項之串聯器，進一步包括： —選通信號，啓始該串聯器之操作。 7. 如申請專利範圍第1項之串聯器，其中該第一及第二傳 導閘包栝傳導邏輯閘。 8. 如申請專利範圍第1項之串聯器，其中該第一及第二傳 導閘之每一者皆包括一 MOSFET電晶體。 9 . 一種用以串聯化資料位元之方法，包括下列步驟： 產生脈衝之一順序時間串，由前一脈衝觸發每一後 一脈衝； 提出一順序組之資料位元至一第一串傳導閘之輸 入’該第一串傳導閘之每一者具有一致能輸入； 該第一串傳導閘之輸出彼此耦接，以界定一共用資 料輸出； 耦接該脈衝之時間串之至該第一串傳導閘之每一傳 導閘的致能輸入，其中當該致能係真時，將耦接至該傳 導閘輸入之每一資料位元轉移至該第一共用輸出； 耦接一第二串傳導閘之輸入至一邏輯高位準及低位 準之交替組； 該第二串傳導閘之輸出彼此耦接，以界定一共用計 -14- 200926600 時信號輸出；其中該第二串傳導閘之每一者具有一致能 輸入； 耦接該脈衝之時間串至該第二串傳導閘之每一者的 致能輸入’其中當該等致能依序係真時，該等交替邏輯 高位準及低位準對該共用計時信號輸出提供一串信號邊 緣，其中當發生順序脈衝時，在該第二共用輸出上發生 —串信號邊緣及同時將一串資料位元轉移至該第一共用 輸出。 Ο w 10.如申請專利範圍第9項之方法，進一步包括鎖存該第一 及第二共用輸出之步驟。 11. 如申請專利範圍第9項之方法，其中藉由下列步驟產生 . 每一脈衝： * 設定一暫存器；以及 以來自該暫存器之設定的一延遲信號重置該暫存 器。 12. 如申請專利範圍第11項之方法，進一步包括在該延遲信 0 號之末端觸發下一暫存器之設定之步驟。 13. 如申請專利範圍第3項之方法，其中該等延遲信號之每 一延遲信號係彼此無關的。 14. 如申請專利範圍第9項之方法，進一步包括以一選通信 號啓始該串聯器之操作的步驟。