JP2008535305A - 非同期遅延を実現する電子回路 - Google Patents

Abstract

この電子回路は、基本遅延回路１４を含む。遅延は、単一の開始信号に応答して当該開始信号に対する応答を発生する前に複数回、同じ基本遅延回路１４を起動することにより実現される。制御回路１２は、開始信号を受信し応答を出力する。制御回路１２は、信号の列を遅延回路１４を通じて伝送させ、この列は、開始信号により時間的に連続して起動される時に開始する。列の後続の各信号は、先行する信号が遅延回路１２から出現した後に開始し、列は、制御された数の複数の信号が伝送された後に終了させられる。制御回路１２は、列の終了により応答を供給する。一実施例において、列は、一連の連続的なハンドシェイク動作を生じるハンドシェイクシーケンス回路１２０によって実現される。

Description

本発明は、非同期遅延が実現される電子回路に関する。

S. Temple氏及びS. B. Furber氏による"On-chip timing reference for self-timed microprocessor"と題されたElectronics Letters May 2000, (vol 36 No. 11)の刊行物の９４２及び９４３頁に、遅延回路が記述されている。この回路は、遅延要素のチェーンと、入力の信号と出力の信号との間の遅延の量を選択することを可能にする関連のマルチプレクサとを含む。

各遅延要素は、普通はインバータ回路のチェーン含み、その遅延時間は、当該インバータの抵抗性出力インピーダンスを通じてノードキャパシタンスをチャージするのに必要な時間によって実現される。インバータの必要な数は、当該遅延に比例する。これは、大きな遅延が必要な場合には大規模な回路が要求されることを意味する。

大きな遅延を実現する代替の方法は、遅延を実現するように所定数のクロックパルスをカウントするカウンタを備えた同期回路を用いることである。しかし、この方法においては同期の遅延しか実現可能ではなく、クロックによって規定される時点での開始及び終了をなすものであり、任意の時点で開始や終了のできる非同期遅延ではない。

特に本発明の目的は、非同期遅延が実現される回路であって、当該遅延を実現するのに要求される当該回路のサイズが当該遅延によりあまり増大しないものを提供することである。

本発明は、請求項１による電子回路を規定する。この電子回路は、開始信号に対して時間的に連続して遅延される応答を実現する。ここで用いられる「時間的に連続し」は、（独立クロックにより規定されるような）離散時点への限定の存在がないことを意味しているので、開始ポイントのタイミングのいずれの変化も、当該応答において対応の等しい変化を生じさせるものである。この遅延は、単一の開始信号に対する応答を発生する前に当該開始信号に応答して複数回、同じ基本遅延回路を起動することによって実現される。この単一の開始信号が開始するときに、当該回路は、一連の信号をその基本遅延回路に送り、その一連のものにおける各連続的な信号は、先行する信号が当該基本遅延回路から出現した後に開始する。制御された数の信号が基本遅延回路を通じた後は、その遅延された応答が発生される。かかる一連の信号は、当該制御された数の信号の後に終了するので、その後、前の信号のタイミングに独立して、時間的に連続した期間の後に次の信号を受け入れることができる。

好ましくは、当該回路は、同じ系列の信号を基本遅延回路を通じて生じさせることによって毎回当該開始信号の相互に逆の極性の遷移に対して対称に（同じ遅延により）応答するように構成される。

一実施例において、当該一連の信号は、非同期シーケンサ回路によって発生される。このシーケンサは、開始信号に応答して開始された第１のハンドシェイクインターフェースにおいて第１のハンドシェークを開始する。連続的な配列されたハンドシェイクインターフェースにおける連続的ハンドシェイクは、当該配列されたハンドシェークインターフェースの先行するものにおいてハンドシェークの完了に応答して各々開始させられる。ハンドシェイクマルチプレクサは、同じ基本遅延回路にこれらハンドシェイクの開始全てをルーティングし、当該遅延回路は、その遅延回路により定められた遅延の後に各ハンドシェークをアクノリッジ（肯定応答）する。

シーケンス回路・ハンドシェイクマルチプレクサのこのような組み合わせのチェーンは、基本遅延回路の前部に用いられるようにしてもよい。これにより、組み合わせの数の関数として指数的に増大する遅延を実現することができる。

代替例として、この遅延回路は、イネーブル回路も含む発振器ループに組み込まれ、当該イネーブル回路が、当該発振器ループが所定数の信号を発生するまで当該ループを一時的にイネーブル（動作可能）にする制御回路により制御されるものとすることができる。

一実施例において、この回路は、当該回路が開始信号に応答する前に遅延回路を通じて伝送される信号の数をプログラムするように構成される。プログラムは、様々な方法で行うことができる。例えば、シーケンス回路・ハンドシェイクマルチプレクサの組み合わせのうちの１つ又は複数を選択的に（プログラムされる情報の制御の下で）バイパスすることによる当該シーケンサに基づいたデザインがある。他の例としては、選択的に（プログラムされる情報の制御の下で）配列されたハンドシェイクインターフェースの部分を「短絡」することにより、すなわち、遅延回路を通じる遅延を待つことなくこれら選択されたインターフェースにおいてハンドシェイクをアクノリッジすることによって、プログラムを行うことができる。発振器ループカウンタに基づいたデザインにおいては、信号の数を例えばプログラマブルカウンタを用いてプログラムすることができる。

以下、本発明のこれらの目的及び効果並びにその他の目的及び効果を、添付の図面を用いた非限定の例によって例証する。

図１は、非同期遅延を実現するための回路構成を示している。この回路は、データ処理回路１０と、遅延反復回路１２と、遅延回路１４とを含む。データ処理回路１０は、遅延反復回路１２に結合されたハンドシェイクインターフェース１１を有し、次いで反復回路１２は遅延回路１４に対するハンドシェイクインターフェースを有する。動作時には、遅延反復回路１２は、データ処理回路１０からリクエスト信号を受信し、これに応答して一連の信号（信号の列）を遅延回路１４に通ぜしめ、第１の信号が当該リクエストに応答して開始し、後続の各信号が当該信号のうちの先行する１つが遅延回路１４を通じた後に開始する。所定数の信号が遅延回路１４を通過すると、遅延反復回路１２は、元のリクエスト信号に対する応答としてデータ処理回路にアクノリッジ信号を返す。

異なる回路の間のインターフェースに対しての「ハンドシェイクインターフェース」なる文言は、リクエスト及びアクノリッジ信号の規定と組み合わされた、リクエスト及び当該リクエストのアクノリッジメントを示す信号の交換のためのあらゆるタイプの接続をカバーするものである。標準的な例は、４相ハンドシェイクインターフェースであり、このインターフェースは、２つの導体（リクエスト信号としての電圧を上昇させるために用いられる一方の導体及びアクノリッジ信号としての電圧を上昇させるために用いられる他方の導体。当該各電圧はその後ハンドシェイクを完成させるために連続的な降下がなされる）を有する。概して、ハンドシェイクインターフェースの使用は、インターフェースのとられる回路が、通常は、前のリクエストに応答してアクノリッジメントが受信される前に発生することになる新しいリクエストがなく、新しいリクエストが受信されるまで新しいアクノリッジメントが発生されないように構成されることを意味する。４相ハンドシェイクインターフェースの場合はさらに、回路は、通常はリクエスト導体上の電圧がアクノリッジ導体上の電圧が立ち上がる前に低下せず、アクノリッジ導体上の電圧がリクエスト導体上の電圧が低下する前に低下しないように構成される。

ハンドシェイクインターフェースの他の例は、これも２つの導体による２相ハンドシェイクインターフェースであるが、リクエスト及びアクノリッジ信号は、先行のロジックレベルからの当該ロジックレベルへ戻ることのない変化を含む。さらに他の例は、単一の導体インターフェースであり、一方側から当該導体上の電圧を引き上げることによってリクエストが示され、他方側から当該電圧を引き下げることによってアクノリッジメントが示されるようにするものである。

遅延反復回路１２は、遅延回路１４が、遅延反復回路１２がデータ処理回路１０に応答する前に連続した複数の信号を通過しなければならないことを保証するので、小さな遅延の遅延回路１４をかなり長い遅延を発生するために用いることができる。遅延反復回路１２の様々な実現形態は以下で説明する。

図２は、非同期遅延が他のハンドシェイクインターフェースによって実現されるようにした実施例を示している。遅延反復回路１２は、シーケンサ回路１２０及びハンドシェイクマルチプレクサ回路１２４を有する。シーケンサ回路１２０は、ハンドシェイクインターフェース１１に結合された受動型のハンドシェイク端子と、ハンドシェイクマルチプレクサ回路１２４の受動型のハンドシェイク端子に結合された能動型のハンドシェイク端子１２２ａ，１２２ｂを有する。ハンドシェイクマルチプレクサ回路１２４は、遅延回路１４の入力に結合されたリクエスト出力と、遅延回路１４の出力に結合されたアクノリッジ入力とを有する。

動作時において、データ処理回路１０は、データ処理機能を遂行する（その厳密な特性は、本発明には関係がない）。この機能の実行の間の幾つかの段階において、データ処理回路は、リクエスト信号をハンドシェイクインターフェース１１において遅延反復回路１２に発生し、遅延の後に逆にアクノリッジ信号を受信する。

図３は、このハンドシェイクのタイミングを示している。この図は、データ処理回路１０からのリクエスト信号Ｒ０と、第１のハンドシェイク端子１２２ａにおけるシーケンサ１２０からの第１のリクエスト信号Ｒ１と、第１のハンドシェイク端子１２２ａにおける対応の第１のアクノリッジメント信号Ａ１と、第２のハンドシェイク端子１２２ｂにおけるシーケンサ１２０からの第２のリクエスト信号Ｒ１と、第２のハンドシェイク端子１２２ａにおける対応のアクノリッジメント信号Ａ１と、シーケンサ１２０からデータ処理回路に返されるアクノリッジメント信号Ａ０についての各トレースを示している。

第１の時点ｔ０において、データ処理回路１０は、リクエスト信号Ｒ０を立ち上げる。これに応答して、シーケンサ１２０は、第１のハンドシェイク端子１２２ａにおいてリクエスト信号Ｒ１を立ち上げる。ハンドシェイクマルチプレクサ１２４は、このリクエスト信号を遅延回路１２８に伝送する。遅延間隔Ｄ＋の後は、遅延回路１４は、今度は、この信号をハンドシェイクマルチプレクサ１２４にアクノリッジメントとして伝送し、当該マルチプレクサは、このアクノリッジメントを、対応のリクエストを発したハンドシェイク端子１２２ａにアクノリッジメント信号Ａ１として逆に伝送する。

これによりシーケンサ１２０は、第１のハンドシェイク端子１２２ａにおいてリクエスト信号Ｒ１を立ち下げる。これに応答して、ハンドシェイクマルチプレクサ１２４も、遅延回路１２８に対してリクエスト信号を立ち下げる。遅延間隔Ｄ−の後、遅延回路１４は、今度は、その出力信号を立ち下げる。（ここで、Ｄ＋及びＤ−は、それぞれ正及び負の遷移に対する応答の遅延時間である。好ましくは、この回路は、これら遅延時間が等しくなるようにデザインされるが、実際は相違が存在しうる。）これに応答して、ハンドシェイクマルチプレクサ１２４は、ハンドシェイク端子１２２ａへのアクノリッジメント信号Ａ１を低下させる。その後、シーケンサは、アクノリッジ信号Ａ０をインターフェース１１において立ち上げる。なお、この遷移は、信号Ｒ０の立ち上がり遷移の後、Ｄ＋にＤ−を加えた遅延（Ｄ＋及びＤ−が等しいときには基本遅延の２倍）の後に生じる。

その後、シーケンサ１２０は、Ｒ０の下降遷移を待ち、その後にその第２のハンドシェイク端子１２２ｂにおいて全シーケンスを繰り返す。シーケンサ１２０は、第２のハンドシェイク端子１２２ｂにおいてリクエスト信号５２を立ち上げる。ハンドシェイクマルチプレクサ１２４は、遅延回路１２８にこのリクエスト信号を伝送する。遅延間隔Ｄ＋の後、遅延回路１４は、今度は、この信号をハンドシェイクマルチプレクサ１２４に戻すようアクノリッジメントとして伝送し、このマルチプレクサは、このアクノリッジメントを、対応のリクエストを発したハンドシェイク端子１２２ｂにアクノリッジメント信号Ａ２として戻すよう伝送する。これによりシーケンサ１２０は、リクエスト信号Ｒ２を低下させ、ハンドシェイクマルチプレクサ１２４は、遅延回路１２８への当該リクエスト信号を低下させる。遅延間隔Ｄ−の後、遅延回路１４は、今度は、その出力信号を低下させる。これに応答して、ハンドシェイクマルチプレクサ１２４は、第２のハンドシェイク端子１２２ｂへのアクノリッジメント信号Ａ２を立ち下げる。

第２のハンドシェイク端子１２２ｂにおけるアクノリッジメント信号Ａ２の立ち下がりに応答して、シーケンサ１２０は、データ処理回路１０に対してアクノリッジ信号Ａ０を立ち下げる。元の時点ｔ０から、データ処理回路１０に対するアクノリッジ信号Ａ０が低下させられる時点ｔ１までの遅延は、当該ハンドシェイクの全遅延を規定する。この全遅延は、通常、遅延回路１２８により導入される遅延であるＤ＋プラスＤ−の遅延の２倍を含む。

なお、この実現形態においては、シーケンサ１２０がその第１のハンドシェイク端子１２２ａにおいてアクノリッジ信号Ａ１の立下りに応答してデータ処理回路１０に対してアクノリッジ信号Ａ０を立ち上げるものとして用いている。同様に、シーケンサ１２０は、データ処理回路１０からのリクエスト信号Ｒ０の立下りに応答してその第２のハンドシェイク端子１２２ｂにおいてリクエスト信号Ｒ１を立ち上げる。したがって、シーケンサ１２０は、データ処理回路１０からのリクエスト信号の立ち上がりの後にデータ処理回路１０に対するアクノリッジメント信号を立ち上げる前にＤ＋プラスＤ−の遅延を実現する。同様に、シーケンサ１２０は、この遅延Ｄ＋プラスＤ−を、データ処理回路１０からのリクエスト信号の低下の後にデータ処理回路１０に対するアクノリッジメント信号を低下させる前に実現する。

結果として、入力信号Ｒ０における各遷移は、当該遷移が出力信号Ａ０において戻される前に２倍の遅延期間、遅延させられる。実際は、全遅延は、反復回路１２における内部遅延のために少しこれより大きいものとなる。

図４は、かかるシーケンサ回路１２０の実施例を示しており、ＡＮＤゲート３０，３６と、ＯＲゲート３４，３９と、Ｃ素子３２，３８（反転は円によって示される）を有している。Ｃ素子は、非同期回路デザインのための慣例的な構成回路である。基本的には、これらは両入力が低レベル（図示のように反転させられる）になるときにそれらの入力の双方が高レベルでリセットされるときにセットされるセット／リセットラッチ回路である。この回路は、ノード３５により接続される２つの回路部を含む。第１の回路部（３０，３２，３４）は、ハンドシェイクＲ１／Ａ１が完了するとノード３５における論理レベルを立ち上げ、リクエスト信号Ｒ０が低下するとノード３５における論理レベルを低下させるように構成される。第２の回路部（３６，３８，３９）は、ノード３５におけるロジックレベルが立ち上がるとアクノリッジ信号Ａ０を立ち上げ、ノード３５における論理レベルが立ち下がるとハンドシェイクＲ２／Ａ２を開始し、そしてこのハンドシェイクＡ１／Ｒ１が完了するとアクノリッジ信号Ａ０を低下させるように構成される。図示していないが、リセット入力は、Ｃ素子を初期時にリセット（論理低レベル）するために必要とされる。

なお、シーケンサ、マルチプレクサ及び遅延回路の振る舞いを実現するハンドシェイク構成部の実現自体は知られていることは認識される筈である。例えばマルチプレクサは、その入力におけるリクエスト信号から遅延回路１４に対するリクエスト信号を発生するためのＯＲゲートと、そのアクノリッジメント入力と共に、その対応のリクエスト入力がそれぞれ高低レベルであるときにそのアクノリッジメント出力を立ち上げ立ち下げるためのＣ素子とを有することができる。異なる等価な実現形態が存在し、いずれも、説明した信号を実現するために用いることができる。

なお、具体例に用いられた信号は専ら当該回路の実現の例のための信号を表していることを理解されたい。種々の実現形態が可能であり、これらは異なる信号の組み合わせを導きうるものである。例えば、等価なハンドシェイクは、沢山の方法で実現可能であり、例えば、他の実現形態は、当該各信号又は当該各信号のうちの一部のものの反転バージョンの信号を用いることができる。さらに、図３の信号を導く特定の実現形態において、４相ハンドシェークシグナリングは、全ての構成部のために用いられている（ここでのハンドシェークは、リクエスト及びアクノリッジ信号の確認やそれらの元の値への戻り動作を含む）。

図５は、２相プロトコルが用いられ、専ら単一信号エッジがリクエスト又はアクノリッジを信号伝達するために用いられる代替のシグナリングを示している。これら信号は、Ｄ＋プラスＤ−の遅延により、図２の信号につきハンドシェークの同じ概念的組み合わせを実現するが、その理由は、２つのハンドシェークが遅延回路１２８を通じるからである。２相の実現形態において、リクエスト及びアクノリッジ信号は、１回のハンドシェイク交換においてそれらの元のレベルへ戻らない。次の後続のハンドシェイク交換において、リクエスト及びアクノリッジ信号を伝達するために逆方向の遷移が用いられることになるので、そのハンドシェイクの後に当該各信号はそれらの元のレベルに戻る。

但し、２相ハンドシェイクプロトコルのハンドシェイクマルチプレクサの実現は、４相ハンドシェイクプロトコルのためのものよりも複雑であるのが普通である。したがって、少なくともシーケンサ１２０とハンドシェイクマルチプレクサ１２４との間のハンドシェイクインターフェースにおいて４相ハンドシェイク信号を用いるのが有利である。

またこれも注記するに、４相プロトコルには、信号遷移の一部分のタイミングのための実現形態選定の自由度がある。例えば、他の実現形態において、シーケンサ１２０は、その第１のハンドシェイク端子１２２ａにおけるハンドシェイクの完了に応答してその第２のハンドシェイク端子１２２ｂにおけるリクエスト信号Ｒ２を立ち上げ、第２のハンドシェイク端子１２２ｂにおけるハンドシェイクの完了の後にアクノリッジ信号Ａ０を立ち上げ、もってリクエスト信号Ｒ０信号の立ち上がりとアクノリッジメント信号Ａ０の立ち上がりとの間のＤ＋プラスＤ−の２倍の遅延を形成するようにしてもよい。この場合、シーケンサ１２０は、遅延を伴うことなくアクノリッジ信号Ａ０を低下させることによってリクエスト信号Ｒ０の低下に応答する。このタイプの回路は、当該リクエストの立ち上がり遷移及び下降遷移に対する遅延の対称性は要求されない用途に用いることができる。逆に別の実現形態の例では、シーケンサ１２０は、リクエストＲ１信号の立ち上がりに応答した遅延及びアクノリッジ信号を低下させる際の遅延を伴うことなくアクノリッジメント信号を立ち上げることができる。

本発明は、２入力ハンドシェイクマルチプレクサに結合した２出力シーケンサを含む回路について説明してきたが、これより多い出力を備えたシーケンサを用いてもよく、これより多い入力を備えたハンドシェイクマルチプレクサに結合されてもよいので、ハンドシェイクが完了する前に、遅延回路の遅延がもっと数多く生じることになる。同じ作用を、シーケンサ及びマルチプレックス回路の複数の組み合わせをチェーン化することによって実現することができる。

図６は、入力インターフェースと遅延回路との間におけるシーケンサ４０ａ及びマルチプレックス回路４０ｂの複数の組み合わせ部４０を備えた回路を示している。あらゆる数の組み合わせがこのようにチェーン化することができ、組み合わせの数に指数的に大きくなる遅延をもたらすものである。事実上、この回路は、シーケンサ、ハンドシェークマルチプレックス回路及び基本遅延回路か又は他の複合遅延回路のハンドシェークチェーンとされた複合遅延回路を備えた回路とみなすことができる。

図７は、遅延回路の他の実現形態を示している。この回路は、カウンタ回路５０と、排他的ＯＲゲート５１と、イネーブル回路５２、遅延回路１４及びインバータ５６を有する発振器ループとを含む（個別の回路が図示されているが、インバータ、遅延及び／又はイネーブル機能は１つの回路に組み合わされてもよいことが分かる筈である）。排他的ＯＲゲート５１は、全遅延回路の全入力に、またカウンタ回路５０の出力に結合された入力を有する。排他的ＯＲゲート５１は、イネーブル回路５２の制御入力に結合される出力を有する。遅延回路１４の出力は、カウンタ回路５０のクロック入力に結合される。カウンタ回路５０の出力は、遅延回路全体の出力全体である。カウンタ回路５０は、Ｎ個のクロック遷移を数えた後その都度その出力信号をトグルするように構成されている。

動作時において、入力全体における信号遷移は、カウンタ回路５０により信号伝達されるＮ個のクロックパルスを生成するまで当該発振器回路ループをイネーブル状態にさせる。発振器ループがディセーブル状態にあるときに新しい遷移が遅延回路１４に入らないことを保証するため、５１からのディセーブル信号は、Ｎ個のクロック信号の最後の前にイネーブル回路５２に達しなければならない。したがって、信号駆動カウンタ５０は、それがイネーブル回路５２に入る前に５０及び５１の遅延が合致する期間、遅延させられる。図７の実施例では、インバータ５６の遅延がこれを保証することを前提にしている。そうでなければ、付加的な遅延回路は、インバータ５６に直列に付加されるようにしてもよい（或いは当該ループの反転が他の方法で実現される場合にはインバータ５６を置換してもよい）。

但し、この問題を扱う他の方法も存在することを認識されたい。例えば、出力全体における信号遷移の後に十分な遅延の後にだけ入力全体における遷移が続くことが保証されているならば、カウンタ回路５０は、イネーブル回路５２の出力に結合されるその入力を有するようにしてもよい。例えば、遅延回路１４を通じる遷移を経るのに必要な時間だけ、アクノリッジ信号又は後続のリクエスト信号を遅延させることによって、このような遅延を課する回路を含めてもよい。図７の回路において、入力全体における両方の極性の遷移によって、発振器ループのイネーブルが可能になる。よって、この回路は、対称性のある振る舞いを呈し、遅延回路１４の遅延のほぼＮ倍の後に立ち上がり及び立ち下がり遷移の両方に応答するのである。

なお、発振器ループが同じ作用をもって制御されるような代替の実現形態も可能であることを認識されたい。例えば、排他的ＯＲ回路５１及びカウンタ回路５０は、状態マシンにより置換することができ、かかるマシンは、リクエスト信号に応答して第１の状態への遷移をなし、当該第１の状態から当該発振器ループをイネーブルにし、当該状態マシンが当該ループをディセーブルにしその後にリクエスト信号のアクノリッジメントを返す状態に達するまでＮ個のクロックパルスに応答してＮ回の遷移をなすものとすることができる。このような状態マシンの最も効率的な実現形態はカウンタを含むものである。他の例としては、同期カウンタ回路に代えて、カウンタのチェーンを用いてもよい。

当該回路が相互に反対の極性の遷移に対して対称的に応答することは数多くの用途において望ましいが、このことは全ての用途において必要ではない。したがって、他の用途において、当該回路を、当該発振器がＮ個のパルスを生成した後や、他のタイプの遷移の後の異なる数のパルスで直ぐ又はその後に、或るタイプの遷移に応答するように構成してもよい。

なお、図７の実現形態は、内部遅延回路の遅延がカウンタ回路５０の最悪の設定時間よりも大きいことを必要とすることを認識されたい。このハンドシェイクの実現形態は、この問題を被らない。但し、発振器ループにおいて、この問題は、例えばカウンタ回路５０のパイプライン構成によって解決することができる。

各実現形態において、当該回路の全遅延時間は、基本遅延回路５４の遅延時間の整数倍によって決まる。回路は、所定の整数倍が実現されるようにデザインすることができるが、これに代わり、プログラマブルな整数の倍数がサポートされるようにしてもよい。例えば、カウンタ回路５０に、トグル動作の前に制御回路が経る状態の数を制御するための制御入力を設けたり、或いはバイパス回路４２（例えば、マルチプレクサ及びデマルチプレクサ（図示せず））を、（図６ｂに示されるような）図６の回路においてシーケンサ及びハンドシェイクマルチプレックス回路の組み合わせを選択的にバイパスするために用いることができる。他の例として、ハンドシェイクインターフェース（１２２ａ，１２２ｂ）のうちの対応するものに各々１つ又は複数のハンドシェイク短絡回路（図示せず）を付加することによりプログラムを行うことができる。こうした短絡回路は、選択的に、通常の如くハンドシェイク信号を通過させるか又は挿入されるところの配列されたハンドシェイクインターフェース（１２２ａ，１２２ｂ）を「短絡」するように、すなわち遅延回路（１４）を通じた遅延を待つことなくこれらインターフェースにおいてハンドシェイクをアクノリッジ処理するように又はリクエストを転送するように構成される。

複合遅延構成部が基本遅延を再利用することによって実現される回路を示す図。 複合遅延回路のハンドシェーク実現形態を示す図。 本回路の動作のタイミング図。 シーケンス回路を示す図。 代替のタイミング図。 チェーン構成された遅延回路を示す図。 チェーン構成された遅延回路を示す図。 発振器ループを備えた遅延回路を示す図。

Claims (11)

1. 非同期遅延が実現される電子回路であって、
   ・遅延回路と、
   ・開始信号を受信するための入力と応答を供給するための出力とを備えた制御回路と、
   を有し、前記制御回路は、信号の列が前記遅延回路を通じて伝送されるように構成され、前記列は、前記開始信号により時間的に連続して起動される時に開始し、前記列における連続した各信号は、先行する信号が前記遅延回路から出現した後に開始し、前記列は、制御された数の複数の信号が伝送された後に完了させられ、前記制御回路は、前記列の完了により前記応答を供給する、
   電子回路。
2. 請求項１に記載の電子回路であって、前記制御回路は、それぞれの列のパルスを前記遅延回路を通じて伝送させることによって各々前記開始信号の相互に逆の極性の遷移に応答し、前記それぞれの列の完了により当該遷移に対する応答を供給するように構成されている、電子回路。
3. 請求項１に記載の電子回路であって、前記制御回路の入力及び出力は、第１のハンドシェイクインターフェースを形成し、前記遅延回路の入力及び出力は、第２のハンドシェイクインターフェースを形成し、前記制御回路は、前記第１のハンドシェイクインターフェースと前記第２のハンドシェイクインターフェースとの間に直列に結合されたハンドシェイクシーケンサ回路とハンドシェイクマルチプレクサ回路とを有し、前記ハンドシェイクシーケンサ回路は、前記ハンドシェイクマルチプレクサのそれぞれのインターフェースに結合された相互に配列されたインターフェースを有し、これにより、前記配列されたインターフェースのそれぞれものに対する連続的な配列されたハンドシェイクの各々は、前記遅延回路を介してアクノリッジ処理される第２のハンドシェイクインターフェースにおける対応のハンドシェイクを導く、電子回路。
4. 請求項３に記載の電子回路であって、前記シーケンサ回路は、前記第１のハンドシェイクインターフェースからのリクエスト信号のアサートに応答して前記配列されたインターフェースのうちの第１のものについて第１のハンドシェイクを開始し、前記第１のハンドシェイクの完了に応答して当該第１のハンドシェイクインターフェースにおけるアクノリッジ信号をアサートにし、前記第１のハンドシェイクインターフェースからの前記リクエスト信号のアサート解除に応答して前記配列されたインターフェースのうちの第２のものについて第２のハンドシェイクを開始し、前記第２のハンドシェイクの完了に応答して前記第１のハンドシェイクインターフェースにおいて前記アクノリッジ信号をアサート解除するように構成されている、電子回路。
5. 請求項３に記載の電子回路であって、配列されたハンドシェイクインターフェースを備えた対応のシーケンサ回路と、前記配列されたハンドシェイクインターフェースに結合される対応のハンドシェイクマルチプレクサとの複数の組み合わせを有し、前記組み合わせは、前記第１のハンドシェイクインターフェースと前記第２のハンドシェイクインターフェースとの間に直列に結合されている、電子回路。
6. 請求項１に記載の電子回路であって、前記制御回路は、前記制御される数をプログラム可能にするよう構成されている、電子回路。
7. 請求項６に記載の電子回路であって、前記制御回路の前記入力及び前記出力は、第１のハンドシェイクインターフェースを形成し、前記遅延回路の入力及び出力は、第２のハンドシェイクインターフェースを形成し、
   ・配列されたハンドシェイクインターフェースを備えた対応のシーケンサ回路と、前記配列されたハンドシェイクインターフェースに結合される対応のハンドシェイクマルチプレクサとの複数の組み合わせであって、前記第１のハンドシェイクインターフェースと前記第２のハンドシェイクインターフェースとの間に直列に結合されている組み合わせと、
   ・前記組み合わせのうちの少なくとも１つを選択的にバイパスするための少なくとも１つのバイパス回路と、
   を有する電子回路。
8. 請求項６に記載の電子回路であって、前記制御回路の前記入力及び前記出力は、第１のハンドシェイクインターフェースを形成し、前記遅延回路の入力及び出力は、第２のハンドシェイクインターフェースを形成し、
   ・配列されたハンドシェイクインターフェースを備えた対応のシーケンサ回路と、前記配列されたハンドシェイクインターフェースに結合される対応のハンドシェイクマルチプレクサとの複数の組み合わせであって、前記第１のハンドシェイクインターフェースと前記第２のハンドシェイクインターフェースとの間に直列に結合されている組み合わせと、
   ・前記遅延回路を通じてハンドシェイクを伝送させることなく前記配列されたハンドシェイクインターフェースのうちの１つから選択的にハンドシェイクを処理するための少なくとも１つのハンドシェイク短絡回路と、
   を有する電子回路。
9. 請求項１に記載の電子回路であって、前記遅延回路とイネーブル回路とを含む発振器ループを有し、前記制御回路は、前記発振器ループが所定数の信号を発生するまで一時的に前記開始信号に応答して前記発振器ループをイネーブルにし、前記所定数の信号が発生したときに前記応答を供給するように構成されている、電子回路。
10. 請求項２に記載の電子回路であって、前記遅延回路とイネーブル回路とを含む発振器ループを有し、前記制御回路は、前記発振器ループが所定数の信号を発生するまでいずれも一時的に前記開始信号における相互に逆の極性の遷移双方に応答して前記発振器ループをイネーブルにし、前記所定数の信号が発生したときに前記遷移に対するそれぞれの応答を供給するように構成されている、電子回路。
11. 開始信号に応答して遅延された応答信号を非同期で発生する方法であって、
    ・前記開始信号を供給し、
    ・信号の列を遅延回路を通じて伝送させ、
    ・前記開始信号により時間的に連続して起動される時に前記列の第１の信号を先ず開始させ、
    ・次に先行の信号が前記遅延回路から出現した後に前記列における各後続の信号を開始させ、
    ・制御された数の複数の信号が伝送された後に前記列を終了させ、
    ・前記列の終了により前記応答信号を供給する、
    方法。

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