JPH05102801A - 周波数可変発振器及びデジタル制御発振装置 - Google Patents

周波数可変発振器及びデジタル制御発振装置

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JPH05102801A
JPH05102801A JP3258039A JP25803991A JPH05102801A JP H05102801 A JPH05102801 A JP H05102801A JP 3258039 A JP3258039 A JP 3258039A JP 25803991 A JP25803991 A JP 25803991A JP H05102801 A JPH05102801 A JP H05102801A
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義則 大塚
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    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator

Abstract

(57)【要約】 【目的】 デジタル制御可能な周波数可変発振器を提供
する。 【構成】 奇数個６５の反転回路ＮＡＮＤ及びＩＮＶを
リング状に連結し、スイッチング回路ＳＷ１，ＳＷ２に
より、その連結段数を３３〜６５の範囲で２段単位で変
更可能とする。またスイッチング回路ＳＷ１，ＳＷ２
は、外部から入力される５ビットのデジタルデータＣＤ
Ｌを、特定の信号のみがLow レベルとなる切換信号ＤＣ
０〜ＤＣ１６に変換するデコーダ２０によりＯＮ・ＯＦ
Ｆ制御できるようにする。この結果、反転回路ＮＡＮＤ
及びＩＮＶにより構成されたリング内をパルス信号が周
回することとなり、周回時の反転回路の連結段数及び周
回回数を制御することにより、所望周波数の発振信号を
得ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、発振周波数をデジタル
制御可能な周波数可変発振器、及び該発振器を用いてパ
ルス信号の出力周期を制御するデジタル制御発振装置に
関する。
【０００２】
【従来の技術】従来より、通信機器，モータ制御機器等
のＰＬＬ(PhaseLocked Loop) では、周波数可変発振器
として、アナログ制御電圧によりその発振周波数を制御
可能な電圧制御発振器（所謂ＶＣＯ）が使用されてい
る。
【０００３】
【発明が解決しようとする課題】しかしこうしたＶＣＯ
では、必要な中心発振周波数を得るために固有の抵抗や
コンデンサが必要となるため、中心発振周波数を変更す
るには抵抗やコンデンサを取り替えなければならず、し
かもその精度を確保するには、抵抗やコンデンサの微調
整が必要となるといった問題があった。
【０００４】また従来より、高度な制御を実現するため
にマイクロコンピュータ等を用いたデジタル制御システ
ムが多く利用されているが、こうしたデジタル制御シス
テムにて上記従来のＶＣＯを使用するには、マイクロコ
ンピュータ等から出力されるデジタルの制御信号をアナ
ログ信号に変換するＡ／Ｄ変換器が必要となり、その回
路構成が複雑で高価なものとなってしまうといった問題
があった。
【０００５】一方従来よりデジタル制御信号により直接
発振周波数を制御可能な周波数可変発振器として、マイ
クロコンピュータ等の内部クロックを分周トリガリング
する発振器が実用化されつつある。しかしこうした従来
のデジタル制御可能な周波数可変発振器では、クロック
信号を分周することにより所望の発振信号を得るため、
発振周波数が１００ｋＨｚ以下の低周波数となり、数百
ｋ〜数十ＭＨｚの発振信号が必要な通信装置やモータ制
御装置等では使用することができなかった。
【０００６】本発明はこうした問題に鑑みなされたもの
で、デジタル制御信号により直接発振周波数を制御で
き、しかもその発振周波数を低周波領域から高周波領域
の広範囲で制御可能な周波数可変発振器を提供すること
を目的としてなされた。
【０００７】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた請求項１に記載の発明は、入力信号を
反転して出力する反転回路が奇数個リング状に連結され
ると共に、該反転回路の一つが入力信号の反転動作を外
部から制御可能な起動用反転回路として構成され、該起
動用反転回路の反転動作開始に伴いパルス信号を周回さ
せるパルス周回回路と、該パルス周回回路における上記
反転回路の連結段数を偶数個単位で増減させる連結段数
切換手段と、外部から入力された上記反転回路の増減段
数を表すデジタルデータに対応して上記連結段数切換手
段を駆動し、上記パルス周回回路における反転回路の連
結段数を制御する連結段数制御手段と、上記パルス周回
回路内の所定の反転回路からの出力信号を外部に取り出
すための出力端子と、を備えたことを特徴とする周波数
可変発振器を要旨としており、請求項２に記載の発明
は、請求項１に記載の周波数可変発振器を使用してパル
ス信号の出力周期をデジタル制御するデジタル制御発振
装置であって、外部から入力されたパルス信号の出力周
期を表すデジタルデータに基づき、上記パルス周回回路
内でのパルス信号の周回回数，及び上記連結段数制御手
段が制御する上記反転回路の増減段数を夫々表すデジタ
ルデータを生成し、上記反転回路の増減段数を表すデジ
タルデータを上記連結段数制御手段に出力する制御デー
タ生成手段と、上記パルス周回回路内でのパルス信号の
周回回数をカウントし、該カウント値が上記制御データ
生成手段にて生成された周回回数を表すデジタルデータ
に達した旨を検出するカウント手段と、該カウント手段
にてカウント値が上記周回回数を表すデジタルデータに
達した旨が検出されると、上記パルス周回回路に設けら
れた出力端子からの出力信号を取り込み、該信号の反転
タイミングに同期して所定幅のパルス信号を発生するパ
ルス信号発生手段と、該パルス信号発生手段がパルス信
号を出力している間上記起動用反転回路の動作を停止さ
せ、上記パルス信号発生手段が上記パルス信号の出力を
停止すると上記起動用反転回路を動作させて上記パルス
周回回路内でパルス信号を周回させる周回動作制御手段
と、を備えたことを特徴とするデジタル制御発振装置を
要旨としている。
【０００８】
【作用及び発明の効果】上記のように構成された請求項
１に記載の周波数可変発振器において、パルス周回回路
では、反転回路が奇数個リング状に連結されているた
め、例えば起動用反転回路出力がLow レベルであれば、
次段の反転回路出力がHighレベルとなり、更にその次の
反転回路出力がLow レベルとなるというように、各反転
回路出力が順次反転し、起動用反転回路には、出力信号
と同じレベルの信号が入力されることとなる。
【０００９】従って起動用反転回路が反転動作を停止し
ているときには、起動用反転回路の入・出力が同一レベ
ルとなった状態で安定し、起動用反転回路が反転動作を
開始すると、パルス周回回路を構成する反転回路の連結
段数ｘと各反転回路での反転動作時間ＴＤとにより決定
される一定時間（ｘ・ＴＤ）経過した時点で、起動用反
転回路に出力信号と同様のレベルの信号が入力され、再
び起動用反転回路の出力信号レベルが反転する、といっ
た動作を繰り返す。
【００１０】このため起動用反転回路の動作中、パルス
周回回路内では、上記時間（ｘ・ＴＤ）で反転するパル
ス信号が周回し、出力端子からは上記時間（ｘ・ＴＤ）
の２倍の時間を１周期とする一定周波数の発振信号が出
力されることとなる。また周波数可変発振器には、パル
ス周回回路における反転回路の連結段数を偶数個単位で
増減させる連結段数切換手段と、その連結段数切換手段
を外部から入力された反転回路の増減段数を表すデジタ
ルデータに応じて駆動する連結段数制御手段とが備えら
れているため、外部から入力するデジタルデータにより
パルス信号を周回させる反転回路の個数を偶数個単位で
増減させることができる。
【００１１】このため請求項１に記載の周波数可変発振
器によれば、出力端子からの出力信号の周期（即ち周波
数）を、連結段数制御手段に入力するデジタルデータに
より変更することが可能となる。またこの信号周波数
は、反転回路の連結個数及び反転回路の反転動作時間に
より決定されるが、反転回路としては、現在、動作時間
が５００psec. 程度のものが実用化されているため、発
振信号の周期を高分解能で制御することができる。つま
り例えば反転回路に動作時間が５００psec. のものを使
用し、反転回路の１段当りの増減個数を２とすれば発振
信号の周期を１nsec. 単位で変更することが可能とな
る。
【００１２】次に請求項２に記載のデジタル制御発振装
置では、制御データ生成手段が、外部から入力されたパ
ルス信号の出力周期を表すデジタルデータに基づき、上
記周波数可変発振器のパルス周回回路内でのパルス信号
の周回回数，及び連結段数制御手段が制御するパルス周
回回路内での反転回路の増減段数を表すデジタルデータ
を生成し、その反転回路の増減段数を表すデジタルデー
タを連結段数制御手段に出力する。またカウント手段
が、上記周波数可変発振器のパルス周回回路内でのパル
ス信号の周回回数をカウントし、そのカウント値が制御
データ生成手段にて生成された周回回数を表すデジタル
データに達した旨を検出する。
【００１３】そしてカウント手段にて、パルス周回回路
内でのパルス信号の周回回数が制御データ生成手段にて
生成された周回回数を表すデジタルデータに達した旨が
検出されると、パルス信号発生手段が、パルス周回回路
に設けられた出力端子からの出力信号を取り込み、該信
号の反転タイミングに同期して所定幅のパルス信号を発
生し、そのパルス信号発生期間中、周回動作制御手段
が、起動用反転回路の動作を停止させ、パルス信号発生
手段が上記パルス信号の出力を停止すると起動用反転回
路を動作させて再度パルス周回回路内でパルス信号を周
回させる。
【００１４】即ち、周波数可変発振器においては、連結
段数制御手段に入力するデジタルデータによりパルス周
回回路内でパルス信号を周回させる反転回路の段数を変
更して、パルス信号１周回当りの時間（出力端子からの
出力信号の反転周期）を制御できるため、請求項２に記
載のデジタル制御発振装置においては、外部から入力さ
れたパルス信号の出力周期を表すデジタルデータに基づ
き、パルス周回回路内でパルス信号を周回させる反転回
路の段数を制御しつつ、パルス信号の周回回数をカウン
トすることにより、パルス信号発生手段がパルス信号を
発生した後、次にそのパルス信号を発生するまでの時間
を、周波数可変発振器を用いて計時し、これによってパ
ルス信号発生手段からのパルス信号の出力周期、延いて
はパルス信号の出力周波数を制御する。
【００１５】このため請求項２に記載のデジタル制御発
振装置によれば、パルス信号の出力周期を、上記周波数
可変発振器と同様の分解能で増減することができ、しか
もその出力周波数を広範囲にわたって制御することが可
能となる。つまりパルス信号の出力周波数は、反転回路
の連結段数を一定とすれば周波数可変発振器内でのパル
ス信号の周回回数により決定され、周回回数を多くすれ
ばするほどパルス信号の出力周波数を低下させ、周回回
数を少なくすればパルス信号の出力周波数をパルス周回
回路内でのパルス信号の周回周期に対応した高周波にす
ることができるため、パルス信号の周回回数によりパル
ス信号の出力周波数を略決定し、その微調整をパルス周
回回路内での反転回路の連結段数の変更により行なうこ
とにより、パルス信号の出力周波数を数Ｈｚ〜数十ＭＨ
ｚの広範囲にわたって高分解能でデジタル制御すること
が可能となる。
【００１６】またパルス周回回路に設ける出力端子の個
数を１個とした場合には、連結段数制御手段が増減する
１段当りの反転回路の個数と反転回路の反転動作時間と
により決定される時間幅でパルス信号の出力周期を制御
できるが、例えばパルス周回回路に設ける出力端子の個
数を、連結段数制御手段が増減する１段当りの反転回路
の個数とし、各出力端子をパルス周回回路内で連続して
接続された複数の反転回路の出力に設け、出力端子を介
して取り出す反転回路出力を選択するようにすれば、パ
ルス信号の出力周期をより高分解能で制御することが可
能となる。
【００１７】つまり反転回路に動作時間が５００psec.
のものを使用し、反転回路の１段当りの増減個数を２と
した場合、出力端子が１個であれば、パルス信号の出力
周期を１nsec. 単位で変更できるが、出力端子数を反転
回路の１段当りの増減個数と同じ２とし、これをパルス
周回回路内にて連続して接続された２個の反転回路の出
力に夫々設け、パルス信号の出力タイミングを決定する
反転回路出力を選択することにより、パルス信号の出力
周期を５００psec. 単位で変更することができ、パルス
信号出力周波数の分解能を２倍にすることが可能とな
る。そしてこの場合、出力周波数の基準が１０ＭＨｚで
あれば８ビットの分解能で出力周波数を制御でき、また
出力周波数の基準が１００ｋＨｚであれば１５ビットの
分解能で出力周波数を制御することができる。
【００１８】
【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は実施例のデジタル制御発振装置の構成を
表すブロック図である。図１に示す如く、本実施例のデ
ジタル制御発振装置は、当該装置からのパルス信号の所
望の出力周期を表す１６ビットのデジタルデータＣＤＩ
を入力とし、制御データＣＤＵ（１１ビット），ＣＤＬ
（５ビット），ＳＥＡＢ（１ビット）を出力する、制御
データ生成手段としてのデータ制御部２と、データ制御
部２から出力される５ビットの制御データＣＤＬに対応
した周期でパルス信号を周回させる周波数可変発振器と
しての周波数可変リングオシレータ（以下単にリングオ
シレータという）４と、リングオシレータ４から出力さ
れる周回信号ＲＣＫＣによりリングオシレータ４内での
パルス信号の周回回数をカウントし、そのカウント値が
データ制御部から出力される制御データＣＤＵと一致し
ているときに検出信号ＴＣＰを出力する、カウント手段
としての周回数カウンタ６と、周回数カウンタ６から検
出信号ＴＣＰが出力されているとき、データ制御部２か
ら出力される１ビットの制御データＳＥＡＢに基づき周
波数可変リングオシレータ４から出力される２種の周回
信号ＲＣＫＡ及びＲＣＫＢのいずれか一方を選択的に取
り込み、その周回信号ＲＣＫＡ（又はＲＣＫＢ）の反転
タイミングで所定幅の出力パルスＰＯを発生する、パル
ス信号発生手段としてのパルスジェネレータ８と、当該
装置を発振器として動作させるか或は遅延パルス発生器
として動作させるかを表す選択信号ＳＥＭＤを受け、当
該装置を発振器として動作させる場合には、パルスジェ
ネレータ８からの出力パルスＰＯに同期して、リングオ
シレータ４の周回動作の停止・開始を制御する制御パル
スＰＴを出力し、当該装置を遅延パルス発生器として動
作させる場合には、外部からの基準パルスＰＩを制御パ
ルスＰＴとして出力するセレクタ１０と、から構成され
ている。
【００１９】ここでまずリングオシレータ４は、図２に
示す如く構成されている。図２（ａ）に示す如く、リン
グオシレータ４は、反転回路として、１個の否定論理積
回路ＮＡＮＤと６４個のインバータＩＮＶとを備えてい
る。これら各回路は、前段の出力端が次段の入力端へと
順次リング状に接続されており、否定論理積回路ＮＡＮ
Ｄの他方の入力端には、セレクタ１０から出力される制
御パルスＰＴが入力される。
【００２０】また否定論理積回路ＮＡＮＤを始点(1)と
する３２段目(32)のインバータＩＮＶから４８段目(48)
のインバータＩＮＶまでの各インバータ間には、ｎチャ
ネルのＭＯＳトランジスタとｐチャネルのＭＯＳトラン
ジスタとからなるスイッチング回路ＳＷ１が夫々設けら
れ、各スイッチング回路ＳＷ１の次段(33)〜(48)のイン
バータＩＮＶの入力端は、スイッチング回路ＳＷ２を介
して、夫々、３０段目(30)から１５段目(15)のインバー
タＩＮＶの出力端に接続されている。尚スイッチング回
路ＳＷ２は、スイッチング回路ＳＷ１と同様、ｎチャネ
ルのＭＯＳトランジスタとｐチャネルのＭＯＳトランジ
スタとにより構成されている。
【００２１】このように３３段目(33)から４８段目(48)
の各インバータＩＮＶの入力端に設けられた一対のスイ
ッチング回路ＳＷ１，ＳＷ２は、前述の連結段数切換手
段に相当し、当該リングオシレータ４内での否定論理積
回路ＮＡＮＤとインバータＩＮＶとの連結段数を、３
３，３５，…，６５というように、インバータ２個単位
で、１７段階（即ち３３段〜６５段）に切り換えるため
のもので、連結段数制御手段としてのデコーダ２０から
出力される切換信号ＤＣ０〜ＤＣ１６によりＯＮ・ＯＦ
Ｆされる。
【００２２】即ちデコーダ２０は、データ切替器２２を
介してデータ制御部２からの制御データＣＤＬ（５ビッ
ト）を受け、例えば制御データＣＤＬが値０を表す「０
００００」であれば切換信号ＤＣ０のみをLow レベル，
制御データＣＤＬが値「１」を表す「００００１」であ
れば切換信号ＤＣ１のみをLow レベル，制御データＣＤ
Ｌが値「１５」を表す「０１１１１」であれば切換信号
ＤＣ１５のみをLow レベル，制御データＣＤＬが値「１
６」を表す「１００００」であれば切換信号ＤＣ１６の
みをLow レベルというように、入力データに対応した番
号の切換信号のみがLow レベルとなり、他の信号はHigh
レベルとなるように、切換信号ＤＣ０〜ＤＣ１６を生成
するように構成されており、スイッチング回路ＳＷ１
は、対応する切換信号がLow レベルであるときＯＦＦ状
態、スイッチング回路ＳＷ２は、対応する切換信号ＤＣ
がLow レベルであるときＯＮ状態に制御される。
【００２３】そして上記６４個のインバータＩＮＶの
内、デコーダ２０からの切換信号ＤＣ０〜ＤＣ１６に影
響されず、常にリングを形成する１５段目(15)のインバ
ータＩＮＶの出力端は、このインバータ出力を周回信号
ＲＣＫＣとして周回数カウンタ６に出力するための出力
端子として構成され、また同様にデコーダ２０からの切
換信号ＤＣ０〜ＤＣ１６に影響されず常にリングを形成
する最終段(65)及びその前段(64)のインバータＩＮＶの
出力端は、これら各インバータ出力を周回信号ＲＣＫ
Ａ，ＲＣＫＢとしてパルスジェネレータ８に出力するた
めの出力端子として構成されている。
【００２４】尚上記各一対のスイッチング回路ＳＷ１，
ＳＷ２のＯＮ・ＯＦＦ制御のために、デコーダ２０から
の切換信号ＤＣ０〜ＤＣ１６は、対応するスイッチング
回路ＳＷ１のｎチャネルのＭＯＳトランジスタとスイッ
チング回路ＳＷ２のｐチャネルのＭＯＳトランジスタと
には直接入力され、スイッチング回路ＳＷ１のｐチャネ
ルのＭＯＳトランジスタとスイッチング回路ＳＷ２のｎ
チャネルのＭＯＳトランジスタとにはインバータＩＮＶ
を介して間接的に入力される。
【００２５】また上記各スイッチング回路ＳＷ１及びＳ
Ｗ２は、夫々、ｐチャネルのＭＯＳトランジスタとｎチ
ャネルのＭＯＳトランジスタとにより構成されている
が、これは、スイッチング回路ＳＷ１とＳＷ２を通過す
るパルス信号の立上がり時間と立下がり時間が等しくな
るようにするためである。
【００２６】このように本実施例のリングオシレータ４
においては、否定論理積回路ＮＡＮＤとインバータＩＮ
Ｖと連結段数が、デコーダ２０からの切換信号ＤＣ０〜
ＤＣ１６により、３３〜６５の範囲で、インバータＩＮ
Ｖ２個単位で増減され、その連結段数は、３３，３５，
…，６５というように必ず奇数となる。また初段(1)の
否定論理積回路ＮＡＮＤは、セレクタ１０からの制御パ
ルスＰＴがLow レベルであれば、最終段(65)のインバー
タ出力に関係なく、必ずHighレベルとなり、制御パルス
ＰＴがHighレベルであれば、最終段(65)のインバータ出
力を反転した出力レベルとなる。
【００２７】従って、セレクタ１０からの制御パルスＰ
ＴがLow レベルである場合には、２段目(2) のインバー
タＩＮＶの出力はLow レベル，３段目(3) のインバータ
ＩＮＶの出力はHighレベルというように、偶数番目のイ
ンバータＩＮＶの出力がLowレベル，奇数番目のインバ
ータＩＮＶの出力がHighレベルとなって安定する。
【００２８】またこの状態で、セレクタ１０からの制御
パルスＰＴがLow レベルからHighレベルに反転すると、
否定論理積回路ＮＡＮＤの出力が、所定の反転動作時間
経過した後Low レベルに反転し、２段目(2) のインバー
タＩＮＶの出力が、所定の反転動作時間経過した後High
レベルに、３段目(3) のインバータＩＮＶの出力が、所
定の反転動作時間経過した後Lowレベル に、というよう
に、各インバータＩＮＶの出力が順次反転して行き、最
終段(65)のインバータＩＮＶの出力が否定論理積回路Ｎ
ＡＮＤ出力と同一レベルとなった後、再び否定論理積回
路ＮＡＮＤの出力が反転して、各インバータＩＮＶの出
力が順次反転する、といった動作を繰り返す。
【００２９】このためセレクタ１０からの制御パルスＰ
ＴがHighレベルである場合、リングを構成している否定
論理積回路ＮＡＮＤ及びインバータＩＮＶの出力は、夫
々、各回路の反転動作時間ＴＤと接続段数ｘとにより決
定される時間（ｘ・ＴＤ）毎に反転することとなり、例
えば否定論理積回路ＮＡＮＤ及びインバータＩＮＶの反
転動作時間ＴＤが１nsec. で、その連結段数が最小の３
３段である場合には、リングオシレータ４内を３３nse
c. 毎に反転するパルス信号が周回し、周回信号ＲＣＫ
Ａ，ＲＣＫＢ，ＲＣＫＣは、夫々、図２（ｂ）に示す如
くなる。
【００３０】そして周回信号ＲＣＫＡは、最終段(65)の
インバータ出力であるため、否定論理積回路ＮＡＮＤの
出力が反転した後、１パルス時間（ｘ・ＴＤ）遅れて反
転することとなり、その前段(64)のインバータ出力であ
る周回信号ＲＣＫＢは、周回信号ＲＣＫＡに対して反転
動作時間ＴＤだけ速く，即ち否定論理積回路ＮＡＮＤの
出力反転後｛(ｘ−１)・ＴＤ｝時間経過した時点で反転
する。
【００３１】尚データ制御部２からの制御データＣＤＬ
（５ビット）をデコーダ２０に入力するデータ切替器２
２は、制御パルスＰＴと周回信号ＲＣＫＡとを受け、制
御パルスＰＴがHighレベルとなって、リングオシレータ
４が周回動作を開始した後、周回信号ＲＣＫＡが最初に
HighレベルからLowレベルに切り替わった時点，即ちパ
ルス信号が１周回した時点で、デコーダ２０への入力デ
ータを値０を表す「０００００」に切り換え、パルス信
号の周回２回目からは必ず切換信号ＤＣ０がLow レベル
となって、パルス信号の周回時間が最小時間（３３・Ｔ
Ｄ）となるようにされている。
【００３２】即ち、本実施例のリングオシレータ４は、
制御データＣＤＬが入力されると、最初の１回だけ、制
御データＣＤＬに対応した連結段数３３，３５，…，６
５のリングでパルス信号を周回させ、２回目以降の周回
は、最小の連結段数３３のリングでパルス信号を周回さ
せる。
【００３３】また本実施例では、リングオシレータ４か
らパルスジェネレータ８に対して、最終段(65)とその前
段(64)のインバータＩＮＶの出力を、周回信号ＲＣＫ
Ａ，ＲＣＫＢとして出力するように構成されているが、
これはデコーダ２０からの切換信号ＤＣ０〜ＤＣ１６に
より変更可能なインバータＩＮＶ連結段数の最小値が２
段であるためである。
【００３４】つまりパルスジェネレータ８に対して最終
段(65)のインバータＩＮＶの出力のみを周回信号として
出力するようにした場合、リングオシレータ４の周回動
作により計測可能な時間分解能が、インバータＩＮＶ２
段分の反転動作時間２・ＴＤとなるため、本実施例で
は、周回信号を最終段(65)のインバータＩＮＶとその前
段(64)のインバータＩＮＶとから取り出せるように構成
することにより、リングオシレータ４の周回動作により
計測可能な時間分解能を、インバータＩＮＶ１段分の反
転動作時間ＴＤとなるようにしているのである。
【００３５】次にデータ制御部２は、図３に示す如く、
外部から入力された１６ビット(0〜15) のデジタルデー
タＣＤＩを「３２」で除算して、１１ビット(5〜15) の
デジタルデータ「ａ」を生成する除算回路３０と、同じ
くデジタルデータＣＤＩを「１０２４」で除算して６ビ
ット(10〜15)のデジタルデータ「ｅ」を生成する除算回
路３２と、同じくデジタルデータＣＤＩを「３２」で除
算してその下位５ビット(5〜9)のデジタルデータ「ｆ」
を生成する除算回路３４と、デジタルデータＣＤＩの下
位５ビット(0〜4)のデジタルデータ「ｂ」から除算回路
３４により得られた５ビット(5〜9)のデジタルデータ
「ｆ」を減じて、正負を表す符号データＳ（正：０，
負：１）を含む６ビット(0〜4,S） のデジタルデータ
「ｂ−ｆ」を生成する減算回路３６と、このデジタルデ
ータ「ｂ−ｆ」と除算回路３２で得られたデジタルデー
タ「ｅ」とを加算して、正負を表す符号データＳ１
（正：０，負：１）を含む６ビット(0〜4,S2) のデジタ
ルデータ「ｂ−ｆ＋ｅ」を生成する加算回路３８と、除
算回路３０で得られたデジタルデータ「ａ」から除算回
路３２で得られたデジタルデータ「ｅ」を減じて、正負
を表す符号データＳ（正：０，負：１）を含む１２ビッ
ト(5〜15,S) のデジタルデータ「ａ−ｅ」を生成する減
算回路４０と、減算回路４０で得られたデジタルデータ
「ａ−ｅ」から加算回路３８で得られたデジタルデータ
「ｂ−ｆ＋ｅ」の正負を表す符号データＳ１（０又は
１）を減じて、正負を表す符号データＳを含む１２ビッ
ト(5〜15,S) のデジタルデータ「ａ−ｅ」又は「ａ−ｅ
−１」を生成する減算回路４２と、加算回路３８で得ら
れたデジタルデータ「ｂ−ｆ＋ｅ」から予め設定された
値「３３」を表す７ビット(0〜5,S)のデジタルデータを
減じて、正負を表す符号データＳ２（正：０，負：１）
を含む６ビット(0〜4,S2) のデジタルデータ「（ｂ−ｆ
＋ｅ）−３３」を生成する減算回路４４と、減算回路４
２で得られたデジタルデータ「ａ−ｅ」又は「ａ−ｅ−
１」と減算回路４４で得られたデジタルデータ「（ｂ−
ｆ＋ｅ）−３３」の正負を表す符号データＳ２（０又は
１）の反転値（１又は０）とを加算して、１１ビット(5
〜15) の制御データＣＤＵを生成する加算回路４６と、
予め設定された値「３３」を表す７ビット(0〜5,S)のデ
ジタルデータに加算回路３８で得られたデジタルデータ
「ｂ−ｆ＋ｅ」を加えて、６ビット(0〜5)のデジタルデ
ータ「３３＋（ｂ−ｆ＋ｅ）」を生成する加算回路４８
と、減算回路４４で得られたデジタルデータ「（ｂ−ｆ
＋ｅ）−３３」の正負を表す符号データＳ２を受け、符
号データＳ２が「０」，即ちデジタルデータ「（ｂ−ｆ
＋ｅ）−３３」が正であるとき減算回路４４で得られた
デジタルデータ「（ｂ−ｆ＋ｅ）−３３」を選択し、符
号データＳ２が「１」，即ちデジタルデータ「（ｂ−ｆ
＋ｅ）−３３」が負であるとき加算回路３８で得られた
デジタルデータ「ｂ−ｆ＋ｅ」を選択する選択回路５０
と、加算回路３８で得られたデジタルデータ「ｂ−ｆ＋
ｅ」の正負を表す符号データＳ１を受け、符号データＳ
１が「０」，即ちデジタルデータ「ｂ−ｆ＋ｅ」が正で
あるとき選択回路５０にて選択されたデジタルデータ
「（ｂ−ｆ＋ｅ）−３３」又は「ｂ−ｆ＋ｅ」を選択
し、符号データＳ１が「１」，即ちデジタルデータ「ｂ
−ｆ＋ｅ」が負であるとき加算回路４８で得られたデジ
タルデータ「３３＋（ｂ−ｆ＋ｅ）」を選択して、６ビ
ット(0〜5)の選択データを出力すると共に、その選択デ
ータの最下位ビット(0) をそのまま制御データＳＥＡＢ
として出力する選択回路５２と、選択回路５２からの出
力データ（６ビット(0〜5)）を２倍する乗算回路５４
と、この乗算回路５４から出力されるデジタルデータの
下位２ビット(0，1)と選択回路５２からの出力データ
（６ビット(0〜5)）とを加算し、下位２ビットから下位
６ビットまでの５ビット(1〜5)を制御データＣＤＬとし
て出力する加算回路５６と、から構成されている。
【００３６】このデータ制御部２は、デジタルデータＣ
ＤＩを、リングオシレータ４における否定論理積回路Ｎ
ＡＮＤ及びインバータＩＮＶの最小連結段数３３に対応
して３３進のデジタル信号に変換することにより、リン
グオシレータ４内でのパルス信号の周回回数を表す制御
データＣＤＵを決定し、３３進のデジタル信号に変換し
た余りを、パルス信号の最初の周回時に連結するインバ
ータＩＮＶの段数を表す制御データＣＤＬと、パルスジ
ェネレータ８による周回信号の取出位置を特定する制御
データＳＥＡＢとに変換するものである。
【００３７】即ち本実施例では、デジタルデータＣＤＩ
が１６ビットであるため、上位１１ビットをａ，下位５
ビットをｂとすれば、 ＣＤＩ＝３２・ａ＋ｂ …(1) と記述でき、更に上位１１ビットの内、上位６ビットを
ｅ，下位５ビットをｆとすれば、 ＣＤＩ＝１０２４・ｅ＋３２・ｆ＋ｂ …(2) と記述できる。従ってこのデジタルデータＣＤＩを３３
進に変換すると、 ＣＤＩ＝３３・ａ＋（ｂ−ａ） ＝３３・ａ＋｛ｂ−（３２・ｅ＋ｆ）｝ ＝３３・ａ＋｛ｂ−（３３・ｅ−ｅ＋ｆ）｝ ＝３３・（ａ−ｅ）＋（ｂ−ｆ＋ｅ） …(3) となり、（ａ−ｅ）にて３３段リングオシレータ４の周
回数を、（ｂ−ｆ＋ｅ）にてその余りを、得ることがで
きる。
【００３８】また上式(3) において、０≦（ｂ−ｆ＋
ｅ）≦３２であれば、（ｂ−ｆ＋ｅ）を表す６ビットの
デジタルデータの上位５ビットに対して下位１ビットが
「０」のとき切捨て、「１」のとき切上げして上位５ビ
ットに１を加算することにより、デコーダ２０で切換信
号ＤＣ０〜ＤＣ１６を生成するための５ビットの制御デ
ータＣＤＬを、また下位１ビットで制御データＳＥＡＢ
を、得ることができるものの、上式(3) では、（ｂ−ｆ
＋ｅ）＜０、或は３２＜（ｂ−ｆ＋ｅ）となることがあ
り、この場合には、上式(3) で得られる値（ａ−ｅ）及
び（ｂ−ｆ＋ｅ）をそのまま制御データに使用すること
ができない。
【００３９】このため、当該データ制御部２は、上記図
３に示す如く構成することにより、以下に示す表１に従
い制御データＣＤＵ，ＣＤＬ，ＳＥＡＢを生成するため
の論理回路を形成している。
【００４０】
【表１】
【００４１】尚ＳＥＡＢは、「端数２」が奇数のとき周
回信号ＲＣＫＢを選択するための値「１」，「端数２」
が偶数のとき周回信号ＲＣＫＡを選択するための値
「０」となる。従って例えば当該データ制御部２に、値
「６０５１３」を表す１６ビットのデジタルデータＣＤ
Ｉ（＝「１１１０１１０００１１００００１」）を入力
すると、ａ＝１８９１，ｂ＝１，ｅ＝５９，ｆ＝３とな
り、ａ−ｅ＝１８３２，ｂ−ｆ＋ｅ＝５７となるため、
制御データＣＤＵは「１８３３」（＝１８３２＋１），
ＣＤＬは「１２」｛＝（５７−３３）／２｝，ＳＥＡＢ
は「１」となる。
【００４２】次にリングオシレータ４から出力される周
回信号ＲＣＫＣによりリングオシレータ４内でのパルス
信号の周回回数をカウントする周回数カウンタ６は、図
４（ａ）に示す如く、周回信号ＲＣＫＣが反転する度に
パルス信号ＲＣＬＫを発生する反転信号発生回路６０
と、データ制御部２から出力される制御データＣＤＵに
よりカウント値が初期設定され、反転信号発生回路６０
からの出力パルスＲＣＬＫによりカウント値のカウント
ダウンを行ない、カウント値が０となっているときに検
出信号ＴＣＰを発生するダウンカウンタ６２とから構成
されている。
【００４３】また反転信号発生回路６０は、排他的論理
和回路ＥＸＯＲを備え、排他的論理和回路ＥＸＯＲの一
方の入力端に周回信号ＲＣＫＣを直接入力し、他方の入
力端に偶数段のインバータＩＮＶからなる遅延回路を介
して周回信号ＲＣＫＣを入力するように構成されてい
る。このため反転信号発生回路６０内では、排他的論理
和回路ＥＸＯＲの一方の入力端には、周回信号ＲＣＫＣ
がそのまま入力され、排他的論理和回路ＥＸＯＲの他方
の入力端には、周回信号ＲＣＫＣがインバータＩＮＶの
連結数とその反転動作時間とにより決定される遅延時間
だけ遅れて入力されることとなり、周回信号ＲＣＫＣの
反転時には、その遅延時間だけ排他的論理和回路ＥＸＯ
Ｒの各入力端レベルが異なる値となって、排他的論理和
回路ＥＸＯＲからHighレベルの信号、即ちパルス信号Ｒ
ＣＬＫが出力されることとなる。
【００４４】このように構成された周回数カウンタ６に
おいては、図４（ｂ）に示す如く、例えば制御データＣ
ＤＵが「５０」であれば、ダウンカウンタ６２にその値
「５０」が初期設定され、その後周回信号ＲＣＫＣの反
転に伴い反転信号発生回路６０から出力されるパルス信
号ＲＣＬＫにより、ダウンカウンタ６２のカウント値が
「４９」，「４８」…と低下して行き、そのカウント値
が「０」となった時点で検出信号ＴＣＰが出力されるこ
ととなる。尚ダウンカウンタ６２の初期設定は、セレク
タ１０から出力される制御パルスがLow レベルであると
き、即ちリングオシレータ４が周回動作を停止している
ときに行われる。
【００４５】また次にパルスジェネレータ８は、図５
（ａ）に示す如く、データ制御部２から出力される制御
データＳＥＡＢに基づき、リングオシレータ４から出力
される周回信号ＲＣＫＡ，ＲＣＫＢのいずれかを選択す
る選択スイッチ６４と、この選択スイッチ６４を介して
入力された周回信号ＲＣＫＡ又はＲＣＫＢが反転する度
にパルス信号Ｐ１を発生する反転信号発生回路６６と、
周回数カウンタ６からの検出信号ＴＣＰを受け、その信
号がHighレベルであるときに反転信号発生回路６６から
のパルス信号Ｐ１をパルス発生開始信号Ｐ２として通過
させ、検出信号ＴＣＰがLow レベルであれば反転信号発
生回路６６からのパルス信号Ｐ１を遮断して、出力端を
接地する選択スイッチ６８と、選択スイッチ６８を通過
してくるパルス発生開始信号Ｐ２を受け、パルス発生開
始信号Ｐ２入力後所定時間ＴDD経過した時点でパルス発
生停止信号Ｐ３を出力する遅延線７０と、パルス発生開
始信号Ｐ２によりセットされ、パルス発生停止信号Ｐ３
によりリセットされるセット・リセット型のフリップフ
ロップ回路Ｆ／Ｆと、により構成されている。
【００４６】尚選択スイッチ６４は、制御データＳＥＡ
Ｂが「１」であるとき、周回信号ＲＣＫＢを選択し、制
御データＳＥＡＢが「０」であるとき、周回信号ＲＣＫ
Ａを選択する。また反転信号発生回路６６は、偶数段の
インバータＩＮＶと排他的論理和回路ＥＸＯＲとから構
成されており、周回数カウンタ６に設けられた反転信号
発生回路６０と同様に動作する。
【００４７】このように構成されたパルスジェネレータ
８においては、図５（ｂ）に示す如く、周回数カウンタ
６からHighレベルの検出信号ＴＰＣが出力されていると
き、選択スイッチ６４を介して入力された周回信号ＲＣ
ＫＡ（又はＲＣＫＢ）が反転した時点で、パルス発生開
始信号Ｐ２によりフリップフロップ回路Ｆ／Ｆがセット
され、その後遅延線７０による遅延時間ＴDD経過した時
点で、フリップフロップ回路Ｆ／Ｆがリセットされる。
従ってフリップフロップ回路Ｆ／Ｆでは、リングオシレ
ータ４内を制御データＣＤＵに対応した周回回数だけパ
ルス信号が周回して、周回信号ＲＣＫＡ（又はＲＣＫ
Ｂ）が反転した後、遅延時間ＴDDが経過するまでの間、
Highレベルとなる信号が生成されることとなり、この信
号が出力パルスＰＯとして外部に出力される。
【００４８】次にセレクタ１０は、図６（ａ）に示す如
く、パルスジェネレータ８からの出力パルスＰＯを反転
して入力するインバータＩＮＶと、外部から入力される
選択信号ＳＥＭＤがHighレベルであればインバータＩＮ
Ｖを介して入力された出力パルスＰＯの反転信号を制御
パルスＰＴとして出力し、選択信号ＳＥＭＤがLow レベ
ルであれば外部から入力される基準パルスＰＩを制御パ
ルスＰＴとして出力する選択スイッチ８０とにより構成
されている。
【００４９】このため図６（ｂ）に示す如く、選択信号
ＳＥＭＤがHighレベルである場合、セレクタ１０は、パ
ルスジェネレータ８が出力パルスＰＯを発生していると
きにリングオシレータ４の周回動作を停止させ、パルス
ジェネレータ８が出力パルスＰＯを発生していないとき
にリングオシレータ４の周回動作を実行させる、制御パ
ルスＰＴを出力することとなり、この制御パルスＰＴに
よって、当該装置を出力パルスＰＯの発生周期（即ち発
振周期）を制御可能な発振器として作動させることが可
能となる。
【００５０】また選択信号ＳＥＭＤがLow レベルである
場合、セレクタ１０からは、基準パルスＰＩが制御パル
スＰＴとして出力されることから、この制御パルスＰＴ
によって、当該装置を、基準パルスＰＩ入力後パルスジ
ェネレータ８が出力パルスＰＯを発生するまでの時間
（遅延時間）を制御可能な遅延パルス発生器として動作
させることが可能となる。
【００５１】即ち、本実施例のデジタル制御発振装置に
おいては、図７に示す如く、制御パルスＰＴがLow レベ
ルであるとき、リングオシレータ４が周回動作を停止す
ると共に、データ制御部２から出力される制御データＣ
ＤＵにより周回数カウンタ６のカウント値が初期設定さ
れ、制御パルスＰＴがLow レベルからHighレベルに切り
替わると、リングオシレータ４が周回動作を開始して、
最初の周回時には、パルス信号をデータ制御部２から出
力される制御データＣＤＬに対応した連結段数３３＋α
（α：０，２，４，…３２）の反転回路（否定論理積回
路ＮＡＮＤ及びインバータＩＮＶ）にて周回させ、２回
目以降の周回時には、パルス信号を最小連結段数３３の
反転回路にて周回させる。
【００５２】またこの周回動作中には、周回数カウンタ
のカウント値が、リングオシレータ４から出力される周
回信号ＲＣＫＣによりカウントダウンされ、そのカウン
ト値が０となってリングオシレータ４内でのパルス信号
の周回回数が制御データＣＤＵによる指定回数となる
と、パルスジェネレータ８がデータ制御部２から出力さ
れる制御データＳＥＡＢに基づき、リングオシレータ４
から出力される周回信号ＲＣＫＡ，ＲＣＫＢのいずれか
一方を取り込み、その後一定時間ＴDD、出力パルスＰＯ
を発生する。このためセレクタ１０にHighレベルの選択
信号ＳＥＭＤを入力して、セレクタ１０から出力パルス
ＰＯに同期した制御パルスＰＴを出力させれば、パルス
ジェネレータ８が出力パルスＰＯを発生した後、次に出
力パルスＰＯを発生するまでの時間を、データ制御部２
がデジタルデータＣＤＩに応じて生成する制御データＣ
ＤＵ，ＣＤＬ，ＳＥＡＢにより、繰り返し制御すること
ができ、当該装置を発振周期をデジタル制御可能な発振
器として動作させることが可能となり、逆にセレクタ１
０にLow レベルの選択信号ＳＥＭＤを入力して、セレク
タ１０から基準パルスＰＩを制御パルスＰＴとして出力
させれば、基準パルス入力後、パルスジェネレータ８が
出力パルスＰＯを発生するまでの時間を、データ制御部
２がデジタルデータＣＤＩに応じて生成する制御データ
ＣＤＵ，ＣＤＬ，ＳＥＡＢにより制御することができ、
当該装置を遅延時間をデジタル制御可能な遅延パルス発
生器として動作させることが可能となるのである。
【００５３】尚パルスジェネレータ８が発生する出力パ
ルスＰＯのパルス幅、即ち遅延線７０による遅延時間Ｔ
DDは、出力パルスＰＯ発生時にリングを構成している否
定論理積回路ＮＡＮＤ及びインバータＩＮＶの連結段数
と１段当りの反転動作時間ＴＤとにより決定されるパル
ス信号１周回当りの時間（本実施例では３３・ＴＤとな
る）以上となるように設定されている。これはセレクタ
１０からの制御パルスＰＴがLow レベルとなってから、
リングオシレータ４の周回動作が完全に停止するのは、
リングオシレータ４内の最終段(65)のインバータＩＮＶ
出力と、否定論理積回路ＮＡＮＤ出力とが共にHighレベ
ルになったときであり、このためには初段(1) の否定論
理積回路ＮＡＮＤから最終段(65)のインバータＩＮＶま
でパルス信号を１周回させる必要があるからである。
【００５４】このように本実施例のデジタル制御発振装
置によれば、外部から入力する選択信号ＳＥＭＤによ
り、動作モードを、出力パルスＰＯの発振周期をデジタ
ル制御可能な発振器として動作するモードと、遅延時間
をデジタル制御可能な遅延パルス発生器として動作する
モードとに変更することができる。また出力パルスＰＯ
の発振周期（或は遅延時間）を、外部から入力するデジ
タルデータＣＤＩにより指定することができると共に、
出力パルスＰＯの発振周期（或は遅延時間）を、リング
オシレータ４内のインバータ１段当りの反転動作時間を
１単位として変更することができる。またリングオシレ
ータ４内での周回回数により、出力パルスの発生周期を
広範囲にわたって制御できる。従って本実施例のデジタ
ル制御発振装置を発振器として動作させた場合、発振周
波数を、数Ｈｚ〜数十ＭＨｚの広範囲にわたって、しか
も高分解能でデジタル制御することが可能となる。
【００５５】尚本実施例では、リングオシレータ４を用
いて出力パルスＰＯの発生周期を制御するに当たって、
リングオシレータ４内での初回のパルス信号周回時にリ
ングを構成する否定論理積回路ＮＡＮＤ及びインバータ
ＩＮＶの連結段数を制御し、２回目以降のパルス信号の
周回時には、その連結段数を最小の段数３３にするよう
にしたが、連結段数の制御は、リングオシレータ４内で
のパルス信号の周回時間を正確に計測できればどの様に
してもよく、例えば通常は最大の連結段数６５のリング
でパルス信号を周回させ、１回だけその連結段数を制御
するようにしてもよく、或はその連結段数を所定条件で
繰り返し変更するようにしてもよい。
【００５６】以上のように本実施例のデジタル制御発振
装置によれば、外部から入力するデジタルデータＣＤＩ
によって、出力パルスＰＯの発振周期（即ち発振周波
数）を設定することができるのであるが、その発振周波
数は、リングオシレータ４内でのパルス信号の周回動作
によって決定されるため、リングオシレータ４を構成し
ている反転回路（否定論理積回路ＮＡＮＤ及びインバー
タＩＮＶ）の反転動作時間ＴＤが変動すると、デジタル
データＣＤＩに対応して発振周波数を正確に制御できな
くなってしまう。
【００５７】しかし本実施例のデジタル制御発振装置
は、発振周期をデジタル制御可能であるため、デジタル
制御発振装置からの出力パルスの発振周期と、水晶発振
器等の基準発振器からの出力パルスの基準周期とを比較
して、その割合に応じた補正データを予め設定してお
き、この補正データにより外部から入力されるデジタル
データＣＤＩを補正してデータ制御部２に入力するよう
にすれば、発振周波数の補正を簡単，且つ確実に行なう
ことができるようになる。以下、この補正データを求め
るための補正データ演算装置の一例について、図８及び
図９を用いて説明する。
【００５８】図８に示す如く、この補正データ演算装置
は、入力パルスの位相差を符号化するパルス位相差符号
化回路８１，８２と、パルス位相差符号化回路８１，８
２からの符号化データに基づき補正データＤｏを算出す
る補正値演算回路８３とから構成されており、一方のパ
ルス位相差符号化回路８１には、水晶発振器等の基準発
振器からの基準パルスＰＡと上記実施例のデジタル制御
発振装置からの出力パルスＰＯとを入力し、他方のパル
ス位相差符号化回路８２には、水晶発振器等の基準発振
器からの基準パルスＰＡとこの基準パルスＰＡを一定時
間遅延させた基準パルスＰＢとを入力するようにされて
いる。尚パルス位相差符号化回路８１に入力する出力パ
ルスＰＯは、デジタル制御発振装置を、発振周期が基準
パルスＰＡと同じ周期となるようにデジタルデータＣＤ
Ｉを入力して動作させたときの信号である。
【００５９】また上記各パルス位相差符号化回路８１，
８２は、図９に示す如く、論理和回路ＯＲ，否定論理積
回路ＮＡＮＤ，及び偶数個のインバータＩＮＶをリング
状に連結したリング遅延パルス発生回路８４と、カウン
タ８６と、パルスセレクタ８８と、エンコーダ９０とか
ら構成されている。このパルス位相差符号化回路８１，
８２は、本願出願人が特願平２−１５８６５号等にて先
に提案した回路であり、次のように動作する。
【００６０】即ち上記各パルス位相差符号化回路８１，
８２においては、リング遅延パルス発生回路８４の論理
和回路ＯＲの入力端に基準パルスＰＡが与えられる。す
るとリング遅延パルス発生回路８４の途中から、その基
準パルスＰＡが通過したインバータＩＮＶの段数によっ
て遅延時間が決まるところの複数の遅延パルスが出力さ
れ、パルスセレクタ８８に入力される。またパルスセレ
クタ８８には、もう一つの入力パルスＰＯ又はＰＢが入
力され、このパルスＰＯ又はＰＢが入力されると、基準
パルスＰＡが達している段のリング遅延パルス発生回路
８４からの入力だけをパルスセレクタ８８が選択し、こ
の選択された入力に対応する信号をエンコーダ９０に出
力する。するとエンコーダ９０からはその入力に対応す
る２進数デジタル信号が出力される。またリング遅延パ
ルス発生回路８４の最終段のインバータＩＮＶ出力は論
理和回路ＯＲに接続されているため、リングを構成して
いる全回路による遅延時間を伴って、基準パルスＰＡが
論理和回路ＯＲに戻り、この結果、基準パルスＰＡはリ
ング遅延パルス発生回路８４内を周回する。カウンタ８
６はこの周回回数をカウントするために、最終段のイン
バータＩＮＶ出力に接続されており、そのカウント結果
をエンコーダ９０の出力の上位ビットとして出力する。
【００６１】この結果、図８（ｂ）に示す如く、上記各
パルス位相差符号化回路８１，８２からの出力により、
パルスＰＡとＰＯ，又はパルスＰＡとＰＢの時間差が、
デジタル値ＤAO又はＤABとして得られることとなる。尚
上記パルス位相差符号化回路８１，８２の構成等につい
ては、特願平２−１５８６５号等に詳述されているた
め、これ以上の説明は省略する。
【００６２】このようにパルス位相差符号化回路８１に
より、デジタル制御発振装置からの出力パルスＰＯと水
晶発振器等の基準発振器からの基準パルスＰＡとの時間
差を表すデジタル値ＤAOが得られ、パルス位相差符号化
回路８２により、基準パルスＰＡと基準パルスＰＢとの
時間差を表すデジタル値ＤABが得られる。そしてこうし
て得られたデジタル値ＤAB，ＤAOの内、デジタル値ＤAB
は同じ周期の基準信号ＰＡ，ＰＢの入力時間差を表すも
のであり、その時間差も既知であるため、得られたデジ
タル値ＤABは基準時間データとして使用することができ
る。一方デジタル値ＤAOは、単に基準パルスＰＡの立上
がりと出力パルスＰＯの立上がりの時間差を表すもので
あるため、このデジタル値ＤAOから基準パルスＰＡと出
力パルスＰＯとの周期のずれを直接求めることができな
い。
【００６３】そこで補正値演算回路８３では、まずパル
ス位相差符号化回路８１により連続して２回得られたデ
ジタル値ＤAO1 及びＤAO2 の差をとることにより、基準
パルスＰＡに対する出力パルスＰＯの周期の時間差に対
応したデジタル値△ＤAO（＝ＤAO2 −ＤAO1 ）を求め
る。尚このデジタル値△ＤAOは、正であれば出力パルス
ＰＯの周期が基準パルスＰＡより長く、逆に△ＤAOが負
であれば出力パルスＰＯの周期が基準パルスＰＡより短
いことを表している。
【００６４】そして次に、このデジタル値△ＤAOを、上
記デジタル値ＤABとそのデジタル値ＤABが表す既知の時
間ＴABとを用いて、出力パルスＰＯと出力パルスＰＡと
の時間差を正確に表す時間差データＴAO（＝ＴAB・△Ｄ
AO／ＤAB）を求め、この時間差データＴAOを、基準パル
スＰＡの基準発振周期ＴＡに加えて、出力パルスＰＯの
実際の発振周期ＴＯ（＝ＴＡ＋ＴAO）を求め、この発振
周期ＴＯにより基準発振周期ＴＡを除算することによ
り、補正データＤｏ（＝ＴＡ／ＴＯ）を求める。
【００６５】この結果、例えば発振周波数１ＭＨｚ（発
振周期１０００nsec.） の基準発振器を使って補正デー
タを求めるために、デジタルデータＣＤＩによりデジタ
ル制御発振装置を１０００nsec. の発振周期で動作させ
たとき、実際の発振周期が８００nsec. である場合に
は、時間差データＴAOとして−２００nsec. が求めら
れ、発振周期ＴＯがこの値ＴAOと基準発振周期ＴＡ（＝
１０００nsec.） とから８００nsec. となり、補正デー
タＤｏとして、１．２５（＝１０００／８００）が求め
られる。
【００６６】従ってその後デジタル制御発振装置を動作
させる際には、デジタルデータＣＤＩをこの補正データ
Ｄｏにより補正した値ＣＣＤＩ（＝Ｄｏ・ＣＤＩ）をデ
ータ制御部２に入力することにより、デジタルデータＣ
ＤＩに対応した発振周期で出力パルスＰＯを発生させる
ことができる。
【００６７】また次に上記実施例のデジタル制御発振装
置は、データ制御部２に入力するデジタルデータＤＣＩ
により発振周波数を数十ＭＨｚの高周波領域までデジタ
ル制御可能であるため、通信装置やモータ制御装置等で
使用される高周波用のＰＬＬにも適用することができ、
例えば図１０（ａ）に示す如く、周波数可変発振器９２
に上記実施例のデジタル制御発振装置を、位相比較器９
４に上記図９に示したパルス位相差符号化回路を、ルー
プフィルタ９６に周知のデジタルフィルタを用いて、Ｐ
ＬＬを構成すれば、Ａ／Ｄ変換器等を必要としない、高
周波のデジタルＰＬＬを構成することができる。
【００６８】尚図１０（ｂ）はこのデジタルＰＬＬの動
作を表すタイムチャートであり、周波数可変発振器９２
からの出力パルスＰＯと外部から入力される基準パルス
ＰＣとの位相差が、位相比較器９４によりデジタル値Ｄ
Ａとして求められ、そのデジタル値ＤＡがループフィル
タ９６にてデジタル値ＤＢに変換されて、周波数可変発
振器９２に入力され、この結果、出力パルスＰＯが基準
パルスＰＣに制御されることを表している。そしてこの
ようなＰＬＬでは、上述のデジタル制御発振装置のリン
グオシレータのインバータ反転時間変動は自動的に補正
されるため（フィードバックがかかっているため）、発
振周波数制御データの補正を行なう必要はない。
【図面の簡単な説明】
【図１】実施例のデジタル制御発振装置の構成を表すブ
ロック図である。
【図２】実施例のリングオシレータ４の構成及びその動
作を表す説明図である。
【図３】実施例のデータ制御部２の構成を表す論理回路
図である。
【図４】実施例の周回数カウンタ６の構成及びその動作
を表す説明図である。
【図５】実施例のパルスジェネレータの構成及びその動
作を表す説明図である。
【図６】実施例のセレクタ１０の構成及びその動作を表
す説明図である。
【図７】実施例のデジタル制御発振装置全体の動作を表
すタイムチャートである。
【図８】実施例のデジタル制御発振装置の発振周期を補
正するための補正データを求める補正データ演算装置の
構成及びその動作を表す説明図である。
【図９】補正データ演算装置のパルス位相差符号化回路
８１，８２の構成を表す回路図である。
【図１０】実施例のデジタル制御発振装置を用いたデジ
タルＰＬＬの構成を及びその動作を表す説明図である。
【符号の説明】 ２…データ制御部 ４…リングオシレータ ６…周
回数カウンタ ８…パルスジェネレータ １０…セレクタ ２０…
デコーダ ２２…データ切替器 ３０，３２，３４…除算回路
５４…乗算回路 ３６，４０，４２，４４…減算回路 ３８，４６，４
８，５６…加算回路 ５０，５２…選択回路 ６０，６６…反転信号発生回
路 ６２…ダウンカウンタ ６４，６８，８０…選択スイ
ッチ ７０…遅延線 ＩＮＶ…インバータ ＮＡＮＤ…否定論理積回路 ＳＷ１，ＳＷ２…スイッチング回路 Ｆ／Ｆ…フリッ
プフロップ回路 ＯＲ…論理和回路 ＥＸＯＲ…排他的論理和回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を反転して出力する反転回路が
    奇数個リング状に連結されると共に、該反転回路の一つ
    が入力信号の反転動作を外部から制御可能な起動用反転
    回路として構成され、該起動用反転回路の反転動作開始
    に伴いパルス信号を周回させるパルス周回回路と、 該パルス周回回路における上記反転回路の連結段数を偶
    数個単位で増減させる連結段数切換手段と、 外部から入力された上記反転回路の増減段数を表すデジ
    タルデータに対応して上記連結段数切換手段を駆動し、
    上記パルス周回回路における反転回路の連結段数を制御
    する連結段数制御手段と、 上記パルス周回回路内の所定の反転回路からの出力信号
    を外部に取り出すための出力端子と、 を備えたことを特徴とする周波数可変発振器。
  2. 【請求項２】 請求項１に記載の周波数可変発振器を使
    用してパルス信号の出力周期をデジタル制御するデジタ
    ル制御発振装置であって、 外部から入力されたパルス信号の出力周期を表すデジタ
    ルデータに基づき、上記パルス周回回路内でのパルス信
    号の周回回数，及び上記連結段数制御手段が制御する上
    記反転回路の増減段数を夫々表すデジタルデータを生成
    し、上記反転回路の増減段数を表すデジタルデータを上
    記連結段数制御手段に出力する制御データ生成手段と、 上記パルス周回回路内でのパルス信号の周回回数をカウ
    ントし、該カウント値が上記制御データ生成手段にて生
    成された周回回数を表すデジタルデータに達した旨を検
    出するカウント手段と、 該カウント手段にてカウント値が上記周回回数を表すデ
    ジタルデータに達した旨が検出されると、上記パルス周
    回回路に設けられた出力端子からの出力信号を取り込
    み、該信号の反転タイミングに同期して所定幅のパルス
    信号を発生するパルス信号発生手段と、 該パルス信号発生手段がパルス信号を出力している間上
    記起動用反転回路の動作を停止させ、上記パルス信号発
    生手段が上記パルス信号の出力を停止すると上記起動用
    反転回路を動作させて上記パルス周回回路内でパルス信
    号を周回させる周回動作制御手段と、 を備えたことを特徴とするデジタル制御発振装置。
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