JPH06164339A - デジタル制御遅延装置及びデジタル制御発振装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル制御可能な遅延装置及び周波数可変
発振装置を提供する。 【構成】 否定論理積回路NAND１個とインバータINV ６
０個をリング状に連結してパルス信号の周回回路を構成
し、２段目のインバータINV(2)の反転動作時間のみを他
の反転回路NAND,INVの反転動作時間Ｔｄの２倍に設定す
る。またスイッチング回路ＳＷ１，ＳＷ２により、反転
回路NAND,INVの連結個数をインバータINV２個単位で３
１〜６１の範囲内で変更できるようにする。この結果、
パルス信号の一周回時間をデジタルデータの下位４ビッ
トＣＤＬに対応して３２Ｔｄ〜６２Ｔｄの範囲内で２Ｔ
ｄ単位で制御することができ、周回回路内でのパルス信
号の周回回数をデジタルデータの上位ビットで制御し、
一周回時間を常時は最小の３２Ｔｄに制御し、周回中一
回だけ下位４ビットＣＤＬに応じた時間に変更すれば、
遅延時間または発振周期を２Ｔｄ単位で広範囲に制御す
ることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遅延時間をデジタル制
御可能なデジタル制御遅延装置及び該遅延装置を用いて
発振周波数をデジタル制御可能なデジタル制御発振装置
に関する。

【０００２】

【従来の技術】従来より、デジタル制御可能な遅延装置
として、例えば特開平２−２９６４１０号公報に開示さ
れている如く、積分回路や反転回路（インバータ）から
なる多数の遅延素子を縦続接続し、第１段目の遅延素子
に遅延すべき信号を入力して、各遅延素子からの出力を
データセレクタを介して選択的に取り出すようにした遅
延装置が知られている。

【０００３】

【発明が解決しようとする課題】しかし、こうした従来
の遅延装置は、縦続接続した遅延素子の中から遅延信号
を取り出す遅延素子を選択することにより、遅延時間を
変更するものであるため、遅延時間の可変範囲を増加す
ればする程、遅延素子の数が増加することとなり、遅延
時間の可変範囲を増加するには限界があった。

【０００４】本発明は、こうした問題に鑑みなされたも
ので、遅延素子の数を増加させることなく遅延時間を広
範囲にデジタル制御することのできるデジタル制御遅延
装置、及びその遅延装置を用いて発振周波数をデジタル
制御可能なデジタル制御発振装置を提供することを目的
としている。

【０００５】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載のデジタル制御遅延装置
は、入力信号を反転して出力する反転回路が奇数個リン
グ状に連結されると共に、該反転回路の一つが反転動作
を外部から制御可能な起動用反転回路として構成され、
該起動用反転回路の反転動作開始に伴い、各反転回路の
反転動作時間で決定される周期でパルス信号を周回させ
るパルス周回回路と、該パルス周回回路内でリング状に
連結される反転回路の個数を、 （２ⁿ−１）個から
（２⁽ⁿ⁺¹⁾−３）個までの範囲で２個単位で増減させる
連結数切換手段と、該連結数切換手段を介して、前記パ
ルス周回回路内でのパルス信号の周回中の一回だけ、前
記反転回路の連結個数を外部から入力される遅延時間を
表すデジタルデータの下位（ｎ−１）ビットに対応した
連結個数に制御し、常時は前記反転回路の連結個数を最
小の （２ⁿ−１）個に制御する連結数制御手段と、前記
パルス周回回路内でのパルス信号の周回回数をカウント
し、該カウント値が前記デジタルデータの下位（ｎ−
１）ビットを除く上位ビットデータに対応した値に達し
たことを検出するカウント手段と、該カウント手段にて
カウント値が前記デジタルデータの上位ビットデータに
対応した値に達した旨が検出されると、前記パルス周回
回路内の所定の反転回路に入力されるパルス信号を取り
込み、該パルス信号の反転タイミングに同期して所定幅
のパルス信号を発生するパルス信号発生手段と、を備え
ると共に、前記パルス周回回路内にて前記連結数切換手
段により増減される反転回路の反転動作時間を全て所定
の基本反転動作時間に設定し、しかも、前記パルス周回
回路内で常にパルス信号が通過する （２ⁿ−１）個の反
転回路の内の１個以上の反転動作時間を前記基本反転動
作時間とは異なる時間に設定することにより、前記反転
回路の連結個数が最小の （２ⁿ−１）個であるときに前
記パルス周回回路内をパルス信号が２周するのに要する
時間が、前記反転回路の連結個数が最大の （２⁽ⁿ⁺¹⁾−
３）個のときに前記パルス周回回路内をパルス信号が１
周するのに要する時間に基本反転動作時間の２倍の時間
を加えた時間となるように調整してなることを特徴とし
ている。

【０００６】また、請求項２に記載のデジタル制御遅延
装置は、請求項１に記載のデジタル制御遅延装置におい
て、前記パルス周回回路内にて前記基本反転動作時間と
異なる反転動作時間に設定される周回時間調整用の反転
回路が、信号経路切換手段によってパルス信号が周回す
る信号線上に選択的に接続可能で、互いに反転動作時間
の異なる複数の反転回路からなることを特徴としてい
る。

【０００７】また更に、請求項３に記載のデジタル制御
遅延装置は、請求項１又は請求項２に記載のデジタル制
御遅延装置において、前記パルス周回回路内で常にパル
ス信号が通過する２ⁿ−１個 の反転回路の内のｍ個に、
それぞれ、反転動作時間が当該反転回路の反転動作時間
に対して前記基本反転動作時間の１／２^(x-1) （但し、
ｘ：１，２，…ｍ）だけ長い、ｍ個の反転回路を並列に
設けると共に、該ｍ個の反転回路のそれぞれを当該反転
回路に代えてパルス信号が周回する信号線上に接続する
信号経路切換手段を設け、更に、前記パルス周回回路内
でのパルス信号の周回中の一回だけ、前記信号経路切換
手段を駆動して、前記連結数制御手段に入力されるデジ
タルデータより更に下位のｍビットのデータに対応した
反転回路を前記信号線上に接続する反転回路変更手段を
設けたことを特徴としている。

【０００８】一方、請求項４に記載のデジタル制御発振
装置は、請求項１〜請求項３いずれか記載のデジタル制
御遅延装置に、前記パルス信号発生手段がパルス信号を
出力している間、前記起動用反転回路の反転動作を停止
させ、前記パルス信号発生手段が前記パルス信号の出力
を停止すると前記起動用反転回路の反転動作を再開させ
る周回動作制御手段を設け、前記パルス信号発生手段か
らのパルス信号を発振信号として出力するよう構成して
なることを特徴としている。

【０００９】

【作用及び発明の効果】上記のように構成された請求項
１に記載のデジタル制御遅延装置において、パルス周回
回路では、反転回路が奇数個リング状に連結されている
ため、例えば起動用反転回路出力がLow レベルであれ
ば、次段の反転回路出力がHighレベルとなり、更にその
次の反転回路出力がLow レベルとなるというように、各
反転回路出力が順次反転し、起動用反転回路には、出力
信号と同じレベルの信号が入力されることとなる。

【００１０】従って、パルス周回回路は、起動用反転回
路が反転動作を停止しているときには、起動用反転回路
の入・出力が同一レベルとなった状態で安定し、起動用
反転回路が反転動作を開始すると、その後、パルス周回
回路内にてリング状に連結された反転回路の個数と各反
転回路の反転動作時間とにより決定される時間経過した
時点で、起動用反転回路に出力信号と同様のレベルの信
号が入力され、起動用反転回路の出力信号レベルが反転
する、といった動作を繰り返すことにより、パルス信号
を周回させる。

【００１１】また、デジタル制御遅延装置には、パルス
周回回路内にてリング状に連結される反転回路の個数
を、（２ⁿ−１）個から（２⁽ⁿ⁺¹⁾−３）個までの範囲で
２個単位で増減させる連結数切換手段が備えられ、連結
数制御手段が、この連結数切換手段を介して、パルス周
回回路内でのパルス信号の周回中の一回だけ、反転回路
の連結個数を外部から入力される遅延時間を表すデジタ
ルデータの下位（ｎ−１）ビットに対応した連結個数に
制御し、常時は前記反転回路の連結個数を最小の（２ⁿ
−１）個に制御する。

【００１２】例えば、上記ｎの値を「３」とすると、連
結数切換手段によって、パルス周回回路内の反転回路の
連結個数を、最小７個から最大１３個の範囲で２個単位
で切り換えることができる。そして、連結数制御手段
は、その連結個数を、常時は最小の７個に制御し、パル
ス信号の周回中の一回だけ、外部から入力される遅延時
間を表すデジタルデータの下位２ビット、すなわち値
０，１，２，３に対応して、連結個数を７，９，１１，
１３個の何れかに制御する。

【００１３】また更に、本発明では、パルス周回回路内
にて連結数切換手段により増減される反転回路の反転動
作時間が、全て、所定の基本反転動作時間に設定されて
おり、反転回路の連結個数が最小の （２ⁿ−１）個であ
るときにパルス周回回路内をパルス信号が２周するのに
要する時間が、反転回路の連結個数が最大の （２ⁿ⁺¹−
３）個のときにパルス周回回路内をパルス信号が１周す
るのに要する時間に基本反転動作時間の２倍の時間を加
えた時間となるように、パルス周回回路内で常にパルス
信号が通過する （２ⁿ−１）個の反転回路の内の１個以
上の反転動作時間が、基本反転動作時間とは異なる時間
に設定されている。

【００１４】このため、上記のようにｎの値が「３」で
ある場合、基本反転動作時間をＴｄ、反転回路の連結個
数が最小７個のときのパルス信号の二周回分の時間をＴ
ｘとすると、Ｔｘ＝（Ｔｘ／２＋６・Ｔｄ）＋２・Ｔ
ｄ、となり、反転回路の連結個数が最小７個の時のパル
ス信号の一周回当りの時間は８・Ｔｄ，反転回路の連結
個数が最大１３個の時のパルス信号の一周回当りの時間
は１４・Ｔｄとなる。従って、この場合、パルス周回回
路において連結数制御手段により切換制御可能なパルス
周回時間は、デジタルデータの下位２ビット、すなわち
値０，１，２，３に対応して、８・Ｔｄ，１０・Ｔｄ，
１２・Ｔｄ，１４・Ｔｄとなる。

【００１５】また次に、本発明では、カウント手段が、
パルス周回回路内でのパルス信号の周回回数をカウント
して、そのカウント値がデジタルデータの下位（ｎ−
１）ビットを除く上位ビットデータに対応した値に達し
たことを検出する。そしてこのカウント手段にてカウン
ト値がデジタルデータの上位ビットデータに対応した値
に達した旨が検出されると、パルス信号発生手段が、パ
ルス周回回路内の所定の反転回路に入力されるパルス信
号を取り込み、このパルス信号の反転タイミングに同期
して所定幅のパルス信号を発生する。

【００１６】従って、上記のようにｎの値が「３」であ
る場合に、デジタルデータとして、例えば「１１０１」
が入力された時には、カウント手段が、パルス周回回路
内でのパルス周回回数がデジタルデータの上位ビットデ
ータ「１１」が表す値３に対応した周回回数になったか
否かを判定し、パルス信号発生手段が、この３回目の周
回動作時に起動用反転回路への入力パルス信号（つまり
パルス信号の３回の周回動作が終了した時点で起動用反
転回路に入力されるパルス信号）を取り込み、このパル
ス信号の反転タイミングに同期して所定幅のパルス信号
を発生する。

【００１７】またこの３回の周回動作中、パルス周回回
路内では、連結数制御手段の動作によって、１回だけ、
デジタルデータの下位ビットデータ「０１」が表す値１
に対応して、反転回路の連結個数が９個に制御され、そ
れ以外は反転回路の連結個数が最小の７個に制御され
る。

【００１８】このため、上記のようにｎの値が「３」で
ある場合に、デジタルデータとして値１３を表す「１１
０１」が入力された時には、パルス周回回路内で起動用
反転回路が反転動作を開始してから、パルス信号発生手
段からパルス信号が出力されるまでの遅延時間は、２６
・Ｔｄ（＝８・Ｔｄ＋８・Ｔｄ＋１０・Ｔｄ）となる。

【００１９】つまり、請求項１に記載のデジタル制御遅
延装置においては、連結数制御手段にデジタルデータの
下位ビットデータを、カウント手段にデジタルデータの
上位ビットデータを、それぞれ、そのまま入力し、パル
ス周回回路内の起動用反転回路を起動させれば、そのデ
ジタルデータに対応した遅延時間経過後パルス信号が出
力されることとなる。

【００２０】そして、連結数制御手段は、デジタルデー
タの下位ビットデータに対応して、パルス周回回路内で
の反転回路の連結個数を、反転回路２個単位で増減する
ため、その時間分解能は基本反転動作時間Ｔｄの２倍と
なり、例えばこの反転回路に反転動作時間５００ｐsec.
のインバータを使用すれば、１ｎsec.単位で遅延時間
を制御できるようになる。

【００２１】また、カウント手段に入力するデジタルデ
ータの上位ビットデータを大きくしてもパルス周回回路
内でのパルス周回回数が増加するだけであるため、遅延
時間を、パルス周回回路内での反転回路の最小連結個数
で決定される遅延時間を最小遅延時間として、いくらで
も長く設定することができる。

【００２２】すなわち、請求項１に記載のデジタル遅延
装置によれば、従来のように反転回路等の素子数を増加
することなく、遅延時間を、高分解能で広範囲にデジタ
ル制御することができるようになる。また、遅延時間
は、外部から入力されるデジタルデータに１対１に対応
するため、当該装置に遅延時間制御用のデジタルデータ
を入力する制御装置を簡単に構成することができるよう
になる。

【００２３】次に、請求項２に記載のデジタル制御遅延
装置においては、パルス周回回路内にて基本反転動作時
間と異なる反転動作時間に設定される周回時間調整用の
反転回路が、信号経路切換手段によってパルス信号が周
回する信号線上に選択的に接続される複数の反転回路か
ら構成されている。

【００２４】このため、上記のように、パルス周回回路
内の反転回路の連結個数が最小の（２ⁿ−１）個 である
ときにパルス周回回路内をパルス信号が２周するのに要
する時間を、反転回路の連結個数が最大の （２⁽ⁿ⁺¹⁾−
３）個のときにパルス周回回路内をパルス信号が１周す
るのに要する時間に基本反転動作時間の２倍の時間を加
えた時間となるように調整する際の調整作業を簡単に行
なうことができるようになる。

【００２５】つまり、例えば、上記のようにｎの値が
「３」で、反転回路の連結個数が最小７個のときのパル
ス信号の一周回時間を８・Ｔｄ、反転回路の連結個数が
最大１３個の時のパルス信号の一周回時間を１４・Ｔｄ
に設定する場合、その周回時間の設定を最も簡単に行な
うには、パルス周回回路内で常にパルス信号が通過する
７個の反転回路の内の１個を周回時間調整用の反転回路
として、その反転動作時間を基本反転動作時間の２倍に
設定すればよい。

【００２６】しかし、現実問題として、反転回路の反転
動作時間はばらつきがあるため、この周回時間をより正
確に設定するには、パルス周回回路を構成した後、反転
回路の連結個数が最小の時と最大の時の実際のパルス周
回時間を測定しつつ、周回時間調整用の反転回路の反転
動作時間を調整する必要がある。

【００２７】そこで、本発明では、こうした周回時間調
整用の反転回路として、信号経路切換手段によってパル
ス信号が周回する信号線上に選択的に接続可能でしかも
互いに反転動作時間の異なる複数の反転回路を設け、信
号経路切換手段によって信号線上に接続する反転回路を
切り換えることにより、周回時間の調整を簡単に行なう
ことができるようにしているのである。

【００２８】従って、請求項２に記載のデジタル制御遅
延装置によれば、パルス周回回路における反転回路の連
結個数が最小の時と最大の時のパルス周回時間を、簡単
にしかもより正確に設定することができるようになり、
デジタルデータに対する遅延時間の誤差をより小さくす
ることが可能となる。

【００２９】次に、請求項３に記載のデジタル制御遅延
装置においては、パルス周回回路内で常にパルス信号が
通過する２ⁿ−１個 の反転回路の内のｍ個に、それぞ
れ、反転動作時間が当該反転回路に対して基本反転動作
時間の１／２^(x-1) （但し、ｘ：１，２，…ｍ）だけ長
いｍ個の反転回路が並列に設けられている。そして、反
転回路変更手段が、パルス周回回路内でのパルス信号の
周回中の一回だけ、信号経路切換手段を駆動することに
より、連結数制御手段に入力されるデジタルデータより
更に下位のｍビットのデータに対応した反転回路を信号
線上に接続する。

【００３０】つまり、本発明の遅延装置においては、パ
ルス周回回路内で常にパルス信号が通過する３個の反転
回路（通過反転回路）に、反転回路を並列接続する場
合、その３個の反転回路の反転動作時間が、通過反転回
路の反転時間に対して、それぞれ、基本反転動作時間Ｔ
ｄと同じ時間Ｔｄ、その半分の時間Ｔｄ／２、更に半分
の時間Ｔｄ／４だけ長い時間に設定される。そして、パ
ルス周回回路内でのパルス信号の周回中の一回だけ、信
号線上に接続される反転回路が、連結数制御手段に入力
されるデジタルデータより更に下位に付加した３ビット
のデータに対応して変更される。例えば、この３ビット
のデータが「１０１」であれば、通過反転回路に代え
て、通過反転回路より反転動作時間が基本反転動作時間
Ｔｄだけ長い反転回路と、通過反転回路より反転動作時
間が基本反転動作時間Ｔｄの４分の１だけ長い反転回路
が信号線上に接続されることとなる。

【００３１】従って、本発明によれば、通過反転回路に
並列接続された反転回路により、遅延時間の分解能を、
２・Ｔｄから、Ｔｄ，Ｔｄ／２，Ｔｄ／４…と、更に高
めることができる。一方、請求項４に記載のデジタル制
御発振装置においては、周回動作制御手段が、パルス信
号発生手段がパルス信号を出力している間、起動用反転
回路の反転動作を停止させ、パルス信号発生手段が前記
パルス信号の出力を停止すると、起動用反転回路の反転
動作を再開させる。

【００３２】このため、本発明のデジタル制御発振装置
からは、上記デジタル制御遅延装置にてデジタル制御さ
れた遅延時間に、パルス信号発生手段からのパルス信号
の出力時間を加えた周期で、パルス信号が繰り返し出力
されることとなり、発振周波数を広範囲にわたってデジ
タル制御可能な発振装置を提供することができるように
なる。

【００３３】

【実施例】以下に本発明の実施例を図面と共に説明す
る。まず図１は、遅延時間を表す１５ビットのデジタル
データＣＤＩ及び当該装置を遅延装置として動作させる
か発振装置として動作させるかを表す選択信号ＳＥＭＤ
を受けて、外部からの基準パルスＰＩをデジタルデータ
ＣＤＩに対応した時間だけ遅延させる遅延装置、または
デジタルデータＣＤＩに対応した時間毎に所定幅のパル
ス信号を出力する発振装置として動作する、実施例のデ
ジタル制御発振装置の全体構成を表すブロック図であ
る。

【００３４】図１に示す如く、本実施例のデジタル制御
発振装置は、上記デジタルデータＣＤＩの下位４ビット
（以下、下位ビットデータという。）ＣＤＬを受けてパ
ルス信号を周回させる周波数可変リングオシレータ（以
下、単にリングオシレータという。）２と、リングオシ
レータ２から出力される周回信号ＲＣＫＣによりリング
オシレータ２内でのパルス信号の周回回数をカウント
し、そのカウント値が上記デジタルデータＣＤＩの上位
１１ビット（以下、上位ビットデータという。）ＣＤＨ
と一致しているときに検出信号ＴＣＰを出力する、カウ
ント手段としての周回数カウンタ４と、周回数カウンタ
４から検出信号ＴＣＰが出力されているとき、リングオ
シレータ２から出力される周回信号ＲＣＫＡの反転タイ
ミングで所定幅の出力パルスＰＯを発生する、パルス信
号発生手段としてのパルスジェネレータ６と、上記選択
信号ＳＥＭＤを受けて、当該装置を発振装置として動作
させる場合にはパルスジェネレータ６からの出力パルス
ＰＯに同期して、リングオシレータ２の周回動作の停止
・開始を制御する制御パルスＰＴを出力し、当該装置を
遅延装置として動作させる場合には、外部からの基準パ
ルスＰＩを制御パルスＰＴとして出力するセレクタ８
と、から構成されている。

【００３５】ここでまずリングオシレータ２は、図２に
示す如く構成されている。図２（ａ）に示す如く、リン
グオシレータ２は、反転回路として、１個の否定論理積
回路ＮＡＮＤと６０個のインバータＩＮＶとを備えてい
る。これら各回路は、前段の出力端が次段の入力端へと
順次リング状に接続されており、否定論理積回路ＮＡＮ
Ｄの他方の入力端には、セレクタ８から出力される制御
パルスＰＴが入力される。

【００３６】また、否定論理積回路ＮＡＮＤを始点
（１）とする３１段目（３１）のインバータＩＮＶから
４６段目（４６）のインバータＩＮＶまでの各インバー
タ間には、ｎチャネルのＭＯＳトランジスタとｐチャネ
ルのＭＯＳトランジスタとからなるスイッチング回路Ｓ
Ｗ１が夫々設けられ、各スイッチング回路ＳＷ１の次段
（３２）〜（４６）のインバータＩＮＶの入力端は、ス
イッチング回路ＳＷ２を介して、夫々、２９段目（２
９）から１５段目（１５）のインバータＩＮＶの出力端
に接続されている。なお、スイッチング回路ＳＷ２は、
スイッチング回路ＳＷ１と同様、ｎチャネルのＭＯＳト
ランジスタとｐチャネルのＭＯＳトランジスタとにより
構成されている。

【００３７】このように３１段目（３２）から４６段目
（４６）の各インバータＩＮＶの入力端に設けられた一
対のスイッチング回路ＳＷ１，ＳＷ２は、前述の連結数
切換手段に相当し、当該リングオシレータ２内での否定
論理積回路ＮＡＮＤとインバータＩＮＶとの連結個数
を、３１，３３，…，６１というように、インバータＩ
ＶＮの２個単位で１６段階に切り換えるためのもので、
連結数制御手段としてのデコーダ２０から出力される切
換信号ＤＣ０〜ＤＣ１４によりＯＮ・ＯＦＦされる。

【００３８】すなわち、デコーダ２０は、データ切替器
２２を介して下位ビットデータＣＤＬを受け、例えば下
位ビットデータＣＤＬが値「０」を表す「００００」で
あれば切換信号ＤＣ０のみをLow レベルに、下位ビット
データＣＤＬが値「１」を表す「０００１」であれば切
換信号ＤＣ１のみをLow レベルに、下位ビットデータＣ
ＤＬが値「１４」を表す「１１１０」であれば切換信号
ＤＣ１４のみをLow レベルに、下位ビットデータＣＤＬ
が値「１５」を表す「１１１１」であれば図示しない切
換信号ＤＣ１５のみをLow レベルすることにより切換信
号ＤＣ０〜ＤＣ１４の全てをHighレベルに、というよう
に、入力データに対応した番号の切換信号のみがLow レ
ベルとなり他の信号はHighレベルとなるように切換信号
ＤＣ０〜ＤＣ１４を生成するように構成されており、ス
イッチング回路ＳＷ１は、対応する切換信号がLow レベ
ルであるときにＯＦＦ状態、スイッチング回路ＳＷ２
は、対応する切換信号ＤＣがLow レベルあるときＯＮ状
態に制御される。

【００３９】そして上記６１個のインバータＩＮＶの
内、デコーダ２０からの切換信号ＤＣ０〜ＤＣ１４に影
響されず、常にリングを形成する１５段目（１５）のイ
ンバータＩＮＶの出力端は、このインバータ出力をパル
ス信号の一周回の途中を表す周回信号ＲＣＫＣとして周
回数カウンタ４に出力するための出力端子として構成さ
れ、また同様にデコーダ２０からの切換信号ＤＣ０〜Ｄ
Ｃ１４に影響されず常にリングを形成する最終段（６
１）のインバータＩＮＶの出力端は、このインバータ出
力をパルス信号の一周回の完了を表す周回信号ＲＣＫＡ
としてパルスジェネレータ６に出力するための出力端子
として構成されている。

【００４０】なお、上記各一対のスイッチング回路ＳＷ
１，ＳＷ２のＯＮ・ＯＦＦ制御のために、デコーダ２０
からの切換信号ＤＣ０〜ＤＣ１４は、対応するスイッチ
ング回路ＳＷ１のｎチャネルのＭＯＳトランジスタとス
イッチング回路ＳＷ２のｐチャネルのＭＯＳトランジス
タとには直接入力され、スイッチング回路ＳＷ１のｐチ
ャネルのＭＯＳトランジスタとスイッチング回路ＳＷ２
のｎチャネルのＭＯＳトランジスタとにはインバータＩ
ＮＶを介して間接的に入力される。

【００４１】また上記各スイッチング回路ＳＷ１及びＳ
Ｗ２は、夫々、ｐチャネルのＭＯＳトランジスタとｎチ
ャネルのＭＯＳトランジスタとにより構成されている
が、これは、スイッチング回路ＳＷ１とＳＷ２を通過す
るパルス信号の立上がり時間と立下がり時間が等しくな
るようにするためである。

【００４２】このように本実施例のリングオシレータ２
においては、否定論理積回路ＮＡＮＤとインバータＩＮ
Ｖとの連結個数が、デコーダ２０からの切換信号ＤＣ０
〜ＤＣ１４により、３１（＝２⁵−１）個から６１（＝
２⁶−３）の範囲で、インバータＩＮＶ２個単位で増減
され、その連結個数は、３１，３３，…６１というよう
に必ず奇数となる。また初段（１）の否定論理積回路Ｎ
ＡＮＤは、セレクタ８からの制御パルスＰＴがLow レベ
ルであれば、最終段（６１）のインバータ出力に関係な
く必ずHighレベルとなり、制御パルスＰＴがHighレベル
であれば、最終段（６１）のインバータ出力を反転した
出力レベルとなる。

【００４３】従って、セレクタ８からの制御パルスＰＴ
がLow レベルである場合には、２段目（２）のインバー
タＩＮＶの出力はLow レベル，３段目（３）のインバー
タＩＮＶの出力はHighレベルというように、偶数番目の
インバータＩＮＶの出力がLow レベル，奇数番目のイン
バータＩＮＶの出力がHighレベルとなって安定する。

【００４４】またこの状態で、セレクタ８からの制御パ
ルスＰＴがLow レベルからHighレベルに反転すると、否
定論理積回路ＮＡＮＤの出力が、所定の反転動作時間経
過した後Low レベルに反転し、２段目（２）のインバー
タＩＮＶの出力が、所定の反転動作時間経過した後High
レベルに、３段目（３）のインバータＩＮＶの出力が、
所定の反転動作時間経過した後Low レベルに、というよ
うに、各インバータＩＮＶの出力が順次反転して行き、
最終段（６１）のインバータＩＮＶの出力が否定論理積
回路ＮＡＮＤ出力と同一レベルとなった後、再び否定論
理積回路ＮＡＮＤの出力が反転して、各インバータＩＮ
Ｖの出力が順次反転する、といった動作を繰り返す。

【００４５】また次に、本実施例のリングオシレータ２
において、始点（１）となる起動用の否定論理積回路Ｎ
ＡＮＤ、及び３段目（３）から最終段（６１）のインバ
ータＩＮＶは、入力信号が反転してから出力信号が反転
するまでの反転動作時間が基本反転動作時間Ｔｄに設定
されており、常にリングを形成する２段目（２）のイン
バータＩＮＶの反転動作時間のみがこの基本反転動作時
間Ｔｄの２倍（２・Ｔｄ）に設定されている。

【００４６】このためセレクタ８からの制御パルスＰＴ
がHighレベルである場合、リングを構成している否定論
理積回路ＮＡＮＤ及びインバータＩＮＶの出力は、夫
々、これら各反転回路の反転動作時間Ｔｄと連結個数ａ
とにより決定される時間｛（ａ＋１）・Ｔｄ｝毎に反転
することとなり、例えば、基本反転動作時間Ｔｄが１ns
ec. で、リングオシレータ２内での反転回路の連結個数
が最小の３１個である場合には、リングオシレータ２内
を３２nsec. 毎に反転するパルス信号が周回し、周回信
号ＲＣＫＡ，ＲＣＫＣは、夫々、図２（ｂ）に示す如く
なる。

【００４７】そして周回信号ＲＣＫＡは、最終段（６
１）のインバータ出力であるため、否定論理積回路ＮＡ
ＮＤが反転動作を開始した後、リングオシレータ２内で
のパルス信号の一周回時間｛（ａ＋１）・Ｔｄ｝遅れて
反転することとなる。なお、下位ビットデータＣＤＬ
（４ビット）をデコーダ２０に入力するデータ切替器２
２は、制御パルスＰＴと周回信号ＲＣＫＡとを受け、制
御パルスＰＴがHighレベルとなって、リングオシレータ
２が周回動作を開始した後、周回信号ＲＣＫＡが最初に
HighレベルからLow レベルに切り替わった時点、即ちパ
ルス信号が一周回した時点で、デコーダ２０への入力デ
ータを値０を表す「００００」に切り換え、パルス信号
の周回２回目からは必ず切換信号ＤＣ０がLow レベルと
なって、パルス信号の周回時間が最小時間（３２・Ｔ
ｄ）となるようにされている。

【００４８】すなわち、本実施例のリングオシレータ２
は、下位ビットデータＣＤＬが入力されると、最初の１
回だけ、下位ビットデータＣＤＬに対応した連結個数３
１，３３，…，６１のリングでパルス信号を周回させ、
その後は、最小の連結個数３１のリングでパルス信号を
周回させる。

【００４９】次に、リングオシレータ２から出力される
周回信号ＲＣＫＣによりリングオシレータ２内でのパル
ス信号の周回回数をカウントする周回数カウンタ４は、
図３（ａ）に示す如く、周回信号ＲＣＫＣが反転する度
にパルス信号ＲＣＬＫを発生する反転信号発生回路４０
と、上位ビットデータＣＤＨによりカウント値が初期設
定され、反転信号発生回路６０からの出力パルスＲＣＬ
Ｋによりカウント値のカウントダウンを行ない、カウン
ト値が０となっているときに検出信号ＴＣＰを発生する
ダウンカウンタ４２とから構成されている。

【００５０】また反転信号発生回路４０は、排他的論理
和回路ＥＸＯＲを備え、排他的論理和回路ＥＸＯＲの一
方の入力端に周回信号ＲＣＫＣを直接入力し、他方の入
力端に偶数段のインバータＩＮＶからなる遅延回路を介
して周回信号ＲＣＫＣを入力するように構成されてい
る。このため反転信号発生回路４０内では、排他的論理
和回路ＥＸＯＲの一方の入力端には、周回信号ＲＯＫＣ
がそのまま入力され、排他的論理和回路ＥＸＯＲの他方
の入力端には、周回信号ＲＣＫＣがインバータＩＮＶの
連結数とその反転動作時間とにより決定される遅延時間
だけ遅れて入力されることとなり、周回信号ＲＣＫＣの
反転時には、その遅延時間だけ排他的論理和回路ＥＸＯ
Ｒの各入力端レベルが異なる値となって、排他的論理和
回路ＥＸＯＲからHighレベルの信号、即ちパルス信号Ｒ
ＣＬＫが出力されることとなる。

【００５１】このように構成された周回数カウンタ４に
おいては、図３（ｂ）に示す如く、例えば上位ビットデ
ータＣＤＨが「５０」であれば、ダウンカウンタ４２に
その値「５０」が初期設定され、その後周回信号ＲＣＫ
Ｃの反転に伴い反転信号発生回路６０から出力されるパ
ルス信号ＲＣＬＫにより、ダウンカウンタ４２のカウン
ト値が「４９」，「４８」…と低下して行き、そのカウ
ント値が「０」となった時点で検出信号ＴＣＰを出力す
ることとなる。

【００５２】なお、ダウンカウンタ４２の初期設定は、
セレクタ８から出力される制御パルスがLow レベルであ
るときに、即ちリングオシレータ２が周回動作を停止し
ているときに行われる。また次に、パルスジェネレータ
６は、図４（ａ）に示す如く、入力された周回信号ＲＣ
ＫＡが反転する度にパルス信号Ｐ１を発生する反転信号
発生回路６０と、周回数カウンタ４からの検出信号ＴＣ
Ｐを受け、その信号がHighレベルであるときに反転信号
発生回路６０からのパルス信号Ｐ１をパルス発生開始信
号Ｐ２として通過させ、検出信号ＴＣＰがLow レベルで
あれば反転信号発生回路６０からのパルス信号Ｐ１を遮
断して、出力端を接地する選択スイッチ６２と、選択ス
イッチ６２を通過してくるパルス発生開始信号Ｐ２を受
け、パルス発生開始信号Ｐ２入力後所定時間ＴDD経過し
た時点でパルス発生停止信号Ｐ３を出力する遅延線６４
と、パルス発生開始信号Ｐ２によりセットされ、パルス
発生停止信号Ｐ３によりリセットされるセット・リセッ
ト型のフリップフロップ回路Ｆ／Ｆと、により構成され
ている。

【００５３】また反転信号発生回路６０は、偶数段のイ
ンバータＩＮＶと排他的論理和回路ＥＸＯＲとから構成
されており、周回数カウンタ４に設けられた反転信号発
生回路４０と同様に動作する。このように構成されたパ
ルスジェネレータ６においては、図４（ｂ）に示す如
く、周回数カウンタ４からHighレベルの検出信号ＴＣＰ
が出力されているとき、周回信号ＲＣＫＡが反転した時
点で、パルス発生開始信号Ｐ２によりフリップフロップ
回路Ｆ／Ｆがセットされ、その後遅延線６４による遅延
時間ＴDD経過した時点で、フリップフロップ回路Ｆ／Ｆ
がリセットされる。

【００５４】従ってフリップフロップ回路Ｆ／Ｆでは、
リングオシレータ２内を上位ビットデータＣＤＨに対応
した周回回数だけパルス信号が周回して、周回信号ＲＣ
ＫＡ（又はＲＣＫＢ）が反転した後、遅延時間ＴDDが経
過するまでの間、Highレベルとなる信号が生成されるこ
ととなり、この信号が出力パルスＰＯとして外部に出力
される。

【００５５】次にセレクタ８は、図５（ａ）に示す如
く、パルスジェネレータ６からの出力パルスＰＯを反転
して入力するインバータＩＮＶと、選択信号ＳＥＭＤが
HighレベルであればインバータＩＮＶを介して入力され
た出力パルスＰＯの反転信号を制御パルスＰＴとして出
力し、選択信号ＳＥＭＤがLow レベルであれば外部から
入力される基準パルスＰＩを制御パルスＰＴとして出力
する選択スイッチ８０とにより構成されている。

【００５６】このため図５（ｂ）に示す如く、選択信号
ＳＥＭＤがHighレベルである場合、セレクタ８は、前述
の周回動作制御手段として動作する。すなわち、選択信
号ＳＥＭＤがHighレベルである場合、セレクタ８は、パ
ルスジェネレータ６が出力パルスＰＯを発生していると
きにリングオシレータ２の周回動作を停止させ、パルス
ジェネレータ６が出力パルスＰＯを発生していないとき
にリングオシレータ２の周回動作を実行させる制御パル
スＰＴを出力することとなり、この制御パルスＰＴによ
って、当該装置を出力パルスＰＯの発生周期（即ち発振
周期）を制御可能な発振装置として作動させることが可
能となる。

【００５７】一方、選択信号ＳＥＭＤがLow レベルであ
る場合、セレクタ８からは、基準パルスＰＩが制御パル
スＰＴとして出力されることから、この制御パルスＰＴ
によって、当該装置を、基準パルスＰＩ入力後パルスジ
ェネレータ６が出力パルスＰＯを発生するまでの時間
（遅延時間）を制御可能な遅延装置として動作させるこ
とが可能となる。

【００５８】以上のように構成された本実施例のデジタ
ル制御発振装置においては、図６に示す如く、まず、制
御パルスＰＴがLow レベルであるとき、リングオシレー
タ２が周回動作を停止すると共に、上位ビットデータＣ
ＤＨにより周回数カウンタ４のカウント値が初期設定さ
れる。例えば、図６に示すように、１５ビットのデジタ
ルデータＣＤＩとして、値「２７７５６」を表すデジタ
ルデータ「１１０１１０００１１００００１」が入力さ
れた場合には、その上位ビットデータＣＤＨ「１１０１
１０００１１０」により、周回数カウンタ４のカウント
値が値「１７３４」に設定される。

【００５９】そして、制御パルスＰＴがLow レベルから
Highレベルに変化すると、リングオシレータ２が周回動
作を開始して、最初の周回時には、パルス信号を下位ビ
ットデータＣＤＬに対応した連結個数３１＋α（α：
０，２，４，…３０）の反転回路（否定論理積回路ＮＡ
ＮＤ及びインバータＩＮＶ）にて周回させ、２回目以降
の周回時には、パルス信号を連結個数が最小の３１個の
反転回路にて周回させる。例えば、上記のようにデジタ
ルデータＣＤＩとして、値「２７７５６」を表すデジタ
ルデータ「１１０１１０００１１０１１００」が入力さ
れた場合には、その下位ビットデータＣＤＬは値「１
２」を表す「１１００」であるため、最初の周回時に
は、その値「１２」に応じて反転回路の連結個数が５５
（３１＋２４）個に設定され、２回目以降の周回時に
は、反転回路の連結個数が最小の３１個に設定されて、
パルス信号を周回させる。またこの周回動作中には、周
回数カウンタのカウント値がリングオシレータ２から出
力される周回信号ＲＣＫＣによりカウントダウンされ、
そのカウント値が０となってリングオシレータ２内での
パルス信号の周回回数が上位ビットデータＣＤＨによる
指定回数となると、パルスジェネレータ６がリングオシ
レータ２から出力される周回信号ＲＣＫＡを取り込み、
その後一定時間ＴDD、出力パルスＰＯを発生する。例え
ば、上記のようにデジタルデータＣＤＩとして、値「２
７７５６」を表すデジタルデータ「１１０１１０００１
１０１１００」が入力された場合には、リングオシレー
タ２内でのパルス信号の周回回数が「１７３４」に達
し、リングオシレータ２から周回信号ＲＣＫＡが出力さ
れたとき、つまり、制御パルスＰＴが入力されてからデ
ジタルデータＣＤＩの値「２７７５６」に対応した一定
時間△Ｔ △Ｔ＝（３２・Ｔｄ＋２４・Ｔｄ）＋（３２・Ｔｄ）×１７３３ ＝２７７５６×２・Ｔｄ 経過した後、所定パルス幅ＴDDの出力パルスＰＯを発生
する。

【００６０】従って、セレクタ８にHighレベルの選択信
号ＳＥＭＤを入力して、セレクタ８から出力パルスＰＯ
に同期した制御パルスＰＴを出力させれば、パルスジェ
ネレータ６が出力パルスＰＯを発生した後、次に出力パ
ルスＰＯを発生するまでの時間を、デジタルデータＣＤ
Ｉにより、繰り返し制御することができ、当該装置は、
発振周期をデジタル制御可能な発振装置として動作す
る。

【００６１】また、逆にセレクタ８にLow レベルの選択
信号ＳＥＭＤを入力して、セレクタ８から基準パルスＰ
Ｉを制御パルスＰＴとして出力させれば、基準パルス入
力後、パルスジェネレータ６が出力パルスＰＯを発生す
るまでの時間を、デジタルデータＣＤＩに応じて制御す
ることができ、当該装置は、遅延時間をデジタル制御可
能な遅延装置として動作する。

【００６２】なお、パルスジェネレータ６が発生する出
力パルスＰＯのパルス幅、即ち遅延線６４による遅延時
間ＴDDは、出力パルスＰＯ発生時のパルス信号の一周回
時間（３２・Ｔｄ）以上となるように設定されている。
これはセレクタ８からの制御パルスＰＴがLow レベルと
なってから、リングオシレータ２の周回動作が完全に停
止するのは、リングオシレータ２内の最終段（６１）の
インバータＩＮＶ出力と、否定論理積回路ＮＡＮＤ出力
とが共にHighレベルになったときであり、このためには
初段（１）の否定論理積回路ＮＡＮＤから最終段（６
１）のインバータＩＮＶまでパルス信号を一周回させる
必要があるためである。

【００６３】以上説明したように、本実施例のデジタル
制御発振装置によれば、外部から入力する選択信号ＳＥ
ＭＤにより、動作モードを、基準パルスＰＩが入力され
てから出力パルスＰＯを発生するまでの遅延時間をデジ
タル制御可能な遅延装置として動作するモードと、出力
パルスＰＯを発生してから次に出力パルスＰＯを発生す
るまでの時間をデジタル制御可能な発振装置として動作
するモードとに任意に変更することができる。

【００６４】そして、遅延時間または出力パルスＰＯの
発生間隔を、外部から入力されるデジタルデータＣＤＩ
の下位ビットデータに応じて、リングオシレータ２内で
の反転回路の基本反転動作時間の２倍の時間（２・Ｔ
ｄ）を１単位として制御することができると共に、デジ
タルデータＣＤＩの上位ビットデータにより制御される
リングオシレータ２内でのパルス信号の周回回数に応じ
て広範囲に制御できる。

【００６５】従って本実施例のデジタル制御発振装置に
よれば、従来のように遅延時間をデジタル制御するため
の反転回路を増加させることなく、遅延時間，延いては
発振周波数を、広範囲にデジタル制御することが可能と
なる。また、本実施例のデジタル制御装置においては、
リングオシレータ２にデジタルデータＣＤＩの下位ビッ
トデータＣＤＬを、周回数カウンタ４にデジタルデータ
ＣＤＩの上位ビットデータＣＤＨを、それぞれ、そのま
ま入力することにより、遅延時間または出力パルスＰＯ
の発生間隔を制御できるため、その回路構成が複雑にな
ることもない。

【００６６】つまり、リングオシレータ２内でパルス信
号を周回させるには、奇数個の反転回路をリング状に連
結する必要があるが、この場合、反転回路の反転動作時
間を全て同じに設定すると、リングオシレータ２内での
パルス信号の周回回数と周回時間とをデジタルデータＣ
ＤＩにそのまま対応させることができないため、リング
オシレータ２内でのパルス信号の周回回数と連結個数と
から遅延時間をデジタル制御するには、デジタルデータ
ＣＤＩを、遅延時間を制御可能なデータに変換する必要
があるが、本実施例では、リングオシレータ２内の２段
目（２）のインバータＩＮＶの反転動作時間を基本反転
動作時間Ｔｄの２倍に設定することにより、リングオシ
レータ２内でのパルス信号の周回回数と上位ビットデー
タＣＤＨ、リングオシレータ２内での反転回路の連結個
数とデジタルデータＣＤＩの下位ビットデータＣＤＬ、
をそれぞれ対応させているため、こうした信号処理回路
を設ける必要はない。

【００６７】ここで、上記実施例では、リングオシレー
タ２においてリング状に連結される反転回路を、インバ
ータＩＮＶ２個単位で増減させることにより、遅延時間
を２・Ｔｄ単位で変更できるように構成したが、例えば
図７に示す如く、リングオシレータ２内の６０段目（６
０）及び６１段目（６１）のインバータＩＮＶに対し
て、反転動作時間が基本反転動作時間Ｔｄの２倍（２・
Ｔｄ）のインバータ、及び反転動作時間が基本反転動作
時間Ｔｄの１．５倍（１．５・Ｔｄ）のインバータを、
それぞれ並列に設け、論理積回路ＡＮＤ０，ＡＮＤ１か
らのHighレベルの信号によって動作する信号経路切換手
段としてのセレクタにより、パルス信号の周回経路にイ
ンバータＩＮＶ（６０），（６１）に代えて、この並列
接続した反転動作時間が２倍あるいは１．５倍のインバ
ータを選択的に接続できるように構成し、デジタルデー
タＣＤＩを下位に２ビット増やした１７ビットのデータ
に変更して、この下位２ビットのデータをセレクト信号
ＳＥ０，ＳＥ１として周回数カウンタ４からの検出信号
ＴＣＰと共に論理積回路ＡＮＤ０，ＡＮＤ１に入力する
ようにすれば、遅延時間あるいは出力パルスＰＯの発生
間隔をＴｄ／２単位で変更可能なデジタル制御発振装置
にすることができる。

【００６８】また、上記実施例では、リングオシレータ
２において反転回路の連結個数が最小３１個の場合のパ
ルス信号の一周回時間が基本反転動作時間Ｔｄに対して
３２倍の３２・Ｔｄに設定するために、２段目（２）の
インバータＩＮＶの反転動作時間を基本反転動作時間Ｔ
ｄの２倍の時間２・Ｔｄに設定したが、例えば、この２
段目（２）のインバータＩＮＶを、遅延時間が例えば
（１．８・Ｔｄ），（１．９・Ｔｄ），（２．０・Ｔ
ｄ），（２．１・Ｔｄ），（２．２・Ｔｄ）というよう
に互いに異なる複数のインバータから構成し、信号経路
切換手段としてのセレクタにより、これら複数のインバ
ータの内の一つをパルス信号の周回経路に選択的に接続
できるようにしてもよい。

【００６９】つまり、リングオシレータ２内にて基本反
転動作時間Ｔｄとして設定される反転回路の実際の反転
動作時間は、製造上の原因等によってばらつくことがあ
り、２段目（２）のインバータＩＮＶの反転動作時間を
２・Ｔｄに設定しても、リングオシレータ２の反転回路
の連結個数が３１個の場合のパルス信号の一周回時間を
３２・Ｔｄに正確に設定できないことがあるが、このよ
うに反転動作時間の異なる複数のインバータの内の一つ
を選択的にパルス信号の周回回路に接続できるようにす
れば、反転回路の連結個数が最小３１個の場合のパルス
信号の一周回時間が３２・Ｔｄとなるように簡単、且つ
正確に調整することができるようになり、デジタルデー
タに対する、遅延時間あるいは出力パルスＰＯの発生間
隔の誤差を、抑制することが可能となる。

【００７０】また、このように、本実施例のデジタル制
御発振装置において、遅延時間あるいは出力パルスＰＯ
の発生間隔（延いては発振周波数）は、リングオシレー
タ２内でのパルス信号の周回動作によって決定されるた
め、リングオシレータ２を構成している反転回路の反転
動作時間が変化すると、デジタルデータＣＤＩに対応し
て遅延時間や発振周波数を正確にできなくなってしま
う。

【００７１】しかし本実施例のデジタル制御発振装置
は、発振周期をデジタル制御可能であるため、デジタル
制御発振装置からの出力パルスの出力周期と、水晶発振
器等の基準発振器からの出力パルスの基準周期とを比較
して、その割合に応じた補正データを予め設定してお
き、この補正データにより外部から入力されるデジタル
データＣＤＩを補正して入力するようにすれば、発振周
波数の補正を簡単、且つ確実に行なうことができるよう
になる。

【００７２】以下、この補正データを求めるための補正
データ演算装置の一例について、図８および図９を用い
て説明する。図８に示す如く、この補正データ演算装置
は、入力パルスの位相差を符号化するパルス位相差符号
化回路８１，８２と、パルス位相差符号化回路８１，８
２からの符号化データに基づき補正データＤｏを算出す
る補正値演算回路８３とから構成されており、一方のパ
ルス位相差符号化回路８１には、水晶発振器等の基準発
振器からの基準パルスＰＡと上記実施例のデジタル制御
発振装置からの出力パルスＰＯとを入力し、他方のパル
ス位相差符号化回路８２には、水晶発振器等の基準発振
器からの基準パルスＰＡとこの基準パルスＰＡを一定時
間遅延させた基準パルスＰＢとを入力するようにされて
いる。なお、パルス位相差符号化回路８１に入力する出
力パルスＰＯは、デジタル制御発振装置を、出力パルス
ＰＯの出力周期が基準パルスＰＡと同じ周期となるよう
にデジタルデータＣＤＩを入力して動作させたときの信
号である。

【００７３】また上記各パルス位相差符号化回路８１，
８２は、図９に示す如く、論理和回路ＯＲ，否定論理積
回路ＮＡＮＤ，及び偶数個のインバータＩＮＶをリング
状に連結したリング遅延パルス発生回路８４と、カウン
タ８６と、パルスセレクタ８８と、エンコーダ９０とか
ら構成されている。このパルス位相差符号化回路８１，
８２は、本願出願人が特願平２−１５８６５号等にて先
に提案した回路であり、次のように動作する。

【００７４】すなわち、上記各パルス位相差符号化回路
８１，８２においては、リング遅延パルス発生回路８４
の論理和回路ＯＲの入力端に基準パルスＰＡが与えられ
る。するとリング遅延パルス発生回路８４の途中からそ
の基準パルスＰＡが通過したインバータＩＮＶの個数に
よって遅延時間が決まるところの複数の遅延パルスが出
力され、パルスセレクタ８８に入力される。またパルス
セレクタ８８には、もう一方のパルス信号、すなわち出
力パルスＰＯ又は基準パルスＰＢが入力され、出力パル
スＰＯ又は基準パルスＰＢが入力されると、基準パルス
ＰＡが達している段のリング遅延パルス発生回路８４か
らの入力だけをパルスセレクタ８８が選択し、この選択
された入力に対応する信号をエンコーダ９０に出力す
る。するとエンコーダ９０からはその入力に対応する２
進数デジタル信号が出力される。またリング遅延パルス
発生回路８４の最終段のインバータＩＮＶ出力は論理和
回路ＯＲに接続されているため、リングを構成している
全回路による遅延時間を伴って、基準パルスＰＡが論理
和回路ＯＲに戻り、この結果、基準パルスＰＡはリング
遅延パルス発生回路８４内を周回する。カウンタ８６
は、この周回回数をカウントするために最終段のインバ
ータＩＮＶ出力に接続されており、そのカウント結果を
エンコーダ９０の出力の上位ビットとして出力する。

【００７５】この結果、図８（ｂ）に示す如く、上記各
パルス位相差符号化回路８１，８２からの出力により、
基準パルスＰＡと出力パルスＰＯ，又は基準パルスＰＡ
と基準パルスＰＢの時間差が、デジタル値ＤAO又はＤAB
として得られることとなる。なお、上記パルス位相差符
号化回路８１，８２の構成等については、特願平２−１
５８６５号等に詳述されているため、これ以上の説明は
省略する。

【００７６】このようにパルス位相差符号化回路８１に
より、デジタル制御発振装置からの出力パルスＰＯと水
晶発振器等の基準発振器からの基準パルスＰＡとの時間
差を表すデジタル値ＤAOが得られ、パルス位相差符号化
回路８２により、基準パルスＰＡと基準パルスＰＢとの
時間差を表すデジタル値ＤABが得られる。そしてこうし
て得られたデジタル値ＤAB，ＤAOの内、デジタル値ＤAB
は同じ周期の基準パルスＰＡ，ＰＢの入力時間差を表す
ものであり、その時間差も既知であるため、得られたデ
ジタル値ＤABは基準時間データとして使用できることが
できる。一方デジタル値ＤAOは、単に基準パルスＰＡの
立上がりと出力パルスＰＯの立上がりの時間差を表すも
のであるため、このデジタル値ＤAOから基準パルスＰＡ
と出力パルスＰＯとの周期のずれを直接求めることがで
きない。

【００７７】そこで補正値演算回路８３では、まずパル
ス位相差符号化回路８１により連続して２回得られたデ
ジタル値ＤAO1 及びＤAO2 の差をとることにより、基準
パルスＰＡに対する出力パルスＰＯの周期の時間差に対
応したデジタル値△ＤAO（＝ＤAO2 −ＤAO1 ）を求め
る。なお、このデジタル値△ＤAOは、正であれば出力パ
ルスＰＯの周期が基準パルスＰＡより長く、逆に△ＤAO
が負であれば出力パルスＰＯの周期が基準パルスＰＡよ
り短いことを表している。

【００７８】そして次に、このデジタル値△ＤAOを、上
記デジタル値ＤABとそのデジタル値ＤABが表す既知の時
間ＴABとを用いて、出力パルスＰＯと基準パルスＰＡと
の時間差を正確に表す時間差データＴAO（＝ＴAB・△Ｄ
AO／ＤAB）を求め、この時間差データＴAOを、基準パル
スＰＡの基準発振周期ＴＡに加えて、出力パルスＰＯの
実際の発振周期ＴＯ（＝ＴＡ＋ＴAO）を求め、この発振
周期ＴＯにより基準発振周期ＴＡを除算することによ
り、補正データＤｏ（＝ＴＡ／ＴＯ）を求める。

【００７９】この結果、例えば発振周波数１ＭＨｚ（発
振周期１０００nsec. ）の基準発振器を使って補正デー
タを求めるために、デジタルデータＣＤＩによりデジタ
ル制御発振装置を１０００nsec. の発振周期で動作させ
たとき、実際の発振周期が８００nsec. である場合に
は、時間差データＴAOとして−２００nsec. が求めら
れ、発振周期ＴＯがこの値ＴAOと基準発振周期ＴＡ（＝
１０００nsec. ）とから８００nsec. となり、補正デー
タＤｏとして、１．２５（＝１０００／８００）が求め
られる。

【００８０】従ってその後デジタル制御発振装置を動作
させる際には、デジタルデータＣＤＩをこの補正データ
Ｄｏにより補正した値ＣＣＤＩ（＝Ｄｏ・ＣＤＩ）を入
力することにより、デジタルデータＣＤＩに対応した発
振周期で出力パルスＰＯを発生させることができる。

【００８１】また次に上記実施例のデジタル制御発振装
置は、デジタルデータＤＣＩにより発振周波数を数十Ｍ
Ｈｚの高周波領域までデジタル制御可能であるため、通
信装置やモータ制御装置等で使用される高周波用のＰＬ
Ｌにも適用することができ、例えば図１０（ａ）に示す
如く、周波数可変発振器９２に上記実施例のデジタル制
御発振装置を、位相比較器９４に上記図９に示したパル
ス位相差符号化回路を、ループフィルタ９６に周知のデ
ジタルフィルタを用いて、ＰＬＬを構成すれば、Ａ／Ｄ
変換器等を必要としない、高周波のデジタルＰＬＬを構
成することができる。

【００８２】なお、図１０（ｂ）はこのデジタルＰＬＬ
の動作を表すタイムチャートであり、周波数可変発振器
９２からの出力パルスＰＯと外部から入力される基準パ
ルスＰＣとの位相差が、位相比較器９４によりのデジタ
ル値ＤＡとして求められ、そのデジタル値ＤＡがループ
フィルタ９６にてデジタル値ＤＢに変換されて、周波数
可変発振器９２に入力され、この結果、出力パルスＰＯ
が基準パルスＰＣに制御されることを表している。そし
てこのようなＰＬＬでは、上述のデジタル制御発振装置
のリングオシレータのインバータ反転時間変動は自動的
に補正されるため（フィードバックがかかっているた
め）、発振周波数制御データの補正を行なう必要はな
い。

【図面の簡単な説明】

【図１】実施例のデジタル制御発振装置の構成を表すブ
ロック図である。

【図２】実施例のリングオシレータ２の構成及びその動
作を表す説明図である。

【図３】実施例の周回数カウンタ４の構成及びその動作
を表す説明図である。

【図４】実施例のパルスジェネレータ６の構成及びその
動作を表す説明図である。

【図５】実施例のセレクタ８の構成及びその動作を表す
説明図である。

【図６】実施例のデジタル制御発振装置全体の動作を表
すタイムチャートである。

【図７】実施例のデジタル制御発振装置の時間分解能を
向上するためのリングオシレータ２の変形例を説明する
説明図である。

【図８】実施例のデジタル制御発振装置の発振周期を補
正するための補正データを求める補正データ演算装置の
構成及びその動作を表す説明図である。

【図９】補正データ演算装置のパルス位相差符号化回路
８１，８２の構成を表す回路図である。

【図１０】実施例のデジタル制御発振装置を用いたデジ
タルＰＬＬの構成を及びその動作を表す説明図である。

【符号の説明】

２…リングオシレータ ２０…デコーダ ２２…デ
ータ切替器 ４…周回数カウンタ ４０…反転信号発生回路 ４
２…ダウンカウンタ ６…パルスジェネレータ ６０…反転信号発生回路
６２…選択スイッチ ６４…遅延線 ８…セレクタ ８０…選択スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号を反転して出力する反転回路が
   奇数個リング状に連結されると共に、該反転回路の一つ
   が反転動作を外部から制御可能な起動用反転回路として
   構成され、該起動用反転回路の反転動作開始に伴い、各
   反転回路の反転動作時間で決定される周期でパルス信号
   を周回させるパルス周回回路と、 該パルス周回回路内でリング状に連結される反転回路の
   個数を、 （２ⁿ−１）個から （２⁽ⁿ⁺¹⁾−３）個までの
   範囲で２個単位で増減させる連結数切換手段と、 該連結数切換手段を介して、前記パルス周回回路内での
   パルス信号の周回中の一回だけ、前記反転回路の連結個
   数を外部から入力される遅延時間を表すデジタルデータ
   の下位（ｎ−１）ビットに対応した連結個数に制御し、
   常時は前記反転回路の連結個数を最小の （２ⁿ−１）個
   に制御する連結数制御手段と、 前記パルス周回回路内でのパルス信号の周回回数をカウ
   ントし、該カウント値が前記デジタルデータの下位（ｎ
   −１）ビットを除く上位ビットデータに対応した値に達
   したことを検出するカウント手段と、 該カウント手段にてカウント値が前記デジタルデータの
   上位ビットデータに対応した値に達した旨が検出される
   と、前記パルス周回回路内の所定の反転回路に入力され
   るパルス信号を取り込み、該パルス信号の反転タイミン
   グに同期して所定幅のパルス信号を発生するパルス信号
   発生手段と、 を備えると共に、 前記パルス周回回路内にて前記連結数切換手段により増
   減される反転回路の反転動作時間を全て所定の基本反転
   動作時間に設定し、しかも、前記パルス周回回路内で常
   にパルス信号が通過する （２ⁿ−１）個の反転回路の内
   の１個以上の反転動作時間を前記基本反転動作時間とは
   異なる時間に設定することにより、 前記反転回路の連結個数が最小の （２ⁿ−１）個である
   ときに前記パルス周回回路内をパルス信号が２周するの
   に要する時間が、前記反転回路の連結個数が最大の
   （２⁽ⁿ⁺¹⁾−３）個のときに前記パルス周回回路内をパ
   ルス信号が１周するのに要する時間に基本反転動作時間
   の２倍の時間を加えた時間となるように調整してなるこ
   とを特徴とするデジタル制御遅延装置。
2. 【請求項２】 前記パルス周回回路内にて前記基本反転
   動作時間と異なる反転動作時間に設定される周回時間調
   整用の反転回路が、信号経路切換手段によってパルス信
   号が周回する信号線上に選択的に接続可能で、互いに反
   転動作時間の異なる複数の反転回路からなることを特徴
   とする請求項１に記載のデジタル制御遅延装置。
3. 【請求項３】 前記パルス周回回路内で常にパルス信号
   が通過する２ⁿ−１個の反転回路の内のｍ個に、それぞ
   れ、反転動作時間が当該反転回路の反転動作時間に対し
   て前記基本反転動作時間の１／２^(x-1) （但し、ｘ：
   １，２，…ｍ）だけ長い、ｍ個の反転回路を並列に設け
   ると共に、該ｍ個の反転回路のそれぞれを当該反転回路
   に代えてパルス信号が周回する信号線上に接続する信号
   経路切換手段を設け、 更に、前記パルス周回回路内でのパルス信号の周回中の
   一回だけ、前記信号経路切換手段を駆動して、前記連結
   数制御手段に入力されるデジタルデータより更に下位の
   ｍビットのデータに対応した反転回路を前記信号線上に
   接続する反転回路変更手段を設けたことを特徴とする請
   求項１又は請求項２に記載のデジタル制御遅延装置。
4. 【請求項４】 請求項１〜請求項３いずれか記載のデジ
   タル制御遅延装置に、前記パルス信号発生手段がパルス
   信号を出力している間、前記起動用反転回路の反転動作
   を停止させ、前記パルス信号発生手段が前記パルス信号
   の出力を停止すると前記起動用反転回路の反転動作を再
   開させる周回動作制御手段を設け、前記パルス信号発生
   手段からのパルス信号を発振信号として出力するよう構
   成してなることを特徴とするデジタル制御発振装置。