JP2010252288A - 信号周波数変更回路及びその周波数変更方法 - Google Patents
信号周波数変更回路及びその周波数変更方法 Download PDFInfo
- Publication number
- JP2010252288A JP2010252288A JP2009178346A JP2009178346A JP2010252288A JP 2010252288 A JP2010252288 A JP 2010252288A JP 2009178346 A JP2009178346 A JP 2009178346A JP 2009178346 A JP2009178346 A JP 2009178346A JP 2010252288 A JP2010252288 A JP 2010252288A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- clock signal
- frequency
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
- G01R31/3163—Functional testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- Computational Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】デューティサイクルエラーを最小化し、消費電流を減少させる。
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第1遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第1遅延時間に比べて小さい第2遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線;位相固定完了信号を生成する検出部;前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部;前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから1つを選択して出力するマルチプレクサ;及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。
【選択図】図3
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第1遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第1遅延時間に比べて小さい第2遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線;位相固定完了信号を生成する検出部;前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部;前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから1つを選択して出力するマルチプレクサ;及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。
【選択図】図3
Description
本発明は半導体集積回路に関し、特に信号周波数変更回路及びその周波数変更方法に関する。
半導体集積回路は、その動作テストのために、外部のコントローラから提供されるクロック信号の周波数に比べて高い周波数を有するクロック信号を必要とする。
半導体テスト装置は半導体集積回路のテストに適するほどの高い周波数のクロック信号を提供することができない。
したがって、外部から提供されるクロック信号の周波数を、例えば、2倍の周波数に変更するための信号周波数変更回路が半導体集積回路の内部に備えられる。
半導体テスト装置は半導体集積回路のテストに適するほどの高い周波数のクロック信号を提供することができない。
したがって、外部から提供されるクロック信号の周波数を、例えば、2倍の周波数に変更するための信号周波数変更回路が半導体集積回路の内部に備えられる。
図1は従来技術の一例による信号周波数変更回路1の回路図であり、図2は従来技術の他例による信号周波数変更回路10のブロック図である。
図1に示すように、従来技術の一例による信号周波数変更回路1は、遅延素子(DLY)及びXORゲート(XOR1)で構成される。
図1に示すように、従来技術の一例による信号周波数変更回路1は、遅延素子(DLY)及びXORゲート(XOR1)で構成される。
図1に示された信号周波数変更回路1は、クロック信号(CLK)と遅延素子(DLY)の出力信号(A)を排他的論理和して、前記クロック信号(CLK)に比べて2倍の周波数を有する出力信号(OUT)を生成する。
図2に示すように、従来技術の他例による信号周波数変更回路10は、カウンター11、発振器12、及びロジック回路13を備える。
図2に示された信号周波数変更回路10は、発振器12がクロック信号(CLK)に比べて高い周波数を有する発振信号(OSC)を生成し、カウンター11が前記発振信号(OSC)をカウントして出力する。また、ロジック回路13が前記カウンター11の出力を利用して、前記クロック信号(CLK)の一周期の半分に該当する周期を有する、すなわち、クロック信号(CLK)の2倍の周波数を有する出力信号(OUT)を生成する。
図2に示された信号周波数変更回路10は、発振器12がクロック信号(CLK)に比べて高い周波数を有する発振信号(OSC)を生成し、カウンター11が前記発振信号(OSC)をカウントして出力する。また、ロジック回路13が前記カウンター11の出力を利用して、前記クロック信号(CLK)の一周期の半分に該当する周期を有する、すなわち、クロック信号(CLK)の2倍の周波数を有する出力信号(OUT)を生成する。
しかし、従来技術による信号周波数変更回路1は、構造は簡単であるが、遅延素子(DLY)に応じ、出力信号(OUT)のデューティサイクル(duty cycle)の変動が激しくてデューティサイクルエラーの発生確率が高く、クロック信号(CLK)のデューティエラーが出力信号(OUT)の立ち上がりエッジ(rising edge)においてジッター(jitter)として現れる問題点がある。
また、従来技術による信号周波数変更回路10は、発振器12の動作による電流消耗が大きくなり、カウンター11の出力信号のビット数の増加により回路面積が大きくなる問題がある。
そこで、本発明は、デューティサイクルエラーを最小化し、消費電流を減少できるようにした信号周波数変更回路及びその周波数変更方法を提供することをその目的とする。
本発明に係る信号周波数変更回路は、クロック信号を遅延制御信号に相応する第1遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第1遅延時間に比べて小さい第2遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線;前記遅延信号を利用して、前記クロック信号の特定位相を検出して位相固定完了信号を生成する検出部;前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部;前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから1つを選択して出力するマルチプレクサ;及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする。
本発明に係る信号周波数変更回路は、各々論理素子チェーン構造を有する複数の遅延セルを備え、遅延制御信号に応じて活性化した遅延セルを介してクロック信号を遅らせて遅延信号を生成し、前記複数の遅延セルの論理素子チェーン構造において、単位遅延時間の半分に該当する論理素子の出力信号を予備周波数変更クロック信号として出力する遅延線;前記遅延信号を利用して、前記クロック信号の特定位相を検出して、位相固定完了信号を生成する検出部;前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部;前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから1つを選択して出力するマルチプレクサ;及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする。
本発明に係る信号周波数変更回路の周波数変更方法は、単位遅延時間だけ入力信号を遅らせて出力する複数の遅延セルを有する信号周波数変更回路の周波数変更方法であって、外部クロック信号を前記複数の遅延セルを介して遅らせて第1遅延信号を生成し、前記外部クロック信号を前記単位遅延時間に比べて所定比率だけ減少した遅延時間だけ前記複数の遅延セルの各々を介して遅らせて第2遅延信号を生成するステップ;及び前記第2遅延信号のうちから前記第1遅延信号と前記外部クロック信号が予め設定された位相差を有するタイミングに該当する第2遅延信号を選択し、前記選択された第2遅延信号と前記外部クロック信号を組み合わせ、前記外部クロック信号の周波数を変更するステップを含むことを特徴とする。
本発明に係る信号周波数変更回路及びその周波数変更方法は出力信号のデューティサイクルエラーを最小化することができるため、これを用いる半導体集積回路のテスト性能を向上させることができる。
本発明に係る信号周波数変更回路は消費電流が減少するため、これを用いる半導体集積回路の総消費電流を減少させることができる。
本発明に係る信号周波数変更回路は消費電流が減少するため、これを用いる半導体集積回路の総消費電流を減少させることができる。
以下では添付図面を参照して本発明の好ましい実施形態についてより詳細に説明する。
図3は本発明に係る信号周波数変更回路100のブロック図である。
図3に示すように、本発明に係る信号周波数変更回路100は、入力部110、遅延線120、検出部130、分周部140、制御部150、マルチプレクサ160、及び出力部170を備える。
図3は本発明に係る信号周波数変更回路100のブロック図である。
図3に示すように、本発明に係る信号周波数変更回路100は、入力部110、遅延線120、検出部130、分周部140、制御部150、マルチプレクサ160、及び出力部170を備える。
前記入力部110は第1ANDゲート(AND11)及び第2ANDゲート(AND12)を備える。
前記第1ANDゲート(AND11)は、第1入力端に電源電圧(VDD)が印加されるため、第2入力端を介して入力されたクロック信号(CLK)を遅延線120に第1入力信号(CLKI)として提供する。
前記第1ANDゲート(AND11)は、第1入力端に電源電圧(VDD)が印加されるため、第2入力端を介して入力されたクロック信号(CLK)を遅延線120に第1入力信号(CLKI)として提供する。
前記第2ANDゲート(AND12)は、位相固定完了信号(LOCK)に応じて、クロック信号(CLK)を検出部130に伝達又は遮断する。すなわち、前記第2ANDゲート(AND12)は、前記位相固定完了信号(LOCK)がハイレベルで非活性化すれば、第2入力信号(CLKI2)をクロック信号(CLK)として前記検出部130に伝達する。前記第2ANDゲート(AND12)は、前記位相固定完了信号(LOCK)がローレベルで活性化すれば、第2入力信号(CLKI2)をローレベルに固定させることにより、前記クロック信号(CLK)が前記検出部130に入力されるのを遮断する。
前記第1ANDゲート(AND11)はダミー素子(dummy device)であり、回路設計方式に応じて選択的に用いることができる。すなわち、前記クロック信号(CLK)が前記遅延線120に入力されるタイミングと、前記クロック信号(CLK)が前記検出部130に入力されるタイミングとは一致することが好ましい。よって、クロック信号(CLK)の入力タイミングを一致させるために、前記第2ANDゲート(AND12)の信号遅延時間と同一の信号遅延時間を有するように第1ANDゲート(AND11)を構成したのである。つまり、第1入力信号(CLKI)と第2入力信号(CLKI2)はタイミングの側面で同一の信号であると見ることができる。
前記遅延線120には前記第1入力信号(CLKI)及び遅延制御信号(SEL<0:n>)が入力され、遅延信号(CLKO)及び予備周波数変更クロック信号(M<0:n>)を出力する。
前記遅延信号(CLKO)は、前記第1入力信号(CLKI)が前記遅延線120を介して前記遅延制御信号(SEL<0:n>)に該当する時間(第1遅延時間)だけ遅れた信号である。
前記検出部130はフリップフロップで構成することができ、リセット信号RSTに応じて初期化される。
前記検出部130は、前記遅延信号(CLKO)が立ち上がるタイミング及び値、すなわち立ち上がりエッジ(rising edge)に応じ、前記第2入力信号(CLKI2)が立ち下がるタイミング及び値、すなわち立ち下がりエッジ(falling edge)を検出して、前記位相固定完了信号(LOCK)をローレベルで活性化させる。
前記検出部130は、前記遅延信号(CLKO)が立ち上がるタイミング及び値、すなわち立ち上がりエッジ(rising edge)に応じ、前記第2入力信号(CLKI2)が立ち下がるタイミング及び値、すなわち立ち下がりエッジ(falling edge)を検出して、前記位相固定完了信号(LOCK)をローレベルで活性化させる。
前記分周部140は前記第2入力信号(CLKI2)を分周して分周クロック信号(CLK_DIV)を生成する。
前記制御部150は、前記分周クロック信号(CLK_DIV)を利用して、前記遅延制御信号(SEL<0:n>)及び多重化制御信号(C<0:n>)を生成する。
前記マルチプレクサ160は、前記多重化制御信号(C<0:n>)に応じて、前記予備周波数変更クロック信号(M<0:n>)のうちから1つを選択して出力する。例えば、多重化制御信号(C<n>)が活性化した場合、前記マルチプレクサ160は前記予備周波数変更クロック信号(M<n>)を選択して出力する。
前記出力部170はレプリカディレイ(replica delay)171及びXORゲート(XOR11)を備える。
前記レプリカディレイ171は、本発明の信号周波数変更回路の内部遅延時間をモデリングしたモデリング(modeling)遅延時間、すなわち、前記第1入力信号(CLKI)が入力されて前記マルチプレクサ160の出力信号が生成される時までの遅延時間だけの遅延時間を有するように構成された遅延素子である。前記レプリカディレイ171は第1入力信号(CLKI)を前記モデリング遅延時間だけ遅らせて出力信号(CLK_RD)を生成する。
前記XORゲート(XOR11)は、前記レプリカディレイ171の出力信号(CLK_RD)と前記マルチプレクサ160の出力信号を排他的論理和して、周波数変更クロック信号(CLKFC)を出力する。
図4は図3の遅延線120の回路図である。
図4に示すように、遅延線120はNANDゲート(ND10)及び複数の遅延セル(DC0〜DCn)を備える。
図4に示すように、遅延線120はNANDゲート(ND10)及び複数の遅延セル(DC0〜DCn)を備える。
前記NANDゲート(ND10)は、遅延線120を経由した遅延信号(CLKO)が第1入力信号(CLKI)に対して反転した位相を有するため、これを再び反転させて本来の位相を持たせるために構成される。
前記複数の遅延セル(DC0〜DCn)に遅延制御信号(SEL<0:n>)が1ビットずつ入力され、前記複数の遅延セル(DC0〜DCn)の各々から予備周波数変更クロック信号(M<0:n>)が1ビットずつ出力される。前記遅延制御信号(SEL<0:n>)は、前記複数の遅延セル(DC0〜DCn)の各々の活性化有無を決定する信号である。
前記複数の遅延セル(DC0〜DCn)は同一に構成することができ、その中の1つの遅延セル(DC0)の構成を見てみれば、基本的にNANDゲートチェーン構造を有する。すなわち、直線的に順次連結されたチェーン(chain)構造の複数の論理素子であるNANDゲート(ND11〜ND13)及びインバータ(IV11)で構成される。NANDゲート(ND11)の2つの入力端のうちの1つに第1入力信号(CLKI)が印加され、他方の1つの入力端に遅延制御信号(SEL<0>)が印加される。前記遅延セル(DC0)はデフォルト(default)動作状態に設定されるため、遅延制御信号(SEL<0>)として電源電圧(VDD)が印加される。前記NANDゲート(ND11)の出力信号が多重化制御信号(C<0>)として出力される。
本発明はクロック信号(CLK)の周波数を変更して出力する回路であって、特に、本発明の実施形態はクロック信号(CLK)に比べて2倍の周波数を有する周波数変更クロック信号(CLKFC)を出力するように構成したものである。
周波数変更クロック信号(CLKFC)がクロック信号(CLK)に比べて2倍の周波数を有するようにするためには、前記予備周波数変更クロック信号(M<0>)の遅延時間(第2遅延時間)が単位遅延時間の半分、すなわち、遅延セル(DC0)の遅延時間の半分になるように設定しなければならない。よって、前記遅延セル(DC0)を構成する複数のNANDゲート(ND11〜ND13)のうち、単位遅延時間の半分に該当する遅延時間を有するいずれか1つから前記予備周波数変更クロック信号(M<0>)が出力されるようにし、図4の実施形態においては、前記NANDゲート(ND11)の出力信号を予備周波数変更クロック信号(M<0>)として出力するように構成した例を挙げている。
上述したように、本発明は、前記予備周波数変更クロック信号(M<0>)の遅延時間が遅延セル(DC0)の単位遅延時間の半分に該当すれば良いため、遅延セル(DC0)の回路変更、例えば、前記複数のNANDゲート(ND11〜ND13)のサイズ調節などにより、他のNANDゲート(ND12、ND13)の出力を予備周波数変更クロック信号(M<0>)として出力することも可能である。勿論、NANDゲートではない他の論理素子で遅延セルを構成する場合も上述した原理に従えば良い。
つまり、予備周波数変更クロック信号(M<0:n>)は、前記複数の遅延セル(DC0〜DCn)のうちの活性化した遅延セルによる総遅延時間の半分に該当する遅延時間を有する。例えば、予備周波数変更クロック信号(M<n>)は複数の遅延セル(DC0〜DCn)全体の遅延時間の半分に該当する遅延時間を有する。
なお、上述したように、複数の遅延セル(DC0〜DCn)に遅延制御信号(SEL<0:n>)が1ビットずつ入力されることから、前記複数の遅延セル(DC0〜DCn)の各々からの信号出力を予備周波数変更クロック信号(M<0:n>)とする場合、前記チェーン構造においては、第2遅延時間に該当する信号出力がなされる論理素子(遅延セル、もしくは遅延セルに含まれるNANDゲート又はインバータ)の出力信号が、前記予備周波数変更クロック信号(M<0>)の信号ビットとして生成されることとなる。
なお、上述したように、複数の遅延セル(DC0〜DCn)に遅延制御信号(SEL<0:n>)が1ビットずつ入力されることから、前記複数の遅延セル(DC0〜DCn)の各々からの信号出力を予備周波数変更クロック信号(M<0:n>)とする場合、前記チェーン構造においては、第2遅延時間に該当する信号出力がなされる論理素子(遅延セル、もしくは遅延セルに含まれるNANDゲート又はインバータ)の出力信号が、前記予備周波数変更クロック信号(M<0>)の信号ビットとして生成されることとなる。
図5は図3の制御部150の回路図である。
図5に示すように、制御部150はシフトレジスタ151及び遅延制御信号生成部152を備える。
図5に示すように、制御部150はシフトレジスタ151及び遅延制御信号生成部152を備える。
前記シフトレジスタ151は複数のインバータ(IV21、IV22)、NANDゲート(ND21)、及び複数のフリップフロップ(FF0〜FFn)で構成することができる。
前記遅延制御信号生成部152は、複数のNORゲート(NR30_0〜NR30_n−1)及び複数のインバータ(IV30_0〜IV30_n−2)で構成することができる。
図6は図3の制御部150の出力波形図である。
前記シフトレジスタ151は、分周クロック信号(CLK_DIV)に応じて電源電圧(VDD)をシフトさせ、図6のように、多重化制御信号(C<0:n>)を生成する。前記シフトレジスタ151は、前記多重化制御信号(C<0:n>)の最上位ビット(C<n>)がハイレベルで活性化すれば、前記分周クロック信号(CLK_DIV)の入力を遮断して前記電源電圧(VDD)シフト動作を中止する。
前記シフトレジスタ151は、分周クロック信号(CLK_DIV)に応じて電源電圧(VDD)をシフトさせ、図6のように、多重化制御信号(C<0:n>)を生成する。前記シフトレジスタ151は、前記多重化制御信号(C<0:n>)の最上位ビット(C<n>)がハイレベルで活性化すれば、前記分周クロック信号(CLK_DIV)の入力を遮断して前記電源電圧(VDD)シフト動作を中止する。
前記遅延制御信号生成部152は、多重化制御信号(C<0:n−1>)をビット順に応じて2ビットずつ組み合わせ、図6のように、遅延制御信号(SEL<1:n>)を生成する。但し、遅延制御信号(SEL<1>)は接地電圧(VSS)と多重化制御信号(C<0>)の組み合わせによって生成される。例えば、接地電圧(VSS)と多重化制御信号(C<0>)を否定論理和して遅延制御信号(SEL<1>)を生成し、前記多重化制御信号(C<0>)と次順の多重化制御信号(C<1>)を否定論理和して遅延制御信号(SEL<2>)を生成する。なお、この多重化制御信号(C<0:n−1>)の2ビットずつの組み合わせは、すべてのビット順に応じて組み合わせてもよく、多重化制御信号(C<0:n−1>)の最下位ビットを除いた残りのビットをその順に応じて2ビットずつ組み合わせるようにしてもよい。
このように構成された本発明に係る信号周波数変更回路100の動作を説明すれば次の通りである。
初期動作状態において、位相固定完了信号(LOCK)はハイレベルで非活性化した状態である。よって、第2ANDゲート(AND12)から出力された第2入力信号(CLKI2)が検出部130及び分周部140に入力される。
初期動作状態において、位相固定完了信号(LOCK)はハイレベルで非活性化した状態である。よって、第2ANDゲート(AND12)から出力された第2入力信号(CLKI2)が検出部130及び分周部140に入力される。
図4の遅延線120は、遅延制御信号(SEL<0:n>)の初期値に応じて活性化した遅延セル(例えば、DC0)の遅延時間(第1遅延時間)だけ第1入力信号(CLKI)を遅らせて遅延信号(CLKO)を出力する。この時、遅延制御信号(SEL<0:n>)の初期値はすべての信号ビットのうちの(SEL<0>)だけが活性化している。
図5の制御部150は、分周部140から発生する分周クロック信号(CLK_DIV)に応じて、図6のように、多重化制御信号(C<0:n>)及び遅延制御信号(SEL<0:n>)を順次シフトさせる。
一方、検出部130は、遅延線120から出力された遅延信号(CLKO)の立ち上がりエッジに応じて、第2入力信号(CLKI2)の立ち下がりエッジを検出する。
前記順次活性化する遅延制御信号(SEL<0:n>)に応じて活性化する遅延セルの数が増加し、その結果、遅延線120の遅延時間が増加する。
前記順次活性化する遅延制御信号(SEL<0:n>)に応じて活性化する遅延セルの数が増加し、その結果、遅延線120の遅延時間が増加する。
図7は本発明に係る信号周波数変更回路100の出力波形図である。
図7のように、遅延信号(CLKO)の遅延時間が順次増加し、所定タイミングにおいて、前記検出部130が前記第2入力信号(CLKI2)の立ち下がりエッジを検出して、位相固定完了信号(LOCK)をローレベルで活性化させる。
図7のように、遅延信号(CLKO)の遅延時間が順次増加し、所定タイミングにおいて、前記検出部130が前記第2入力信号(CLKI2)の立ち下がりエッジを検出して、位相固定完了信号(LOCK)をローレベルで活性化させる。
前記位相固定完了信号(LOCK)がローレベルで活性化することにより、前記第2ANDゲート(AND12)が第2入力信号(CLKI2)をローレベルに固定させることにより、前記検出部130及び分周部140にクロック信号(CLK)が入力されるのを遮断する。
前記第2入力信号(CLKI2)がローレベルに固定されるため、前記検出部130は前記位相固定完了信号(LOCK)をローレベルに維持させ、制御部150は多重化制御信号(C<0:n>)及び遅延制御信号(SEL<0:n>)のシフト動作を中止する。
例えば、前記位相固定完了信号(LOCK)がローレベルで活性化した時点に、制御部150が多重化制御信号(C<4>)と遅延制御信号(SEL<4>)を活性化させた状態であると仮定すれば、多重化制御信号(C<5:n>)及び遅延制御信号(SEL<5:n>)は活性化しない。
マルチプレクサ160は、前記活性化した多重化制御信号(C<4>)に応じて、予備周波数変更クロック信号(M<0:n>)のうちから予備周波数変更クロック信号(M<4>)を選択して出力する。
この時、遅延制御信号(SEL<4>)が活性化に応答して活性化した遅延セル(DC0〜DC4)のうちの遅延セル(DC4)を介して出力される予備周波数変更クロック信号(M<4>)の遅延時間(第2遅延時間)は、前記遅延セル(DC0〜DC4)を経由した第1入力信号(CLKI)の遅延時間(第1遅延時間)の半分に該当する。
出力部170のXORゲート(XOR11)は、前記予備周波数変更クロック信号(M<4>)とレプリカディレイ171を介してモデリング遅延時間だけ遅れた第1入力信号(CLKI)を排他的論理和して、図7のように、周波数変更クロック信号(CLKFC)を出力する。この時、予備周波数変更クロック信号(M<4>)は、レプリカディレイ171の出力信号(CLK_RD)と前記出力信号(CLK_RD)の周期の1/4に該当する位相差を有する。よって、予備周波数変更クロック信号(M<4>)と前記出力信号(CLK_RD)を排他的論理和すれば、クロック信号CLKに比べて2倍の周波数を有する周波数変更クロック信号(CLKFC)を生成することができる。
図7に示すように、位相固定完了信号(LOCK)がローレベルで非活性化した後には前記第1入力信号(CLKI)に比べて2倍の周波数を有し、デューティサイクル(duty cycle)が一定である周波数変更クロック信号(CLKFC)が生成されることが分かる。
本発明は、遅延線120と検出部130を介して第1入力信号(CLKI)と遅延信号(CLKO)が正確に互いに逆の位相になるタイミングを検出する方式を使う。よって、クロック信号(CLK)の周波数と関係なく、前記第1入力信号(CLKI)に比べて2倍の周波数を有し、デューティサイクル(duty cycle)が一定である周波数変更クロック信号(CLKFC)を生成することができる。
上述した本発明では入力信号の周波数を2倍に変更する実施形態を記述したが、本発明が2倍の周波数変更だけに限定されるものではない。上述した本発明の動作原理、すなわち、「周波数変更クロック信号(CLKFC)がクロック信号(CLK)に比べて2倍の周波数を有するようにするためには、前記予備周波数変更クロック信号(M<0>)の遅延時間が単位遅延時間の半分、すなわち、遅延セル(DC0)の遅延時間の半分になるように設定しなければならない。」から分かるように、遅延線120の設計変更により、他の倍数、例えば、3倍、4倍などのように入力信号の周波数を変更することも可能である。
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
110…入力部
120…遅延線
130…検出部
140…分周部
150…制御部
160…マルチプレクサ
170…出力部
120…遅延線
130…検出部
140…分周部
150…制御部
160…マルチプレクサ
170…出力部
Claims (29)
- クロック信号を遅延制御信号に相応する第1遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第1遅延時間に比べて小さい第2遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線;
前記遅延信号を利用して、前記クロック信号の特定位相を検出して位相固定完了信号を生成する検出部;
前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部;
前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから1つを選択して出力するマルチプレクサ;及び
前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする信号周波数変更回路。 - 前記第2遅延時間は前記第1遅延時間の半分に該当することを特徴とする請求項1に記載の信号周波数変更回路。
- 前記遅延線は、
複数の遅延セルを備え、
前記複数の遅延セルの各々は複数の論理素子からなるチェーン構造を有し、
前記チェーン構造において、前記第2遅延時間に該当する信号出力がなされる論理素子の出力信号を前記予備周波数変更クロック信号の信号ビットとして生成することを特徴とする請求項1に記載の信号周波数変更回路。 - 前記検出部は、
前記遅延信号の立ち上がりエッジを利用し、前記クロック信号の立ち下がりエッジを検出して、前記位相固定完了信号を活性化するように構成されることを特徴とする請求項1に記載の信号周波数変更回路。 - 前記検出部は、
入力端に前記クロック信号が入力され、クロック信号端子に前記遅延信号が入力され、出力端から前記位相固定完了信号を出力するように構成されたフリップフロップを備えることを特徴とする請求項4に記載の信号周波数変更回路。 - 前記制御部は、
前記多重化制御信号の最上位ビットの活性化に応答して、前記多重化制御信号のシフト動作が中止するように構成されることを特徴とする請求項1に記載の信号周波数変更回路。 - 前記制御部は、
前記クロック信号に応じて電源電圧レベルをシフトさせ、前記多重化制御信号を生成するように構成されたシフトレジスタ、及び
前記多重化制御信号をビット順に応じて2ビットずつ組み合わせ、前記遅延制御信号を生成するように構成された遅延制御信号生成部を備えることを特徴とする請求項1に記載の信号周波数変更回路。 - 前記シフトレジスタは、
前記多重化制御信号の最上位ビットが非活性化した場合に前記クロック信号の供給を受けるように構成されることを特徴とする請求項7に記載の信号周波数変更回路。 - 前記遅延制御信号生成部は、
前記多重化制御信号の最下位ビットを除いた残りのビットをその順に応じて2ビットずつ組み合わせ、前記遅延制御信号を生成するように構成されることを特徴とする請求項7に記載の信号周波数変更回路。 - 前記出力部は、
前記クロック信号が入力されて前記マルチプレクサの出力信号が生成される時までの遅延時間だけ前記クロック信号を遅らせた信号と前記マルチプレクサの出力信号を組み合わせて前記周波数変更クロック信号を生成するように構成されることを特徴とする請求項1に記載の信号周波数変更回路。 - 前記出力部は、
前記クロック信号が入力されるレプリカディレイ、及び
前記レプリカディレイの出力と前記マルチプレクサの出力を排他的論理和して前記周波数変更クロック信号を生成する論理素子を備えることを特徴とする請求項1に記載の信号周波数変更回路。 - 前記クロック信号を前記位相固定完了信号の非活性化区間の間に前記検出部及び前記制御部に提供する入力部をさらに備えることを特徴とする請求項1に記載の信号周波数変更回路。
- 前記クロック信号を分周して前記制御部に提供する分周部をさらに備えることを特徴とする請求項1に記載の信号周波数変更回路。
- 各々論理素子チェーン構造を有する複数の遅延セルを備え、遅延制御信号に応じて活性化した遅延セルを介してクロック信号を遅らせて遅延信号を生成し、前記複数の遅延セルの論理素子チェーン構造において、単位遅延時間の半分に該当する論理素子の出力信号を予備周波数変更クロック信号として出力する遅延線;
前記遅延信号を利用して、前記クロック信号の特定位相を検出して、位相固定完了信号を生成する検出部;
前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部;
前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから1つを選択して出力するマルチプレクサ;及び
前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする信号周波数変更回路。 - 前記検出部は、
前記遅延信号の立ち上がりエッジを利用し、前記クロック信号の立ち下がりエッジを検出して、前記位相固定完了信号を活性化するように構成されることを特徴とする請求項14に記載の信号周波数変更回路。 - 前記検出部は、
入力端に前記クロック信号が入力され、クロック信号端子に前記遅延信号が入力され、出力端から前記位相固定完了信号を出力するように構成されたフリップフロップを備えることを特徴とする請求項15に記載の信号周波数変更回路。 - 前記制御部は、
前記多重化制御信号の最上位ビットの活性化に応答して、前記多重化制御信号のシフト動作が中止するように構成されることを特徴とする請求項14に記載の信号周波数変更回路。 - 前記制御部は、
前記クロック信号に応じて電源電圧レベルをシフトさせ、前記多重化制御信号を生成するように構成されたシフトレジスタ、及び
前記多重化制御信号をビット順に応じて2ビットずつ組み合わせ、前記遅延制御信号を生成するように構成された遅延制御信号生成部を備えることを特徴とする請求項14に記載の信号周波数変更回路。 - 前記シフトレジスタは、
前記多重化制御信号の最上位ビットが非活性化した場合に前記クロック信号の供給を受けるように構成されることを特徴とする請求項18に記載の信号周波数変更回路。 - 前記遅延制御信号生成部は、
前記多重化制御信号の最下位ビットを除いた残りのビットをその順に応じて2ビットずつ組み合わせ、前記遅延制御信号を生成するように構成されることを特徴とする請求項18に記載の信号周波数変更回路。 - 前記出力部は、
前記クロック信号が入力されて前記マルチプレクサの出力信号が生成される時までの遅延時間だけ前記クロック信号を遅らせた信号と前記マルチプレクサの出力信号を組み合わせて前記周波数変更クロック信号を生成するように構成されることを特徴とする請求項14に記載の信号周波数変更回路。 - 前記出力部は、
前記クロック信号が入力されるレプリカディレイ、及び
前記レプリカディレイの出力と前記マルチプレクサの出力を排他的論理和して前記周波数変更クロック信号を生成する論理素子を備えることを特徴とする請求項14に記載の信号周波数変更回路。 - 前記クロック信号を前記位相固定完了信号が非活性化した区間の間に前記検出部及び前記制御部に提供する入力部をさらに備えることを特徴とする請求項14に記載の信号周波数変更回路。
- 前記クロック信号を分周して前記制御部に提供する分周部をさらに備えることを特徴とする請求項14に記載の信号周波数変更回路。
- 単位遅延時間だけ入力信号を遅らせて出力する複数の遅延セルを有する信号周波数変更回路の周波数変更方法であって、
外部クロック信号を前記複数の遅延セルを介して遅らせて第1遅延信号を生成し、前記外部クロック信号を前記単位遅延時間に比べて所定比率だけ減少した遅延時間だけ前記複数の遅延セルの各々を介して遅らせて第2遅延信号を生成するステップ;及び
前記第2遅延信号のうちから前記第1遅延信号と前記外部クロック信号が予め設定された位相差を有するタイミングに該当する第2遅延信号を選択し、前記選択された第2遅延信号と前記外部クロック信号を組み合わせ、前記外部クロック信号の周波数を変更するステップを含むことを特徴とする信号周波数変更回路の周波数変更方法。 - 前記予め設定された位相差は前記クロック信号の半周期だけの位相差であることを特徴とする請求項25に記載の信号周波数変更回路の周波数変更方法。
- 前記所定比率だけ減少した遅延時間は、
前記単位遅延時間の半分に該当する遅延時間であることを特徴とする請求項25に記載の信号周波数変更回路の周波数変更方法。 - 前記外部クロック信号の周波数変更は、
前記外部クロック信号の周波数を2倍増加させてなされることを特徴とする請求項25に記載の信号周波数変更回路の周波数変更方法。 - 前記選択された第2遅延信号と前記外部クロック信号の組み合わせは、
前記外部クロック信号をモデリング遅延時間だけ遅らせた信号と前記選択された第2遅延信号を組み合わせてなされ、
前記モデリング遅延時間は、前記外部クロック信号が入力されて前記第2遅延信号が選択されるまでの遅延時間であることを特徴とする請求項25に記載の信号周波数変更回路の周波数変更方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090032898A KR101069671B1 (ko) | 2009-04-15 | 2009-04-15 | 신호 주파수 변경 회로 및 그 주파수 변경 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010252288A true JP2010252288A (ja) | 2010-11-04 |
JP2010252288A5 JP2010252288A5 (ja) | 2012-09-13 |
Family
ID=42958942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009178346A Ceased JP2010252288A (ja) | 2009-04-15 | 2009-07-30 | 信号周波数変更回路及びその周波数変更方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7876134B2 (ja) |
JP (1) | JP2010252288A (ja) |
KR (1) | KR101069671B1 (ja) |
CN (1) | CN101867357B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012120045A (ja) * | 2010-12-02 | 2012-06-21 | Olympus Corp | パルス走行位置検出回路、a/d変換回路および固体撮像素子 |
CN106646282A (zh) * | 2017-01-03 | 2017-05-10 | 中国地质大学(武汉) | 一种基于量化时延法提高fid信号测频精度的方法及电路 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101562440B (zh) * | 2009-05-12 | 2010-11-10 | 华为技术有限公司 | 延迟模块和方法、时钟检测装置及数字锁相环 |
US8552783B2 (en) * | 2011-06-10 | 2013-10-08 | International Business Machines Corporation | Programmable delay generator and cascaded interpolator |
CN102854451A (zh) * | 2011-06-29 | 2013-01-02 | 鸿富锦精密工业(深圳)有限公司 | 印刷电路板的信号群延迟分析系统及方法 |
CN103258571B (zh) * | 2012-02-20 | 2016-02-17 | 北京兆易创新科技股份有限公司 | 一种串行接口快闪存储器及时钟倍频电路 |
US20140218084A1 (en) * | 2013-02-06 | 2014-08-07 | Nvidia Corporation | Approach to clock frequency modulation of a fixed frequency clock source |
US9319037B2 (en) * | 2014-02-03 | 2016-04-19 | Advanced Micro Devices, Inc. | Self-adjusting clock doubler and integrated circuit clock distribution system using same |
US10481187B2 (en) | 2014-12-31 | 2019-11-19 | Texas Instruments Incorporated | Frequency synthesizer output cycle counter including ring encoder |
US10090850B2 (en) * | 2016-04-12 | 2018-10-02 | Microchip Technology Incorporated | Microcontroller with digital delay line analog-to-digital converter |
CN110502065A (zh) * | 2018-05-17 | 2019-11-26 | 瑞昱半导体股份有限公司 | 时钟管理电路及时钟管理方法 |
CN108832915B (zh) * | 2018-09-13 | 2024-05-14 | 长江存储科技有限责任公司 | 一种占空比校准电路 |
CN109856472B (zh) * | 2018-12-13 | 2021-06-29 | 江汉大学 | 基于多路检测信号的小型化鱼池捕检定装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05199088A (ja) * | 1991-02-25 | 1993-08-06 | Toshiba Corp | 遅延回路 |
JPH06164339A (ja) * | 1992-11-17 | 1994-06-10 | Nippondenso Co Ltd | デジタル制御遅延装置及びデジタル制御発振装置 |
JPH11266239A (ja) * | 1998-03-18 | 1999-09-28 | Toshiba Corp | クロック同期遅延制御回路 |
JP2002132375A (ja) * | 2000-10-19 | 2002-05-10 | Yamaha Corp | クロック信号制御回路 |
JP2002158566A (ja) * | 2000-11-21 | 2002-05-31 | Nec Corp | 固定長遅延生成回路 |
JP2004364252A (ja) * | 2003-05-31 | 2004-12-24 | Hynix Semiconductor Inc | デジタル遅延固定ループ |
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000132266A (ja) * | 1998-10-23 | 2000-05-12 | Mitsubishi Electric Corp | 内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法 |
JP2001228216A (ja) | 2000-02-18 | 2001-08-24 | Nec Corp | デバイス動的特性測定用テスト回路 |
US6362668B1 (en) * | 2000-03-23 | 2002-03-26 | Cypress Semiconductor Corp. | Circuit and method for frequency generator control |
US6339346B1 (en) | 2000-08-30 | 2002-01-15 | United Memories, Inc. | Low skew signal generation circuit |
KR100500929B1 (ko) * | 2002-11-27 | 2005-07-14 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
KR100576475B1 (ko) | 2003-12-26 | 2006-05-10 | 주식회사 하이닉스반도체 | 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치 |
KR100682182B1 (ko) | 2004-04-12 | 2007-02-12 | 주식회사 하이닉스반도체 | 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치 및그의 데이터 출력방법 |
KR100613059B1 (ko) | 2004-04-20 | 2006-08-16 | 주식회사 하이닉스반도체 | 지연 동기 루프 |
US7068081B2 (en) * | 2004-05-04 | 2006-06-27 | Hewlett-Packard Development Company, L.P. | Frequency synthesizer with digital phase selection |
US7145371B2 (en) * | 2004-07-30 | 2006-12-05 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Variable frequency generator |
US7132863B2 (en) | 2005-04-04 | 2006-11-07 | Freescale Semiconductor, Inc. | Digital clock frequency doubler |
US7667504B2 (en) * | 2007-05-22 | 2010-02-23 | International Business Machines Corporation | Signal delay element, method and integrated circuit device for frequency adjustment of electronic signals |
-
2009
- 2009-04-15 KR KR1020090032898A patent/KR101069671B1/ko active IP Right Grant
- 2009-06-30 US US12/494,408 patent/US7876134B2/en active Active
- 2009-07-30 JP JP2009178346A patent/JP2010252288A/ja not_active Ceased
- 2009-08-10 CN CN200910159246.2A patent/CN101867357B/zh not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05199088A (ja) * | 1991-02-25 | 1993-08-06 | Toshiba Corp | 遅延回路 |
JPH06164339A (ja) * | 1992-11-17 | 1994-06-10 | Nippondenso Co Ltd | デジタル制御遅延装置及びデジタル制御発振装置 |
JPH11266239A (ja) * | 1998-03-18 | 1999-09-28 | Toshiba Corp | クロック同期遅延制御回路 |
JP2002132375A (ja) * | 2000-10-19 | 2002-05-10 | Yamaha Corp | クロック信号制御回路 |
JP2002158566A (ja) * | 2000-11-21 | 2002-05-31 | Nec Corp | 固定長遅延生成回路 |
JP2004364252A (ja) * | 2003-05-31 | 2004-12-24 | Hynix Semiconductor Inc | デジタル遅延固定ループ |
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
Non-Patent Citations (1)
Title |
---|
JPN6009010660; 湯山俊夫著: 「ディジタルIC回路の設計」 第2版, 19870110, 41〜47頁, CQ出版株式会社 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012120045A (ja) * | 2010-12-02 | 2012-06-21 | Olympus Corp | パルス走行位置検出回路、a/d変換回路および固体撮像素子 |
CN106646282A (zh) * | 2017-01-03 | 2017-05-10 | 中国地质大学(武汉) | 一种基于量化时延法提高fid信号测频精度的方法及电路 |
Also Published As
Publication number | Publication date |
---|---|
KR101069671B1 (ko) | 2011-10-04 |
US20100264960A1 (en) | 2010-10-21 |
CN101867357B (zh) | 2014-07-23 |
KR20100114389A (ko) | 2010-10-25 |
US7876134B2 (en) | 2011-01-25 |
CN101867357A (zh) | 2010-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010252288A (ja) | 信号周波数変更回路及びその周波数変更方法 | |
JP4774340B2 (ja) | パワーダウンモードの間、周期的にロッキング動作を実行する機能を有するdll及びそのロッキング動作方法 | |
US8856410B2 (en) | Semiconductor memory apparatus | |
KR101405702B1 (ko) | 다중 위상 클록 발생 장치 및 방법 | |
US6750692B2 (en) | Circuit and method for generating internal clock signal | |
US9628089B1 (en) | Supply voltage tracking clock generator in adaptive clock distribution systems | |
JP2002290214A (ja) | デューティーサイクル補正回路 | |
US8643416B2 (en) | Semiconductor device including a delay locked loop circuit | |
US7230875B2 (en) | Delay locked loop for use in synchronous dynamic random access memory | |
JP5262630B2 (ja) | セルフテスト回路を有するクロック生成回路 | |
KR102105139B1 (ko) | 클럭 지연 검출회로 및 이를 이용하는 반도체 장치 | |
JP2010252288A5 (ja) | ||
US7801259B2 (en) | Frequency detecting circuit and method, and semiconductor apparatus including frequency detecting circuit | |
KR20150128147A (ko) | 듀티 사이클 감지 회로 및 이를 구비하는 반도체 집적 회로 장치 | |
KR101094932B1 (ko) | 지연고정루프회로 | |
US8446197B2 (en) | Delay locked loop and method for driving the same | |
Lin et al. | A Synchronous 50% Duty-Cycle Clock Generator in 0.35-$\mu $ m CMOS | |
US20090326843A1 (en) | Apparatus and method for detecting temperature/voltage variation of semiconductor integrated circuit | |
US8063708B2 (en) | Phase locked loop and method for operating the same | |
US9054713B2 (en) | Semiconductor device generating internal clock signal having higher frequency than that of input clock signal | |
US20100237918A1 (en) | Frequency measuring circuit and semiconductor device having the same | |
US20050094448A1 (en) | Integrated circuit device with on-chip setup/hold measuring circuit | |
CN111030679B (zh) | 延迟锁相回路电路及其单位粗延迟选择方法 | |
KR100541543B1 (ko) | 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치 | |
KR20100137071A (ko) | 클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120726 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120726 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130411 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20130829 |