JP2010252288A - 信号周波数変更回路及びその周波数変更方法 - Google Patents

信号周波数変更回路及びその周波数変更方法 Download PDF

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Abstract

【課題】デューティサイクルエラーを最小化し、消費電流を減少させる。
【解決手段】信号周波数変更回路は、クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備える。
【選択図】図３

Description

本発明は半導体集積回路に関し、特に信号周波数変更回路及びその周波数変更方法に関する。
半導体集積回路は、その動作テストのために、外部のコントローラから提供されるクロック信号の周波数に比べて高い周波数を有するクロック信号を必要とする。
半導体テスト装置は半導体集積回路のテストに適するほどの高い周波数のクロック信号を提供することができない。
したがって、外部から提供されるクロック信号の周波数を、例えば、２倍の周波数に変更するための信号周波数変更回路が半導体集積回路の内部に備えられる。
図１は従来技術の一例による信号周波数変更回路１の回路図であり、図２は従来技術の他例による信号周波数変更回路１０のブロック図である。
図１に示すように、従来技術の一例による信号周波数変更回路１は、遅延素子（ＤＬＹ）及びＸＯＲゲート（ＸＯＲ１）で構成される。
図１に示された信号周波数変更回路１は、クロック信号（ＣＬＫ）と遅延素子（ＤＬＹ）の出力信号（Ａ）を排他的論理和して、前記クロック信号（ＣＬＫ）に比べて２倍の周波数を有する出力信号（ＯＵＴ）を生成する。
図２に示すように、従来技術の他例による信号周波数変更回路１０は、カウンター１１、発振器１２、及びロジック回路１３を備える。
図２に示された信号周波数変更回路１０は、発振器１２がクロック信号（ＣＬＫ）に比べて高い周波数を有する発振信号（ＯＳＣ）を生成し、カウンター１１が前記発振信号（ＯＳＣ）をカウントして出力する。また、ロジック回路１３が前記カウンター１１の出力を利用して、前記クロック信号（ＣＬＫ）の一周期の半分に該当する周期を有する、すなわち、クロック信号（ＣＬＫ）の２倍の周波数を有する出力信号（ＯＵＴ）を生成する。
しかし、従来技術による信号周波数変更回路１は、構造は簡単であるが、遅延素子（ＤＬＹ）に応じ、出力信号（ＯＵＴ）のデューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）の変動が激しくてデューティサイクルエラーの発生確率が高く、クロック信号（ＣＬＫ）のデューティエラーが出力信号（ＯＵＴ）の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）においてジッター（ｊｉｔｔｅｒ）として現れる問題点がある。
また、従来技術による信号周波数変更回路１０は、発振器１２の動作による電流消耗が大きくなり、カウンター１１の出力信号のビット数の増加により回路面積が大きくなる問題がある。
アメリカ登録特許６，３３９，３４６
そこで、本発明は、デューティサイクルエラーを最小化し、消費電流を減少できるようにした信号周波数変更回路及びその周波数変更方法を提供することをその目的とする。
本発明に係る信号周波数変更回路は、クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；前記遅延信号を利用して、前記クロック信号の特定位相を検出して位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする。
本発明に係る信号周波数変更回路は、各々論理素子チェーン構造を有する複数の遅延セルを備え、遅延制御信号に応じて活性化した遅延セルを介してクロック信号を遅らせて遅延信号を生成し、前記複数の遅延セルの論理素子チェーン構造において、単位遅延時間の半分に該当する論理素子の出力信号を予備周波数変更クロック信号として出力する遅延線；前記遅延信号を利用して、前記クロック信号の特定位相を検出して、位相固定完了信号を生成する検出部；前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする。
本発明に係る信号周波数変更回路の周波数変更方法は、単位遅延時間だけ入力信号を遅らせて出力する複数の遅延セルを有する信号周波数変更回路の周波数変更方法であって、外部クロック信号を前記複数の遅延セルを介して遅らせて第１遅延信号を生成し、前記外部クロック信号を前記単位遅延時間に比べて所定比率だけ減少した遅延時間だけ前記複数の遅延セルの各々を介して遅らせて第２遅延信号を生成するステップ；及び前記第２遅延信号のうちから前記第１遅延信号と前記外部クロック信号が予め設定された位相差を有するタイミングに該当する第２遅延信号を選択し、前記選択された第２遅延信号と前記外部クロック信号を組み合わせ、前記外部クロック信号の周波数を変更するステップを含むことを特徴とする。
本発明に係る信号周波数変更回路及びその周波数変更方法は出力信号のデューティサイクルエラーを最小化することができるため、これを用いる半導体集積回路のテスト性能を向上させることができる。
本発明に係る信号周波数変更回路は消費電流が減少するため、これを用いる半導体集積回路の総消費電流を減少させることができる。
従来技術の一例による信号周波数変更回路の回路図である。 従来技術の他例による信号周波数変更回路のブロック図である。 本発明に係る信号周波数変更回路のブロック図である。 図３の遅延線の回路図である。 図３の制御部の回路図である。 図３の制御部の出力波形図である。 本発明に係る信号周波数変更回路１００の出力波形図である。
以下では添付図面を参照して本発明の好ましい実施形態についてより詳細に説明する。
図３は本発明に係る信号周波数変更回路１００のブロック図である。
図３に示すように、本発明に係る信号周波数変更回路１００は、入力部１１０、遅延線１２０、検出部１３０、分周部１４０、制御部１５０、マルチプレクサ１６０、及び出力部１７０を備える。
前記入力部１１０は第１ＡＮＤゲート（ＡＮＤ１１）及び第２ＡＮＤゲート（ＡＮＤ１２）を備える。
前記第１ＡＮＤゲート（ＡＮＤ１１）は、第１入力端に電源電圧（ＶＤＤ）が印加されるため、第２入力端を介して入力されたクロック信号（ＣＬＫ）を遅延線１２０に第１入力信号（ＣＬＫＩ）として提供する。
前記第２ＡＮＤゲート（ＡＮＤ１２）は、位相固定完了信号（ＬＯＣＫ）に応じて、クロック信号（ＣＬＫ）を検出部１３０に伝達又は遮断する。すなわち、前記第２ＡＮＤゲート（ＡＮＤ１２）は、前記位相固定完了信号（ＬＯＣＫ）がハイレベルで非活性化すれば、第２入力信号（ＣＬＫＩ２）をクロック信号（ＣＬＫ）として前記検出部１３０に伝達する。前記第２ＡＮＤゲート（ＡＮＤ１２）は、前記位相固定完了信号（ＬＯＣＫ）がローレベルで活性化すれば、第２入力信号（ＣＬＫＩ２）をローレベルに固定させることにより、前記クロック信号（ＣＬＫ）が前記検出部１３０に入力されるのを遮断する。
前記第１ＡＮＤゲート（ＡＮＤ１１）はダミー素子（ｄｕｍｍｙ ｄｅｖｉｃｅ）であり、回路設計方式に応じて選択的に用いることができる。すなわち、前記クロック信号（ＣＬＫ）が前記遅延線１２０に入力されるタイミングと、前記クロック信号（ＣＬＫ）が前記検出部１３０に入力されるタイミングとは一致することが好ましい。よって、クロック信号（ＣＬＫ）の入力タイミングを一致させるために、前記第２ＡＮＤゲート（ＡＮＤ１２）の信号遅延時間と同一の信号遅延時間を有するように第１ＡＮＤゲート（ＡＮＤ１１）を構成したのである。つまり、第１入力信号（ＣＬＫＩ）と第２入力信号（ＣＬＫＩ２）はタイミングの側面で同一の信号であると見ることができる。
前記遅延線１２０には前記第１入力信号（ＣＬＫＩ）及び遅延制御信号（ＳＥＬ＜０：ｎ＞）が入力され、遅延信号（ＣＬＫＯ）及び予備周波数変更クロック信号（Ｍ＜０：ｎ＞）を出力する。
前記遅延信号（ＣＬＫＯ）は、前記第１入力信号（ＣＬＫＩ）が前記遅延線１２０を介して前記遅延制御信号（ＳＥＬ＜０：ｎ＞）に該当する時間（第１遅延時間）だけ遅れた信号である。
前記検出部１３０はフリップフロップで構成することができ、リセット信号ＲＳＴに応じて初期化される。
前記検出部１３０は、前記遅延信号（ＣＬＫＯ）が立ち上がるタイミング及び値、すなわち立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に応じ、前記第２入力信号（ＣＬＫＩ２）が立ち下がるタイミング及び値、すなわち立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）を検出して、前記位相固定完了信号（ＬＯＣＫ）をローレベルで活性化させる。
前記分周部１４０は前記第２入力信号（ＣＬＫＩ２）を分周して分周クロック信号（ＣＬＫ＿ＤＩＶ）を生成する。
前記制御部１５０は、前記分周クロック信号（ＣＬＫ＿ＤＩＶ）を利用して、前記遅延制御信号（ＳＥＬ＜０：ｎ＞）及び多重化制御信号（Ｃ＜０：ｎ＞）を生成する。
前記マルチプレクサ１６０は、前記多重化制御信号（Ｃ＜０：ｎ＞）に応じて、前記予備周波数変更クロック信号（Ｍ＜０：ｎ＞）のうちから１つを選択して出力する。例えば、多重化制御信号（Ｃ＜ｎ＞）が活性化した場合、前記マルチプレクサ１６０は前記予備周波数変更クロック信号（Ｍ＜ｎ＞）を選択して出力する。
前記出力部１７０はレプリカディレイ（ｒｅｐｌｉｃａ ｄｅｌａｙ）１７１及びＸＯＲゲート（ＸＯＲ１１）を備える。
前記レプリカディレイ１７１は、本発明の信号周波数変更回路の内部遅延時間をモデリングしたモデリング（ｍｏｄｅｌｉｎｇ）遅延時間、すなわち、前記第１入力信号（ＣＬＫＩ）が入力されて前記マルチプレクサ１６０の出力信号が生成される時までの遅延時間だけの遅延時間を有するように構成された遅延素子である。前記レプリカディレイ１７１は第１入力信号（ＣＬＫＩ）を前記モデリング遅延時間だけ遅らせて出力信号（ＣＬＫ＿ＲＤ）を生成する。
前記ＸＯＲゲート（ＸＯＲ１１）は、前記レプリカディレイ１７１の出力信号（ＣＬＫ＿ＲＤ）と前記マルチプレクサ１６０の出力信号を排他的論理和して、周波数変更クロック信号（ＣＬＫＦＣ）を出力する。
図４は図３の遅延線１２０の回路図である。
図４に示すように、遅延線１２０はＮＡＮＤゲート（ＮＤ１０）及び複数の遅延セル（ＤＣ０〜ＤＣｎ）を備える。
前記ＮＡＮＤゲート（ＮＤ１０）は、遅延線１２０を経由した遅延信号（ＣＬＫＯ）が第１入力信号（ＣＬＫＩ）に対して反転した位相を有するため、これを再び反転させて本来の位相を持たせるために構成される。
前記複数の遅延セル（ＤＣ０〜ＤＣｎ）に遅延制御信号（ＳＥＬ＜０：ｎ＞）が１ビットずつ入力され、前記複数の遅延セル（ＤＣ０〜ＤＣｎ）の各々から予備周波数変更クロック信号（Ｍ＜０：ｎ＞）が１ビットずつ出力される。前記遅延制御信号（ＳＥＬ＜０：ｎ＞）は、前記複数の遅延セル（ＤＣ０〜ＤＣｎ）の各々の活性化有無を決定する信号である。
前記複数の遅延セル（ＤＣ０〜ＤＣｎ）は同一に構成することができ、その中の１つの遅延セル（ＤＣ０）の構成を見てみれば、基本的にＮＡＮＤゲートチェーン構造を有する。すなわち、直線的に順次連結されたチェーン（ｃｈａｉｎ）構造の複数の論理素子であるＮＡＮＤゲート（ＮＤ１１〜ＮＤ１３）及びインバータ（ＩＶ１１）で構成される。ＮＡＮＤゲート（ＮＤ１１）の２つの入力端のうちの１つに第１入力信号（ＣＬＫＩ）が印加され、他方の１つの入力端に遅延制御信号（ＳＥＬ＜０＞）が印加される。前記遅延セル（ＤＣ０）はデフォルト（ｄｅｆａｕｌｔ）動作状態に設定されるため、遅延制御信号（ＳＥＬ＜０＞）として電源電圧（ＶＤＤ）が印加される。前記ＮＡＮＤゲート（ＮＤ１１）の出力信号が多重化制御信号（Ｃ＜０＞）として出力される。
本発明はクロック信号（ＣＬＫ）の周波数を変更して出力する回路であって、特に、本発明の実施形態はクロック信号（ＣＬＫ）に比べて２倍の周波数を有する周波数変更クロック信号（ＣＬＫＦＣ）を出力するように構成したものである。
周波数変更クロック信号（ＣＬＫＦＣ）がクロック信号（ＣＬＫ）に比べて２倍の周波数を有するようにするためには、前記予備周波数変更クロック信号（Ｍ＜０＞）の遅延時間（第２遅延時間）が単位遅延時間の半分、すなわち、遅延セル（ＤＣ０）の遅延時間の半分になるように設定しなければならない。よって、前記遅延セル（ＤＣ０）を構成する複数のＮＡＮＤゲート（ＮＤ１１〜ＮＤ１３）のうち、単位遅延時間の半分に該当する遅延時間を有するいずれか１つから前記予備周波数変更クロック信号（Ｍ＜０＞）が出力されるようにし、図４の実施形態においては、前記ＮＡＮＤゲート（ＮＤ１１）の出力信号を予備周波数変更クロック信号（Ｍ＜０＞）として出力するように構成した例を挙げている。
上述したように、本発明は、前記予備周波数変更クロック信号（Ｍ＜０＞）の遅延時間が遅延セル（ＤＣ０）の単位遅延時間の半分に該当すれば良いため、遅延セル（ＤＣ０）の回路変更、例えば、前記複数のＮＡＮＤゲート（ＮＤ１１〜ＮＤ１３）のサイズ調節などにより、他のＮＡＮＤゲート（ＮＤ１２、ＮＤ１３）の出力を予備周波数変更クロック信号（Ｍ＜０＞）として出力することも可能である。勿論、ＮＡＮＤゲートではない他の論理素子で遅延セルを構成する場合も上述した原理に従えば良い。
つまり、予備周波数変更クロック信号（Ｍ＜０：ｎ＞）は、前記複数の遅延セル（ＤＣ０〜ＤＣｎ）のうちの活性化した遅延セルによる総遅延時間の半分に該当する遅延時間を有する。例えば、予備周波数変更クロック信号（Ｍ＜ｎ＞）は複数の遅延セル（ＤＣ０〜ＤＣｎ）全体の遅延時間の半分に該当する遅延時間を有する。
なお、上述したように、複数の遅延セル（ＤＣ０〜ＤＣｎ）に遅延制御信号（ＳＥＬ＜０：ｎ＞）が１ビットずつ入力されることから、前記複数の遅延セル（ＤＣ０〜ＤＣｎ）の各々からの信号出力を予備周波数変更クロック信号（Ｍ＜０：ｎ＞）とする場合、前記チェーン構造においては、第２遅延時間に該当する信号出力がなされる論理素子（遅延セル、もしくは遅延セルに含まれるＮＡＮＤゲート又はインバータ）の出力信号が、前記予備周波数変更クロック信号（Ｍ＜０＞）の信号ビットとして生成されることとなる。
図５は図３の制御部１５０の回路図である。
図５に示すように、制御部１５０はシフトレジスタ１５１及び遅延制御信号生成部１５２を備える。
前記シフトレジスタ１５１は複数のインバータ（ＩＶ２１、ＩＶ２２）、ＮＡＮＤゲート（ＮＤ２１）、及び複数のフリップフロップ（ＦＦ０〜ＦＦｎ）で構成することができる。
前記遅延制御信号生成部１５２は、複数のＮＯＲゲート（ＮＲ３０＿０〜ＮＲ３０＿ｎ−１）及び複数のインバータ（ＩＶ３０＿０〜ＩＶ３０＿ｎ−２）で構成することができる。
図６は図３の制御部１５０の出力波形図である。
前記シフトレジスタ１５１は、分周クロック信号（ＣＬＫ＿ＤＩＶ）に応じて電源電圧（ＶＤＤ）をシフトさせ、図６のように、多重化制御信号（Ｃ＜０：ｎ＞）を生成する。前記シフトレジスタ１５１は、前記多重化制御信号（Ｃ＜０：ｎ＞）の最上位ビット（Ｃ＜ｎ＞）がハイレベルで活性化すれば、前記分周クロック信号（ＣＬＫ＿ＤＩＶ）の入力を遮断して前記電源電圧（ＶＤＤ）シフト動作を中止する。
前記遅延制御信号生成部１５２は、多重化制御信号（Ｃ＜０：ｎ−１＞）をビット順に応じて２ビットずつ組み合わせ、図６のように、遅延制御信号（ＳＥＬ＜１：ｎ＞）を生成する。但し、遅延制御信号（ＳＥＬ＜１＞）は接地電圧（ＶＳＳ）と多重化制御信号（Ｃ＜０＞）の組み合わせによって生成される。例えば、接地電圧（ＶＳＳ）と多重化制御信号（Ｃ＜０＞）を否定論理和して遅延制御信号（ＳＥＬ＜１＞）を生成し、前記多重化制御信号（Ｃ＜０＞）と次順の多重化制御信号（Ｃ＜１＞）を否定論理和して遅延制御信号（ＳＥＬ＜２＞）を生成する。なお、この多重化制御信号（Ｃ＜０：ｎ−１＞）の２ビットずつの組み合わせは、すべてのビット順に応じて組み合わせてもよく、多重化制御信号（Ｃ＜０：ｎ−１＞）の最下位ビットを除いた残りのビットをその順に応じて２ビットずつ組み合わせるようにしてもよい。
このように構成された本発明に係る信号周波数変更回路１００の動作を説明すれば次の通りである。
初期動作状態において、位相固定完了信号（ＬＯＣＫ）はハイレベルで非活性化した状態である。よって、第２ＡＮＤゲート（ＡＮＤ１２）から出力された第２入力信号（ＣＬＫＩ２）が検出部１３０及び分周部１４０に入力される。
図４の遅延線１２０は、遅延制御信号（ＳＥＬ＜０：ｎ＞）の初期値に応じて活性化した遅延セル（例えば、ＤＣ０）の遅延時間（第１遅延時間）だけ第１入力信号（ＣＬＫＩ）を遅らせて遅延信号（ＣＬＫＯ）を出力する。この時、遅延制御信号（ＳＥＬ＜０：ｎ＞）の初期値はすべての信号ビットのうちの（ＳＥＬ＜０＞）だけが活性化している。
図５の制御部１５０は、分周部１４０から発生する分周クロック信号（ＣＬＫ＿ＤＩＶ）に応じて、図６のように、多重化制御信号（Ｃ＜０：ｎ＞）及び遅延制御信号（ＳＥＬ＜０：ｎ＞）を順次シフトさせる。
一方、検出部１３０は、遅延線１２０から出力された遅延信号（ＣＬＫＯ）の立ち上がりエッジに応じて、第２入力信号（ＣＬＫＩ２）の立ち下がりエッジを検出する。
前記順次活性化する遅延制御信号（ＳＥＬ＜０：ｎ＞）に応じて活性化する遅延セルの数が増加し、その結果、遅延線１２０の遅延時間が増加する。
図７は本発明に係る信号周波数変更回路１００の出力波形図である。
図７のように、遅延信号（ＣＬＫＯ）の遅延時間が順次増加し、所定タイミングにおいて、前記検出部１３０が前記第２入力信号（ＣＬＫＩ２）の立ち下がりエッジを検出して、位相固定完了信号（ＬＯＣＫ）をローレベルで活性化させる。
前記位相固定完了信号（ＬＯＣＫ）がローレベルで活性化することにより、前記第２ＡＮＤゲート（ＡＮＤ１２）が第２入力信号（ＣＬＫＩ２）をローレベルに固定させることにより、前記検出部１３０及び分周部１４０にクロック信号（ＣＬＫ）が入力されるのを遮断する。
前記第２入力信号（ＣＬＫＩ２）がローレベルに固定されるため、前記検出部１３０は前記位相固定完了信号（ＬＯＣＫ）をローレベルに維持させ、制御部１５０は多重化制御信号（Ｃ＜０：ｎ＞）及び遅延制御信号（ＳＥＬ＜０：ｎ＞）のシフト動作を中止する。
例えば、前記位相固定完了信号（ＬＯＣＫ）がローレベルで活性化した時点に、制御部１５０が多重化制御信号（Ｃ＜４＞）と遅延制御信号（ＳＥＬ＜４＞）を活性化させた状態であると仮定すれば、多重化制御信号（Ｃ＜５：ｎ＞）及び遅延制御信号（ＳＥＬ＜５：ｎ＞）は活性化しない。
マルチプレクサ１６０は、前記活性化した多重化制御信号（Ｃ＜４＞）に応じて、予備周波数変更クロック信号（Ｍ＜０：ｎ＞）のうちから予備周波数変更クロック信号（Ｍ＜４＞）を選択して出力する。
この時、遅延制御信号（ＳＥＬ＜４＞）が活性化に応答して活性化した遅延セル（ＤＣ０〜ＤＣ４）のうちの遅延セル（ＤＣ４）を介して出力される予備周波数変更クロック信号（Ｍ＜４＞）の遅延時間（第２遅延時間）は、前記遅延セル（ＤＣ０〜ＤＣ４）を経由した第１入力信号（ＣＬＫＩ）の遅延時間（第１遅延時間）の半分に該当する。
出力部１７０のＸＯＲゲート（ＸＯＲ１１）は、前記予備周波数変更クロック信号（Ｍ＜４＞）とレプリカディレイ１７１を介してモデリング遅延時間だけ遅れた第１入力信号（ＣＬＫＩ）を排他的論理和して、図７のように、周波数変更クロック信号（ＣＬＫＦＣ）を出力する。この時、予備周波数変更クロック信号（Ｍ＜４＞）は、レプリカディレイ１７１の出力信号（ＣＬＫ＿ＲＤ）と前記出力信号（ＣＬＫ＿ＲＤ）の周期の１／４に該当する位相差を有する。よって、予備周波数変更クロック信号（Ｍ＜４＞）と前記出力信号（ＣＬＫ＿ＲＤ）を排他的論理和すれば、クロック信号ＣＬＫに比べて２倍の周波数を有する周波数変更クロック信号（ＣＬＫＦＣ）を生成することができる。
図７に示すように、位相固定完了信号（ＬＯＣＫ）がローレベルで非活性化した後には前記第１入力信号（ＣＬＫＩ）に比べて２倍の周波数を有し、デューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）が一定である周波数変更クロック信号（ＣＬＫＦＣ）が生成されることが分かる。
本発明は、遅延線１２０と検出部１３０を介して第１入力信号（ＣＬＫＩ）と遅延信号（ＣＬＫＯ）が正確に互いに逆の位相になるタイミングを検出する方式を使う。よって、クロック信号（ＣＬＫ）の周波数と関係なく、前記第１入力信号（ＣＬＫＩ）に比べて２倍の周波数を有し、デューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）が一定である周波数変更クロック信号（ＣＬＫＦＣ）を生成することができる。
上述した本発明では入力信号の周波数を２倍に変更する実施形態を記述したが、本発明が２倍の周波数変更だけに限定されるものではない。上述した本発明の動作原理、すなわち、「周波数変更クロック信号（ＣＬＫＦＣ）がクロック信号（ＣＬＫ）に比べて２倍の周波数を有するようにするためには、前記予備周波数変更クロック信号（Ｍ＜０＞）の遅延時間が単位遅延時間の半分、すなわち、遅延セル（ＤＣ０）の遅延時間の半分になるように設定しなければならない。」から分かるように、遅延線１２０の設計変更により、他の倍数、例えば、３倍、４倍などのように入力信号の周波数を変更することも可能である。
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。
１１０…入力部
１２０…遅延線
１３０…検出部
１４０…分周部
１５０…制御部
１６０…マルチプレクサ
１７０…出力部

Claims (29)

  1. クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；
    前記遅延信号を利用して、前記クロック信号の特定位相を検出して位相固定完了信号を生成する検出部；
    前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；
    前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び
    前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする信号周波数変更回路。
  2. 前記第２遅延時間は前記第１遅延時間の半分に該当することを特徴とする請求項１に記載の信号周波数変更回路。
  3. 前記遅延線は、
    複数の遅延セルを備え、
    前記複数の遅延セルの各々は複数の論理素子からなるチェーン構造を有し、
    前記チェーン構造において、前記第２遅延時間に該当する信号出力がなされる論理素子の出力信号を前記予備周波数変更クロック信号の信号ビットとして生成することを特徴とする請求項１に記載の信号周波数変更回路。
  4. 前記検出部は、
    前記遅延信号の立ち上がりエッジを利用し、前記クロック信号の立ち下がりエッジを検出して、前記位相固定完了信号を活性化するように構成されることを特徴とする請求項１に記載の信号周波数変更回路。
  5. 前記検出部は、
    入力端に前記クロック信号が入力され、クロック信号端子に前記遅延信号が入力され、出力端から前記位相固定完了信号を出力するように構成されたフリップフロップを備えることを特徴とする請求項４に記載の信号周波数変更回路。
  6. 前記制御部は、
    前記多重化制御信号の最上位ビットの活性化に応答して、前記多重化制御信号のシフト動作が中止するように構成されることを特徴とする請求項１に記載の信号周波数変更回路。
  7. 前記制御部は、
    前記クロック信号に応じて電源電圧レベルをシフトさせ、前記多重化制御信号を生成するように構成されたシフトレジスタ、及び
    前記多重化制御信号をビット順に応じて２ビットずつ組み合わせ、前記遅延制御信号を生成するように構成された遅延制御信号生成部を備えることを特徴とする請求項１に記載の信号周波数変更回路。
  8. 前記シフトレジスタは、
    前記多重化制御信号の最上位ビットが非活性化した場合に前記クロック信号の供給を受けるように構成されることを特徴とする請求項７に記載の信号周波数変更回路。
  9. 前記遅延制御信号生成部は、
    前記多重化制御信号の最下位ビットを除いた残りのビットをその順に応じて２ビットずつ組み合わせ、前記遅延制御信号を生成するように構成されることを特徴とする請求項７に記載の信号周波数変更回路。
  10. 前記出力部は、
    前記クロック信号が入力されて前記マルチプレクサの出力信号が生成される時までの遅延時間だけ前記クロック信号を遅らせた信号と前記マルチプレクサの出力信号を組み合わせて前記周波数変更クロック信号を生成するように構成されることを特徴とする請求項１に記載の信号周波数変更回路。
  11. 前記出力部は、
    前記クロック信号が入力されるレプリカディレイ、及び
    前記レプリカディレイの出力と前記マルチプレクサの出力を排他的論理和して前記周波数変更クロック信号を生成する論理素子を備えることを特徴とする請求項１に記載の信号周波数変更回路。
  12. 前記クロック信号を前記位相固定完了信号の非活性化区間の間に前記検出部及び前記制御部に提供する入力部をさらに備えることを特徴とする請求項１に記載の信号周波数変更回路。
  13. 前記クロック信号を分周して前記制御部に提供する分周部をさらに備えることを特徴とする請求項１に記載の信号周波数変更回路。
  14. 各々論理素子チェーン構造を有する複数の遅延セルを備え、遅延制御信号に応じて活性化した遅延セルを介してクロック信号を遅らせて遅延信号を生成し、前記複数の遅延セルの論理素子チェーン構造において、単位遅延時間の半分に該当する論理素子の出力信号を予備周波数変更クロック信号として出力する遅延線；
    前記遅延信号を利用して、前記クロック信号の特定位相を検出して、位相固定完了信号を生成する検出部；
    前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；
    前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び
    前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする信号周波数変更回路。
  15. 前記検出部は、
    前記遅延信号の立ち上がりエッジを利用し、前記クロック信号の立ち下がりエッジを検出して、前記位相固定完了信号を活性化するように構成されることを特徴とする請求項１４に記載の信号周波数変更回路。
  16. 前記検出部は、
    入力端に前記クロック信号が入力され、クロック信号端子に前記遅延信号が入力され、出力端から前記位相固定完了信号を出力するように構成されたフリップフロップを備えることを特徴とする請求項１５に記載の信号周波数変更回路。
  17. 前記制御部は、
    前記多重化制御信号の最上位ビットの活性化に応答して、前記多重化制御信号のシフト動作が中止するように構成されることを特徴とする請求項１４に記載の信号周波数変更回路。
  18. 前記制御部は、
    前記クロック信号に応じて電源電圧レベルをシフトさせ、前記多重化制御信号を生成するように構成されたシフトレジスタ、及び
    前記多重化制御信号をビット順に応じて２ビットずつ組み合わせ、前記遅延制御信号を生成するように構成された遅延制御信号生成部を備えることを特徴とする請求項１４に記載の信号周波数変更回路。
  19. 前記シフトレジスタは、
    前記多重化制御信号の最上位ビットが非活性化した場合に前記クロック信号の供給を受けるように構成されることを特徴とする請求項１８に記載の信号周波数変更回路。
  20. 前記遅延制御信号生成部は、
    前記多重化制御信号の最下位ビットを除いた残りのビットをその順に応じて２ビットずつ組み合わせ、前記遅延制御信号を生成するように構成されることを特徴とする請求項１８に記載の信号周波数変更回路。
  21. 前記出力部は、
    前記クロック信号が入力されて前記マルチプレクサの出力信号が生成される時までの遅延時間だけ前記クロック信号を遅らせた信号と前記マルチプレクサの出力信号を組み合わせて前記周波数変更クロック信号を生成するように構成されることを特徴とする請求項１４に記載の信号周波数変更回路。
  22. 前記出力部は、
    前記クロック信号が入力されるレプリカディレイ、及び
    前記レプリカディレイの出力と前記マルチプレクサの出力を排他的論理和して前記周波数変更クロック信号を生成する論理素子を備えることを特徴とする請求項１４に記載の信号周波数変更回路。
  23. 前記クロック信号を前記位相固定完了信号が非活性化した区間の間に前記検出部及び前記制御部に提供する入力部をさらに備えることを特徴とする請求項１４に記載の信号周波数変更回路。
  24. 前記クロック信号を分周して前記制御部に提供する分周部をさらに備えることを特徴とする請求項１４に記載の信号周波数変更回路。
  25. 単位遅延時間だけ入力信号を遅らせて出力する複数の遅延セルを有する信号周波数変更回路の周波数変更方法であって、
    外部クロック信号を前記複数の遅延セルを介して遅らせて第１遅延信号を生成し、前記外部クロック信号を前記単位遅延時間に比べて所定比率だけ減少した遅延時間だけ前記複数の遅延セルの各々を介して遅らせて第２遅延信号を生成するステップ；及び
    前記第２遅延信号のうちから前記第１遅延信号と前記外部クロック信号が予め設定された位相差を有するタイミングに該当する第２遅延信号を選択し、前記選択された第２遅延信号と前記外部クロック信号を組み合わせ、前記外部クロック信号の周波数を変更するステップを含むことを特徴とする信号周波数変更回路の周波数変更方法。
  26. 前記予め設定された位相差は前記クロック信号の半周期だけの位相差であることを特徴とする請求項２５に記載の信号周波数変更回路の周波数変更方法。
  27. 前記所定比率だけ減少した遅延時間は、
    前記単位遅延時間の半分に該当する遅延時間であることを特徴とする請求項２５に記載の信号周波数変更回路の周波数変更方法。
  28. 前記外部クロック信号の周波数変更は、
    前記外部クロック信号の周波数を２倍増加させてなされることを特徴とする請求項２５に記載の信号周波数変更回路の周波数変更方法。
  29. 前記選択された第２遅延信号と前記外部クロック信号の組み合わせは、
    前記外部クロック信号をモデリング遅延時間だけ遅らせた信号と前記選択された第２遅延信号を組み合わせてなされ、
    前記モデリング遅延時間は、前記外部クロック信号が入力されて前記第２遅延信号が選択されるまでの遅延時間であることを特徴とする請求項２５に記載の信号周波数変更回路の周波数変更方法。
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