JP2010252288A5 - - Google Patents

Claims (19)

1. クロック信号を遅延制御信号に相応する第１遅延時間だけ遅らせて遅延信号を生成し、前記クロック信号を前記第１遅延時間に比べて小さい第２遅延時間だけ遅らせて予備周波数変更クロック信号を生成する遅延線；
   前記遅延信号を利用して、前記クロック信号の特定位相を検出して位相固定完了信号を生成する検出部；
   前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；
   前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び
   前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする信号周波数変更回路。
2. 前記第２遅延時間は前記第１遅延時間の半分に該当することを特徴とする請求項１に記載の信号周波数変更回路。
3. 前記遅延線は、
   複数の遅延セルを備え、
   前記複数の遅延セルの各々は複数の論理素子からなるチェーン構造を有し、
   前記チェーン構造において、前記第２遅延時間に該当する信号出力がなされる論理素子の出力信号を前記予備周波数変更クロック信号の信号ビットとして生成することを特徴とする請求項１に記載の信号周波数変更回路。
4. 各々論理素子チェーン構造を有する複数の遅延セルを備え、遅延制御信号に応じて活性化した遅延セルを介してクロック信号を遅らせて遅延信号を生成し、前記複数の遅延セルの論理素子チェーン構造において、単位遅延時間の半分に該当する論理素子の出力信号を予備周波数変更クロック信号として出力する遅延線；
   前記遅延信号を利用して、前記クロック信号の特定位相を検出して、位相固定完了信号を生成する検出部；
   前記位相固定完了信号の活性化時点の以前まで供給される前記クロック信号を利用して、前記遅延制御信号及び多重化制御信号を順次シフトさせる制御部；
   前記多重化制御信号に応じて、前記予備周波数変更クロック信号のうちから１つを選択して出力するマルチプレクサ；及び
   前記クロック信号と前記マルチプレクサの出力信号を利用して、前記クロック信号の周波数と異なるように変更された周波数を有する周波数変更クロック信号を生成する出力部を備えることを特徴とする信号周波数変更回路。
5. 前記検出部は、
   前記遅延信号の立ち上がりエッジを利用し、前記クロック信号の立ち下がりエッジを検出して、前記位相固定完了信号を活性化するように構成されることを特徴とする請求項１又は４に記載の信号周波数変更回路。
6. 前記検出部は、
   入力端に前記クロック信号が入力され、クロック信号端子に前記遅延信号が入力され、出力端から前記位相固定完了信号を出力するように構成されたフリップフロップを備えることを特徴とする請求項５に記載の信号周波数変更回路。
7. 前記制御部は、
   前記多重化制御信号の最上位ビットの活性化に応答して、前記多重化制御信号のシフト動作が中止するように構成されることを特徴とする請求項１又は４に記載の信号周波数変更回路。
8. 前記制御部は、
   前記クロック信号に応じて電源電圧レベルをシフトさせ、前記多重化制御信号を生成するように構成されたシフトレジスタ、及び
   前記多重化制御信号をビット順に応じて２ビットずつ組み合わせ、前記遅延制御信号を生成するように構成された遅延制御信号生成部を備えることを特徴とする請求項１又は４に記載の信号周波数変更回路。
9. 前記シフトレジスタは、
   前記多重化制御信号の最上位ビットが非活性化した場合に前記クロック信号の供給を受けるように構成されることを特徴とする請求項８に記載の信号周波数変更回路。
10. 前記遅延制御信号生成部は、
    前記多重化制御信号の最下位ビットを除いた残りのビットをその順に応じて２ビットずつ組み合わせ、前記遅延制御信号を生成するように構成されることを特徴とする請求項８に記載の信号周波数変更回路。
11. 前記出力部は、
    前記クロック信号が入力されて前記マルチプレクサの出力信号が生成される時までの遅延時間だけ前記クロック信号を遅らせた信号と前記マルチプレクサの出力信号を組み合わせて前記周波数変更クロック信号を生成するように構成されることを特徴とする請求項１又は４に記載の信号周波数変更回路。
12. 前記出力部は、
    前記クロック信号が入力されるレプリカディレイ、及び
    前記レプリカディレイの出力と前記マルチプレクサの出力を排他的論理和して前記周波数変更クロック信号を生成する論理素子を備えることを特徴とする請求項１又は４に記載の信号周波数変更回路。
13. 前記クロック信号を前記位相固定完了信号が非活性化した区間の間に前記検出部及び前記制御部に提供する入力部をさらに備えることを特徴とする請求項１又は４に記載の信号周波数変更回路。
14. 前記クロック信号を分周して前記制御部に提供する分周部をさらに備えることを特徴とする請求項１又は４に記載の信号周波数変更回路。
15. 単位遅延時間だけ入力信号を遅らせて出力する複数の遅延セルを有する信号周波数変更回路の周波数変更方法であって、
    外部クロック信号を前記複数の遅延セルを介して遅らせて第１遅延信号を生成し、前記外部クロック信号を前記単位遅延時間に比べて所定比率だけ減少した遅延時間だけ前記複数の遅延セルの各々を介して遅らせて第２遅延信号を生成するステップ；及び
    前記第２遅延信号のうちから前記第１遅延信号と前記外部クロック信号が予め設定された位相差を有するタイミングに該当する第２遅延信号を選択し、前記選択された第２遅延信号と前記外部クロック信号を組み合わせ、前記外部クロック信号の周波数を変更するステップを含むことを特徴とする信号周波数変更回路の周波数変更方法。
16. 前記予め設定された位相差は前記クロック信号の半周期だけの位相差であることを特徴とする請求項１５に記載の信号周波数変更回路の周波数変更方法。
17. 前記所定比率だけ減少した遅延時間は、
    前記単位遅延時間の半分に該当する遅延時間であることを特徴とする請求項１５に記載の信号周波数変更回路の周波数変更方法。
18. 前記外部クロック信号の周波数変更は、
    前記外部クロック信号の周波数を２倍増加させてなされることを特徴とする請求項１５に記載の信号周波数変更回路の周波数変更方法。
19. 前記選択された第２遅延信号と前記外部クロック信号の組み合わせは、
    前記外部クロック信号をモデリング遅延時間だけ遅らせた信号と前記選択された第２遅延信号を組み合わせてなされ、
    前記モデリング遅延時間は、前記外部クロック信号が入力されて前記第２遅延信号が選択されるまでの遅延時間であることを特徴とする請求項１５に記載の信号周波数変更回路の周波数変更方法。