JP2011061457A5

JP2011061457A5 -

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Publication number: JP2011061457A5
Application number: JP2009208455A
Authority: JP
Filing date: 2009-09-09
Publication date: 2012-08-16

Claims

外部クロック信号に基づいて第１のクロック信号を生成するクロック生成部と、
前記クロック生成部を制御することによって前記第１のクロック信号の位相を前記外部クロック信号の位相と同期するように調整する位相制御部と、
前記位相制御部の動作モードを切り替えるモード切り替え回路と、を備え、
前記位相制御部は、所定の周期で前記第１のクロック信号の位相を変化させる第１の動作モードと、前記第１のクロック信号の位相を固定させる第２の動作モードを有しており、且つ、前記第２の動作モードから第１の動作モードへの遷移に対応して、位相制御の結果により前記第２の動作モード時に保持する位相制御値から変更または維持し、
前記モード切り替え回路は、トリガ信号に応答して前記第２の動作モード状態にある前記位相制御部を前記第１の動作モードに遷移させ、前記第１のクロック信号が所望の位相に達したことに応答して前記位相制御部を前記第２の動作モードに遷移させることを特徴とするクロック生成回路。
前記クロック生成部は、第２のクロック信号を遅延させることによって前記第１のクロック信号を生成するディレイラインを含み、
前記位相制御部は、前記ディレイラインの遅延量を設定するカウンタ回路を含み、
前記第１の動作モードにおいては、前記所定の周期で前記カウンタ回路のカウント値が更新され、
前記第２の動作モードにおいては、前記カウンタ回路のカウント値の更新が停止されることを特徴とする請求項１に記載のクロック生成回路。
前記第２の動作モードにおいては、前記カウンタ回路のカウント値がリセットされることなく、前記第２の動作モードに遷移した時点におけるカウント値が保持されることを特徴とする請求項２に記載のクロック生成回路。
前記位相制御部は、前記第２のクロック信号と第３のクロック信号の位相を比較する位相判定回路をさらに含み、
前記カウンタ回路のカウント値は、前記位相判定回路の出力に基づいて前記所定の周期で更新され、
前記第２の動作モードにおいては、前記位相比較回路の動作が停止することを特徴とする請求項２又は３に記載のクロック生成回路。
前記位相制御部は、前記第２のクロック信号を分周することによって前記第２のクロック信号よりも周波数の低い第４のクロック信号を生成する分周回路をさらに含み、
前記第１の動作モードにおいては、前記カウンタ回路は前記第４のクロック信号に同期してカウント値が更新され、
前記第２の動作モードにおいては、前記分周回路の動作が停止することを特徴とする請求項４に記載のクロック生成回路。
前記位相制御部は、前記第１のクロック信号に基づいて前記第３のクロック信号を生成するレプリカ回路をさらに含み、
前記第２の動作モードにおいては、前記レプリカ回路の動作が停止することを特徴とする請求項４又は５に記載のクロック生成回路。
前記モード切り替え回路は、前記カウンタ回路のカウント値が所定のパターンで変化したことに応答して、前記位相制御部を前記第２の動作モードに遷移させることを特徴とする請求項２乃至６のいずれか一項に記載のクロック生成回路。
前記所定のパターンは、前記カウンタ回路が前記所定の周期でアップカウントとダウンカウントを交互に繰り返すパターンを含むことを特徴とする請求項７に記載のクロック生成回路。
前記モード切り替え回路は、前記位相判定回路の出力変化に基づいて、前記位相制御部を前記第２の動作モードに遷移させることを特徴とする請求項４乃至６のいずれか一項に記載のクロック生成回路。
前記モード切り替え回路は、一定の期間内に前記位相判定回路の出力が変化する現象が複数回連続して出現したことに応答して、前記位相制御部を前記第２の動作モードに遷移させることを特徴とする請求項９に記載のクロック生成回路。
前記トリガ信号は、所定の頻度で活性化されることを特徴とする請求項１乃至１０のいずれか一項に記載のクロック生成回路。
前記トリガ信号は、メモリセルの情報を再更新するリフレッシュ動作の度に活性化されることを特徴とする請求項１乃至１１のいずれか一項に記載のクロック生成回路。
前記モード切り替え回路は、前記リフレッシュ動作が終了した後に、前記トリガ信号を活性することを特徴とする請求項１２に記載のクロック生成回路。
前記トリガ信号は、少なくとも、電源電圧の変動に応答して活性化されることを特徴とする請求項１乃至１３のいずれか一項に記載のクロック生成回路。
外部クロック信号に基づいて内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期して出力信号を外部に出力する出力バッファを備え、
前記クロック生成回路は、
前記内部クロック信号を生成するクロック生成部と、
前記内部クロック信号に基づいてフィードバッククロック信号を生成するレプリカ回路と、
前記外部クロック信号と前記フィードバッククロック信号の位相差に基づき前記クロック生成部を制御することによって、前記内部クロック信号の位相を前記外部クロック信号の位相と同期するように調整する位相制御部と、
前記位相制御部の動作モードを切り替えるモード切り替え回路と、を備え、
前記位相制御部は、所定の周期で前記内部クロック信号の位相を変化させる第１の動作モードと、前記内部クロック信号の位相を固定させる第２の動作モードを有しており、且つ、前記第２の動作モードから第１の動作モードへの遷移に対応して、位相制御の結果により前記第２の動作モード時に保持する位相制御値から変更または維持し、
前記モード切り替え回路は、トリガ信号に応答して前記第２の動作モード状態にある前記位相制御部を前記第１の動作モードに遷移させ、前記内部クロック信号が所望の位相に達したことに応答して前記位相制御部を前記第２の動作モードに遷移させ、
前記レプリカ回路は、前記出力バッファと実質的に同一の回路構成を有していることを特徴とする半導体装置。
リフレッシュ動作によってデータの保持が必要な複数のメモリセルを有するメモリセルアレイをさらに備え、
前記トリガ信号は、前記リフレッシュ動作の度に活性化される制御信号であることを特徴とする請求項１５に記載の半導体装置。
前記モード切り替え回路は、前記リフレッシュ動作が終了した後に、前記トリガ信号を活性することを特徴とする請求項１６に記載の半導体装置。
前記トリガ信号は、外部から発行されるオートリフレッシュコマンドであることを特徴とする請求項１６又は１７に記載の半導体装置。
前記トリガ信号は、該半導体装置の内部で生成される信号であることを特徴とする請求項１５乃至１８のいずれか一項に記載の半導体装置。
前記内部で生成される信号は、該半導体装置の電源検出回路の出力信号であることを特徴とする請求項１９に記載の半導体装置。
前記内部で生成される信号は、該半導体装置の外部とは非同期で動作するタイマ回路の出力信号であることを特徴とする請求項１９に記載の半導体装置。
請求項１５乃至２１のいずれか一項に記載の半導体装置と、前記半導体装置に接続されたコントローラとを備えることを特徴とするデータ処理システム。