JP6871459B1 - 遅延ロックループデバイス及びその更新方法 - Google Patents

Abstract

【課題】消費電力を低減することができる遅延ロックループデバイス及びその更新方法を提供する。【解決手段】本発明は、遅延ロックループデバイス及び遅延ロックループのための更新方法に関する。遅延ロックループデバイスは、遅延ロックループ及び更新回路を含む。遅延ロックループは、イネーブリング信号に従って有効化され、入力クロックを遅延させて遅延クロックを提供する。更新回路は、フラグ生成回路及びイネーブリング回路を含む。フラグ生成回路は、デフォルト時間間隔に基づいて更新フラグを提供する。イネーブリング回路は、更新フラグに従ってイネーブリング信号を第１論理レベルにシフトすることをトリガし、デフォルト時間間隔の終了前にイネーブリング信号を第１論理レベルから第２論理レベルに移行する。デフォルト時間間隔は、メモリのリフレッシュ周期よりも短い。【選択図】図１

Description

本発明は、遅延ロックループデバイス及びその更新方法に関し、特に、消費電力を低減することができる遅延ロックループデバイス及びその更新方法に関する。

ＤＲＡＭの温度が上昇又は下降する時、遅延ロックループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ，ＤＬＬ）は、遅延コードを更新して、メモリデバイス内部のタイミングを調整する。一般に、遅延ロックループは、遅延コードを介して随時更新を行うことができ、遅延ロックループによって提供される遅延クロックをリアルタイムに温度変化に応じて変化させることができる。しかしながら、上記のスキームは、大きな電力消費を伴う。

本発明は、消費電力を低減することができる遅延ロックループデバイス及びその更新方法を提供する。

本発明の遅延ロックループデバイスは、メモリデバイスに適用される。遅延ロックループデバイスは、遅延ロックループ及び更新回路を含む。遅延ロックループは、イネーブリング信号に従って有効化された後に入力クロックを受信し、入力クロックを遅延させて遅延クロックを提供する。更新回路は、フラグ生成回路及びイネーブリング回路を含む。フラグ生成回路は、デフォルト時間間隔に基づいて更新フラグを提供するように構成される。イネーブリング回路は、フラグ生成回路及び遅延ロックループに結合される。イネーブリング回路は、更新フラグに従ってイネーブリング信号を第１論理レベルにシフトすることをトリガし、デフォルト時間間隔が終了する前にイネーブリング信号を第１論理レベルから第２論理レベルに移行するように構成される。デフォルト時間間隔は、メモリデバイスリフレッシュ周期よりも短い。

本発明の遅延ロックループを更新する更新方法は、メモリデバイスに適用される。更新方法は、デフォルト時間間隔に基づいて更新フラグを提供し、ここでデフォルト時間間隔はメモリデバイスリフレッシュ周期よりも短いステップと、更新フラグに従ってイネーブリング信号を第１論理レベルにシフトすることをトリガし、デフォルト時間間隔が終了する前にイネーブリング信号を第１論理レベルから第２論理レベルに移行するステップと、イネーブリング信号に従って遅延ロックループを有効化することで、遅延ロックループに入力クロックを遅延させて遅延クロックを提供するステップと、を含む。

上記に基づいて、本発明は、デフォルト時間間隔に基づいて更新フラグを提供し、更新フラグに基づいてイネーブリング信号を第１論理レベルにシフトすることをトリガし、デフォルト時間間隔が終了する前にイネーブリング信号を第１論理レベルから第２論理レベルに移行する。本発明は、デフォルト時間間隔内に遅延ロックループを有効化する。従って、遅延ロックループは、デフォルト時間間隔内で遅延コードを更新し、それにより、遅延ロックループの消費電力を低減する。

本発明の実施形態による遅延ロックループデバイスのデバイス説明図である。 本発明の第１実施形態による更新回路の回路説明図である。 本発明の第１実施形態による信号タイミング図である。 本発明の第２実施形態による更新回路のデバイス説明図である。 本発明の第２実施形態による信号タイミング図である。 本発明の第３実施形態による更新回路のデバイス説明図である。 本発明の第３実施形態による信号タイミング図である。 本発明の実施形態による更新方法のフロー図である。

本発明の上記特徴及び利点を分かり易くするために、実施形態を挙げ、図面を合わせて以下のとおり詳細を説明する。

図１を参照し、図１は、本発明の実施形態による遅延ロックループデバイスのデバイス説明図である。本実施形態では、遅延ロックループデバイス１００は、メモリデバイスに運用される。遅延ロックループデバイス１００は、遅延ロックループ１１０及び更新回路１２０を含む。遅延ロックループ１１０は、イネーブリング信号ＤＬＬ_ＡＣＴに従って有効化された後に入力クロックＩＣＬＫを受信し、入力クロックＩＣＬＫを遅延させて遅延クロックＤＣＬＫを提供する。本実施形態では、更新回路１２０は、フラグ生成回路１２１及びイネーブリング回路１２２を含む。フラグ生成回路１２１は、デフォルト時間間隔ＤＴに基づいて更新フラグＦＬＧを提供する。デフォルト時間間隔ＤＴは、メモリデバイスリフレッシュ周期よりも短い。例えば、メモリデバイスのリフレッシュ周期が７．８マイクロ秒の場合、デフォルト時間間隔ＤＴの時間は、４マイクロ秒に設定することができる（本発明はこれに限定するものではない）。イネーブリング回路１２２は、フラグ生成回路１２１及び遅延ロックループ１１０に結合される。イネーブリング回路１２２は、更新フラグＦＬＧに従ってイネーブリング信号ＤＬＬ_ＡＣＴの論理レベルを第１論理レベルにシフトすることをトリガし（例えば、高論理レベルであるが、本発明はこれに限定するものではない）。遅延ロックループ１１０は、例えば、第１論理レベルを有するＤＬＬ_ＡＣＴが有効化されて遅延制御信号ＤＣＳを提供することに反応し、遅延制御信号ＤＣＳの遅延命令に従って対応する遅延コードＤＣＤを生成する。また、イネーブリング回路１２２は、デフォルト時間間隔ＤＴが終了する前にイネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルから第２論理レベルに移行する（例えば、低論理レベルであるが、本発明はこれに限定するものではない）。第２論理レベルは、第１論理レベルと異なる。

本実施形態では、イネーブリング信号ＤＬＬ_ＡＣＴが第１論理レベルに維持される時間の長さは、デフォルト時間間隔ＤＴよりも短くなる。即ち、イネーブリング信号ＤＬＬ_ＡＣＴが第１論理レベルに維持される時間の長さは、メモリデバイスのリフレッシュ周期よりも短い。遅延ロックループ１１０は、デフォルト時間間隔ＤＴ内で遅延コードを更新することで、遅延ロックループ１１０自体の消費電力を削減する。また、デフォルト時間間隔ＤＴがメモリデバイスのリフレッシュ周期よりも短い場合、更新フラグＦＬＧの提供周期は、リフレッシュ周期よりも短くなる。従って、本実施形態は、遅延ロックループ１１０によって提供される遅延クロックＤＣＬＫを温度によって変化させることができる。

図１及び図２を同時に参照し、図２は、本発明の第１実施形態による更新回路１２０の回路説明図である。本実施形態では、フラグ生成回路１２１は、発振器１２１１及び分周器１２１２を含む。発振器１２１１は、内部クロックＩＴＣを提供する。分周器１２１２は、発振器１２１１及びイネーブリング回路１２２に結合される。分周器１２１２は、内部クロックＩＴＣを分割する。分割した後、分周器１２１２は、内部クロックＩＴＣの周期をデフォルト時間間隔ＤＴに略等しくさせることができ、それによって内部クロックＩＴＣを更新フラグＦＬＧに変換する。

本実施形態では、イネーブリング回路１２２は、フリップフロップＦＦ１_１、ＦＦ１_２及びカウンタＣＮＴ１を含む。フリップフロップＦＦ１_１、ＦＦ１_２は、互いに直列に結合されている。フリップフロップＦＦ１_１、ＦＦ１_２の設定入力端Ｓは、それぞれ入力クロックＩＣＬＫを受信する。フリップフロップＦＦ１_１のデータ入力端Ｄは、分周器１２１２に結合され、分周器１２１２からの更新フラグＦＬＧを受信する。フリップフロップＦＦ１_１の出力端Ｑは、フリップフロップＦＦ１_２のデータ入力端Ｄに結合される。フリップフロップＦＦ１_２の出力端Ｑは、イネーブリング信号ＤＬＬ_ＡＣＴを出力することに用いられる。本実施形態では、互いに直列に結合されたフリップフロップＦＦ１_１、ＦＦ１_２は、更新フラグＦＬＧが提供された後に第１入力クロックＩＣＬＫと更新フラグＦＬＧを同期し、次の入力クロックＩＣＬＫでイネーブリング信号ＤＬＬ_ＡＣＴの論理レベルを第１論理レベルにシフトすることをトリガする。即ち、フリップフロップＦＦ１_１、ＦＦ１_２は、更新フラグＦＬＧに対して１〜２クロック分の入力クロックＩＣＬＫの遅延を行い、第１論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴを生成することができる。幾つかの実施形態では、フリップフロップの数は、２よりも大きいことができ、即ち、イネーブリング回路１２２は、フリップフロップの数に応じて複数の更新フラグＦＬＧに対して複数の入力クロックＩＣＬＫの遅延を行うことで、第１論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴを生成することができる。

本実施形態では、カウンタＣＮＴ１は、フリップフロップＦＦ１_２の出力Ｑに結合されて、イネーブリング信号ＤＬＬ_ＡＣＴを受信する。カウンタＣＮＴ１は、イネーブリング信号ＤＬＬ_ＡＣＴを受信する時にイネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルに維持し、入力クロックＩＣＬＫの回数をカウントする。入力クロックＩＣＬＫの回数がデフォルト数に達する時、カウンタＣＮＴ１は、イネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルから第２論理レベルに移行する。

例えば、図１〜図３を同時に参照し、図３は、本発明の第１実施形態による信号タイミング図である。本実施形態では、フラグ生成回路１２１は、時間点ｔ１のデフォルト時間間隔ＤＴに基づいて更新フラグＦＬＧを提供する。デフォルト時間間隔ＤＴは、時間点ｔ１から時間点ｔ４までの時間の長さに略等しい（例えば、４マイクロ秒）。更新フラグＦＬＧが提供された後（即ち、時間点ｔ１の後）の時間点ｔ２では、イネーブリング信号ＤＬＬ_ＡＣＴの論理レベルは、第２入力クロックＩＣＬＫの立ち上がりエッジで第１論理レベルにシフトすることをトリガされる。従って、遅延ロックループ１１０は、第１論理レベルを有するＤＬＬ_ＡＣＴが有効化されて遅延制御信号ＤＣＳを提供することに反応し、遅延制御信号ＤＣＳの遅延命令（ＵＰ又はＤＮ）に従って対応する遅延コードＤＣＤを生成する。

時間点ｔ２では、イネーブリング回路１２２のカウンタＣＮＴ１も入力クロックＩＣＬＫのカウントを開始する。本実施形態では、カウンタＣＮＴ１は、例えば、入力クロックＩＣＬＫの立ち上がりエッジをカウントするが、本発明は、本実施形態に限定するものではない。幾つかの実施形態では、カウンタＣＮＴ１は、例えば、入力クロックＩＣＬＫの立ち下がりエッジをカウントする。本実施形態では、入力クロックＩＣＬＫの回数が、デフォルト数（例えば６４回）に達する時、カウンタＣＮＴ１は、時間点ｔ３でイネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルからの第２論理レベルに移行する。従って、時間点ｔ３の時、遅延ロックループ１１０は、第２論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴに反応して無効化される。

本実施形態では、デフォルト時間間隔ＤＴの時間長とデフォルト数は、設計の要求に応じて適切に設定することができる。従って、上記の設定に基づいて、遅延ロックループ１１０は、デフォルト時間間隔ＤＴ内で遅延コードＤＣＤを更新し、遅延ロックループ１１０の消費電力を低減する。また、デフォルト時間間隔ＤＴの時間長（例えば、４マイクロ秒）がメモリデバイスのリフレッシュ周期（例えば、７．８マイクロ秒）よりも短い場合では、本実施形態は、遅延ロックループ１１０によって提供される遅延クロックＤＣＬＫをリアルタイムに温度変化に伴って変化させることができる。

また、本実施形態は、メモリデバイスの外部コマンドに依存せずにイネーブリング信号ＤＬＬ_ＡＣＴを提供することができる。

図１及び図４を同時に参照し、図４は、本発明の第２実施形態による更新回路のデバイス説明図である。本実施形態では、更新回路２２０は、フラグ生成回路１２１及びイネーブリング回路２２２を含む。イネーブリング回路２２２は、更新コマンド生成器２２２１、フリップフロップＦＦ１_１、ＦＦ１_２及びカウンタＣＮＴ２を含む。更新コマンド生成器２２２１は、更新フラグＦＬＧを受け取った後にイネーブリングコマンドＣＭＤ_ＡＣＴに反応して更新コマンドＵＤ_ＣＭＤを生成する。本実施形態では、更新コマンド生成器２２２１は、トリガＴＧ１及びトリガＴＧ２を含むことができる。トリガＴＧ１は、フラグ生成回路１２１に結合されて、更新フラグＦＬＧを受信する。トリガＴＧ１は、更新フラグＦＬＧの立ち上がりエッジに反応してトリガＴＧ１の出力端Ｕ１の論理レベルを第１論理レベルにシフトすることをトリガする。トリガＴＧ１は、リセット信号ＲＳＴに従って、トリガＴＧ１の出力端Ｕ１の論理レベルを第１論理レベルから第２論理レベルに移行する。

本実施形態では、トリガＴＧ１は、更新フラグＦＬＧ及びリセット信号ＲＳＴを受信し、更新フラグＦＬＧ及びリセット信号ＲＳＴを位相反転する。トリガＴＧ１は、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２を含む。ＮＡＮＤゲートＮＡＮＤ１の第１入力端は、反転された更新フラグＦＬＧを受信することに用いられる。ＮＡＮＤゲートＮＡＮＤ１の第２入力端は、ＮＡＮＤゲートＮＡＮＤ２の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ１の出力端は、トリガＴＧ１の出力端Ｕ１とされる。ＮＡＮＤゲートＮＡＮＤ２の第１入力端は、ＮＡＮＤゲートＮＡＮＤ１の出力端に結合される。ＮＡＮＤゲートＮＡＮＤ１の第２入力端は、反転されたリセット信号ＲＳＴを受信することに用いられる。

本実施形態では、トリガＴＧ２は、トリガＴＧ１の出力端Ｕ１に結合される。トリガＴＧ１の出力端Ｕ１の論理レベルが第１論理レベルである場合、トリガＴＧ２は、イネーブリングコマンドＣＭＤ_ＡＣＴの立ち上がりエッジに反応して更新コマンドＵＤ_ＣＭＤを生成する。本実施形態では、更新コマンド生成器２２２１は、メモリデバイスの外部コマンド（例えばイネーブリングコマンド）を受信することができる。外部コマンドを受信する時、更新コマンド生成器２２２１は、入力クロックＩＣＬＫの立ち上がりエッジに従ってイネーブリングコマンドＣＭＤ_ＡＣＴを生成する。従って、本実施形態では、イネーブリングコマンドＣＭＤ_ＡＣＴの立ち上がりエッジが入力クロックＩＣＬＫの立ち上がりエッジと同期する。トリガＴＧ２は、リセット信号ＲＳＴに従って更新コマンドＵＤ_ＣＭＤをリセットする。

本実施形態では、フリップフロップＦＦ１_１、ＦＦ１_２が互いに直列に結合される。フリップフロップＦＦ１_１、ＦＦ１_２の設定入力端Ｓは、それぞれ入力クロックＩＣＬＫを受信する。フリップフロップＦＦ１_１のデータ入力端Ｄは、更新コマンド生成器２２２１に結合され、更新コマンド生成器２２２１からの更新コマンドＵＤ_ＣＭＤを受信する。フリップフロップＦＦ１_１の出力端Ｑは、フリップフロップＦＦ１_２のデータ入力端Ｄに結合される。フリップフロップＦＦ１_２の出力端Ｑは、イネーブリング信号ＤＬＬ_ＡＣＴを出力することに用いられる。本実施形態では、互いに直列に結合されたフリップフロップＦＦ１_１、ＦＦ１_２は、更新コマンドＵＤ_ＣＭＤが提供される時に第１入力クロックＩＣＬＫによって更新コマンドＵＤ_ＣＭＤと同期し、次の入力クロックＩＣＬＫの更新コマンドＵＤ_ＣＭＤに従ってイネーブリング信号ＤＬＬ_ＡＣＴの論理レベルを第１論理レベルにシフトするようにトリガすることができる。即ち、フリップフロップＦＦ１_１、ＦＦ１_２は、更新コマンドＵＤ_ＣＭＤに対して１〜２クロック分の入力クロックＩＣＬＫの遅延を行うことで、第１論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴを生成することができる。

本実施形態では、カウンタＣＮＴ２は、フリップフロップＦＦ１_２の出力端Ｑに結合されて、イネーブリング信号ＤＬＬ_ＡＣＴを受信する。カウンタＣＮＴ２は、イネーブリング信号ＤＬＬ_ＡＣＴを受信する時にイネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルに維持し、入力クロックＩＣＬＫ回数をカウントする。入力クロックＩＣＬＫの回数が第１デフォルト数に達する時、カウンタＣＮＴ２は、更新コマンドＵＤ_ＣＭＤをリセットするためのリセット信号ＲＳＴを生成する。入力クロックＩＣＬＫの回数が第２デフォルト数に達する時、カウンタＣＮＴ２は、イネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルから第２論理レベルに移行する。第２デフォルト数は、第１デフォルト数よりも大きい。従って、イネーブリング信号ＤＬＬ_ＡＣＴが第２論理レベルに移行される前に、更新コマンドＵＤ_ＣＭＤがリセットされる。

従って、第１実施形態と比較して、本実施形態は、メモリデバイスの外部コマンドに基づいてイネーブリング信号ＤＬＬ_ＡＣＴを提供することができる。

例えば、図１、図４及び図５を同時に参照し、図５は、本発明の第２実施形態による信号タイミング図である。本実施形態では、フラグ生成回路１２１は、時間点ｔ１のデフォルト時間間隔ＤＴに基づいて更新フラグＦＬＧを提供する。デフォルト時間間隔ＤＴは、時間点ｔ１から時間点ｔ６までの間の時間長に略等しい（例えば、４マイクロ秒）。更新フラグＦＬＧが提供された後（即ち、時間点ｔ１の後）、トリガＴＧ１の出力Ｕ１の論理レベルは、第１論理レベルにシフトすることをトリガされる。トリガＴＧ１の出力端Ｕ１の論理レベルが第１論理レベルである場合、更新コマンド生成器２２２１は、メモリデバイスの外部コマンドのイネーブリングコマンドＡＣＴ（本発明はこれに限定するものではない）を受信し、時間点ｔ２で入力クロックＩＣＬＫの立ち上がりエッジに従ってイネーブリングコマンドＣＭＤ_ＡＣＴを生成する。従って、時間点ｔ２では、トリガＴＧ２は、イネーブリングコマンドＣＭＤ_ＡＣＴの立ち上がりエッジに反応して更新コマンドＵＤ_ＣＭＤの論理レベルを第１の論理レベルにシフトすることをトリガする。

時間点ｔ３では、更新コマンドＵＤ_ＣＭＤの立ち上がりエッジが入力クロックＩＣＬＫ（即ち、第１入力クロックＩＣＬＫ）の立ち上がりエッジと同期している場合、イネーブリング信号ＤＬＬ_ＡＣＴの論理レベルは、次の入力クロックＩＣＬＫ（即ち、第２入力クロックＩＣＬＫ）の立ち上がりエッジで第１論理レベルにシフトするようにトリガされる。本実施形態では、イネーブリングコマンドＣＭＤ_ＡＣＴは、入力クロックＩＣＬＫの立ち上がりエッジに従ってリセットされる。幾つかの場合では、更新コマンドＵＤ_ＣＭＤは、遅延によって更新コマンドＵＤ_ＣＭＤのタイミングを入力クロックＩＣＬＫタイミングよりも後にさせる。従って、時間点ｔ３は、次の入力クロックＩＣＬＫの立ち上がりエッジまで遅延される。本発明のイネーブリング信号ＤＬＬ_ＡＣＴのトリガ時間点は、本実施形態の時間点ｔ３に限定するものではない。時間点ｔ３では、遅延ロックループ１１０は、第１論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴが有効化されて遅延制御信号ＤＣＳを提供し、遅延制御信号ＤＣＳの遅延命令に従って対応する遅延コードＤＣＤを生成する。

時間点ｔ３では、カウンタＣＮＴ２も入力クロックＩＣＬＫのカウントを開始する。本実施形態では、カウンタＣＮＴ２は、例えば、入力クロックＩＣＬＫの立ち上がりエッジをカウントする。入力クロックＩＣＬＫの回数が第１デフォルト数（例えば３１回）に達する時、カウンタＣＮＴ２は、時間点ｔ４でリセット信号ＲＳＴを提供する。時間点ｔ４で、更新コマンド生成器２２２１は、リセット信号ＲＳＴに従ってトリガＴＧ１の出力端Ｕ１の論理レベルを第２論理レベルにリセットし、更新コマンドＵＤ_ＣＭＤを第２論理レベルにリセットする。従って、更新コマンドＵＤ_ＣＭＤの論理レベルが第１論理レベルに維持される時間長（即ち、時間点ｔ２と時間点ｔ４の間の時間長）は、入力クロックＩＣＬＫの周期の３２倍に近いか、等しくなる。

入力クロックＩＣＬＫの回数が第２デフォルト数（例えば、６４回）に達する時、カウンタＣＮＴ２は、時間点ｔ５でイネーブリング信号ＤＬＬ_ＡＣＴの論理レベルを第１論理レベルから第２論理レベルに移行する。従って、時間点ｔ５の時、遅延ロックループ１１０は、第２論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴに反応して無効化される。

図１及び図６を同時に参照し、図６は、本発明の第３実施形態による更新回路のデバイス説明図である。本実施形態では、更新回路３２０は、フラグ生成回路１２１及びイネーブリング回路３２２を含む。イネーブリング回路３２２は、更新コマンド生成器３３２１、フリップフロップＦＦ１_１、ＦＦ１_２、フリップフロップＦＦ２及び論理回路ＬＧＣを含む。更新コマンド生成器３３２１が更新フラグＦＬＧを受信する時、イネーブリングコマンドＣＭＤ_ＡＣＴに反応して更新コマンドＵＤ_ＣＭＤを生成する。更に、本実施形態では、更新コマンド生成器３３２１は、トリガＴＧ１及びトリガＴＧ２を含む。トリガＴＧ１は、フラグ生成回路１２１に結合されて、更新フラグＦＬＧを受信する。トリガＴＧ１は、更新フラグＦＬＧの立ち上がりエッジに反応して、トリガＴＧ１の出力端Ｕ１の論理レベルを第１論理レベルにシフトすることをトリガする。トリガＴＧ１は、リセット信号ＲＳＴに従って、トリガＴＧ１の出力端Ｕ１の論理レベルを第１論理レベルから第２論理レベルに移行する。トリガＴＧ１の実施の詳細は、図４の実施形態から十分な教示を得ることができるため、ここでは再度記載しない。

本実施形態では、トリガＴＧ２は、トリガＴＧ１の出力端Ｕ１に結合される。トリガＴＧ１の出力端Ｕ１の論理レベルが第１論理レベルである場合、トリガＴＧ２は、イネーブリングコマンドＣＭＤ_ＡＣＴの立ち上がりエッジに反応して更新コマンドＵＤ_ＣＭＤを生成する。また、トリガＴＧ２は、終了コマンドＣＭＤ_ＰＲＥに従って更新コマンドＵＤ_ＣＭＤをリセットする。本実施形態では、更新コマンド生成器３３２１は、メモリデバイスの第１外部コマンド（例えば、イネーブリングコマンド）を受信することができる。第１外部コマンドを受信する時、更新コマンド生成器３３２１は、入力クロックＩＣＬＫの立ち上がりエッジに従ってイネーブリングコマンドＣＭＤ_ＡＣＴを生成する。本実施形態では、更新コマンド生成器３３２１は、メモリデバイスの第２外部コマンド（例えば、リフレッシュコマンド）も受信する。第２外部コマンドを受信する時、更新コマンド生成器３３２１は、入力クロックＩＣＬＫの立ち上がりエッジに従って終了コマンドＣＭＤ_ＰＲＥを生成する。従って、本実施形態では、イネーブリングコマンドＣＭＤ_ＡＣＴの立ち上がりエッジが入力クロックＩＣＬＫの立ち上がりエッジと同期する。終了コマンドＣＭＤ_ＰＲＥの立ち上がりエッジは、入力クロックＩＣＬＫの立ち上がりエッジと同期する。

本実施形態では、フリップフロップＦＦ１_１、ＦＦ１_２は、互いに直列に結合される。フリップフロップＦＦ１_１、ＦＦ１_２の設定入力端Ｓは、それぞれ入力クロックＩＣＬＫを受信する。フリップフロップＦＦ１_１のデータ入力端Ｄは、更新コマンド生成器３３２１に結合され、それにより、更新コマンド生成器３３２１からの更新コマンドＵＤ_ＣＭＤを受信する。フリップフロップＦＦ１_１の出力端Ｑは、フリップフロップＦＦ１_２のデータ入力端Ｄに結合される。フリップフロップＦＦ１_２の出力端Ｑは、イネーブリング信号ＤＬＬ_ＡＣＴを出力することに用いられる。フリップフロップＦＦ２のデータ入力端Ｄは、フリップフロップＦＦ１_２の出力Ｑに結合される。フリップフロップＦＦ２の設定入力端Ｓは、それぞれ入力クロックＩＣＬＫを受信する。フリップフロップＦＦ２の出力端Ｑは、イネーブリング信号ＤＬＬ_ＡＣＴを遅延して内部信号を生成する。論理回路ＬＧＣは、フリップフロップＦＦ２の出力端ＱとフリップフロップＦＦ１_２の出力端Ｑに結合される。論理回路ＬＧＣは、内部信号を位相反転し、イネーブリング信号ＤＬＬ_ＡＣＴ及び位相反転された内部信号に論理ＡＮＤ演算を実行してリセット信号ＲＳＴを生成する。リセット信号ＲＳＴは、トリガＴＧ１の出力端Ｕ１の論理レベルをリセットすることに用いられる。

更に、論理回路ＬＧＣは、ＡＮＤゲートＡＮＤ３を含む。ＡＮＤゲートＡＮＤ３は、イネーブリング信号ＤＬＬ_ＡＣＴ及び位相反転された内部信号を受信し、イネーブリング信号ＤＬＬ_ＡＣＴ及び位相反転された内部信号に論理ＡＮＤ演算を実行してリセット信号ＲＳＴを生成する。

第１実施形態及び第２実施形態と比較して、本実施形態は、イネーブリング信号ＤＬＬ_ＡＣＴ又はリセット信号ＲＳＴを提供するカウンタを必要としない。

例えば、図１、図６及び図７を同時に参照し、図７は、本発明の第３実施形態による信号タイミング図である。本実施形態では、時間点ｔ１〜ｔ３の実施の詳細は、第２実施形態から十分な教示を得ることができるため、ここでは繰り返し記載しない。時間点ｔ４では、論理回路ＬＧＣは、リセット信号ＲＳＴを生成する。従って、時間点ｔ４では、トリガＴＧ１の出力端Ｕ１の論理レベルがリセット信号ＲＳＴに従ってリセットされる。本実施形態では、リセット信号ＲＳＴは、遅延されて時間点ｔ４で生成されることができる。幾つかの実施形態では、リセット信号ＲＳＴは、時間点ｔ３で生成されることができ、本発明は、リセット信号ＲＳＴの生成時間点を限定するものではない。

次に、更新コマンド生成器３３２１は、外部コマンドのリフレッシュコマンドＰＲＥを受信する（本発明はこれに限定するものではない）。更新コマンド生成器３３２１は、時間点ｔ５の立ち上がりエッジで入力クロックＩＣＬＫに従って終了コマンドＣＭＤ_ＰＲＥを生成する。トリガＴＧ２は、時間点ｔ５で終了コマンドＣＭＤ_ＰＲＥに従って更新コマンドＵＤ_ＣＭＤの論理レベルを第２論理レベルにリセットする。時間点ｔ６では、イネーブリング信号ＤＬＬ_ＡＣＴの論理レベルが第１論理レベルから第２論理レベルに移行する。従って、時間点ｔ６の時、遅延ロックループ１１０は、第２論理レベルを有するイネーブリング信号ＤＬＬ_ＡＣＴに反応して無効化される。本実施形態では、イネーブリングコマンドＣＭＤ_ＰＲＥは、時間点ｔ６で入力クロックＩＣＬＫの立ち上がりエッジに従ってリセットされる（本発明はこれに限定するものではない）。

図１及び図８を同時に参照し、図８は、本発明の実施形態による更新方法フロー図である。本実施形態では、更新方法は、ステップＳ１１０のデフォルト時間間隔ＤＴに基づいて更新フラグＦＬＧを提供する。デフォルト時間間隔ＤＴは、メモリデバイスのリフレッシュ周期よりも短い。ステップＳ１２０では、更新フラグＦＬＧに従ってイネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルにシフトすることをトリガし、デフォルト時間間隔ＤＴが終了する前にイネーブリング信号ＤＬＬ_ＡＣＴを第１論理レベルから第２論理レベルに移行する。ステップＳ１３０では、イネーブリング信号ＤＬＬ_ＡＣＴに従って遅延ロックループ１１０を有効化することで、遅延ロックループ１１０に入力クロックＩＣＬＫを遅延させて遅延クロックＤＣＬＫを提供する。

要約すると、本発明は、デフォルト時間間隔に基づいて更新フラグを提供し、更新フラグに従ってイネーブリング信号を第１論理レベルにシフトすることをトリガし、且つデフォルト時間間隔が終了する前に、イネーブリング信号を第１論理レベルから第２論理レベルに移行する。本発明は、デフォルト時間間隔内で遅延ロックループを有効化する。従って、遅延ロックループは、デフォルト時間間隔内で遅延コードを更新することで、遅延ロックループの消費電力を低減する。また、デフォルト時間間隔がメモリデバイスのリフレッシュ周期よりも短い場合、本発明は、遅延ロックループによって提供される遅延クロックが温度の変化に伴って変化することを可能にすることができる。

本発明は、実施例を上記のように開示したが、本発明を限定するためのものではなく、当業者は、本発明の精神を逸脱しない範囲において、いくらかの変更と修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲を基準とするものである。

本発明は、遅延ロックループデバイス及びその更新方法に関する。遅延ロックループデバイス及び更新方法は、遅延ロックループの消費電力を効果的に低減することができる。

１００、２００、３００ 遅延ロックループデバイス
１００：遅延ロックループデバイス
１１０：遅延ロックループ
１２０、２２０、３２０：更新回路
ＩＣＬＫ：入力クロック
ＤＣＬＫ：遅延クロック
１２１：フラグ生成回路
１２２、２２２、３２２：イネーブリング回路
２２２１、３３２１：更新コマンド生成器
ＦＬＧ：更新フラグ
ＤＴ：デフォルト時間間隔
ＤＬＬ_ＡＣＴ：イネーブリング信号
１２１１：発振器
１２１２：分周器
ＩＴＣ：内部クロック
ＦＦ１_１、ＦＦ１_２、ＦＦ２：フリップフロップ
Ｓ：フリップフロップ設定入力端
Ｄ：フリップフロップ情報入力端
Ｑ：フリップフロップ出力
ＣＮＴ１、ＣＮＴ２：カウンタ
ＤＣＤ：遅延コード
ＤＣＳ：遅延制御信号
ＵＤ_ＣＭＤ：更新コマンド
Ｓ１１０〜Ｓ１３０：ステップ
ｔ１〜ｔ７：時間点
ＴＧ１：第１トリガ
ＴＧ２：第２トリガ
Ｕ１：第１トリガ出力
ＲＳＴ：リセット信号
ＮＡＮＤ１、ＮＡＮＤ２：ＮＡＮＤゲート
ＡＮＤ３：ＡＮＤゲート
ＣＭＤ_ＡＣＴ：イネーブリングコマンド
行為：イネーブリングコマンド
ＬＧＣ：論理回路
ＰＲＥ：リフレッシュコマンド
ＣＭＤ_ＰＲＥ：終了コマンド

Claims (16)

1. メモリデバイスに適用される遅延ロックループデバイスであって、
   イネーブリング信号に従って有効化された後に入力クロックを受信し、且つ前記入力クロックを遅延させて遅延クロックを提供するように構成された遅延ロックループと、
   デフォルト時間間隔に基づいて更新フラグを提供するように構成されたフラグ生成回路と、
   前記フラグ生成回路及び前記遅延ロックループに結合され、前記更新フラグに基づいてイネーブリング信号を第１論理レベルにシフトすることをトリガし、前記デフォルト時間間隔が終了する前に前記イネーブリング信号を前記第１論理レベルから第２論理レベルに移行するように構成されたイネーブリング回路と、
   を含む更新回路と、
   を含み、前記デフォルト時間間隔は、前記メモリデバイスのリフレッシュ周期よりも短い、遅延ロックループデバイス。
2. 前記フラグ生成回路は、
   内部クロックを提供するように構成された発振器と、
   前記発振器及び前記イネーブリング回路に結合され、前記内部クロックを分割して内部クロックの周期を前記デフォルト時間間隔と等しくさせることで、前記内部クロックを前記更新フラグに変換するように構成された分周器と、
   を含む、請求項１に記載の遅延ロックループデバイス。
3. 前記イネーブリング回路は、
   直列に結合されたＮ個のフリップフロップと、
   カウンタと、
   を含み、
   前記Ｎ個のフリップフロップのうちの第１ステージのフリップフロップのデータ入力端は、前記更新フラグを受信するように構成され、前記Ｎ個のフリップフロップの設定入力端がそれぞれ入力クロックを受信し、前記デフォルト時間間隔のＮ番目の入力クロックによってイネーブリング信号をシフトすることをトリガし、Ｎは１よりも大きい整数であり、
   前記カウンタは、前記Ｎ個のフリップフロップの第Ｎステージのフリップフロップの出力端に結合され、前記イネーブリング信号を受信する時に前記イネーブリング信号を前記第１論理レベルに維持し、前記入力クロックの回数をカウントするように構成され、
   前記入力クロックの回数がデフォルト数に達する時、前記カウンタは、前記イネーブリング信号を前記第１論理レベルから前記第２論理レベルに移行する請求項１又は２に記載の遅延ロックループデバイス。
4. 前記イネーブリング回路は、
   前記更新フラグを受信した後、前記メモリデバイスの外部コマンドに反応して更新コマンドを生成するように構成された更新コマンド生成器と、
   直列に結合されたＮ個の第１フリップフロップと、
   を含み、前記Ｎ個の第１フリップフロップのうちの第１ステージのフリップフロップのデータ入力端は、前記更新コマンドを受信するように構成され、前記Ｎ個の第１フリップフロップの設定入力端は、それぞれ入力クロックを受信することで、前記更新コマンドが生成される時のＮ番目の入力クロックが前記イネーブリング信号をシフトすることをトリガし、Ｎは１よりも大きい整数である請求項１又は２に記載の遅延ロックループデバイス。
5. 前記更新コマンド生成器は、
   第１トリガと、
   第２トリガと、
   を含み、
   前記第１トリガは、前記更新フラグを受信し、前記更新フラグの立ち上がりエッジに反応して前記第１トリガの出力端の論理レベルを前記第１論理レベルにシフトすることをトリガし、リセット信号に従って前記第１トリガの出力端の論理レベルを前記第１論理レベルから前記第２論理レベルに移行するように構成され、
   前記第２トリガは、前記第１トリガ出力端の論理レベルが前記第１論理レベルである場合、イネーブリングコマンドの立ち上がりエッジに反応して前記更新コマンドをシフトすることをトリガし、前記リセット信号に従って前記更新コマンドをリセットするように構成される請求項４に記載の遅延ロックループデバイス。
6. 前記Ｎ個の第１フリップフロップの第Ｎステージの第１フリップフロップの出力端に結合され、前記イネーブリング信号を受信する時に前記イネーブリング信号を前記第１論理レベルに維持し、前記入力クロックの回数をカウントするように構成されたカウンタを更に含み、
   前記入力クロックの数が第１デフォルト数に達する時、前記カウンタは、前記リセット信号を生成し、
   前記入力クロックの回数が第２デフォルト数に達する時、前記カウンタは、前記イネーブリング信号を前記第１論理レベルから前記第２論理レベルに移行し、
   前記第２デフォルト数が前記第１デフォルト数よりも大きい請求項５に記載の遅延ロックループデバイス。
7. 前記更新コマンド生成器は、更に、前記メモリデバイスの別の外部コマンドに反応して終了コマンドを生成し、
   前記更新コマンド生成器は、
   第１トリガと、
   第２トリガと、
   を含み、
   前記第１トリガは、前記更新フラグを受信し、前記更新フラグの立ち上がりエッジに反応して前記第１トリガの出力端の論理レベルを前記第１論理レベルにシフトすることをトリガし、リセット信号に従って前記第１トリガの出力端の論理レベルを前記第１論理レベルから前記第２論理レベルに移行するように構成され、
   前記第２トリガは、前記第１トリガ出力端の論理レベルが前記第１論理レベルである場合、イネーブリングコマンドの立ち上がりエッジに反応して前記更新コマンドを生成し、前記終了コマンドに従って前記更新コマンドをリセットするように構成される請求項４に記載の遅延ロックループデバイス。
8. 前記イネーブリング回路は、
   第２フリップフロップと、
   論理回路と、
   を更に含み、
   前記第２フリップフロップのデータ入力端は、前記Ｎ個の第１フリップフロップの第Ｎステージの第１フリップフロップの出力端に結合され、前記第２フリップフロップのデータ入力端は、前記Ｎ個の第１フリップフロップの第Ｎステージの第１フリップフロップの出力端に結合され、前記第２フリップフロップの設定入力端は、前記入力クロックを受信し、前記第２フリップフロップは、イネーブリング信号を遅延させて内部信号を生成するように構成され、
   前記論理回路は、前記第２フリップフロップの出力端及び前記第Ｎステージの第１フリップフロップの出力端に結合され、前記内部信号を位相反転し、且つ前記イネーブリング信号及び前記位相反転された前記内部信号に論理ＡＮＤ演算を実行して前記リセット信号を生成する請求項７に記載の遅延ロックループデバイス。
9. メモリデバイスに適用される遅延ロックループを更新する更新方法であって、、
   デフォルト時間間隔に基づいて更新フラグを提供し、ここで、前記デフォルト時間間隔は、前記メモリデバイスのリフレッシュ周期よりも短いステップと、
   前記更新フラグに基づいてイネーブリング信号を第１論理レベルにシフトすることをトリガし、前記デフォルト時間間隔が終了する前に前記イネーブリング信号を前記第１論理レベルから第２論理レベルに移行するステップと、
   前記イネーブリング信号に従って遅延ロックループを有効化することで、前記遅延ロックループに入力クロックを遅延させて遅延クロックを提供するステップと、
   を含む、遅延ロックループを更新する更新方法。
10. 前記デフォルト時間間隔に基づいて前記更新フラグを提供するステップは、
    内部クロックを提供することと、
    前記内部クロックを分割し、前記内部クロックの周期を前記デフォルト時間間隔に等しくさせることで、前記内部クロックを前記更新フラグに変換することと、
    を含む請求項９に記載の更新方法。
11. 前記更新フラグに従って前記イネーブリング信号を前記第１論理レベルにシフトすることをトリガし、前記デフォルト時間間隔が終了する前に前記イネーブリング信号を前記第１論理レベルから前記第２論理レベルに移行するステップは、
    前記デフォルト時間間隔のＮ番目の入力クロックによって前記イネーブリング信号をシフトすることをトリガし、ここで、Ｎは１よりも大きい整数であることと、
    前記イネーブリング信号を第１論理レベルに維持し、且つ前記イネーブリング信号を受信する時に前記入力クロックの回数をカウントすることと、
    前記入力クロックの回数がデフォルト数に達する時、前記イネーブリング信号を前記第１論理レベルから第２論理レベルに移行することと、
    を含む請求項９又は１０に記載の更新方法。
12. 前記更新フラグを受信した後、前記メモリデバイスの外部コマンドに反応して更新コマンドを生成するステップと
    前記更新コマンドが生成される時のＮ番目の入力クロックで前記イネーブリング信号をシフトすることをトリガし、ここでＮは１よりも大きい整数であるステップと、
    を更に含む請求項９又は１０に記載の更新方法。
13. イネーブリングコマンドの立ち上がりエッジに反応して前記更新コマンドを生成し、リセット信号に従って前記更新コマンドをリセットするステップを更に含む請求項１２に記載の更新方法。
14. 前記更新フラグに従って前記イネーブリング信号を前記第１論理レベルにシフトすることをトリガし、前記デフォルト時間間隔が終了する前に前記イネーブリング信号を前記第１論理レベルから前記第２論理レベルに移行するステップは、
    前記イネーブリング信号を受信した時に入力クロックの回数をカウントすることと、
    前記入力クロックの回数が第１デフォルト数に達する時、前記更新コマンドをリセットするための前記リセット信号を生成することと、
    前記入力クロックの回数が第２デフォルト数に達する時、前記イネーブリング信号を前記第１論理レベルから前記第２論理レベルに移行し、ここで前記第２デフォルト数は前記第１デフォルト数よりも大きいことと、
    を含む、請求項１３に記載の更新方法。
15. 前記メモリデバイスの別の外部コマンドに反応して終了コマンドを生成するステップと、
    イネーブリングコマンドの立ち上がりエッジに反応して前記更新コマンドを生成し、前記終了コマンドに従って前記更新コマンドをリセットするステップと、
    を更に含む請求項１２に記載の更新方法。
16. 前記更新フラグに従って前記イネーブリング信号を前記第１論理レベルにシフトすることをトリガし、前記デフォルト時間間隔が終了する前に前記イネーブリング信号を前記第１論理レベルから前記第２論理レベルに移行するステップは、
    イネーブリング信号を遅延させて内部信号を生成することと、
    前記内部信号を位相反転し、前記イネーブリング信号及び位相反転された前記内部信号に論理ＡＮＤ演算を実行してリセット信号を生成することと、
    を含む請求項１５に記載の更新方法。
    

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