TWI760755B

TWI760755B - 延遲鎖相迴路裝置及其更新方法

Info

Publication number: TWI760755B
Application number: TW109117931A
Authority: TW
Inventors: 奥野晋也
Original assignee: 華邦電子股份有限公司
Priority date: 2020-05-28
Filing date: 2020-05-28
Publication date: 2022-04-11
Also published as: TW202144950A

Abstract

本發明是有關於一種延遲鎖相迴路裝置以及用於延遲鎖相迴路的更新方法。延遲鎖相迴路裝置包括延遲鎖相迴路以及更新電路。延遲鎖相迴路依據致能訊號被致能，藉以對輸入時脈進行延遲以提供延遲時脈。更新電路包括旗標產生電路以及致能電路。旗標產生電路基於預設時間區間提供更新旗標。致能電路依據更新旗標以將致能訊號觸發至第一邏輯準位，並在預設時間區間結束前將致能訊號由第一邏輯準位轉態至第二邏輯準位。預設時間區間小於記憶體的刷新週期。

Description

延遲鎖相迴路裝置及其更新方法

本發明是有關於一種延遲鎖相迴路裝置及其更新方法，且特別是有關於一種能夠降低消耗功率的延遲鎖相迴路裝置及其更新方法。

當DRAM溫度升高或降低時，延遲鎖相迴路（Delay Locked Loop，DLL）會更新延遲碼以調整記憶體裝置內部的時序。一般來說，延遲鎖相迴路可藉由延遲碼進行隨時更新，藉以使延遲鎖相迴路所提供的延遲時脈能夠即時地隨著溫度變化而變化。然而，上述的方案具有很大的消耗功率。

本發明提供一種能夠降低消耗功率的延遲鎖相迴路裝置及其更新方法。

本發明的延遲鎖相迴路裝置適用於記憶體裝置。延遲鎖相迴路裝置包括延遲鎖相迴路以及更新電路。延遲鎖相迴路經配置以依據致能訊號被致能後接收輸入時脈，並且對輸入時脈進行延遲以提供延遲時脈。更新電路包括旗標產生電路以及致能電路。旗標產生電路經配置以基於一預設時間區間提供更新旗標。致能電路耦接於旗標產生電路以及延遲鎖相迴路。致能電路經配置以依據更新旗標以將致能訊號觸發至第一邏輯準位，並在預設時間區間結束前將致能訊號由第一邏輯準位轉態至第二邏輯準位。預設時間區間小於記憶體裝置的刷新週期。

在本發明的對延遲鎖相迴路進行更新的更新方法適用於記憶體裝置。更新方法包括：基於一預設時間區間提供更新旗標，其中預設時間區間小於記憶體裝置的刷新週期；依據更新旗標以將致能訊號觸發至第一邏輯準位，並在預設時間區間結束前將致能訊號由第一邏輯準位轉態至第二邏輯準位；以及依據致能訊號致能延遲鎖相迴路，藉以使延遲鎖相迴路對輸入時脈進行延遲以提供延遲時脈。

基於上述，本發明是基於一預設時間區間提供更新旗標，依據更新旗標以將致能訊號觸發至第一邏輯準位，並且在預設時間區間結束前將致能訊號由第一邏輯準位轉態至第二邏輯準位。本發明是在預設時間區間內致能延遲鎖相迴路。因此，延遲鎖相迴路是在預設時間區間內才對延遲碼進行更新，藉以降低延遲鎖相迴路的消耗功率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參考圖1，圖1是依據本發明一實施例所繪示的延遲鎖相迴路裝置的裝置示意圖。在本實施例中，延遲鎖相迴路裝置100是被運用於記憶體裝置中。延遲鎖相迴路裝置100包括延遲鎖相迴路110以及更新電路120。延遲鎖相迴路110依據致能訊號DLL_ACT被致能後接收輸入時脈ICLK，並且對輸入時脈ICLK進行延遲以提供延遲時脈DCLK。在本實施例中，更新電路120包括旗標產生電路121以及致能電路122。旗標產生電路121基於預設時間區間DT提供更新旗標FLG。預設時間區間DT小於記憶體裝置的刷新週期。舉例來說明，如果記憶體裝置的刷新週期是7.8微秒，則預設時間區間DT的時間可以被設定為4微秒（本發明不限於此）。致能電路122耦接於旗標產生電路121以及延遲鎖相迴路110。致能電路122依據更新旗標FLG而將致能訊號DLL_ACT的邏輯準位觸發至第一邏輯準位（例如是高邏輯準位，本發明不限於此）。延遲鎖相迴路110例如會反應於具有第一邏輯準位的DLL_ACT被致能以提供延遲控制訊號DCS，並依據延遲控制訊號DCS中的延遲指令產生對應的延遲碼DCD。致能電路122還並在預設時間區間DT結束前將致能訊號DLL_ACT由第一邏輯準位轉態至第二邏輯準位（例如是低邏輯準位，本發明不限於此）。第二邏輯準位不同於第一邏輯準位。

在本實施例中，致能訊號DLL_ACT維持於第一邏輯準位的時間長度會短於預設時間區間DT。也就是說，致能訊號DLL_ACT維持於第一邏輯準位的時間長度會短於記憶體裝置的刷新週期。延遲鎖相迴路110是在預設時間區間DT內才對延遲碼進行更新，藉以降低延遲鎖相迴路110本身的消耗功率。此外，在預設時間區間DT小於記憶體裝置的刷新週期的情況下，更新旗標FLG的提供週期會小於刷新週期。因此，本實施例可使延遲鎖相迴路110所提供的延遲時脈DCLK能夠跟隨著溫度變化而變化。

請同時參考圖1以及圖2，圖2是依據本發明第一實施例所繪示的更新電路120的電路示意圖。在本實施例中，旗標產生電路121包括振盪器1211以及除頻器1212。振盪器1211提供內部時脈ITC。除頻器1212耦接於振盪器1211以及致能電路122。除頻器1212對內部時脈ITC進行除頻。經除頻後，除頻器1212可使內部時脈ITC的週期大致上等於預設時間區間DT，藉以將內部時脈ITC轉換為更新旗標FLG。

在本實施例中，致能電路122包括正反器FF1_1、FF1_2以及計數器CNT1。正反器FF1_1、FF1_2彼此串聯耦接。正反器FF1_1、FF1_2的設定輸入端S分別接收輸入時脈ICLK。正反器FF1_1的資料輸入端D耦接於除頻器1212，藉以接收來自於除頻器1212的更新旗標FLG。正反器FF1_1的輸出端Q耦接至正反器FF1_2的資料輸入端D。正反器FF1_2的輸出端Q用以輸出致能訊號DLL_ACT。在本實施例中，彼此串聯耦接的正反器FF1_1、FF1_2能夠對在更新旗標FLG被提供後藉由第一個輸入時脈ICLK與更新旗標FLG進行同步，並且在下一個輸入時脈ICLK將致能訊號DLL_ACT的邏輯準位觸發至第一邏輯準位。也就是說，正反器FF1_1、FF1_2能夠對更新旗標FLG進行一個輸入時脈ICLK到兩個輸入時脈ICLK之間的延遲，藉以產生具有第一邏輯準位的致能訊號DLL_ACT。在一些實施例中，正反器的數量可以大於2個，也就是說，致能電路122能夠依據正反器的數量對更新旗標FLG進行多個輸入時脈ICLK的延遲，藉以產生具有第一邏輯準位的致能訊號DLL_ACT。

在本實施例中，計數器CNT1耦接於正反器FF1_2的輸出端Q以接收致能訊號DLL_ACT。計數器CNT1在接收到致能訊號DLL_ACT時會將致能訊號DLL_ACT維持於第一邏輯準位，並對輸入時脈ICLK的次數進行計數。當輸入時脈ICLK的次數達到一預設次數時，計數器CNT1將致能訊號DLL_ACT由第一邏輯準位轉態至第二邏輯準位。

舉例來說明，請同時參考圖1至圖3，圖3是依據本發明第一實施例所繪示的訊號時序圖。在本實施例中，旗標產生電路121在時間點t1基於預設時間區間DT提供更新旗標FLG。預設時間區間DT大致上等於從時間點t1到時間點t4之間的時間長度（如，4微秒）。更新旗標FLG被提供後（即，在時間點t1後）的時間點t2，致能訊號DLL_ACT的邏輯準位會在第二個輸入時脈ICLK的上升沿被觸發至第一邏輯準位。因此，延遲鎖相迴路110會反應於具有第一邏輯準位的DLL_ACT被致能以提供延遲控制訊號DCS，並依據延遲控制訊號DCS中的延遲指令（UP或DN）產生對應的延遲碼DCD。

在時間點t2，致能電路122的計數器CNT1也會開始對輸入時脈ICLK進行計數。在本實施例中，計數器CNT1例如是對輸入時脈ICLK的上升沿進行計數，本發明不限於此。在一些實施例中，計數器CNT1例如是對輸入時脈ICLK的下降沿進行計數。在本實施例中，當輸入時脈ICLK的次數達到預設次數（如，64次）時，計數器CNT1在時間點t3將致能訊號DLL_ACT由第一邏輯準位轉態至第二邏輯準位。因此，在時間點t3時，延遲鎖相迴路110反應於具有第二邏輯準位的致能訊號DLL_ACT被禁能。

在本實施例中，預設時間區間DT的時間長度以及預設次數可以依據設計需求被適當地設定。因此，基於上述的設定，延遲鎖相迴路110是在預設時間區間DT內才對延遲碼DCD進行更新，藉以降低延遲鎖相迴路110的消耗功率。另外，在預設時間區間DT的時間長度（如，4微秒）小於記憶體裝置的刷新週期（如，7.8微秒）的情況下，本實施例可使延遲鎖相迴路110所提供的延遲時脈DCLK能夠即時地隨著溫度變化而變化。此外，本實施例能夠不依賴於記憶體裝置的外部命令提供致能訊號DLL_ACT。

請同時參考圖1以及圖4，圖4是依據本發明第二實施例所繪示的更新電路的裝置示意圖。在本實施例中，更新電路220包括旗標產生電路121以及致能電路222。致能電路222包括更新指令產生器2221、正反器FF1_1、FF1_2以及計數器CNT2。更新指令產生器2221在接收到更新旗標FLG後反應於致能指令CMD_ACT產生更新指令UD_CMD。在本實施例中，更新指令產生器2221可包括觸發器TG1、TG2。觸發器TG1耦接於旗標產生電路121以接收更新旗標FLG。觸發器TG1反應於更新旗標FLG的上升沿將位於觸發器TG1的輸出端U1的邏輯準位觸發至第一邏輯準位。觸發器TG1還會依據重置訊號RST將位於觸發器TG1的輸出端U1的邏輯準位由第一邏輯準位轉態至第二邏輯準位。

在本實施例中，觸發器TG1接收更新旗標FLG以及重置訊號RST，並且對更新旗標FLG以及重置訊號RST進行反相。觸發器TG1包括反及（NAND）閘NAND1、NAND2。反及閘NAND1的第一輸入端用以接收被反相的更新旗標FLG。反及閘NAND1的第二輸入端耦接於反及閘NAND2的輸出端。反及閘NAND1的輸出端被作為觸發器TG1的輸出端U1。反及閘NAND2的第一輸入端耦接於反及閘NAND1的輸出端。反及閘NAND1的第二輸入端用以接收被反相的重置訊號RST。

在本實施例中，觸發器TG2耦接於觸發器TG1的輸出端U1。在位於觸發器TG1的輸出端U1的邏輯準位為第一邏輯準位的情況下，觸發器TG2會反應於致能指令CMD_ACT的上升沿觸發更新指令UD_CMD。在本實施例中，更新指令產生器2221可接收記憶體裝置的外部命令（如致能命令）。在接收到外部命令時，更新指令產生器2221會依據輸入時脈ICLK的上升沿觸發致能指令CMD_ACT。因此，在本實施例中，致能指令CMD_ACT的上升沿會與輸入時脈ICLK的上升沿同步。觸發器TG2會依據重置訊號RST重置更新指令UD_CMD。

在本實施例中，正反器FF1_1、FF1_2彼此串聯耦接。正反器FF1_1、FF1_2的設定輸入端S分別接收輸入時脈ICLK。正反器FF1_1的資料輸入端D耦接於更新指令產生器2221，藉以接收來自於更新指令產生器2221的更新指令UD_CMD。正反器FF1_1的輸出端Q耦接至正反器FF1_2的資料輸入端D。正反器FF1_2的輸出端Q用以輸出致能訊號DLL_ACT。在本實施例中，彼此串聯耦接的正反器FF1_1、FF1_2能夠對在更新指令UD_CMD被提供時藉由第一個輸入時脈ICLK與更新指令UD_CMD進行同步，並且在下一個輸入時脈ICLK依據更新指令UD_CMD將致能訊號DLL_ACT的邏輯準位觸發至第一邏輯準位。也就是說，正反器FF1_1、FF1_2能夠對更新指令UD_CMD進行一個輸入時脈ICLK到兩個輸入時脈ICLK之間的延遲，藉以產生具有第一邏輯準位的致能訊號DLL_ACT。

在本實施例中，計數器CNT2耦接於正反器FF1_2的輸出端Q以接收致能訊號DLL_ACT。計數器CNT2在接收到致能訊號DLL_ACT時會將致能訊號DLL_ACT維持於第一邏輯準位，並對輸入時脈ICLK的次數進行計數。當輸入時脈ICLK的次數達到第一預設次數時，計數器CNT2會產生用以重置更新指令UD_CMD的重置訊號RST。當輸入時脈ICLK的次數達到第二預設次數時，計數器CNT2將致能訊號DLL_ACT由第一邏輯準位轉態至第二邏輯準位。第二預設次數大於第一預設次數。因此在致能訊號DLL_ACT被轉態至第二邏輯準位之前，更新指令UD_CMD會被重置。因此，相較於第一實施例，本實施例可基於記憶體裝置的外部命令提供致能訊號DLL_ACT。

舉例來說明，請同時參考圖1、圖4以及圖5，圖5是依據本發明第二實施例所繪示的訊號時序圖。在本實施例中，旗標產生電路121在時間點t1基於預設時間區間DT提供更新旗標FLG。預設時間區間DT大致上等於從時間點t1到時間點t6之間的時間長度（如，4微秒）。更新旗標FLG被提供後（即，在時間點t1後），位於觸發器TG1的輸出端U1的邏輯準位會被觸發至第一邏輯準位。在位於觸發器TG1的輸出端U1的邏輯準位為第一邏輯準位的情況下，更新指令產生器2221接收到記憶體裝置的外部命令中的致能命令ACT（本發明不限於此），並在時間點t2依據輸入時脈ICLK的上升沿觸發致能指令CMD_ACT。因此在時間點t2，觸發器TG2反應於致能指令CMD_ACT的上升沿將更新指令UD_CMD的邏輯準位觸發至第一邏輯準位。

在時間點t3，在更新指令UD_CMD的上升沿與輸入時脈ICLK（即，第一個輸入時脈ICLK）的上升沿同步的情況下，致能訊號DLL_ACT的邏輯準位會在下一個輸入時脈ICLK（即，第二個輸入時脈ICLK）的上升沿被觸發至第一邏輯準位。在本實施例中，致能指令CMD_ACT會依據輸入時脈ICLK的上升沿被重置。在一些情況下，更新指令UD_CMD因為延遲而使更新指令UD_CMD的時序落後於輸入時脈ICLK的時序。因此，時間點t3會被延遲到下一個輸入時脈ICLK的上升沿。本發明的致能訊號DLL_ACT的觸發時間點並不以本實施例的時間點t3為限。在時間點t3，延遲鎖相迴路110會反應於具有第一邏輯準位的DLL_ACT被致能以提供延遲控制訊號DCS，並依據延遲控制訊號DCS中的延遲指令產生對應的延遲碼DCD。

在時間點t3，計數器CNT2也會開始對輸入時脈ICLK進行計數。在本實施例中，計數器CNT2例如是對輸入時脈ICLK的上升沿進行計數。當輸入時脈ICLK的次數達到第一預設次數（如，31次）時，計數器CNT2會在時間點t4提供重置訊號RST。在時間點t4，更新指令產生器2221會依據重置訊號RST將位於觸發器TG1的輸出端U1的邏輯準位重置為第二邏輯準位，並將更新指令UD_CMD重置為第二邏輯準位。因此，更新指令UD_CMD的邏輯準位維持於第一邏輯準位的時間長度（即，時間點t2到時間點t4之間的時間長度）接近或等於輸入時脈ICLK的週期的32倍。

當輸入時脈ICLK的次數達到第二預設次數（如，64次）時，計數器CNT2會在時間點t5將致能訊號DLL_ACT的邏輯準位由第一邏輯準位轉態至第二邏輯準位。因此，在時間點t5時，延遲鎖相迴路110會反應於具有第二邏輯準位的致能訊號DLL_ACT被禁能。

請同時參考圖1以及圖6，圖6是依據本發明第三實施例所繪示的更新電路的裝置示意圖。在本實施例中，更新電路320包括旗標產生電路121以及致能電路322。致能電路322包括更新指令產生器3321、正反器FF1_1、FF1_2、正反器FF2以及邏輯電路LGC。更新指令產生器3321在接收到更新旗標FLG時反應於致能指令CMD_ACT產生更新指令UD_CMD。進一步地，在本實施例中，更新指令產生器3321包括觸發器TG1以及觸發器TG2。觸發器TG1耦接於旗標產生電路121以更新旗標FLG。觸發器TG1反應於更新旗標FLG的上升沿將位於觸發器TG1的輸出端U1的邏輯準位觸發至第一邏輯準位。觸發器TG1還會依據重置訊號RST將位於觸發器TG1的輸出端U1的邏輯準位由第一邏輯準位轉態至第二邏輯準位。觸發器TG1時施細節可以由圖4的實施例中獲致足夠的教示，故不再贅述。

在本實施例中，觸發器TG2耦接於觸發器TG1的輸出端U1。在位於觸發器TG1的輸出端U1的邏輯準位為第一邏輯準位的情況下，觸發器TG2會反應於致能指令CMD_ACT的上升沿觸發更新指令UD_CMD。此外，觸發器TG2依據結束指令CMD_PRE重置更新指令UD_CMD。在本實施例中，更新指令產生器3321可接收記憶體裝置的第一外部命令（如，致能命令）。在接收到第一外部命令時，更新指令產生器3321會依據輸入時脈ICLK的上升沿觸發致能指令CMD_ACT。在本實施例中，更新指令產生器3321也會接收記憶體裝置的第二外部命令（如，刷新命令）。在接收到第二外部命令時，更新指令產生器3321會依據輸入時脈ICLK的上升沿觸發結束指令CMD_PRE。因此，在本實施例中，致能指令CMD_ACT的上升沿會與輸入時脈ICLK的上升沿同步。結束指令CMD_PRE的上升沿會與輸入時脈ICLK的上升沿同步。

在本實施例中，正反器FF1_1、FF1_2彼此串聯耦接。正反器FF1_1、FF1_2的設定輸入端S分別接收輸入時脈ICLK。正反器FF1_1的資料輸入端D耦接於更新指令產生器3321，藉以接收來自於更新指令產生器3321的更新指令UD_CMD。正反器FF1_1的輸出端Q耦接至正反器FF1_2的資料輸入端D。正反器FF1_2的輸出端Q用以輸出致能訊號DLL_ACT。正反器FF2資料輸入端D耦接至正反器FF1_2的輸出端Q。正反器FF2的設定輸入端S分別接收輸入時脈ICLK。正反器FF2的輸出端Q對致能訊號DLL_ACT進行延遲以產生內部訊號。邏輯電路LGC耦接於正反器FF2的輸出端Q以及正反器FF1_2的輸出端Q。邏輯電路LGC對內部訊號進行反相，並且對致能訊號DLL_ACT以及被反相的內部訊號進行邏輯及運算以產生重置訊號RST。重置訊號RST用以重置位於觸發器TG1的輸出端U1的邏輯準位。

進一步地，邏輯電路LGC包括及閘AND3。及閘AND3接收致能訊號DLL_ACT以及被反相的內部訊號，並且對致能訊號DLL_ACT以及被反相的內部訊號進行邏輯及運算以產生重置訊號RST。相較於第一實施例以及第二實施例，本實施例可不需要計數器提供致能訊號DLL_ACT或重置訊號RST。

舉例來說明，請同時參考圖1、圖6以及圖7，圖7是依據本發明第三實施例所繪示的訊號時序圖。在本實施例中，關於時間點t1~t3的實施細節可以由第二實施例中獲致足夠的教示，故不再贅述。在時間點t4，邏輯電路LGC產生重置訊號RST。因此在時間點t4，位於觸發器TG1的輸出端U1的邏輯準位會依據重置訊號RST被重置。在本實施例中，重置訊號RST可以被延遲以在時間點t4被產生。在一些實施例中，重置訊號RST可以以在時間點t3被產生，本發明並不以重置訊號RST的產生時間點為限。

接下來，更新指令產生器3321接收到外部命令中的刷新命令PRE（本發明不限於此）。更新指令產生器3321會在時間點t5依據輸入時脈ICLK的上升沿觸發結束指令CMD_PRE。觸發器TG2在時間點t5依據結束指令CMD_PRE將更新指令UD_CMD的邏輯準位重置為第二邏輯準位。在時間點t6，致能訊號DLL_ACT的邏輯準位由第一邏輯準位轉態至第二邏輯準位。因此，在時間點t6時，延遲鎖相迴路110會反應於具有第二邏輯準位的致能訊號DLL_ACT被禁能。在本實施例中，致能指令CMD_PRE在時間點t6會依據輸入時脈ICLK的上升沿被重置（本發明不限於此）。

請同時參考圖1以及圖8，圖8是依據本發明一實施例所繪示的更新方法流程圖。在本實施例中，更新方法會在步驟S110中基於預設時間區間DT提供更新旗標FLG。預設時間區間DT小於記憶體裝置的刷新週期。在步驟S120中，依據更新旗標FLG以將致能訊號DLL_ACT觸發至第一邏輯準位，並在預設時間區間DT結束前將致能訊號DLL_ACT由第一邏輯準位轉態至第二邏輯準位。在步驟S130中，依據致能訊號DLL_ACT致能延遲鎖相迴路110，藉以使延遲鎖相迴路110對輸入時脈ICLK進行延遲以提供延遲時脈DCLK。

綜上所述，本發明是基於一預設時間區間提供更新旗標，依據更新旗標以將致能訊號觸發至第一邏輯準位，並且在預設時間區間結束前將致能訊號由第一邏輯準位轉態至第二邏輯準位。本發明是在預設時間區間內致能延遲鎖相迴路。因此，延遲鎖相迴路是在預設時間區間內才對延遲碼進行更新，藉以降低延遲鎖相迴路的消耗功率。此外，在預設時間區間小於記憶體裝置的刷新週期的情況下，本發明能夠使延遲鎖相迴路所提供的延遲時脈能夠跟隨著溫度變化而變化。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:延遲鎖相迴路裝置 110:延遲鎖相迴路 120、220、320:更新電路 121:旗標產生電路 1211:振盪器 1212:除頻器 122、222、322:致能電路 2221、3321:更新指令產生器 ACT:致能命令 NAND1、NAND2:反及閘 AND3:及閘 CMD_ACT:致能指令 CMD_PRE:結束指令 CNT1、CNT2:計數器 D:正反器的資料輸入端 DCD:延遲碼 DCLK:延遲時脈 DCS:延遲控制訊號 DT:預設時間區間 DLL_ACT:致能訊號 FF1_1、FF1_2、FF2:正反器 FLG:更新旗標 ICLK:輸入時脈 ITC:內部時脈 LGC:邏輯電路 PRE:刷新命令 Q:正反器的輸出端 RST:重置訊號 S:正反器的設定輸入端 S110~S130:步驟 t1~t7:時間點 TG1:第一觸發器 TG2:第二觸發器 U1:第一觸發器的輸出端 UD_CMD:更新指令

圖1是依據本發明一實施例所繪示的延遲鎖相迴路裝置的裝置示意圖。圖2是依據本發明第一實施例所繪示的更新電路的電路示意圖。圖3是依據本發明第一實施例所繪示的訊號時序圖。圖4是依據本發明第二實施例所繪示的更新電路的裝置示意圖。圖5是依據本發明第二實施例所繪示的訊號時序圖。圖6是依據本發明第三實施例所繪示的更新電路的裝置示意圖。圖7是依據本發明第三實施例所繪示的訊號時序圖。圖8是依據本發明一實施例所繪示的更新方法流程圖。

100:延遲鎖相迴路裝置

110:延遲鎖相迴路

120:更新電路

121:旗標產生電路

122:致能電路

DCD:延遲碼

DCLK:延遲時脈

DCS:延遲控制訊號

DLL_ACT:致能訊號

DT:預設時間區間

FLG:更新旗標

ICLK:輸入時脈

Claims

一種延遲鎖相迴路裝置，適用於一記憶體裝置，包括：一延遲鎖相迴路，經配置以依據一致能訊號被致能後接收一輸入時脈，並且對該輸入時脈進行延遲以提供一延遲時脈；以及一更新電路，包括：一旗標產生電路，經配置以基於一預設時間區間提供一更新旗標；以及一致能電路，耦接於該旗標產生電路以及該延遲鎖相迴路，經配置以依據該更新旗標以將該致能訊號觸發至一第一邏輯準位，並在該預設時間區間結束前將該致能訊號由該第一邏輯準位轉態至一第二邏輯準位，其中該預設時間區間小於該記憶體裝置的一刷新週期。
如請求項1所述的延遲鎖相迴路裝置，其中該旗標產生電路包括：一振盪器，經配置以提供一內部時脈；以及一除頻器，耦接於該振盪器以及該致能電路，經配置以對該內部時脈進行除頻以使該內部時脈的週期大致上等於該預設時間區間，藉以將該內部時脈轉換為該更新旗標。
如請求項1所述的延遲鎖相迴路裝置，其中該致能電路包括：串聯耦接的N個正反器，其中該N個正反器中的一第一級正反器的資料輸入端經配置以接收該更新旗標，該N個正反器的設定輸入端分別接收該輸入時脈，藉由在該預設時間區間中的一第N次輸入時脈觸發該致能訊號，其中N是大於1的整數；以及一計數器，耦接於中該N個正反器中的一第N級正反器的輸出端，經配置以在接收到該致能訊號時維持該致能訊號於該第一邏輯準位，並對該輸入時脈的次數進行計數，其中當該輸入時脈的次數達到一預設次數時，該計數器將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位。
如請求項1所述的延遲鎖相迴路裝置，其中該致能電路包括：一更新指令產生器，經配置以在接收到該更新旗標後，反應於該記憶體裝置的一外部命令產生一更新指令；以及串聯耦接的N個第一正反器，其中該N個第一正反器中的一第一級正反器的資料輸入端經配置以接收該更新指令，該N個第一正反器的設定輸入端分別接收該輸入時脈，藉以在該更新指令被產生時的一第N次輸入時脈觸發該致能訊號，其中N是大於1的整數。
如請求項4所述的所述的延遲鎖相迴路裝置，其中該更新指令產生器包括：一第一觸發器，經配置以接收該更新旗標，反應於該更新旗標的上升沿將位於該第一觸發器的輸出端的邏輯準位觸發至該第一邏輯準位，並依據一重置訊號將位於該第一觸發器的輸出端的邏輯準位由該第一邏輯準位轉態至該第二邏輯準位；以及一第二觸發器，經配置以在該第一觸發器的輸出端的邏輯準位為該第一邏輯準位的情況下，反應於一致能指令的上升沿觸發該更新指令，並依據該重置訊號重置該更新指令。
如請求項5所述的延遲鎖相迴路裝置，其中該致能電路還包括：一計數器，耦接於中該N個第一正反器中的一第N級第一正反器的輸出端，經配置以在接收到該致能訊號時維持該致能訊號於該第一邏輯準位，並對該輸入時脈的次數進行計數，其中當該輸入時脈的次數達到一第一預設次數時，該計數器產生該重置訊號，其中當該輸入時脈的次數達到一第二預設次數時，該計數器將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位，其中該第二預設次數大於該第一預設次數。
如請求項4所述的所述的延遲鎖相迴路裝置，其中：該更新指令產生器還反應於該記憶體裝置的另一外部命令產生一結束指令，該更新指令產生器包括：一第一觸發器，經配置以接收該更新旗標，反應於該更新旗標的上升沿將位於該第一觸發器的輸出端的邏輯準位觸發至該第一邏輯準位，並依據一重置訊號將位於該第一觸發器的輸出端的邏輯準位由該第一邏輯準位轉態至該第二邏輯準位；以及一第二觸發器，經配置以在該第一觸發器的輸出端的邏輯準位為該第一邏輯準位的情況下，反應於一致能指令的上升沿觸發該更新指令，並依據該結束指令重置該更新指令。
如請求項7所述的延遲鎖相迴路裝置，其中該致能電路還包括：一第二正反器，其中該第二正反器的資料輸入端耦接於中該N個第一正反器中的一第N級第一正反器的輸出端，該第二正反器的資料輸入端耦接於中該N個第一正反器中的該第N級第一正反器的輸出端，該第二正反器的設定輸入端接收該輸入時脈，其中該第二正反器經配置以對該致能訊號進行延遲以產生一內部訊號；以及一邏輯電路，耦接於該第二正反器的輸出端以及該第N級第一正反器的輸出端，經配置以對該內部訊號進行反相，並且對該致能訊號以及被反相的該內部訊號進行一邏輯及運算以產生該重置訊號。
一種對一延遲鎖相迴路進行更新的更新方法，適用於一記憶體裝置，包括：基於一預設時間區間提供一更新旗標，其中該預設時間區間小於該記憶體裝置的一刷新週期；依據該更新旗標以將一致能訊號觸發至一第一邏輯準位，並在該預設時間區間結束前將該致能訊號由該第一邏輯準位轉態至一第二邏輯準位；以及依據該致能訊號致能該延遲鎖相迴路，藉以使該延遲鎖相迴路對該輸入時脈進行延遲以提供一延遲時脈。
如請求項9所述的更新方法，其中基於該預設時間區間提供該更新旗標的步驟包括：提供一內部時脈；以及對該內部時脈進行除頻以使該內部時脈的週期大致上等於該預設時間區間，藉以將該內部時脈轉換為該更新旗標。
如請求項9所述的更新方法，其中依據該更新旗標以將該致能訊號觸發至該第一邏輯準位，並在該預設時間區間結束前將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位的步驟包括：藉由在該預設時間區間中的一第N次輸入時脈觸發該致能訊號，其中N是大於1的整數；維持該致能訊號於該第一邏輯準位，並且在接收到該致能訊號時對該輸入時脈的次數進行計數；以及當該輸入時脈的次數達到一預設次數時，將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位。
如請求項9所述的更新方法，還包括：在接收到該更新旗標後，反應於該記憶體裝置的一外部命令產生一更新指令；以及在該更新指令被產生時的一第N次輸入時脈觸發該致能訊號，其中N是大於1的整數。
如請求項12所述的更新方法，還包括：反應於一致能指令的上升沿觸發該更新指令，並依據一重置訊號重置該更新指令。
如請求項13所述的更新方法，其中依據該更新旗標以將該致能訊號觸發至該第一邏輯準位，並在該預設時間區間結束前將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位的步驟包括：在接收到該致能訊號時對該輸入時脈的次數進行計數；當該輸入時脈的次數達到一第一預設次數時，產生用以重置該更新指令的該重置訊號；以及當該輸入時脈的次數達到一第二預設次數時，將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位，其中該第二預設次數大於該第一預設次數。
如請求項12所述的更新方法，還包括：反應於該記憶體裝置的另一外部命令產生一結束指令；以及反應於一致能指令的上升沿觸發該更新指令，並依據該結束指令重置該更新指令。
如請求項15所述的更新方法，其中依據該更新旗標以將該致能訊號觸發至該第一邏輯準位，並在該預設時間區間結束前將該致能訊號由該第一邏輯準位轉態至該第二邏輯準位的步驟包括：對該致能訊號進行延遲以產生一內部訊號；以及對該內部訊號進行反相，並且對該致能訊號以及被反相的該內部訊號進行一邏輯及運算以產生該重置訊號。