KR102308513B1 - 지연 락 루프 디바이스 및 그 갱신 방법 - Google Patents

지연 락 루프 디바이스 및 그 갱신 방법 Download PDF

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Abstract

[목적] 소비 전력을 저감할 수 있는 지연 락 루프 디바이스 및 그 갱신 방법을 제공한다. [해결수단] 본 발명은, 지연 락 루프 디바이스 및 지연 락 루프를 위한 갱신 방법에 관한 것이다. 지연 락 루프 디바이스는, 지연 락 루프 및 갱신 회로를 포함한다. 지연 락 루프는, 인에이블링 신호에 따라 유효화 되고, 입력 클록을 지연시켜 지연 클록을 제공한다. 갱신 회로는, 플래그 생성 회로 및 인에이블링 회로를 포함한다. 플래그 생성 회로는, 디폴트 시간 간격에 근거해 갱신 플래그를 제공한다. 인에이블링 회로는, 갱신 플래그에 따라 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 디폴트 시간 간격의 종료 전에 인에이블링 신호를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 디폴트 시간 간격은, 메모리의 리프레쉬 주기 보다 짧다.

Description

지연 락 루프 디바이스 및 그 갱신 방법{DELAY LOCKED LOOP DEVICE AND UPDATING METHOD THEREOF}
본 발명은, 지연 락 루프 디바이스 및 그 갱신 방법에 관한 것으로, 특히, 소비 전력을 저감할 수 있는 지연 락 루프 디바이스 및 그 갱신 방법에 관한 것이다.
DRAM의 온도가 상승 또는 하강할 때, 지연 락 루프(Delay　Locked　Loop, DLL)는, 지연 코드를 갱신하여, 메모리 디바이스 내부의 타이밍을 조정한다. 일반적으로, 지연 락 루프는, 지연 코드를 통하여 수시 갱신을 실시할 수 있고, 지연 락 루프에 의해 제공되는 지연 클록을 리얼타임으로 온도 변화에 따라 변화시킬 수 있다. 그렇지만, 상기의 스키마(scheme)은, 큰 전력 소비를 수반한다.
본 발명은, 소비 전력을 저감할 수 있는 지연 락 루프 디바이스 및 그 갱신 방법을 제공한다.
본 발명의 지연 락 루프 디바이스는, 메모리 디바이스에 적용된다. 지연 락 루프 디바이스는, 지연 락 루프 및 갱신 회로를 포함한다. 지연 락 루프는, 인에이블링 신호에 따라 유효화 된 후에 입력 클록을 수신하고, 입력 클록을 지연시켜 지연 클록을 제공한다. 갱신 회로는, 플래그 생성 회로 및 인에이블링 회로를 포함한다. 플래그 생성 회로는, 디폴트 시간 간격에 근거해 갱신 플래그를 제공하도록 구성된다. 인에이블링 회로는, 플래그 생성 회로 및 지연 락 루프에 결합된다. 인에이블링 회로는, 갱신 플래그에 따라 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 디폴트 시간 간격이 종료하기 전에 인에이블링 신호를 제1 논리 레벨로부터 제2 논리 레벨로 이행하도록 구성된다. 디폴트 시간 간격은, 메모리 디바이스 리프레쉬 주기 보다 짧다.
본 발명의 지연 락 루프를 갱신하는 갱신 방법은, 메모리 디바이스에 적용된다. 갱신 방법은, 디폴트 시간 간격에 근거해 갱신 플래그를 제공하고, 여기서 디폴트 시간 간격은 메모리 디바이스 리프레쉬 주기 보다 짧은 단계와, 갱신 플래그에 따라 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 디폴트 시간 간격이 종료하기 전에 인에이블링 신호를 제1 논리 레벨로부터 제2 논리 레벨로 이행하는 단계와, 인에이블링 신호에 따라, 지연 락 루프를 유효화 함으로써, 지연 락 루프에 입력 클록을 지연시켜 지연 클록을 제공하는 단계를 포함한다.
상기에 근거하여, 본 발명은, 디폴트 시간 간격에 근거해 갱신 플래그를 제공하고, 갱신 플래그에 근거해 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 디폴트 시간 간격이 종료하기 전에 인에이블링 신호를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 본 발명은, 디폴트 시간 간격 내에 지연 락 루프를 유효화한다. 따라서, 지연 락 루프는, 디폴트 시간 간격 내에서 지연 코드를 갱신하고, 그에 따라, 지연 락 루프의 소비 전력을 저감한다.
[도 1] 본 발명의 실시 형태에 의한 지연 락 루프 디바이스의 디바이스 설명도이다.
[도 2] 본 발명의 제1 실시 형태에 의한 갱신 회로의 회로 설명도이다.
[도 3] 본 발명의 제1 실시 형태에 의한 신호 타이밍도이다.
[도 4] 본 발명의 제2 실시 형태에 의한 갱신 회로의 디바이스 설명도이다.
[도 5] 본 발명의 제2 실시 형태에 의한 신호 타이밍도이다.
[도 6] 본 발명의 제3 실시 형태에 의한 갱신 회로의 디바이스 설명도이다.
[도 7] 본 발명의 제3 실시 형태에 의한 신호 타이밍도이다.
[도 8] 본 발명의 실시 형태에 의한 갱신 방법의 플로우도이다.
본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시 형태를 들어 도면에 맞추어 이하대로 상세를 설명한다.
도 1을 참조하고, 도 1은, 본 발명의 실시 형태에 의한 지연 락 루프 디바이스의 디바이스 설명도이다. 본 실시 형태에서는, 지연 락 루프 디바이스(100)는, 메모리 디바이스에 운용된다. 지연 락 루프 디바이스(100)는, 지연 락 루프(110) 및 갱신 회로(120)를 포함한다. 지연 락 루프(110)는, 인에이블링 신호(DLL_ACT)에 따라 유효화 된 후에 입력 클록(ICLK)을 수신하고, 입력 클록(ICLK)을 지연시켜 지연 클록(DCLK)을 제공한다. 본 실시 형태에서는, 갱신 회로(120)는, 플래그 생성 회로(121) 및 인에이블링 회로(122)를 포함한다. 플래그 생성 회로(121)는, 디폴트 시간 간격(DT)에 근거해 갱신 플래그(FLG)를 제공한다. 디폴트 시간 간격(DT)은, 메모리 디바이스 리프레쉬 주기 보다 짧다. 예를 들면, 메모리 디바이스의 리프레쉬 주기가 7.8 마이크로초(microsecond)인 경우, 디폴트 시간 간격(DT)의 시간은, 4 마이크로초로 설정할 수 있다(본 발명은 이것으로 한정하는 것은 아니다). 인에이블링 회로(122)는, 플래그 생성 회로(121) 및 지연 락 루프(110)에 결합된다. 인에이블링 회로(122)는, 갱신 플래그(FLG)에 따라 인에이블링 신호(DLL_ACT)의 논리 레벨을 제1 논리 레벨로 시프트 하는 것을 트리거한다(예를 들면, 고논리 레벨이지만, 본 발명은 이것으로 한정하는 것은 아니다). 지연 락 루프(110)는, 예를 들면, 제1 논리 레벨을 가지는 DLL_ACT가 유효화 되어 지연 제어 신호(DCS)를 제공하는 것에 반응해, 지연 제어 신호(DCS)의 지연 명령에 따라 대응하는 지연 코드(DCD)를 생성한다. 또, 인에이블링 회로(122)는, 디폴트 시간 간격(DT)이 종료하기 전에 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다(예를 들면, 저논리 레벨이지만, 본 발명은 이것으로 한정하는 것은 아니다). 제2 논리 레벨은, 제1 논리 레벨과 다르다.
본 실시 형태에서는, 인에이블링 신호(DLL_ACT)가 제1 논리 레벨로 유지되는 시간의 길이는, 디폴트 시간 간격(DT) 보다 짧아진다. 즉, 인에이블링 신호(DLL_ACT)가 제1 논리 레벨로 유지되는 시간의 길이는, 메모리 디바이스의 리프레쉬 주기 보다 짧다. 지연 락 루프(110)는, 디폴트 시간 간격(DT) 내에서 지연 코드를 갱신함으로써, 지연 락 루프(110) 자체의 소비 전력을 삭감한다. 또, 디폴트 시간 간격(DT)이 메모리 디바이스의 리프레쉬 주기 보다 짧은 경우, 갱신 플래그(FLG)의 제공 주기는, 리프레쉬 주기 보다 짧아진다. 따라서, 본 실시 형태는, 지연 락 루프(110)에 의해 제공되는 지연 클록(DCLK)을 온도에 따라 변화시킬 수 있다.
도 1 및 도 2를 동시에 참조하고, 도 2는, 본 발명의 제1 실시 형태에 의한 갱신 회로(120)의 회로 설명도이다. 본 실시 형태에서는, 플래그 생성 회로(121)는, 발진기(1211) 및 분주기(分周器)(1212)를 포함한다. 발진기(1211)는, 내부 클록(ITC)을 제공한다. 분주기(1212)는, 발진기(1211) 및 인에이블링 회로(122)에 결합된다. 분주기(1212)는, 내부 클록(ITC)을 분할한다. 분할한 후, 분주기(1212)는, 내부 클록(ITC)의 주기를 디폴트 시간 간격(DT)과 대략 동일하게 할 수 있고, 그에 따라 내부 클록(ITC)을 갱신 플래그(FLG)로 변환한다.
본 실시 형태에서는, 인에이블링 회로(122)는, 플립플롭(FF1_1, FF1_2) 및 카운터(CNT1)를 포함한다. 플립플롭(FF1_1, FF1_2)은, 서로 직렬로 결합되어 있다. 플립플롭(FF1_1, FF1_2)의 설정 입력단(S)은, 각각 입력 클록(ICLK)을 수신한다. 플립플롭(FF1_1)의 데이터 입력단(D)은, 분주기(1212)에 결합되어, 분주기(1212)로부터의 갱신 플래그(FLG)를 수신한다. 플립플롭(FF1_1)의 출력단(Q)은, 플립플롭(FF1_2)의 데이터 입력단(D)에 결합된다. 플립플롭(FF1_2)의 출력단(Q)은, 인에이블링 신호(DLL_ACT)를 출력하는 것에 이용된다. 본 실시 형태에서는, 서로 직렬로 결합된 플립플롭(FF1_1, FF1_2)은, 갱신 플래그(FLG)가 제공된 후에 제1 입력 클록(ICLK)과 갱신 플래그(FLG)를 동기(同期)하고, 다음의 입력 클록(ICLK)에서 인에이블링 신호(DLL_ACT)의 논리 레벨을 제1 논리 레벨로 시프트 하는 것을 트리거 한다. 즉, 플립플롭(FF1_1, FF1_2)은, 갱신 플래그(FLG)에 대해 1~2 클록 분의 입력 클록(ICLK)의 지연을 실시해, 제1 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)를 생성할 수 있다. 일부의 실시 형태에서는, 플립플롭의 수는, 2 보다 클 수 있고, 즉, 인에이블링 회로(122)는, 플립플롭의 수에 따라 복수의 갱신 플래그(FLG)에 대해 복수의 입력 클록(ICLK)의 지연을 실시함으로써, 제1 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)를 생성할 수 있다.
본 실시 형태에서는, 카운터(CNT1)는, 플립플롭(FF1_2)의 출력단(Q)에 결합되어, 인에이블링 신호(DLL_ACT)를 수신한다. 카운터(CNT1)는, 인에이블링 신호(DLL_ACT)를 수신할 때에 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로 유지하고, 입력 클록(ICLK)의 횟수를 카운트 한다. 입력 클록(ICLK)의 횟수가 디폴트 수에 도달할 때, 카운터(CNT1)는, 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다.
예를 들면, 도 1~도 3을 동시에 참조하고, 도 3은, 본 발명의 제1 실시 형태에 의한 신호 타이밍도이다. 본 실시 형태에서는, 플래그 생성 회로(121)는, 시간점(t1)의 디폴트 시간 간격(DT)에 근거해 갱신 플래그(FLG)를 제공한다. 디폴트 시간 간격(DT)은, 시간점(t1)에서 시간점(t4)까지의 시간의 길이와 대략 같다(예를 들면, 4 마이크로초). 갱신 플래그(FLG)가 제공된 후(즉, 시간점(t1)의 뒤)의 시간점(t2)에서는, 인에이블링 신호(DLL_ACT)의 논리 레벨은, 제2 입력 클록(ICLK)의 상승 엣지에서 제1 논리 레벨로 시프트 하는 것이 트리거 된다. 따라서, 지연 락 루프(110)는, 제1 논리 레벨을 가지는 DLL_ACT가 유효화 되어 지연 제어 신호(DCS)를 제공하는 것에 반응해, 지연 제어 신호(DCS)의 지연 명령(UP 또는 DN)에 따라 대응하는 지연 코드(DCD)를 생성한다.
시간점(t2)에서는, 인에이블링 회로(122)의 카운터(CNT1)도 입력 클록(ICLK)의 카운트를 개시한다. 본 실시 형태에서는, 카운터(CNT1)는, 예를 들면, 입력 클록(ICLK)의 상승 엣지를 카운트 하지만, 본 발명은, 본 실시 형태로 한정하는 것은 아니다. 일부의 실시 형태에서는, 카운터(CNT1)는, 예를 들면, 입력 클록(ICLK)의 하강 엣지를 카운트 한다. 본 실시 형태에서는, 입력 클록(ICLK)의 횟수가, 디폴트 수(예를 들면, 64회)에 도달할 때, 카운터(CNT1)는, 시간점(t3)에서 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로부터의 제2 논리 레벨로 이행한다. 따라서, 시간점(t3)일 때, 지연 락 루프(110)는, 제2 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)에 반응해 무효화된다.
본 실시 형태에서는, 디폴트 시간 간격(DT)의 시간 길이와 디폴트 수는, 설계의 요구에 따라 적절히 설정할 수 있다. 따라서, 상기의 설정에 근거해, 지연 락 루프(110)는, 디폴트 시간 간격(DT) 내에서 지연 코드(DCD)를 갱신하여, 지연 락 루프(110)의 소비 전력을 저감한다. 또, 디폴트 시간 간격(DT)의 시간 길이(예를 들면, 4 마이크로초)가 메모리 디바이스의 리프레쉬 주기(예를 들면, 7.8 마이크로초) 보다 짧은 경우에는, 본 실시 형태는, 지연 락 루프(110)에 의해 제공되는 지연 클록(DCLK)을 리얼타임으로 온도 변화에 수반해 변화시킬 수 있다.
또, 본 실시 형태는, 메모리 디바이스의 외부 커맨드에 의존하지 않고 인에이블링 신호(DLL_ACT)를 제공할 수 있다.
도 1 및 도 4를 동시에 참조하고, 도 4는, 본 발명의 제2 실시 형태에 의한 갱신 회로의 디바이스 설명도이다. 본 실시 형태에서는, 갱신 회로(220)는, 플래그 생성 회로(121) 및 인에이블링 회로(222)를 포함한다. 인에이블링 회로(222)는, 갱신 커맨드 생성기(2221), 플립플롭(FF1_1, FF1_2) 및 카운터(CNT2)를 포함한다. 갱신 커맨드 생성기(2221)는, 갱신 플래그(FLG)를 수취한 후에 인에이블링 커맨드(CMD_ACT)에 반응해 갱신 커맨드(UD_CMD)를 생성한다. 본 실시 형태에서는, 갱신 커맨드 생성기(2221)는, 트리거(TG1) 및 트리거(TG2)를 포함할 수 있다. 트리거(TG1)는, 플래그 생성 회로(121)에 결합되어, 갱신 플래그(FLG)를 수신한다. 트리거(TG1)는, 갱신 플래그(FLG)의 상승 엣지에 반응해, 트리거(TG1)의 출력단(U1)의 논리 레벨을 제1 논리 레벨로 시프트 하는 것을 트리거 한다. 트리거(TG1)는, 리셋 신호(RST)에 따라, 트리거(TG1)의 출력단(U1)의 논리 레벨을 제1 논리 레벨로부터 제2 논리 레벨로 이행한다.
본 실시 형태에서는, 트리거(TG1)는, 갱신 플래그(FLG) 및 리셋 신호(RST)를 수신하고, 갱신 플래그(FLG) 및 리셋 신호(RST)를 위상 반전한다. 트리거(TG1)는, NAND 게이트(NAND1, NAND2)를 포함한다. NAND 게이트(NAND1)의 제1 입력단은, 반전된 갱신 플래그(FLG)를 수신하는 것에 이용된다. NAND 게이트(NAND1)의 제2 입력단은, NAND 게이트(NAND2)의 출력단에 결합된다. NAND 게이트(NAND1)의 출력단은, 트리거(TG1)의 출력단(U1)이 된다. NAND 게이트(NAND2)의 제1 입력단은, NAND 게이트(NAND1)의 출력단에 결합된다. NAND 게이트(NAND1)의 제2 입력단은, 반전된 리셋 신호(RST)를 수신하는 것에 이용된다.
본 실시 형태에서는, 트리거(TG2)는, 트리거(TG1)의 출력단(U1)에 결합된다. 트리거(TG1)의 출력단(U1)의 논리 레벨이 제1 논리 레벨인 경우, 트리거(TG2)는, 인에이블링 커맨드(CMD_ACT)의 상승 엣지에 반응해 갱신 커맨드(UD_CMD)를 생성한다. 본 실시 형태에서는, 갱신 커맨드 생성기(2221)는, 메모리 디바이스의 외부 커맨드(예를 들면, 인에이블링 커맨드)를 수신할 수 있다. 외부 커맨드를 수신할 때, 갱신 커맨드 생성기(2221)는, 입력 클록(ICLK)의 상승 엣지에 따라 인에이블링 커맨드(CMD_ACT)를 생성한다. 따라서, 본 실시 형태에서는, 인에이블링 커맨드(CMD_ACT)의 상승 엣지가 입력 클록(ICLK)의 상승 엣지와 동기한다. 트리거(TG2)는, 리셋 신호(RST)에 따라 갱신 커맨드(UD_CMD)를 리셋한다.
본 실시 형태에서는, 플립플롭(FF1_1, FF1_2)이 서로 직렬로 결합된다. 플립플롭(FF1_1, FF1_2)의 설정 입력단(S)은, 각각 입력 클록(ICLK)을 수신한다. 플립플롭(FF1_1)의 데이터 입력단(D)은, 갱신 커맨드 생성기(2221)에 결합되어, 갱신 커맨드 생성기(2221)로부터의 갱신 커맨드(UD_CMD)를 수신한다. 플립플롭(FF1_1)의 출력단(Q)은, 플립플롭(FF1_2)의 데이터 입력단(D)에 결합된다. 플립플롭(FF1_2)의 출력단(Q)은, 인에이블링 신호(DLL_ACT)를 출력하는 것에 이용된다. 본 실시 형태에서는, 서로 직렬로 결합된 플립플롭(FF1_1, FF1_2)은, 갱신 커맨드(UD_CMD)가 제공될 때에 제1 입력 클록(ICLK)에 의해 갱신 커맨드(UD_CMD)와 동기하고, 다음의 입력 클록(ICLK)의 갱신 커맨드(UD_CMD)에 따라 인에이블링 신호(DLL_ACT)의 논리 레벨을 제1 논리 레벨로 시프트 하도록 트리거 할 수 있다. 즉, 플립플롭(FF1_1, FF1_2)은, 갱신 커맨드(UD_CMD)에 대해 1~2 클록 분의 입력 클록(ICLK)의 지연을 실시함으로써, 제1 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)를 생성할 수 있다.
본 실시 형태에서는, 카운터(CNT2)는, 플립플롭(FF1_2)의 출력단(Q)에 결합되어, 인에이블링 신호(DLL_ACT)를 수신한다. 카운터(CNT2)는, 인에이블링 신호(DLL_ACT)를 수신할 때에 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로 유지하고, 입력 클록(ICLK) 횟수를 카운트 한다. 입력 클록(ICLK)의 횟수가 제1 디폴트 수에 도달할 때, 카운터(CNT2)는, 갱신 커맨드(UD_CMD)를 리셋하기 위한 리셋 신호(RST)를 생성한다. 입력 클록(ICLK)의 횟수가 제2 디폴트 수에 도달할 때, 카운터(CNT2)는, 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 제2 디폴트 수는, 제1 디폴트 수 보다 크다. 따라서, 인에이블링 신호(DLL_ACT)가 제2 논리 레벨에 이행되기 전에, 갱신 커맨드(UD_CMD)가 리셋된다.
따라서, 제1 실시 형태에 비해, 본 실시 형태는, 메모리 디바이스의 외부 커맨드에 근거해 인에이블링 신호(DLL_ACT)를 제공할 수 있다.
예를 들면, 도 1, 도 4 및 도 5를 동시에 참조하고, 도 5는, 본 발명의 제2 실시 형태에 의한 신호 타이밍도이다. 본 실시 형태에서는, 플래그 생성 회로(121)는, 시간점(t1)의 디폴트 시간 간격(DT)에 근거해 갱신 플래그(FLG)를 제공한다. 디폴트 시간 간격(DT)은, 시간점(t1)에서 시간점(t6)까지의 사이의 시간 길이와 대략 같다(예를 들면, 4 마이크로초). 갱신 플래그(FLG)가 제공된 후(즉, 시간점(t1)의 뒤), 트리거(TG1)의 출력단(U1)의 논리 레벨은, 제1 논리 레벨로 시프트 하는 것이 트리거 된다. 트리거(TG1)의 출력단(U1)의 논리 레벨이 제1 논리 레벨인 경우, 갱신 커맨드 생성기(2221)는, 메모리 디바이스의 외부 커맨드의 인에이블링 커맨드(DLL_ACT)(본 발명은 이것으로 한정하는 것은 아니다)를 수신하고, 시간점(t2)에서 입력 클록(ICLK)의 상승 엣지에 따라 인에이블링 커맨드(CMD_ACT)를 생성한다. 따라서, 시간점(t2)에서는, 트리거(TG2)는, 인에이블링 커맨드(CMD_ACT)의 상승 엣지에 반응해, 갱신 커맨드(UD_CMD)의 논리 레벨을 제1의 논리 레벨로 시프트 하는 것을 트리거 한다.
시간점(t3)에서는, 갱신 커맨드(UD_CMD)의 상승 엣지가 입력 클록(ICLK)(즉, 제1 입력 클록(ICLK))의 상승 엣지와 동기하고 있는 경우, 인에이블링 신호(DLL_ACT)의 논리 레벨은, 다음의 입력 클록(ICLK)(즉, 제2 입력 클록(ICLK))의 상승 엣지에서 제1 논리 레벨로 시프트 하도록 트리거 된다. 본 실시 형태에서는, 인에이블링 커맨드(CMD_ACT)는, 입력 클록(ICLK)의 상승 엣지에 따라 리셋된다. 일부의 경우에서는, 갱신 커맨드(UD_CMD)는, 지연에 의해 갱신 커맨드(UD_CMD)의 타이밍을 입력 클록(ICLK) 타이밍 보다 뒤로 한다. 따라서, 시간점(t3)은, 다음의 입력 클록(ICLK)의 상승 엣지까지 지연된다. 본 발명의 인에이블링 신호(DLL_ACT)의 트리거 시간점은, 본 실시 형태의 시간점(t3)으로 한정하는 것은 아니다. 시간점(t3)에서는, 지연 락 루프(110)는, 제1 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)가 유효화 되어 지연 제어 신호(DCS)를 제공하고, 지연 제어 신호(DCS)의 지연 명령에 따라 대응하는 지연 코드(DCD)를 생성한다.
시간점(t3)에서는, 카운터(CNT2)도 입력 클록(ICLK)의 카운트를 개시한다. 본 실시 형태에서는, 카운터(CNT2)는, 예를 들면, 입력 클록(ICLK)의 상승 엣지를 카운트 한다. 입력 클록(ICLK)의 횟수가 제1 디폴트 수(예를 들면, 31회)에 도달할 때, 카운터(CNT2)는, 시간점(t4)에서 리셋 신호(RST)를 제공한다. 시간점(t4)에서, 갱신 커맨드 생성기(2221)는, 리셋 신호(RST)에 따라 트리거(TG1)의 출력단(U1)의 논리 레벨을 제2 논리 레벨로 리셋하고, 갱신 커맨드(UD_CMD)를 제2 논리 레벨로 리셋한다. 따라서, 갱신 커맨드(UD_CMD)의 논리 레벨이 제1 논리 레벨로 유지되는 시간 길이(즉, 시간점(t2)과 시간점(t4)의 사이의 시간 길이)은, 입력 클록(ICLK)의 주기의 32배에 가깝거나, 같아진다.
입력 클록(ICLK)의 횟수가 제2 디폴트 수(예를 들면, 64회)에 도달할 때, 카운터(CNT2)는, 시간점(t5)에서 인에이블링 신호(DLL_ACT)의 논리 레벨을 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 따라서, 시간점(t5)일 때, 지연 락 루프(110)는, 제2 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)에 반응해 무효화된다.
도 1 및 도 6을 동시에 참조하고, 도 6은, 본 발명의 제3 실시 형태에 의한 갱신 회로의 디바이스 설명도이다. 본 실시 형태에서는, 갱신 회로(320)는, 플래그 생성 회로(121) 및 인에이블링 회로(322)를 포함한다. 인에이블링 회로(322)는, 갱신 커맨드 생성기(3321), 플립플롭(FF1_1, FF1_2), 플립플롭(FF2) 및 논리 회로(LGC)를 포함한다. 갱신 커맨드 생성기(3321)가 갱신 플래그(FLG)를 수신할 때, 인에이블링 커맨드(CMD_ACT)에 반응해 갱신 커맨드(UD_CMD)를 생성한다. 또한, 본 실시 형태에서는, 갱신 커맨드 생성기(3321)는, 트리거(TG1) 및 트리거(TG2)를 포함한다. 트리거(TG1)는, 플래그 생성 회로(121)에 결합되어, 갱신 플래그(FLG)를 수신한다. 트리거(TG1)는, 갱신 플래그(FLG)의 상승 엣지에 반응해, 트리거(TG1)의 출력단(U1)의 논리 레벨을 제1 논리 레벨로 시프트 하는 것을 트리거 한다. 트리거(TG1)는, 리셋 신호(RST)에 따라, 트리거(TG1)의 출력단(U1)의 논리 레벨을 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 트리거(TG1)의 실시의 상세는, 도 4의 실시 형태에서 충분한 교시를 얻을 수 있기 때문에, 여기에서는 재차 기재하지 않는다.
본 실시 형태에서는, 트리거(TG2)는, 트리거(TG1)의 출력단(U1)에 결합된다. 트리거(TG1)의 출력단(U1)의 논리 레벨이 제1 논리 레벨인 경우, 트리거(TG2)는, 인에이블링 커맨드(CMD_ACT)의 상승 엣지에 반응해 갱신 커맨드(UD_CMD)를 생성한다. 또, 트리거(TG2)는, 종료 커맨드(CMD_PRE)에 따라 갱신 커맨드(UD_CMD)를 리셋한다. 본 실시 형태에서는, 갱신 커맨드 생성기(3321)는, 메모리 디바이스의 제1 외부 커맨드(예를 들면, 인에이블링 커맨드)를 수신할 수 있다. 제1 외부 커맨드를 수신할 때, 갱신 커맨드 생성기(3321)는, 입력 클록(ICLK)의 상승 엣지에 따라 인에이블링 커맨드(CMD_ACT)를 생성한다. 본 실시 형태에서는, 갱신 커맨드 생성기(3321)는, 메모리 디바이스의 제2 외부 커맨드(예를 들면, 리프레쉬 커맨드)도 수신한다. 제2 외부 커맨드를 수신할 때, 갱신 커맨드 생성기(3321)는, 입력 클록(ICLK)의 상승 엣지에 따라 종료 커맨드(CMD_PRE)를 생성한다. 따라서, 본 실시 형태에서는, 인에이블링 커맨드(CMD_ACT)의 상승 엣지가 입력 클록(ICLK)의 상승 엣지와 동기한다. 종료 커맨드(CMD_PRE)의 상승 엣지는, 입력 클록(ICLK)의 상승 엣지와 동기한다.
본 실시 형태에서는, 플립플롭(FF1_1, FF1_2)은, 서로 직렬로 결합된다. 플립플롭(FF1_1, FF1_2)의 설정 입력단(S)은, 각각 입력 클록(ICLK)을 수신한다. 플립플롭(FF1_1)의 데이터 입력단(D)은, 갱신 커맨드 생성기(3321)에 결합되고, 그에 따라, 갱신 커맨드 생성기(3321)로부터의 갱신 커맨드(UD_CMD)를 수신한다. 플립플롭(FF1_1)의 출력단(Q)은, 플립플롭(FF1_2)의 데이터 입력단(D)에 결합된다. 플립플롭(FF1_2)의 출력단(Q)은, 인에이블링 신호(DLL_ACT)를 출력하는 것에 이용된다. 플립플롭(FF2)의 데이터 입력단(D)은, 플립플롭(FF1_2)의 출력단(Q)에 결합된다. 플립플롭(FF2)의 설정 입력단(S)은, 각각 입력 클록(ICLK)을 수신한다. 플립플롭(FF2)의 출력단(Q)은, 인에이블링 신호(DLL_ACT)를 지연해 내부 신호를 생성한다. 논리 회로(LGC)는, 플립플롭(FF2)의 출력단(Q)과 플립플롭(FF1_2)의 출력단(Q)에 결합된다. 논리 회로(LGC)는, 내부 신호를 위상 반전하고, 인에이블링 신호(DLL_ACT) 및 위상 반전된 내부 신호에 논리 AND 연산을 실행해 리셋 신호(RST)를 생성한다. 리셋 신호(RST)는, 트리거(TG1)의 출력단(U1)의 논리 레벨을 리셋하는 것에 이용된다.
또한, 논리 회로(LGC)는, AND 게이트(AND3)를 포함한다. AND 게이트(AND3)는, 인에이블링 신호(DLL_ACT) 및 위상 반전된 내부 신호를 수신하고, 인에이블링 신호(DLL_ACT) 및 위상 반전된 내부 신호에 논리 AND 연산을 실행하여 리셋 신호(RST)를 생성한다.
제1 실시 형태 및 제2 실시 형태에 비해, 본 실시 형태는, 인에이블링 신호(DLL_ACT) 또는 리셋 신호(RST)를 제공하는 카운터를 필요로 하지 않는다.
예를 들면, 도 1, 도 6 및 도 7을 동시에 참조하고, 도 7은, 본 발명의 제3 실시 형태에 의한 신호 타이밍도이다. 본 실시 형태에서는, 시간점(t1~t3)의 실시의 상세는, 제2 실시 형태에서 충분한 교시를 얻을 수 있기 때문에, 여기서는 반복해 기재하지 않는다. 시간점(t4)에서는, 논리 회로(LGC)는, 리셋 신호(RST)를 생성한다. 따라서, 시간점(t4)에서는, 트리거(TG1)의 출력단(U1)의 논리 레벨이 리셋 신호(RST)에 따라 리셋된다. 본 실시 형태에서는, 리셋 신호(RST)는, 지연되어 시간점(t4)에서 생성될 수 있다. 일부의 실시 형태에서는, 리셋 신호(RST)는, 시간점(t3)에서 생성될 수 있고, 본 발명은, 리셋 신호(RST)의 생성 시간점을 한정하는 것은 아니다.
다음으로, 갱신 커맨드 생성기(3321)는, 외부 커맨드의 리프레쉬 커맨드(PRE)를 수신한다(본 발명은 이것으로 한정하는 것은 아니다). 갱신 커맨드 생성기(3321)는, 시간점(t5)의 상승 엣지에서 입력 클록(ICLK)에 따라 종료 커맨드(CMD_PRE)를 생성한다. 트리거(TG2)는, 시간점(t5)에서 종료 커맨드(CMD_PRE)에 따라 갱신 커맨드(UD_CMD)의 논리 레벨을 제2 논리 레벨로 리셋한다. 시간점(t6)에서는, 인에이블링 신호(DLL_ACT)의 논리 레벨이 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 따라서, 시간점(t6)일 때, 지연 락 루프(110)는, 제2 논리 레벨을 가지는 인에이블링 신호(DLL_ACT)에 반응해 무효화된다. 본 실시 형태에서는, 종료 커맨드(CMD_PRE)는, 시간점(t6)에서 입력 클록(ICLK)의 상승 엣지에 따라 리셋된다(본 발명은 이것으로 한정하는 것은 아니다).
도 1 및 도 8을 동시에 참조하고, 도 8은, 본 발명의 실시 형태에 의한 갱신 방법 플로우도이다. 본 실시 형태에서는, 갱신 방법은, 스텝(S110)의 디폴트 시간 간격(DT)에 근거해 갱신 플래그(FLG)를 제공한다. 디폴트 시간 간격(DT)은, 메모리 디바이스의 리프레쉬 주기 보다 짧다. 스텝(S120)에서는, 갱신 플래그(FLG)에 따라 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 디폴트 시간 간격(DT)이 종료하기 전에 인에이블링 신호(DLL_ACT)를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 스텝(S130)에서는, 인에이블링 신호(DLL_ACT)에 따라 지연 락 루프(110)를 유효화 함으로써, 지연 락 루프(110)에 입력 클록(ICLK)을 지연시켜 지연 클록(DCLK)을 제공한다.
요약하면, 본 발명은, 디폴트 시간 간격에 근거해 갱신 플래그를 제공하고, 갱신 플래그에 따라 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 또한 디폴트 시간 간격이 종료하기 전에, 인에이블링 신호를 제1 논리 레벨로부터 제2 논리 레벨로 이행한다. 본 발명은, 디폴트 시간 간격 내에서 지연 락 루프를 유효화 한다. 따라서, 지연 락 루프는, 디폴트 시간 간격 내에서 지연 코드를 갱신함으로써, 지연 락 루프의 소비 전력을 저감한다. 또, 디폴트 시간 간격이 메모리 디바이스의 리프레쉬 주기 보다 짧은 경우, 본 발명은, 지연 락 루프에 의해 제공되는 지연 클록이 온도 변화에 수반해 변화하는 것을 가능하게 할 수 있다.
본 발명은 실시예를 상기와 같이 개시했지만 본 발명을 한정하기 위한 것이 아니며, 당업자는 본 발명의 정신을 일탈하지 않는 범위에서 약간의 변경과 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는 후술하는 청구범위를 기준으로 한다.
본 발명은, 지연 락 루프 디바이스 및 그 갱신 방법에 관한 것이다. 지연 락 루프 디바이스 및 갱신 방법은, 지연 락 루프의 소비 전력을 효과적으로 저감할 수 있다.
100, 200, 300: 지연 락 루프 디바이스
110: 지연 락 루프
120, 220, 320: 갱신 회로
ICLK: 입력 클록
DCLK: 지연 클록
121: 플래그 생성 회로
122, 222, 322: 인에이블링 회로
2221, 3321: 갱신 커맨드 생성기
FLG: 갱신 플래그
DT: 디폴트 시간 간격
DLL_ACT: 인에이블링 신호
1211: 발진기
1212: 분주기
ITC: 내부 클록
FF1_1, FF1_2, FF2: 플립플롭(Flip-Flop)
S: 플립플롭 설정 입력단
D: 플립플롭 데이터 입력단
Q: 플립플롭 출력단
CNT1, CNT2: 카운터
DCD: 지연 코드
DCS: 지연 제어 신호
UD_CMD: 갱신 커맨드
S110~S130: 스텝
t1~t7: 시간점
TG1: 제1 트리거(트리거)
TG2: 제2 트리거(트리거)
U1: 제1 트리거 출력단
RST: 리셋 신호
NAND1, NAND2: NAND 게이트
AND3: AND 게이트
CMD_ACT: 인에이블링 커맨드
행위: 인에이블링 커맨드
LGC: 논리 회로
PRE: 리프레쉬 커맨드
CMD_PRE: 종료 커맨드

Claims (16)

  1. 메모리 디바이스에 적용되는 지연 락 루프 디바이스에 있어서,
    인에이블링 신호에 따라 유효화 된 후에 입력 클록을 수신하고, 또한 상기 입력 클록을 지연시켜 지연 클록을 제공하도록 구성된 지연 락 루프와,
    디폴트 시간 간격에 근거해 갱신 플래그를 제공하도록 구성된 플래그 생성 회로와, 상기 플래그 생성 회로 및 상기 지연 락 루프에 결합되어, 상기 갱신 플래그에 근거해 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 상기 디폴트 시간 간격이 종료하기 전에 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 제2 논리 레벨로 이행하도록 구성된 인에이블링 회로를 포함하는 갱신 회로
    를 포함하고,
    상기 디폴트 시간 간격은, 상기 메모리 디바이스의 리프레쉬 주기보다 짧은
    지연 락 루프 디바이스.
  2. 제1항에 있어서,
    상기 플래그 생성 회로는,
    내부 클록을 제공하도록 구성된 발진기와,
    상기 발진기 및 상기 인에이블링 회로에 결합되어, 상기 내부 클록을 분할해 내부 클록의 주기를 상기 디폴트 시간 간격과 동일하게 함으로써, 상기 내부 클록을 상기 갱신 플래그로 변환하도록 구성된 분주기
    를 포함하는 지연 락 루프 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 인에이블링 회로는,
    직렬로 결합된 N개의 플립플롭과,
    카운터
    를 포함하고,
    상기 N개의 플립플롭 중 제1 스테이지의 플립플롭의 데이터 입력단은, 상기 갱신 플래그를 수신하도록 구성되고,
    상기 N개의 플립플롭의 설정 입력단이 각각 입력 클록을 수신하고,
    상기 디폴트 시간 간격의 N번째의 입력 클록에 의해, 인에이블링 신호를 시프트 하는 것을 트리거하고, N은 1 보다 큰 정수이고,
    상기 카운터는,
    상기 N개의 플립플롭의 제N 스테이지의 플립플롭의 출력단에 결합되어, 상기 인에이블링 신호를 수신할 때에 상기 인에이블링 신호를 상기 제1 논리 레벨로 유지하고, 상기 입력 클록의 횟수를 카운트 하도록 구성되고,
    상기 입력 클록의 횟수가 디폴트 수에 도달할 때,
    상기 카운터는,
    상기 인에이블링 신호를 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하는
    지연 락 루프 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 인에이블링 회로는,
    상기 갱신 플래그를 수신한 후, 상기 메모리 디바이스의 외부 커맨드에 반응해 갱신 커맨드를 생성하도록 구성된 갱신 커맨드 생성기와,
    직렬로 결합된 N개의 제1 플립플롭
    을 포함하고,
    상기 N개의 제1 플립플롭 중 제1 스테이지의 제1 플립플롭의 데이터 입력단은, 상기 갱신 커맨드를 수신하도록 구성되고,
    상기 N개의 제1 플립플롭의 설정 입력단은, 각각 입력 클록을 수신함으로써, 상기 갱신 커맨드가 생성될 때의 N번째의 입력 클록이 상기 인에이블링 신호를 시프트 하는 것을 트리거하고, N은 1 보다 큰 정수인
    지연 락 루프 디바이스.
  5. 제4항에 있어서,
    상기 갱신 커맨드 생성기는,
    제1 트리거와,
    제2 트리거
    를 포함하고,
    상기 제1 트리거는,
    상기 갱신 플래그를 수신하고, 상기 갱신 플래그의 상승 엣지에 반응해 상기 제1 트리거의 출력단의 논리 레벨을 상기 제1 논리 레벨로 시프트 하는 것을 트리거하고, 리셋 신호에 따라 상기 제1 트리거의 출력단의 논리 레벨을 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하도록 구성되고,
    상기 제2 트리거는,
    상기 제1 트리거의 출력단의 논리 레벨이 상기 제1 논리 레벨인 경우, 인에이블링 커맨드의 상승 엣지에 반응해 상기 갱신 커맨드를 시프트 하는 것을 트리거하고, 상기 리셋 신호에 따라 상기 갱신 커맨드를 리셋하도록 구성되는
    지연 락 루프 디바이스.
  6. 제5항에 있어서,
    상기 N개의 제1 플립플롭의 제N 스테이지의 제1 플립플롭의 출력단에 결합되어, 상기 인에이블링 신호를 수신할 때에 상기 인에이블링 신호를 상기 제1 논리 레벨로 유지하고, 상기 입력 클록의 횟수를 카운트 하도록 구성된 카운터
    를 더 포함하고,
    상기 입력 클록의 수가 제1 디폴트 수에 도달할 때,
    상기 카운터는, 상기 리셋 신호를 생성하고,
    상기 입력 클록의 횟수가 제2 디폴트 수에 도달할 때,
    상기 카운터는, 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하고,
    상기 제2 디폴트 수가 상기 제1 디폴트 수 보다 큰
    지연 락 루프 디바이스.
  7. 제4항에 있어서,
    상기 갱신 커맨드 생성기는,
    상기 메모리 디바이스의 다른 외부 커맨드에 반응해 종료 커맨드를 더 생성하고,
    상기 갱신 커맨드 생성기는,
    제1 트리거와,
    제2 트리거
    를 포함하고,
    상기 제1 트리거는,
    상기 갱신 플래그를 수신하고, 상기 갱신 플래그의 상승 엣지에 반응해 상기 제1 트리거의 출력단의 논리 레벨을 상기 제1 논리 레벨로 시프트 하는 것을 트리거하고, 리셋 신호에 따라 상기 제1 트리거의 출력단의 논리 레벨을 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하도록 구성되고,
    상기 제2 트리거는,
    상기 제1 트리거의 출력단의 논리 레벨이 상기 제1 논리 레벨인 경우, 인에이블링 커맨드의 상승 엣지에 반응해 상기 갱신 커맨드를 생성하고, 상기 종료 커맨드에 따라 상기 갱신 커맨드를 리셋하도록 구성되는
    지연 락 루프 디바이스.
  8. 제7항에 있어서,
    상기 인에이블링 회로는,
    제2 플립플롭과,
    논리 회로
    를 더 포함하고,
    상기 제2 플립플롭의 데이터 입력단은, 상기 N개의 제1 플립플롭의 제N 스테이지의 제1 플립플롭의 출력단에 결합되고,
    상기 제2 플립플롭의 설정 입력단은, 상기 입력 클록을 수신하고,
    상기 제2 플립플롭은, 인에이블링 신호를 지연시켜 내부 신호를 생성하도록 구성되고,
    상기 논리 회로는,
    상기 제2 플립플롭의 출력단 및 상기 제N 스테이지의 제1 플립플롭의 출력단에 결합되어, 상기 내부 신호를 위상 반전하고, 또한 상기 인에이블링 신호 및 상기 위상 반전된 상기 내부 신호에 논리 AND 연산을 실행하여 상기 리셋 신호를 생성하는
    지연 락 루프 디바이스.
  9. 메모리 디바이스에 적용되는 지연 락 루프를 갱신하는 갱신 방법에 있어서,
    디폴트 시간 간격에 근거해 갱신 플래그를 제공하는 단계와, 여기서, 상기 디폴트 시간 간격은, 상기 메모리 디바이스의 리프레쉬 주기보다 짧고,
    상기 갱신 플래그에 근거해 인에이블링 신호를 제1 논리 레벨로 시프트 하는 것을 트리거하고, 상기 디폴트 시간 간격이 종료하기 전에 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 제2 논리 레벨로 이행하는 단계와,
    상기 인에이블링 신호에 따라, 지연 락 루프를 유효화 함으로써, 상기 지연 락 루프에 입력 클록을 지연시켜 지연 클록을 제공하는 단계
    를 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  10. 제9항에 있어서,
    상기 디폴트 시간 간격에 근거해 상기 갱신 플래그를 제공하는 단계는,
    내부 클록을 제공하는 것과,
    상기 내부 클록을 분할해, 상기 내부 클록의 주기를 상기 디폴트 시간 간격과 동일하게 함으로써, 상기 내부 클록을 상기 갱신 플래그로 변환하는 것
    을 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 갱신 플래그에 따라 상기 인에이블링 신호를 상기 제1 논리 레벨로 시프트 하는 것을 트리거하고, 상기 디폴트 시간 간격이 종료하기 전에 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하는 단계는,
    상기 디폴트 시간 간격의 N번째의 입력 클록에 의해, 상기 인에이블링 신호를 시프트 하는 것을 트리거하고, 여기서, N은 1 보다 큰 정수인 것과,
    상기 인에이블링 신호를 제1 논리 레벨로 유지하고, 또한 상기 인에이블링 신호를 수신할 때에 상기 입력 클록의 횟수를 카운트 하는 것과,
    상기 입력 클록의 횟수가 디폴트 수에 도달할 때, 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 제2 논리 레벨로 이행하는 것
    을 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  12. 제9항 또는 제10항에 있어서,
    상기 갱신 플래그를 수신한 후, 상기 메모리 디바이스의 외부 커맨드에 반응해 갱신 커맨드를 생성하는 단계와,
    상기 갱신 커맨드가 생성될 때의 N번째의 입력 클록에서 상기 인에이블링 신호를 시프트 하는 것을 트리거하고, 여기서 N은 1 보다 큰 정수인 단계
    를 더 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  13. 제12항에 있어서,
    인에이블링 커맨드의 상승 엣지에 반응해 상기 갱신 커맨드를 생성하고, 리셋 신호에 따라 상기 갱신 커맨드를 리셋하는 단계
    를 더 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  14. 제13항에 있어서,
    상기 갱신 플래그에 따라 상기 인에이블링 신호를 상기 제1 논리 레벨로 시프트 하는 것을 트리거하고, 상기 디폴트 시간 간격이 종료하기 전에 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하는 단계는,
    상기 인에이블링 신호를 수신했을 때에 입력 클록의 횟수를 카운트 하는 것과,
    상기 입력 클록의 횟수가 제1 디폴트 수에 도달할 때, 상기 갱신 커맨드를 리셋하기 위한 상기 리셋 신호를 생성하는 것과,
    상기 입력 클록의 횟수가 제2 디폴트 수에 도달할 때, 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하고, 여기서 상기 제2 디폴트 수는 상기 제1 디폴트 수 보다 큰 것
    을 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  15. 제12항에 있어서,
    상기 메모리 디바이스의 다른 외부 커맨드에 반응해 종료 커맨드를 생성하는 단계와,
    인에이블링 커맨드의 상승 엣지에 반응해 상기 갱신 커맨드를 생성하고, 상기 종료 커맨드에 따라 상기 갱신 커맨드를 리셋하는 단계
    를 더 포함하는 지연 락 루프를 갱신하는 갱신 방법.
  16. 제15항에 있어서,
    상기 갱신 플래그에 따라 상기 인에이블링 신호를 상기 제1 논리 레벨로 시프트 하는 것을 트리거하고, 상기 디폴트 시간 간격이 종료하기 전에 상기 인에이블링 신호를 상기 제1 논리 레벨로부터 상기 제2 논리 레벨로 이행하는 단계는,
    인에이블링 신호를 지연시켜 내부 신호를 생성하는 것과,
    상기 내부 신호를 위상 반전하고, 상기 인에이블링 신호 및 위상 반전된 상기 내부 신호에 논리 AND 연산을 실행하여 리셋 신호를 생성하는 것
    을 포함하는 지연 락 루프를 갱신하는 갱신 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020125926A1 (en) * 2001-01-11 2002-09-12 Josef Schnell Delay lock loop and update method with limited drift and improved power savings
KR20100044625A (ko) * 2008-10-22 2010-04-30 삼성전자주식회사 주기적으로 활성화되는 복제 경로를 구비하는 지연 동기 루프를 구비하는 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020125926A1 (en) * 2001-01-11 2002-09-12 Josef Schnell Delay lock loop and update method with limited drift and improved power savings
KR20100044625A (ko) * 2008-10-22 2010-04-30 삼성전자주식회사 주기적으로 활성화되는 복제 경로를 구비하는 지연 동기 루프를 구비하는 반도체 장치

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