TWI505643B - 延遲線環形振盪器裝置 - Google Patents

Description

延遲線環形振盪器裝置

本發明是有關於一種延遲線退化保護架構，尤其是具有內建的環形振盪器裝置，且特別是有關於一種系統中延遲線環形振盪器裝置。

當時脈路徑包括用來進入非對稱應力狀態的延遲鎖相迴路電路的時脈時間未轉態時，尤其是包括緩慢退出省電、自動更新或任何延遲鎖相迴路電路重新啟動的操作狀態之後。希望不要進入一段很長時間的非時脈狀態，或是希望隨機事件持續時間的偶數/奇數數量被平衡。

在動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)的應用中，對於上述所提到的問題中，會有責任週期退化以及由於應力不匹配而造成資料訊號至時脈訊號偏離(tDQSCK)的時間偏移這兩種情況。同樣的問題在時脈分佈樹中也會發現。當考慮伺服器領域應用的隨機性時，上述的問題會嚴重地影響DRAM的生命期。

本揭露提供一種為了延伸可靠性生命期概念的延遲線環形振盪器裝置。

本揭露所提供的延遲線環形振盪器裝置包括雙閘邏輯電路、緩衝器、時脈輸入緩衝器以及延遲鎖相迴路電路。雙閘邏輯電路具有三個輸入端與一個輸出端。三個輸入端中的兩個輸入端分別地接收時脈致能訊號與特定模態訊號，第三個輸入端接收延遲時脈輸出訊號或細微延遲輸出訊號。雙閘邏輯電路在時脈致能訊號、特定模態訊號以及延遲時脈輸出訊號與細微延遲輸出訊號中其中一個訊號上執行邏輯操作，用以在雙閘邏輯電路的輸出端上產生模態選擇訊號。緩衝器接收模態選擇訊號並依據模態選擇訊號與控制訊號產生回授訊號。時脈輸入緩衝器接收回授訊號與輸入時脈訊號。時脈輸入緩衝器依據回授訊號決定是否傳輸輸入時脈訊號至時脈輸入緩衝器的輸出端。延遲鎖相迴路電路接收並延遲在時脈輸入緩衝器的輸出端上的訊號，為了產生延遲時脈輸出訊號。其中，回授訊號的頻率依據控制訊號而被調整。

在本揭露的一實施例中，上述的雙閘邏輯電路為及或反向器(AOI)閘。該及或反向器閘具有反及輸入端、第一或輸入端、第二或輸入端與及或反向器輸出端。反及輸入端接收時脈致能訊號，第一或輸入端接收特定模態訊號，第二或輸入端接收延遲時脈輸出訊號或細微延遲輸出訊號。

在本揭露的一實施例中，上述的時脈輸入緩衝器為反及 閘。反及閘具有第一輸入端、第二輸入端以及輸出端。反及閘的第一輸入端接收回授訊號，反及閘的第二輸入端接收輸入時脈訊號，反及閘的輸出端耦接至延遲鎖相迴路電路。

在本揭露的一實施例中，延遲鎖相迴路電路為粗略延遲鎖相迴路電路。

在本揭露的一實施例中，上述的延遲線環形振盪器裝置更包括細微延遲鎖相迴路電路，其輸入端耦接至粗略延遲鎖相迴路電路。細微延遲鎖相迴路電路由粗略延遲鎖相迴路電路接收粗略延遲輸出訊號。細微延遲鎖相迴路電路依據粗略延遲輸出訊號產生細微延遲輸出訊號。

在本揭露的一實施例中，上述的延遲線環形振盪器裝置更包括反或閘。反或閘耦接至雙閘邏輯電路。其中，反或閘接收省電訊號、自動更新訊號以及用於負偏壓溫度不穩定性(NBTI)測試模態的訊號。反或閘被用以產生特定模態訊號。

在本揭露的一實施例中，上述的緩衝器包括以串聯方式耦接的多個反向閘。第一個反向閘接收模態選擇訊號，最後一個反向閘產生回授訊號。在每一個反向閘中，多個閘延遲中的每一個閘延遲是藉由控制訊號所控制。

在本揭露的一實施例中，上述的每一個反向閘包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一開關以及第二開關。第一電晶體具有第一端、第二端以及控制端。第一電晶體的第一端耦接至第一參考電壓，第一電晶體的控制端為反向 閘的輸入端。第二電晶體具有第一端、第二端以及控制端。第二電晶體的控制端耦接至第一電晶體的控制端，第二電晶體的第二端耦接至第二參考電壓。第三電晶體具有第一端、第二端以及控制端。第三電晶體的第一端耦接至第一電晶體的第二端，第三電晶體的第二端為反向閘的輸出端。第一開關耦接於反向閘的輸入端與第三電晶體的控制端兩者之間。第一開關依據控制訊號，被用來連接第三電晶體的控制端至反向閘的輸入端或至第二參考電壓。第四電晶體具有第一端、第二端以及控制端。第四電晶體的第一端耦接至反向閘的輸出端，第四電晶體的第二端耦接至第二電晶體的第一端。第二開關耦接於反向閘的輸入端與第四電晶體的控制端兩者之間。第二開關依據控制訊號，被用來連接第四電晶體的控制端至反向閘的輸入端或至第一參考電壓。

在本揭露的一實施例中，上述的反向閘更包括第一電容器與第二電容器。第一電容器耦接於每一個反向閘的輸出端與該第一參考電壓兩者之間。第二電容器耦接於每一個反向閘的輸出端與第一參考電壓兩者之間。

在本揭露的一實施例中，上述的第一電容器是由N型電晶體所形成，第二電容器是由P型電晶體所形成。

在本揭露的一實施例中，上述的第一電晶體與第三電晶體為P型電晶體，第二電晶體與第四電晶體為N型電晶體。

在本揭露的一實施例中，當第一開關連接第三電晶體的控制端至反向閘的輸入端時，第二開關連接第四電晶體的控制端 至第一參考電壓。當第一開關連接第三電晶體的控制端至第二參考電壓時，第二開關連接第四電晶體的控制端至反向閘的輸入端。

在本揭露的一實施例中，緩衝器中的反向閘的總數為偶數。

基於上述，本揭露提供了具有雙閘邏輯電路與緩衝器的延遲線環形振盪器裝置。延遲線環形振盪器裝置可用於調整回授訊號的頻率。依據特定模態訊號，雙閘邏輯電路、緩衝器、時脈輸入緩衝器以及延遲鎖相迴路電路形成一個具有奇數閘的迴路。因此，一個具有緩慢頻率與穩定責任週期的延遲時脈輸出訊號可被產生。也就是說，延遲線環形振盪器裝置中非對稱性的退化應力問題可被解決，系統特性可藉由避免於延遲線環形振盪器裝置負偏壓溫度不穩定性(NBTI)以及/或正偏壓溫度不穩定性(PBTI)而被提升。

應能理解的是，上述的一般描述與下列的詳細描述都是示範性的，為了要提供本發明所要保護的範圍更進一步的解釋。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200‧‧‧延遲線環形振盪器裝置

110、210‧‧‧雙閘邏輯電路

120、220‧‧‧緩衝器

130、230‧‧‧時脈輸入緩衝器

140、240‧‧‧延遲鎖相迴路電路

250‧‧‧細微延遲鎖相迴路電路

310、320、330、340‧‧‧反向閘

AOI1‧‧‧及或反向器閘

CDCK1、CDCK2‧‧‧粗略延遲輸出訊號對

CKIN‧‧‧輸入時脈訊號

CLKEN‧‧‧訊號

CLKENB‧‧‧時脈致能訊號

CTRL‧‧‧控制訊號

DCK、DCKOUT‧‧‧延遲時脈輸出訊號

EI1‧‧‧反及輸入端

EI2‧‧‧第一或輸入端

EI3‧‧‧第二或輸入端

EO1‧‧‧及或反向器輸出

FB‧‧‧回授訊號

FDCK‧‧‧細微延遲時脈輸出訊號

GND‧‧‧第二參考電壓

IV1‧‧‧反向閘

M1~M6、MC1、MC2‧‧‧電晶體

MSS‧‧‧模態選擇訊號

NA1‧‧‧反及閘

NOR1‧‧‧反或閘

PwrDN‧‧‧省電訊號

SPCMD‧‧‧特定模態訊號

Sref‧‧‧自動更新訊號

SW1~SW8‧‧‧開關

tmNBTI‧‧‧負偏壓溫度不穩定性測試模態訊號

VCC1‧‧‧第一參考電壓

圖1是依照本揭露一實施例的一種延遲線環形振盪器裝置100的方塊圖。

圖2是依照本揭露另一實施例的一種延遲線環形振盪器裝置 200的方塊圖。

圖3是依照本揭露一實施例的一種緩衝器220的電路圖。

圖4A與圖4B分別是依照本揭露一實施例的電容器C1與電容器C2的電路圖。

現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。

請參考圖1，圖1是依照本揭露一實施例的一種延遲線環形振盪器裝置100的方塊圖。延遲線環形振盪器裝置100可被用在任何同步的電子元件中，包括動態隨機存取記憶體(DRAM)。延遲線環形振盪器裝置100包括雙閘邏輯電路110、緩衝器120、時脈輸入緩衝器130以及延遲鎖相迴路電路140。雙閘邏輯電路110具有三個輸入端與一個輸出端，雙閘邏輯電路110的三個輸入端分別接收時脈致能訊號CLKENB、特定模態訊號SPCMD以及延遲時脈輸出訊號DCK。雙閘邏輯電路110在時脈致能訊號CLKENB、特定模態訊號SPCMD以及延遲時脈輸出訊號DCK下執行邏輯操作，用以在雙閘邏輯電路110的輸出端上產生模態選擇訊號MSS。

緩衝器120耦接至雙閘邏輯電路110與時脈輸入緩衝器130。緩衝器120由雙閘邏輯電路110接收模態選擇訊號MSS，緩 衝器120也接收控制訊號CTRL。緩衝器120依據模態選擇訊號MSS與控制訊號CTRL產生回授訊號FB。其中，回授訊號FB的頻率可依據控制訊號CTRL而被調整。

時脈輸入緩衝器130耦接於緩衝器120與延遲鎖相迴路電路140兩者之間。時脈輸入緩衝器130接收回授訊號FB與輸入時脈訊號CKIN。時脈輸入緩衝器130依據回授訊號FB決定是否傳輸輸入時脈訊號CKIN至時脈輸入緩衝器130的輸出端。

延遲鎖相迴路電路140耦接至時脈輸入緩衝器130與雙閘邏輯電路110。延遲鎖相迴路電路140接收並延遲在時脈輸入緩衝器130的輸出端上的訊號，為了產生延遲時脈輸出訊號DCK。除此之外，延遲鎖相迴路電路140也產生另一個延遲時脈輸出訊號DCKOUT，延遲時脈輸出訊號DCKOUT可藉由差動訊號對的方式來實現。

詳細來說，雙閘邏輯電路110可在特定模態訊號SPCMD與延遲時脈輸出訊號DCK上執行邏輯或(OR)運算以取得第一個結果。雙閘邏輯電路110也可針對第一個結果與時脈致能訊號CLKENB上執行邏輯反及(NAND)運算以取得模態選擇訊號MSS。這裡要注意的是，雙閘邏輯電路110只有包括兩個邏輯閘。

關於延遲線環形振盪器裝置100的操作，在延遲鎖相迴路電路140正常操作期間，時脈致能訊號CLKENB是在邏輯低電壓準位，而特定模態訊號SPCMD是在邏輯高電壓準位。因此，模態選擇訊號MSS是在邏輯高電壓準位。因此，緩衝器120在邏輯 高電壓準位下接收模態選擇訊號MSS，並且緩衝器120也在邏輯高電壓準位下產生回授訊號FB。時脈輸入緩衝器130也在邏輯高電壓準位下接收回授訊號FB，輸入時脈訊號CKIN可藉由時脈輸入緩衝器130傳輸至延遲鎖相迴路電路140。

在本揭露的一實施例中，時脈輸入緩衝器130可反相輸入時脈訊號CKIN以傳輸反向的輸入時脈訊號至延遲鎖相迴路電路140。

在另一個實施例中，在延遲鎖相迴路電路140處在保護操作期間(例如：當DRAM在省電模態、自動更新模態或NBTI測試模態)，特定模態訊號SPCMD是在邏輯低電壓準位以及時脈致能訊號CLKENB是在邏輯高電壓準位。此時，雙閘邏輯電路110的閘數量、緩衝器120以及時脈輸入緩衝器130為奇數。一個藉由雙閘邏輯電路110、緩衝器120、時脈輸入緩衝器130以及延遲鎖相迴路電路140所形成的電路迴路執行環形振盪器，環形振盪器由一個大約50%的穩定的責任週期開始緩慢振盪。也就是說，藉由延遲鎖相迴路電路140所產生的延遲時脈輸出訊號DCKOUT的責任週期是50%。

這裡應該注意的是，回授訊號FB的頻率可依據控制訊號CTRL藉由緩衝器120而被調整。也就是說，延遲時脈輸出訊號DCKOUT的頻率可相對應地被調整。

延遲時脈輸出訊號DCKOUT可被傳輸至所有靜止的延遲鎖相電路、時脈樹、延遲補償電路以及延遲鎖相回授電路模型。 所有靜止的延遲鎖相電路、時脈樹、延遲補償電路以及延遲鎖相回授電路模型可接收具有50%責任週期的緩慢振盪訊號。也就是說，延遲鎖相迴路電路140可被保護以免於非對稱的NBTI退化所影響。同時，延遲線環形振盪器裝置100由於延遲時脈輸出訊號DCKOUT具有非常緩慢的振盪頻率而消耗很少的功率。

請參考圖2，圖2是依照本揭露另一實施例的一種延遲線環形振盪器裝置200的方塊圖。延遲線環形振盪器裝置200包括反或閘NOR1、反向閘IV1、雙閘邏輯電路210、緩衝器220、時脈輸入緩衝器230、粗略延遲鎖相迴路電路240以及細微延遲鎖相迴路電路250。在此實施例中，雙閘邏輯電路210為及或反向器(AOI)閘AOI1，其中，及或反向器閘AOI1具有反及輸入端EI1、第一或輸入端EI2、第二或輸入端EI3與及或反向器輸出端EO1。反及輸入端EI1被用來接收時脈致能訊號CLKENB、第一或輸入端EI2被用來接收特定模態訊號SPCMD以及第二或輸入端EI3被用來接收延遲時脈輸出訊號DCK或細微延遲時脈輸出訊號FDCK。及或反向器輸出端EO1被用來產生模態選擇訊號MSS。

另一方面，時脈輸入緩衝器230為反及閘NA1。反及閘NA1的輸入端接收回授訊號FB與輸入時脈訊號CKIN。反及閘NA1的輸出端耦接至粗略延遲鎖相迴路電路240。

粗略延遲鎖相迴路電路240也耦接至細微延遲鎖相迴路電路250。粗略延遲鎖相迴路電路240產生粗略延遲輸出訊號對CDCK1與CDCK2。粗略延遲輸出訊號對CDCK1與CDCK2被傳 輸至細微延遲鎖相迴路電路250的輸入端對。細微延遲鎖相迴路電路250依據粗略延遲輸出訊號對CDCK1與CDCK2產生細微延遲時脈輸出訊號FDCK。其中，粗略延遲輸出訊號對CDCK1與CDCK2為差動訊號。

在此實施例中，反或閘NOR1具有三個輸入端。反或閘NOR1的輸入端分別地接收省電訊號PwrDN、自動更新訊號Sref以及NBTI測試模態訊號tmNBTI。反或閘NOR1被用來產生特定模態訊號SPCMD。

當省電訊號PwrDN、自動更新訊號Sref以及NBTI測試模態訊號tmNBTI其中至少一個訊號在邏輯高電壓準位下，特定模態訊號SPCMD在邏輯低電壓準位下。當省電訊號PwrDN、自動更新訊號Sref以及NBTI測試模態訊號tmNBTI全部在邏輯低電壓準位下，特定模態訊號SPCMD在邏輯高電壓準位下。

反向閘IV1耦接至及或反向器閘AOI1。反向閘IV1接收訊號CLKEN，並反相訊號CLKEN以產生時脈致能訊號CLKENB。時脈致能訊號CLKENB由反及輸入端EI1提供至及或反向器閘AOI1。

請參考圖3，圖3是依照本揭露一實施例的一種緩衝器220的電路圖。緩衝器220包括多個反向閘310至340。反向閘310至340是以串聯方式耦接。反向閘310包括電晶體M1至M4、開關SW1與SW2以及電容器C1與C2。反向閘320包括電晶體M5至M8、開關SW3與SW4以及電容器C3與C4。反向閘330包括 電晶體M9至M12、開關SW5與SW6以及電容器C5與C6。反向閘340包括電晶體M13至M16、開關SW7與SW8以及電容器C7與C8。

在反向閘310中，電晶體M1的第一端耦接至第一參考電壓VCC1，電晶體M1的第二端耦接至電晶體M3的第一端。電晶體M1與電晶體M2的控制端共同耦接以形成反向閘310的輸入端。電晶體M4的第二端耦接至電晶體M2的第一端，並形成反向閘310的輸出端。電晶體M4的第二端耦接至電晶體M2的第一端。電晶體M2的第二端耦接至第二參考電壓GND。第一參考電壓VCC1可當作緩衝器220的操作電壓，第二參考電壓GND可當作緩衝器220的接地電壓。

開關SW1耦接於反向閘310的輸入端與電晶體M3的控制端兩者之間。開關SW1依據控制訊號CTRL被用來連接電晶體M3的控制端至反向閘310的輸入端或至第二參考電壓GND。開關SW2耦接於反向閘310的輸入端與電晶體M4的控制端兩者之間。開關SW2依據控制訊號CTRL被用來連接電晶體M4的控制端至反向閘310的輸入端或至第一參考電壓VCC1。反向閘310的輸入端被用來接收模態選擇訊號MSS。

開關SW1與開關SW2是互相補償的狀態。也就是說，當開關SW1連接電晶體M3的控制端至反向閘310的輸入端時，開關SW2連接電晶體M4的控制端至第一參考電壓VCC1。與之相反的是，當開關SW1連接電晶體M3的控制端至第二參考電壓 GND時，開關SW2連接電晶體M4的控制端至反向閘310的輸入端。

電容器C1耦接於反向閘310的輸出端與第一參考電壓VCC1兩者之間。電容器C2也耦接於反向閘310的輸出端與第一參考電壓VCC1兩者之間。

反向閘310至340全部的電路都相同，每一個反向閘310至340的詳細電路架構不在此贅述。除此之外，反向閘340的輸出端產生回授訊號FB。緩衝器220可依據控制訊號CTRL藉由調整模態選擇訊號MSS的頻率來產生回授訊號FB。反向閘的數量可依據模態選擇訊號MSS的頻率來調整，緩衝器220中所使用的四個反向閘310至340只是範例。

在一實施例中，電晶體M1、M3、M5、M7、M9、M11、M13以及M15為P型電晶體，而電晶體M2、M4、M6、M8、M10、M12、M14以及M14為N型電晶體。

請參考圖4A與圖4B，圖4A與圖4B分別是依照本揭露一實施例的電容器C1與電容器C2的電路圖。電容器C1與電容器C2可藉由電晶體來形成。電容器C1藉由N型電晶體MC1來形成，N型電晶體MC1的汲極與源極耦接至第一參考電壓VCC1，而N型電晶體MC1的閘極耦接至反向閘310的輸出端。電容器C2藉由P型電晶體MC2來形成，P型電晶體MC2的汲極與源極耦接至第一參考電壓VCC1，而P型電晶體MC2的閘極耦接至反向閘310的輸出端。

綜上所述，本揭露提供了具有雙閘邏輯電路、緩衝器以及時脈輸入緩衝器的延遲線環形振盪器裝置，用以形成一迴路。此迴路用來產生一個具有50%責任週期的緩慢振盪訊號。也就是說，延遲線環形振盪器裝置中非對稱性的退化應力問題可被解決，系統特性可不受延遲線環形振盪器裝置的負偏壓溫度不穩定性(NBTI)以及/或正偏壓溫度不穩定性(PBTI)的影響而被提升。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧延遲線環形振盪器裝置

110‧‧‧雙閘邏輯電路

120‧‧‧緩衝器

130‧‧‧時脈輸入緩衝器

140‧‧‧延遲鎖相迴路電路

CKIN‧‧‧輸入時脈訊號

CLKENB‧‧‧時脈致能訊號

CTRL‧‧‧控制訊號

DCK、DCKOUT‧‧‧延遲時脈輸出訊號

FB‧‧‧回授訊號

MSS‧‧‧模態選擇訊號

SPCMD‧‧‧特定模態訊號

Claims (13)

1. 一種延遲線環形振盪器裝置，包括：一雙閘邏輯電路，具有三個輸入端與輸出端，該些三個輸入端中的兩個輸入端分別接收一時脈致能訊號與一特定模態訊號，該些三個輸入端中的第三個輸入端更接收一延遲時脈輸出訊號或一細微延遲輸出訊號，該雙閘邏輯電路針對該時脈致能訊號、該特定模態訊號以及該延遲時脈輸出訊號與該細微延遲輸出訊號中的其中一個執行一邏輯操作，用以在該雙閘邏輯電路的該輸出端上產生一模態選擇訊號；一緩衝器，接收該模態選擇訊號並依據該模態選擇訊號與一控制訊號產生一回授訊號；一時脈輸入緩衝器，接收該回授訊號與一輸入時脈訊號，該時脈輸入緩衝器依據該回授訊號決定是否傳輸該輸入時脈訊號至該時脈輸入緩衝器的輸出端；以及一延遲鎖相迴路電路，接收並延遲在該時脈輸入緩衝器的該輸出端上的訊號，為了產生該延遲時脈輸出訊號，其中，該回授訊號的頻率依據該控制訊號而被調整。
2. 如申請專利範圍第1項所述的延遲線環形振盪器裝置，其中該雙閘邏輯電路為一及或反向器(AOI)閘，該及或反向器閘具有一反及輸入端、一第一或輸入端與一第二或輸入端以及一及或反向器輸出端，該反及輸入端接收該時脈致能訊號，該第一或輸入端接收該特定模態訊號，以及該第二或輸入端接收該延遲時脈 輸出訊號或該細微延遲輸出訊號。
3. 如申請專利範圍第1項所述的延遲線環形振盪器裝置，其中該時脈輸入緩衝器為一反及閘，該反及閘具有第一輸入端、第二輸入端以及輸出端，該反及閘的第一輸入端接收該回授訊號，該反及閘的第二輸入端接收該輸入時脈訊號，以及該反及閘的輸出端耦接至該延遲鎖相迴路電路。
4. 如申請專利範圍第1項所述的延遲線環形振盪器裝置，其中該延遲鎖相迴路電路為一粗略延遲鎖相迴路電路。
5. 如申請專利範圍第4項所述的延遲線環形振盪器裝置，更包括：一細微延遲鎖相迴路電路，其具有一輸入端對，該輸入端對被耦接至該粗略延遲鎖相迴路電路，該細微延遲鎖相迴路電路經由該輸入端對由該粗略延遲鎖相迴路電路接收一粗略延遲輸出訊號對，該細微延遲鎖相迴路電路依據該粗略延遲輸出訊號對產生該細微延遲輸出訊號。
6. 如申請專利範圍第1項所述的延遲線環形振盪器裝置，更包括：一反或閘，其耦接至該雙閘邏輯電路，其中該反或閘接收一省電訊號、一自動更新訊號以及一用於負偏壓溫度不穩定性測試模態的訊號，該反或閘被用以產生該特定模態訊號。
7. 如申請專利範圍第1項所述的延遲線環形振盪器裝置，其中該緩衝器包括： 多個反向閘，該些反向閘以串聯方式被耦接，第一個反向閘接收該模態選擇訊號，最後一個反向閘產生該回授訊號，由每一反向閘提供的多個閘延遲中的每一閘延遲是藉由該控制訊號所控制。
8. 如申請專利範圍第7項所述的延遲線環形振盪器裝置，其中每一反向閘包括：一第一電晶體，其具有第一端、第二端以及控制端，該第一電晶體的第一端耦接至一第一參考電壓，該第一電晶體的控制端為該反向閘的輸入端；一第二電晶體，其具有第一端、第二端以及控制端，該第二電晶體的控制端耦接至該第一電晶體的控制端，第二電晶體的第二端耦接至一第二參考電壓；一第三電晶體，其具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第一電晶體的第二端，該第三電晶體的第二端為該反向閘的輸出端；一第一開關，其耦接於該反向閘的輸入端與該第三電晶體的控制端兩者之間，該第一開關依據該控制訊號以連接該第三電晶體的控制端至該反向閘的輸入端或該第二參考電壓；一第四電晶體，其具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該反向閘的輸出端，該第四電晶體的第二端耦接至該第二電晶體的第一端；以及一第二開關，耦接於該反向閘的輸入端與該第四電晶體的控 制端兩者之間，該第二開關依據該控制訊號以連接該第四電晶體的該控制端至該反向閘的輸入端或該第一參考電壓。
9. 如申請專利範圍第8項所述的延遲線環形振盪器裝置，其中每一個反向閘更包括：一第一電容器，耦接於每一反向閘的輸出端與該第一參考電壓兩者之間；以及一第二電容器，耦接於每一反向閘的輸出端與該第一參考電壓兩者之間。
10. 如申請專利範圍第9項所述的延遲線環形振盪器裝置，其中該第一電容器是由一N型電晶體所形成，該第二電容器是由一P型電晶體所形成。
11. 如申請專利範圍第8項所述的延遲線環形振盪器裝置，其中該第一電晶體與該第三電晶體為P型電晶體，該第二電晶體與該第四電晶體為N型電晶體。
12. 如申請專利範圍第8項所述的延遲線環形振盪器裝置，其中當該第一開關連接該第三電晶體的控制端至該反向閘的輸入端時，該第二開關連接該第四電晶體的控制端至該第一參考電壓，當該第一開關連接該第三電晶體的控制端至該第二參考電壓時，該第二開關連接該第四電晶體的控制端至該反向閘的輸入端。
13. 如申請專利範圍第8項所述的延遲線環形振盪器裝置，其中該緩衝器中的該些反向閘的總數為偶數。