TWI600279B - 信號產生電路以及工作週期調整電路 - Google Patents

Description

信號產生電路以及工作週期調整電路

本發明係有關於一種工作週期調整電路，特別係有關於利用信號產生電路產生同步的時脈信號進行工作週期調整之工作週期調整電路。

積體電路裝置包括用以執行各種不同功能之電路或邏輯裝置，通常這些積體電路裝置被裝配於更大的系統中，用以執行複雜的功能。舉例來說，在一個相對複雜的系統(如電腦、通訊系統等等)中，數個積體電路裝置之間相互溝通，以執行系統功能。

通常來說，這些積體電路裝置需要時脈信號來操作，而時脈信號用以同步兩個不同裝置之間的溝通。被設計為需要時脈信號致能之電路，通常是由時脈信號之上升緣或下降緣所觸發，並且某些特定的介面允許在時脈信號之上升緣以及下降緣進行資料傳輸，以達到較高的資料傳輸速率。

一般來說，時脈信號係為一方波，工作週期(duty cycle)係指時脈信號維持在高邏輯位準或低邏輯位準之時脈週期。因此，時脈信號分別於高邏輯位準以及低邏輯位準維持一半的時脈週期，稱之為平衡工作週期或50%工作週期。在如高 速資料傳輸之應用中，由於上升緣以及下降源皆用於資料傳輸，因此時脈信號具有50%工作週期變的非常重要。當時脈週期不平衡或是不為50%時，將造成系統不必要的問題產生。因此，我們亟需產生50%工作週期之時脈信號之裝置以及方法，來解決此一問題。

有鑑於此，本發明提出一種信號產生電路，包括：一第一P型電晶體、一第二P型電晶體、一第一N型電晶體、一第二N型電晶體、一第一反相器、一第二反相器以及一第三反相器。上述第一P型電晶體根據一輸入信號，將一供應電壓提供至一第一節點。上述第二P型電晶體根據上述輸入信號，將上述第一節點耦接至一第二節點。上述第一N型電晶體根據上述輸入信號，將上述第二節點耦接至上述第一節點。上述第二N型電晶體根據上述輸入信號，將上述第一節點耦接至一接地端。上述第一反相器根據上述第二節點之信號而產生一第一信號。上述第二反相器耦接於上述第一節點以及一第三節點之間。上述第三反相器根據上述第三節點之信號而產生一第二信號，其中上述第二信號係為上述第一信號之反相且同步。

根據本發明之一實施例，上述第二反相器具有一上升延遲時間以及一下降延遲時間，其中上述上升延遲時間係與上述第二P型電晶體之延遲時間大體相同，上述下降延遲時間係與上述第一N型電晶體之延遲時間大體相同，使得上述輸入信號至上述第一信號之延遲時間與上述輸入信號至上述第二信號之延遲時間大體相同。

根據本發明之一實施例，上述第一P型電晶體以及上述第二P型電晶體具有相同的寬長比，上述第一N型電晶體以及上述第二N型電晶體具有相同的寬長比，上述第二反相器之電晶體之寬長比小於上述第一反相器以及上述第三反相器之電晶體之寬長比。

根據本發明之一實施例，上述第二反相器之P型電晶體之寬長比小於上述第二P型電晶體之寬長比，上述第二反相器之N型電晶體之寬長比，小於上述第一N型電晶體之寬長比。

本發明更提出一種工作週期校正電路，包括：一第一信號產生電路、一第二信號產生電路、一第一傳輸閘、一第二傳輸閘、一第三傳輸閘以及一第四傳輸閘。上述第一信號產生電路接收一時脈信號而產生一第一信號以及一第二信號，其中上述第二信號係為上述第一信號之反相且同步。上述第二信號產生電路接收上述時脈信號之反相而產生一第三信號以及一第四信號，其中上述第四信號係為上述第三信號之反相且同步。上述第一傳輸閘根據上述第一信號以及上述第二信號，將一供應電壓提供至一調整信號。上述第二傳輸閘根據上述第三信號以及上述第四信號，將上述調整信號耦接至一接地端。上述第三傳輸閘根據上述第三信號以及上述第四信號，將上述供應電壓提供至上述調整信號之反相。上述第四傳輸閘根據上述第一信號以及上述第二信號，將上述調整信號之反相耦接至上述接地端。

根據本發明之一實施例，上述第一信號產生電路 以及上述第二信號產生電路係皆為一信號產生電路，其中上述信號產生電路根據一輸入信號產生一輸出信號以及上述輸出信號之反相，並且上述輸出信號以及上述輸出信號之反相係為同步，其中上述信號產生電路包括：一第一P型電晶體、一第二P型電晶體、一第一N型電晶體、一第二N型電晶體、一第一反相器、一第二反相器以及一第三反相器。上述第一P型電晶體根據上述輸入信號，將上述供應電壓提供至一第一節點。上述第二P型電晶體根據上述輸入信號，將上述第一節點耦接至一第二節點。上述第一N型電晶體根據上述輸入信號，將上述第二節點耦接至上述第一節點。上述第二N型電晶體根據上述輸入信號，將上述第一節點耦接至上述接地端。上述第一反相器耦接至上述第二節點而產生上述輸出信號。上述第二反相器耦接於上述第一節點以及一第三節點之間。上述第三反相器耦接至上述第三節點而產生上述輸出信號之反相。

根據本發明之一實施例，上述第三反相器具有一上升延遲時間以及一下降延遲時間，其中上述上升延遲時間係與上述第二P型電晶體之延遲時間大體相同，上述下降延遲時間係與上述第一N型電晶體之延遲時間大體相同，使得上述輸入信號至上述第一信號之延遲時間與上述輸入信號至上述第二信號之延遲時間大體相同。

根據本發明之一實施例，上述第一P型電晶體以及上述第二P型電晶體具有相同的寬長比，上述第一N型電晶體以及上述第二N型電晶體具有相同的寬長比，上述第三反相器之電晶體之寬長比小於上述第一反相器以及上述第二反相器之 電晶體之寬長比，其中上述第一反相器之電晶體之寬長比等於上述第二反相器之電晶體之寬長比。

根據本發明之一實施例，上述第三反相器之P型電晶體之寬長比小於上述第二P型電晶體之寬長比，上述第三反相器之N型電晶體之寬長比，小於上述第一N型電晶體之寬長比。

根據本發明之一實施例，工作週期調整電路更包括：一第一反相器串以及一第二反相器串。上述第一反相器串包括至少一反相器串接，根據上述調整信號輸出一輸出信號，用以增加上述輸出信號之驅動能力。上述第二反相器串包括至少一反相器串接，根據上述調整信號之反相輸出上述輸出信號之反相，用以增加上述輸出信號之反相之驅動能力，其中上述輸出信號以及上述輸出信號之反相之工作週期大體為50%。

100、400‧‧‧工作週期校正電路

110、410‧‧‧第一信號產生電路

111、411‧‧‧第一輸入反相器

112‧‧‧第一傳輸閘

113、416‧‧‧第二輸入反相器

114、417‧‧‧第三輸入反相器

115、418‧‧‧第四輸入反相器

120、420‧‧‧第二信號產生電路

121、421‧‧‧第五輸入反相器

122‧‧‧第二傳輸閘

123、426‧‧‧第六輸入反相器

124、427‧‧‧第七輸入反相器

125、428‧‧‧第八輸入反相器

130、430‧‧‧第一信號輸出電路

131、431‧‧‧第一輸出N型電晶體

132、432‧‧‧第一輸出P型電晶體

133、433‧‧‧第二輸出N型電晶體

134、434‧‧‧第二輸出P型電晶體

135、435‧‧‧第一輸出反相器

136、436‧‧‧第二輸出反相器

140、440‧‧‧第二信號輸出電路

141、441‧‧‧第三輸出N型電晶體

142、442‧‧‧第三輸出P型電晶體

143、443‧‧‧第四輸出N型電晶體

144、444‧‧‧第四輸出P型電晶體

145、445‧‧‧第三輸出反相器

146、446‧‧‧第四輸出反相器

300‧‧‧信號產生電路

301‧‧‧第一P型電晶體

302‧‧‧第二P型電晶體

303‧‧‧第一N型電晶體

304‧‧‧第二N型電晶體

305‧‧‧第一反相器

306‧‧‧第二反相器

307‧‧‧第三反相器

412‧‧‧第一輸入P型電晶體

413‧‧‧第二輸入P型電晶體

414‧‧‧第一輸入N型電晶體

415‧‧‧第二輸入N型電晶體

422‧‧‧第三輸入P型電晶體

423‧‧‧第四輸入P型電晶體

424‧‧‧第三輸入N型電晶體

425‧‧‧第四輸入N型電晶體

CLK‧‧‧時脈信號

CLKB‧‧‧反相時脈信號

VS‧‧‧供應電壓

GND‧‧‧接地端

N1‧‧‧第一節點

N2‧‧‧第二節點

N3‧‧‧第三節點

S1‧‧‧第一信號

S2‧‧‧第二信號

S3‧‧‧第三信號

S4‧‧‧第四信號

SM‧‧‧調整信號

SMB‧‧‧反相調整信號

OUT‧‧‧輸出信號

OUTB‧‧‧反相輸出信號

第1圖係顯示根據本發明之一實施例所述之工作週期校正電路之電路圖；第2圖係顯示根據本發明之一實施例所述之工作週期校正電路100之波形圖；第3圖係顯示根據本發明之另一實施例所述之信號產生電路之電路圖；以及第4圖係顯示根據本發明之另一實施例所述之工作週期校正電路之電路圖。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特例舉一較佳實施例，並配合所附圖式，來作詳細說明如下：以下將介紹係根據本發明所述之較佳實施例。必須要說明的是，本發明提供了許多可應用之發明概念，在此所揭露之特定實施例，僅是用於說明達成與運用本發明之特定方式，而不可用以侷限本發明之範圍。

第1圖係顯示根據本發明之一實施例所述之工作週期校正電路之電路圖。如第1圖所示，工作週期校正電路100包括第一信號產生電路110、第二信號產生電路120、第一信號輸出電路130以及第二信號輸出電路140。

第一信號產生電路110包括第一輸入反相器111、第一傳輸閘112、第二輸入反相器113、第三輸入反相器114以及第四輸入反相器115，其中第一信號產生電路110用以接收時脈信號CLK而產生第一信號S1以及第二信號S2，而第二信號S2係為第一信號S1之反相。

第二信號產生電路120包括第五輸入反相器121、第二傳輸閘122、第六輸入反相器123、第七輸入反相器124以及第八輸入反相器125，其中第二信號產生電路120用以接收反相時脈信號CLKB而產生第三信號S3以及第四信號S4，而第四信號S4係為第三信號S3之反相。根據本發明之一實施例，本發明所述之各反相器可以為互補式反相器，其中包括一P型電晶體以及一N型電晶體。

根據本發明之一實施例，時脈信號CLK以及反相時 脈信號CLKB係由鎖相迴路(phase-locked loop,PLL)提供之同步且互為反相之信號。根據本發明之一實施例，第一傳輸閘112用以平衡第三輸入反相器114所造成的延遲時間，使得第一信號S1以及第二信號S2同步。同樣的，第二傳輸閘122用以平衡第三輸入反相器114以及第七輸入反相器124所造成之延遲時間，使得第三信號S3以及第四信號S4同步。因此，第一傳輸閘112以及第二傳輸閘122係維持導通狀態。也就是，時脈信號CLK至第一信號S1以及第二信號S2之延遲時間相同，反相時脈信號CLKB至第三信號S3以及第四信號S4之延遲時間相同。

第一信號輸出電路130包括第一輸出N型電晶體131、第一輸出P型電晶體132、第二輸出N型電晶體133、第二輸出P型電晶體134、第一輸出反相器135以及第二輸出反相器136，其中第一輸出N型電晶體131以及第一輸出P型電晶體132組成一傳輸閘，第二輸出N型電晶體133以及第二輸出P型電晶體134組成另一傳輸閘。

第二信號輸出電路140包括第三輸出N型電晶體141、第三輸出P型電晶體142、第四輸出N型電晶體143、第四輸出P型電晶體144、第三輸出反相器145以及第四輸出反相器146，其中第三輸出N型電晶體141以及第三輸出P型電晶體142組成一傳輸閘，第四輸出N型電晶體143以及第四輸出P型電晶體144組成另一傳輸閘。

第2圖係顯示根據本發明之一實施例所述之工作週期校正電路100之波形圖。根據本發明之一實施例，當時脈信號CLK以及反相邏輯信號CLKB超過供應電壓VS之一半時， 則視為高邏輯位準，反之則視為低邏輯位準。因此，在第2圖之時間區間I中，時脈信號CLK以及反相時脈信號CLKB皆位於高邏輯位準，也就是，時脈信號CLK以及反相時脈信號CLKB係為不同步。

第1圖之第一信號產生電路110根據時脈信號CLK產生互為反相且同步之第一信號S1以及第二信號S2，第二信號產生電路120根據反相時脈信號CLKB產生互為反相且同步之第三信號S3以及第四信號S4。換句話說，時脈信號CLK至第一信號S1之延遲時間以及時脈信號CLK至第二信號S2之延遲時間相同，並且反相時脈信號CLKB至第三信號S3之延遲時間以及反相時脈信號CLKB至第四信號S4之延遲時間相同。

第一信號輸出電路130以及第二信號輸出電路140則利用第一信號S1、第二信號S2、第三信號S3以及第四信號S4產生調整信號SM以及反相調整信號SMB，其中調整信號SM以及反相調整信號SMB之波形係如第2圖所示。

第一信號輸出電路130之第一輸出反相器135以及第二輸出反相器136根據調整信號SM而產生輸出信號OUT，第二信號輸出電路140之第三輸出反相器145以及第四輸出反相器146根據反相調整信號SMB而產生反相輸出信號OUTB。根據本發明之一實施例，第一輸出反相器135、第二輸出反相器136、第三輸出反相器145以及第四輸出反相器146用以提高輸出信號OUT以及反相輸出信號OUTB之驅動能力，也就是，縮短輸出信號OUT以及反相輸出信號OUTB之上升時間以及下降時間。

互為反相且同步之第一信號S1以及第二信號S2以及互為反相且同步之第三信號S3以及第四信號S4，係為產生具有50%工作週期的輸出信號OUT以及反相輸出信號OUTB之必要條件。然而，傳輸閘與反相器之延遲時間不同，導致第一傳輸閘112以及第三輸入反相器114所產生的延遲時間以及第二傳輸閘122以及第七輸入反相器124所產生的延遲時間不一致。

然而，傳輸閘以及反相器之間所產生的延遲時間不一致，造成了時脈信號CLK至第一信號S1以及第二信號S2之延遲時間不同，並且反相時脈信號CLKB至第三信號S3以及第四信號S4之之延遲時間不同，並且在不同程度的製程變異的情況下，延遲時間的差異更是顯著。在無法確認第一信號S1以及第二信號S2之間以及第三信號S3以及第四信號S4之間同步的情況下，更無法確認產生的輸出信號OUT以及反相輸出信號OUTB之工作週期係為50%。

第3圖係顯示根據本發明之另一實施例所述之信號產生電路之電路圖。如第3圖所示，信號產生電路300包括第一P型電晶體301、第二P型電晶體302、第一N型電晶體303、第二N型電晶體304、第一反相器305、第二反相器306以及第三反相器307。根據本發明之一實施例，為了增加輸入之時脈信號CLK之驅動能力，可在時脈信號CLK後增加一或多個反相器。

第一P型電晶體301根據時脈信號CLK之控制，將供應電壓VS提供至第一節點N1，第二P型電晶體302根據時脈信號CLK之控制，將第一節點N1耦接至第二節點N2。第一N型電晶體303耦接於第一節點N1以及第二節點N2之間，且接收時脈 信號CLK之控制。第二N型電晶體304根據時脈信號CLK，將第一節點N1耦接至接地端GND。

第一反相器305用以將第二節點N2之信號反相，並輸出第一信號S1。第二反相器306耦接於第一節點N1以及第三節點N3之間，第三反相器307將第三節點N3之信號反相而為第二信號S2。根據本發明之一實施例，為了使得反相器之上升時間與下降時間大體上相同，因此將反相器的轉態點設為供應電壓VS的一半，也就是，當反相器之輸入信號大於一半的供應電壓VS時，則反相器輸出低邏輯位準：當反相器之輸入信號小於一半的供應電壓VS時，反相器則輸出高邏輯位準。

根據本發明之一實施例，當時脈信號CLK由高邏輯位準轉變至低邏輯位準時，時脈信號CLK至第一信號S1經過第一P型電晶體301之上升延遲時間以及第二P型電晶體302之上升延遲時間而將第二節點N2充電至高邏輯位準，再經過第一反相器305之下降延遲時間而將第一信號S1由高邏輯位準轉變為低邏輯位準。也就是，時脈信號CLK由高邏輯位準轉變至低邏輯位準時，時脈信號CLK至第一信號S1經過兩個上升延遲時間以及一個下降延遲時間。

同樣的，當時脈信號CLK由高邏輯位準轉變至低邏輯位準時，時脈信號CLK至第二信號S2經過第一P型電晶體301之上升延遲時間、第二反相器306之下降延遲時間以及第三反相器307之上升延遲時間。也就是，時脈信號CLK至第二信號S2同樣經過兩個上升延遲時間以及一個下降延遲時間。

綜上所述，為了使時脈信號CLK至第一信號S1以及 第二信號S2具有相同的延遲時間，第二P型電晶體302之上升延遲時間必須與第三反相器307之上升延遲時間相互匹配，第一反相器305之上升延遲時間必須與第二反相器306之上升延遲時間相互匹配。同樣的，第一N型電晶體303之下降延遲時間必須與第三反相器307之下降延遲時間匹配，第一反相器305之下降延遲時間必須與第二反相器306之下降延遲時間匹配。

根據本發明之一實施例，當第一反相器305之電晶體之寬長比與第二反相器306之電晶體之寬長比相同時，第一反相器305以及第二反相器306之上升延遲時間以及下降延遲時間即可匹配。根據本發明之一實施例，可調整第二P型電晶體302以及第三反相器307之P型電晶體之寬長比，使其具有相同的上升延遲時間，同樣的調整第一N型電晶體303以及第三反相器307之N型電晶體之寬長比，使其具有相同的下降延遲時間。根據本發明之一實施例，不同的反相器之P型電晶體以及N型電晶體之寬長比可以是相同或不同的。

根據本發明之另一實施例，為了電路佈局的方便，第一P型電晶體301之寬長比係與第二P型電晶體302之寬長比相同，並且第一N型電晶體303之寬長比係與第二N型電晶體304之寬長比相同。然而第三反相器307之P型電晶體之寬長比，係小於第二P型電晶體302之寬長比，以補償第二P型電晶體302因基體效應所產生的較大通道電阻值。同樣的，第三反相器307之N型電晶體之寬長比，係小於第一N型電晶體303之寬長比，以補償第一N型電晶體303因基體效應所產生的較大通道電阻值。

第4圖係顯示根據本發明之另一實施例所述之工作週期校正電路之電路圖。工作週期校正電路400包括第一信號產生電路410、第二信號產生電路420、第一信號輸出電路430以及第二信號輸出電路440，其中第一信號產生電路410以及第二信號產生電路420係為第3圖之信號產生電路300。

與第3圖之信號產生電路300相比，第一信號產生電路410以及第二信號產生電路420較信號產生電路300多了第一輸入反相器411以及第五輸入反相器421。根據本發明之一實施例，第一輸入反相器411以及第五輸入反相器421用以分別增加時脈信號CLK以及反相時脈信號CLKB之驅動能力，設計者可自行選擇是否加入第一輸入反相器411以及第五輸入反相器421。

如第4圖所示，時脈信號CLK經第一輸入反相器411驅動第一輸入P型電晶體412、第二輸入P型電晶體413、第一輸入N型電晶體414以及第二輸入N型電晶體415，並且經由第二輸入反相器416以及第三輸入反相器417產生第一信號S1，經由第四輸入反相器418產生第二信號S2。

根據本發明之一實施例，可調整第三輸入反相器417之電晶體之寬長比與第二輸入P型電晶體413以及第一輸入N型電晶體414之寬長比的關係，並且保持第二輸入反相器416以及第四輸入反相器418之電晶體之寬長比相同，以產生互為反相且同步的第一信號S1以及第二信號S2。

如第4圖所示，反相時脈信號CLKB經第五輸入反相器421驅動第三輸入P型電晶體422、第四輸入P型電晶體 423、第三輸入N型電晶體424以及第四輸入N型電晶體425，並且經由第六輸入反相器426以及第七輸入反相器427產生第三信號S3，經由第八輸入反相器428產生第四信號S4。

根據本發明之一實施例，可調整第七輸入反相器427之電晶體之寬長比與第四輸入P型電晶體423以及第三輸入N型電晶體424之寬長比的關係，並且保持第六輸入反相器426以及第八輸入反相器428之電晶體之寬長比相同，以產生互為反相且同步的第三信號S3以及第四信號S4。

第4圖所示之第一信號輸出電路430以及第二信號輸出電路440係與第1圖所示之第一信號輸出電路130以及第二信號輸出電路140相同，其中第一輸出N型電晶體431以及第一輸出P型電晶體432組成一傳輸閘，第二輸出N型電晶體433以及第二輸出P型電晶體434組成一傳輸閘，第三輸出N型電晶體441以及第三輸出P型電晶體442組成一傳輸閘，第四輸出N型電晶體443以及第四輸出P型電晶體444組成一傳輸閘。

根據本發明之一實施例，第一輸出反相器435以及第二輸出反相器436係形成一反相器串，根據調整信號SM而產生輸出信號OUT，其中反相器串用以增加輸出信號OUT之驅動能力，使用者可自行決定反相器串之反相器個數。同樣的，第三輸出反相器445以及第四輸出反相器446根據反相調整信號SMB而產生反相輸出信號OUTB，其中反相器串用以增加反相輸出信號OUTB之驅動能力，使用者可自行決定反相器串之反相器個數。

由於第一信號S1以及第二信號S2能夠透過調整第 三輸入反相器417之電晶體之寬長比與第二輸入P型電晶體413以及第一輸入N型電晶體414之寬長比的關係而確保同步，第三信號S3以及第四信號S4能夠透過調整第七輸入反相器427之電晶體之寬長比與第四輸入P型電晶體423以及第三輸入N型電晶體424之寬長比的關係而確保同步，第一信號輸出電路430以及第二信號輸出電路440能夠藉由同步的第一信號S1以及第二信號S2以及同步的第三信號S3以及第四信號S4而產生工作週期為50%的輸出信號OUT以及反相輸出信號OUTB，其中輸出信號OUT與反相輸出信號OUTB互為反相且同步。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。

300‧‧‧信號產生電路

301‧‧‧第一P型電晶體

302‧‧‧第二P型電晶體

303‧‧‧第一N型電晶體

304‧‧‧第二N型電晶體

305‧‧‧第一反相器

306‧‧‧第二反相器

307‧‧‧第三反相器

CLK‧‧‧時脈信號

VS‧‧‧供應電壓

GND‧‧‧接地端

N1‧‧‧第一節點

N2‧‧‧第二節點

N3‧‧‧第三節點

S1‧‧‧第一信號

S2‧‧‧第二信號

Claims (10)

1. 一種信號產生電路，包括：一第一P型電晶體，根據一輸入信號，將一供應電壓提供至一第一節點；一第二P型電晶體，根據上述輸入信號，將上述第一節點耦接至一第二節點；一第一N型電晶體，根據上述輸入信號，將上述第二節點耦接至上述第一節點；一第二N型電晶體，根據上述輸入信號，將上述第一節點耦接至一接地端；一第一反相器，根據上述第二節點之信號而產生一第一信號；一第二反相器，耦接於上述第一節點以及一第三節點之間；以及一第三反相器，根據上述第三節點之信號而產生一第二信號，其中上述第二信號係為上述第一信號之反相且同步。
2. 如申請專利範圍第1項所述之信號產生電路，其中上述第二反相器具有一上升延遲時間以及一下降延遲時間，其中上述上升延遲時間係與上述第二P型電晶體之延遲時間大體相同，上述下降延遲時間係與上述第一N型電晶體之延遲時間大體相同，使得上述輸入信號至上述第一信號之延遲時間與上述輸入信號至上述第二信號之延遲時間大體相同。
3. 如申請專利範圍第2項所述之信號產生電路，其中上述第一P型電晶體以及上述第二P型電晶體具有相同的寬長比，上 述第一N型電晶體以及上述第二N型電晶體具有相同的寬長比，上述第二反相器之電晶體之寬長比小於上述第一反相器以及上述第三反相器之電晶體之寬長比。
4. 如申請專利範圍第3項所述之信號產生電路，其中上述第二反相器之P型電晶體之寬長比小於上述第二P型電晶體之寬長比，上述第二反相器之N型電晶體之寬長比，小於上述第一N型電晶體之寬長比。
5. 一種工作週期調整電路，包括：一第一信號產生電路，接收一時脈信號而產生一第一信號以及一第二信號，其中上述第二信號係為上述第一信號之反相且同步；一第二信號產生電路，接收上述時脈信號之反相而產生一第三信號以及一第四信號，其中上述第四信號係為上述第三信號之反相且同步；一第一傳輸閘，根據上述第一信號以及上述第二信號，將一供應電壓提供至一調整信號；一第二傳輸閘，根據上述第三信號以及上述第四信號，將上述調整信號耦接至一接地端；一第三傳輸閘，根據上述第三信號以及上述第四信號，將上述供應電壓提供至上述調整信號之反相；以及一第四傳輸閘，根據上述第一信號以及上述第二信號，將上述調整信號之反相耦接至上述接地端。
6. 如申請專利範圍第5項所述之工作週期調整電路，其中上述第一信號產生電路以及上述第二信號產生電路皆為一信 號產生電路，其中上述信號產生電路根據一輸入信號產生一輸出信號以及上述輸出信號之反相，並且上述輸出信號以及上述輸出信號之反相係為同步，其中上述信號產生電路包括：一第一P型電晶體，根據上述輸入信號，將上述供應電壓提供至一第一節點；一第二P型電晶體，根據上述輸入信號，將上述第一節點耦接至一第二節點；一第一N型電晶體，根據上述輸入信號，將上述第二節點耦接至上述第一節點；一第二N型電晶體，根據上述輸入信號，將上述第一節點耦接至上述接地端；一第一反相器，耦接至上述第二節點而產生上述輸出信號；一第二反相器，耦接於上述第一節點以及一第三節點之間；以及一第三反相器，耦接至上述第三節點而產生上述輸出信號之反相。
7. 如申請專利範圍第6項所述之工作週期調整電路，其中上述第三反相器具有一上升延遲時間以及一下降延遲時間，其中上述上升延遲時間係與上述第二P型電晶體之延遲時間大體相同，上述下降延遲時間係與上述第一N型電晶體之延遲時間大體相同，使得上述輸入信號至上述第一信號之延遲時間與上述輸入信號至上述第二信號之延遲時間大體相同。
8. 如申請專利範圍第7項所述之工作週期調整電路，其中上述第一P型電晶體以及上述第二P型電晶體具有相同的寬長比，上述第一N型電晶體以及上述第二N型電晶體具有相同的寬長比，上述第三反相器之電晶體之寬長比小於上述第一反相器以及上述第二反相器之電晶體之寬長比，其中上述第一反相器之電晶體之寬長比等於上述第二反相器之電晶體之寬長比。
9. 如申請專利範圍第8項所述之工作週期調整電路，其中上述第三反相器之P型電晶體之寬長比小於上述第二P型電晶體之寬長比，上述第三反相器之N型電晶體之寬長比，小於上述第一N型電晶體之寬長比。
10. 如申請專利範圍第5項所述之工作週期調整電路，更包括：一第一反相器串，包括至少一反相器串接，根據上述調整信號輸出一輸出信號，用以增加上述輸出信號之驅動能力；以及一第二反相器串，包括至少一反相器串接，根據上述調整信號之反相輸出上述輸出信號之反相，用以增加上述輸出信號之反相之驅動能力，其中上述輸出信號以及上述輸出信號之反相之工作週期大體為50%。