KR20050024962A - 위상 분리 회로 - Google Patents

위상 분리 회로 Download PDF

Info

Publication number
KR20050024962A
KR20050024962A KR1020030062226A KR20030062226A KR20050024962A KR 20050024962 A KR20050024962 A KR 20050024962A KR 1020030062226 A KR1020030062226 A KR 1020030062226A KR 20030062226 A KR20030062226 A KR 20030062226A KR 20050024962 A KR20050024962 A KR 20050024962A
Authority
KR
South Korea
Prior art keywords
inverter
circuit
clock
output clock
output
Prior art date
Application number
KR1020030062226A
Other languages
English (en)
Inventor
정원창
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030062226A priority Critical patent/KR20050024962A/ko
Publication of KR20050024962A publication Critical patent/KR20050024962A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명의 위상 분리 회로를 공개한다. 이 위상 분리 회로는 입력 클록과 동일한 위상을 가지는 제 1 출력 클록을 발생하는 제 1 신호 발생 회로와, 상기 입력 클록에 대해 180ㅀ의 반전된 위상을 가지는 제 2 출력 클록을 발생하는 제 2 신호 발생 회로를 포함하되, 상기 제 1 신호 발생 회로 및 상기 제 2 신호 발생 회로에 각각 입력된 입력 클록이 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수는 항상 짝수번으로 동일한 것을 특징으로 한다. 따라서 각 신호 발생 회로에 입력된 입력 클록이 제 1 신호 발생 회로 및 상기 제 2 신호 발생 회로에 각각 입력된 입력 클록이 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수는 항상 짝수번으로 동일하도록 하여, 반도체 제조 공정이나 전원 공급 전압 및 주위의 온도에 따라서 발생하는 인버터의 동작 특성의 변화에 따른 위상 분리 회로의 출력 클록간의 지연 시간(Delay) 차 즉, 스큐(skew)를 최소화하여 준다.

Description

위상 분리 회로{PHASE SPLITTER CIRCUIT}
본 발명은 반도체 집적 회로들에 관한 것으로, 특히 위상 분리 회로의 출력 클록간의 지연 시간(Delay) 차를 최소화하기 위한 위상 분리 회로에 관한 것이다.
잘 알려진 바와 같이, 위상 분리 회로는 하나의 입력 클록(예를 들면, 클락 또는 데이터 신호)을 받아들여 180ㅀ의 위상차를 갖는 두 개의 출력 클록들(예를 들면, 클락 또는 데이터 신호들)을 출력한다. 이상적인 위상 분주 회로의 출력 클록들은 각각 50%의 듀티 사이클(50% duty cycle)을 가지며 이상적인 위상 분주 회로의 출력 클록들 간의 스큐(skew)는 없다.
여기서, 스큐란 출력 클록들 간의 지연 시간 차를 나타낸다.
일반적으로 위상 분할기와 같은 클록 동기화 회로는 PLL 및 DLL로 구성되는데, PLL(Phase locked loop)은 피드백 제어 시스템으로 고속의 시스템 구현에서 클록과 데이터 복구, 주파수 합성 및 클록 동기 등의 회로 구현에서 널리 이용하고 있다.
또한, DLL(Delay locked loop)은 VCDL(Voltage controlled delay line)을 사용하여 클록 동기의 응용에 사용되는 회로로서, PLL과 다르게 루프를 형성하지 않고 외부에서 입력되는 클록의 위상을 딜레이 시키는 것이다.
이러한 위상 분할기는 입력 클록의 주파수가 높아지면 높아질수록 많이 발생되는 스큐(Skew)를 제거할 필요성이 높아진다.
특히, PLL 및 DLL에서는 스큐가 곧 정위상 오프셋(Constant phase offset) 혹은 지터(Jitter)로 작용하기 때문에 더욱더 필요하게 된다.
위상 분리 회로는 하나의 클락 신호를 받아들여 180ㅀ의 위상차를 갖는 두 개의 클락 신호들을 출력하며, 여러 분야에서 사용되어 오고 있다.
예를 들면, 위상 분리 회로는 파이프라인(pipeline)의 스위치를 제어하기 위해서 그리고 더블 데이터 레이트 시그날링(double data rate signaling)을 제어하기 위해서 사용되고 있다. 위상 분리 회로의 일예가 'HIGH SPEED MOS CIRCUITS'라는 제목으로 U.S. Patent No. 4,782,253에 개시되어 있다.
도 1은 '253 특허에 개시되어 있는 위상 분리 회로를 보여주는 회로도이다.
도 1을 참조하면, 종래 기술에 따른 위상 분할 회로(10)는 제 1 및 제 2 신호 발생 회로들을 포함한다. 제 1 신호 발생 회로는 3개의 인버터(21, 22, 23)로 구성되며, 인버터들(21, 22, 23)은 내부 노드(N0)와 부하(24)의 입력 노드(N3) 사이에 직렬 연결되어 있다. 마찬가지로, 제 2 신호 발생 회로는 2개의 인버터들(31, 32)로 구성되며, 상기 인버터들(32, 33)은 내부 노드(N0)와 다른 부하(33)의 입력 노드(N5) 사이에 직렬 연결되어 있다. 부하들(23, 33)은 일반적으로 인버터로 구성된다.
제 1 및 제 2 신호 발생 회로를 형성하는 인버터들(21 ~ 24, 31 ~ 33) 각각은 일반적으로 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되며, PMOS 및 NMOS 트랜지스터들의 전류 경로들(또는 소오스-드레인 경로들(source-drain paths))은 제 1 및 제 2 파워 라인들(VDD, VSS) 사이에 직렬 연결된다.
PMOS 트랜지스터와 NMOS 트랜지스터의 게이트들은 입력 신호를 공통으로 받아들이도록 연결되어 있다. 이 분야에잘 알려진 바와 같이, 인버터의 출력은, 따라서, PMOS 및 NMOS 트랜지스터들 사이의 직렬 경로 상의 노드에 위치한 단자에서 변화된다.
입력 노드(N0)는 일반적으로 반도체 집적 회로(예를 들면, 프로세서, 메모리,등등)의 클락 패드 (미도시됨), 즉, 클락 펄스 공급부(clock pulse source)에 연결되어 있다.
그런데, 이러한 종래의 위상 분리 회로는 출력 신호(clk, clkb) 사이의 발생하는 지연 시간 차를 조정할 수 없다.
다시 말하자면, 성분별 지연 정합 특성 그리고 출력 신호(clk, clkb) 간의 천이 시간의 균형을 동시에 만족시키는 것이 불가능한 회로가 된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체 제조 공정이나 전원 공급 전압 및 주위의 온도에 따라서 인버터의 동작 특성의 변화에 따른 위상 분리 회로의 출력 클록간의 지연 시간(Delay) 차를 최소화하기 위해, 신호 발생 회로의 소자 개수가 항상 동일하도록 회로를 구성하는 위상 분리 회로를 제공하는 것이다.
상기의 목적을 실현하기 위하여 본 발명의 위상 분리 회로는, 입력 클록과 동일한 위상을 가지는 제 1 출력 클록을 발생하는 제 1 신호 발생 회로와, 상기 입력 클록에 대해 180ㅀ의 반전된 위상을 가지는 제 2 출력 클록을 발생하는 제 2 신호 발생 회로를 포함하되, 상기 제 1 신호 발생 회로 및 상기 제 2 신호 발생 회로에 각각 입력된 입력 클록이 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수는 항상 짝수번으로 동일한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 위상 분리 회로에 대해 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 위상 분리 회로를 보여주는 회로도이다.
도 2를 참조하면, 본 발명의 위상 분리 회로는 제 1 신호 발생 회로(10), 제 2 신호 발생 회로(20)를 포함한다.
제 1 신호 발생 회로(10)는 입력 클록(R_CLK) 받아들여 동위상을 갖는 출력 클록(CLK)을 발생하고, 제 2 신호 발생 회로(20)는 입력 클록(R_CLK)을 받아들여 180ㅀ의 위상차를 갖는 출력 클록(CLKB)을 발생하여 출력한다.
이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, PVT 변화에 대해 위상 분리 회로를 최적화시키기 위해서는 신호 발생 회로들의 지연 성분들(풀- 업 및 풀- 다운 성분들)의 지연 시간들이 서로 일치하여야 한다.
본 발명의 위상 분리 회로에서는 입력 클록(R_CLK)이 신호 발생 회로의 지연 성분들을 통과 하면서 발생하는 지연 시간 차 즉, 스큐(skew)를 최소화 하여 준다.
일반적인 회로의 특성상, 인버터 한단은 풀-업 트랜지스터와 풀-다운 트랜지스터로 구성되고, 이때의 풀-업 트랜지스터와 풀-다운 트랜지스터는 서로 지연 성분이 달라, 인버터에 입력된 입력 클록의 상태에 따라 인버터 한단을 지나면서 발생하는 지연 시간 차가 발생하게 된다.
그러나 이러한 경우, 동일한 인버터 두 단을 거치게 되면, 입력 클록의 상태에 상관없이 모두 풀-업 트랜지스터와 풀-다운 트랜지스터를 각각 한번씩 거치게 되어, 지연 성분이 달라 발생하는 지연 시간의 차(delay)는 자연적으로 상쇄되어 사라지게 된다.
본 발명에 따른 위상 분리 회로는 이러한 일반적인 회로의 특성을 이용하여 제 1 및 제 2 신호 발생 회로(10, 20)에 입력된 입력 클록(R_CLK)이 신호 발생 회로의 인버터를 거치면서 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수를 항상 짝수번으로 동일하도록 하여 지연 시간의 차(delay)는 자연적으로 상쇄되도록 하는 것이다.
즉, 제 1 및 제 2 신호 발생 회로(10, 20)가 출력 클럭을 발생함에 있어 발생하는 제 1 및 제 2 신호 발생 회로(10, 20)간의 지연 시간 차 즉, 스큐(skew)가 최소화 되도록 하는 것이다.
계속해서 도 2를 참조하면, 제 1 신호 발생 회로(10)는 입력 클록(R_CLK)과 출력 클록(CLK) 사이에 직렬 연결되는 짝수개의 인버터들(INV1 ~ INV4)로 구성된다.
또한 제 2 신호 발생 회로(20)는 입력 클록(R_CLK)과 반대 위상을 갖는 출력 클록(CLKB) 사이에 직렬 연결되는 홀수개의 인버터들(INV5 ~ INV7)과 스위치(TG1)로 구성되며, 제 1 신호 발생 회로(10)의 제 1 인버터(INV1)와, 제 2 신호 발생 회로(20)의 제 5 인버터(INV5)는 동일한 입력 클록(R_CLK)을 입력 받는다.
이때의 인버터들(INV1 ~ INV7) 각각은 PMOS 및 NMOS 트랜지스터들로 구성되는 CMOS 인버터로 구현될 수 있다.
제 1 신호 발생 회로(10)의 입력 클록(R_CLK)은 항상 짝수개의 인버터들(INV1 ~ INV4)의 PMOS 및 NMOS 트랜지스터들을 통과하게 되어, 입력 클록(R_CLK)과 동일한 위상을 가지는 출력 클록(CLK)을 발생한다.
이때 입력 클록(R_CLK)이 제 1 신호 발생 회로(10)를 지나면서 PMOS 및 NMOS 트랜지스터들에 의해 "하이(High)" 및 "로우(Low)" 레벨로 천이 되는 횟수는 항상 짝수번이 된다.
반면에 제 2 신호 발생 회로(20)는 입력 클록(R_CLK)과 180ㅀ의 위상차를 가지도록 입력 클록(R_CLK)을 반전시키는 홀수개의 인버터들(INV5 ~ INV7)이외에 신호를 버퍼링하는 별도의 스위치(TG1)를 제 6 인버터(INV6)와 제 7 인버터(INV7) 사이에 둔다.
이때의 스위치(TG1)는 제 2 신호 발생 회로(20)에 입력된 입력 클록(R_CLK)이 홀수개의 인버터들((INV5 ~ INV7) 및 스위치(TG1)를 지나면서 "하이(High)" 및 "로우(Low)" 레벨로 천이되는 횟수가 제 1 신호 발생 회로(10)와 같이 동일한 항상 짝수번이 되도록 하여 준다.
스위치(TG1)는 PMOS와 NMOS로 구성되는 CMOS 트랜스미션 게이트로써, 제 6 인버터(INV6)와 제 7 인버터(INV7) 사이에 위치하여 제 5 인버터(INV5)의 출력 클록(노드 A)을 제어 신호로 입력 받고, 이 제어 신호의 응답하여 제 6 인버터(INV6)의 출력 클록을 제 7 인버터(INV7)로 전송한다.
이때의 스위치(TG1)를 더욱 상세히 설명하면, 스위치(TG1)는 NMOS 트랜지스터와 PMOS 트랜지스터로 구성되고, 노드 A로부터 "로우" 상태를 가지는 제어 신호를 입력받으면 PMOS 트랜지스터만 "턴 온"이 되어 PMOS 트랜지스터를 통해 제 6 인버터(INV6)의 출력 신호를 제 7 인버터(INV7)로 전송하여 준다.
그리고 스위치(TG1)가 제 5 인버터(INV5)로부터 "하이" 상태를 가지는 제어 신호를 입력받으면 NMOS 트랜지스터만 "턴 온"되어 NMOS 트랜지스터를 통해 제 6 인버터(INV6)의 출력 신호를 제 7 인버터(INV7)로 전송하여 준다.
이에 스위치(TG1)를 구비하는 제 2 신호 발생 회로(20)에 입력된 입력 클록(R_CLK)이 홀수개의 인버터들(INV5 ~ INV7) 및 스위치(TG1)의 PMOS 및 NMOS 트랜지스터들에 의해 "하이(High) - 로우(Low)" 되는 횟수도 항상 짝수가 되는 것이다.
상기와 같이 구성되는 본 발명의 위상 분리 회로에서 특히 주의해야 되는 것은, 제 2 신호 발생 회로(20)의 입력 클록(R_CLK)이 하이(High) - 로우(Low)" 되는 횟수를 항상 짝수번이 되도록 하기 위해 스위치(TG1)를 반드시 제 6 인버터(INV6)와 제 7 인버터(INV7)의 사이에 위치시켜야 하는 것이다.
이하에서 본 발명의 위상 분리 회로의 동작을 살펴보면 다음과 같다.
먼저 제 1 신호 발생 회로(10)는 "하이" 상태를 가지는 입력 클록(R_CLK)을 입력받으면, 제 1 인버터(INV1)의 출력은 "로우", 제 2 인버터(INV2)의 출력은 "하이", 제 3 인버터(INV3)의 출력은 "로우", 제 4 인버터(INV4)의 출력은 "하이"가 되어, 제 1 신호 발생 회로(10)는 "하이" 상태를 갖는 출력 클록(CLK)을 발생한다.
반면에 제 1 신호 발생 회로(10)가 "로우" 상태를 가지는 입력 클록(R_CLK)을 입력받으면, 제 1 인버터(INV1)의 출력은 "하이", 제 2 인버터(INV2)의 출력은 "로우", 제 3 인버터(INV3)의 출력은 "하이", 제 4 인버터(INV4)의 출력은 "로우"가 되어, 제 1 신호 발생 회로(10)는 "로우" 상태를 갖는 출력 클록(CLK)을 발생한다.
다음으로 제 2 신호 발생 회로(20)는 "하이" 상태를 가지는 입력 클록(R_CLK)을 입력받으면, 제 5 인버터(INV5)의 출력은 "로우", 제 6 인버터(INV6)의 출력은 "하이" 상태가 된다.
그리고 " 하이" 상태를 가지는 제 6 인버터(INV6)의 출력 클록과 "로우" 상태를 가지는 제 5 인버터(INV5)의 출력 클록을 입력받은 스위치(TG1)는 PMOS만 "온"이 되어 "하이" 상태를 가지는 신호를 출력한다.
이에 따라 스위치(TG1)의 출력 클록을 입력 받은 제 7 인버터(INV7)의 출력은 "로우"가 되어, 제 2 신호 발생 회로(20)는 "로우" 상태를 갖는 출력 클록(CLKB)을 발생한다.
반면에 제 2 신호 발생 회로(20)가 "로우" 상태를 가지는 입력 클록(R_CLK)을 입력받으면, 제 5 인버터(INV5)의 출력은 "하이", 제 6 인버터(INV6)의 출력은 "로우" 상태가 된다.
그리고 "로우" 상태를 가지는 제 6 인버터(INV6)의 출력 클록과, "하이" 상태를 가지는 제 5 인버터(INV5)의 출력 클록을 입력받은 스위치(TG1)는 NMOS만 "온"이 되어 "로우" 상태를 가지는 신호를 출력한다.
이에 따라 스위치(TG1)의 출력 클록을 입력 받은 제 7 인버터(INV7)의 출력은 "하이" 가 되어, 제 2 신호 발생 회로(20)는 "하이" 상태를 갖는 출력 클록(CLKB)을 발생한다.
이와 같이 본 발명은 종래의 기술과 달리 제 2 신호 발생 회로(20)는 별도의 스위치(TG1)를 구비하여 입력 클록(R_CLK)이 신호 발생 회로의 인버터들을(INV5~INV7) 거치면서 "하이" 레벨 및 "로우" 레벨로 천이되는 횟수가 제 1 신호 발생 회로(10)에서와 동일하도록 한다.
이를 통해 본 발명의 제 1 및 제 2 신호 발생 회로(10, 20)가 출력 클록을 발생함에 있어 발생하는 제 1 및 제 2 신호 발생 회로(10, 20)간의 지연 시간 차 즉, 스큐(skew)가 최소화된다.
도 3은 본 발명의 제 2 실시예에 따른 위상 분리 회로를 보여주는 회로도이다.
도 3을 참조하면, 본 발명의 위상 분리 회로의 제 2 신호 발생 회로(21)는 제 1 신호 발생 회로(10)의 첫 단의 제 1 인버터(INV1)를 공유한다.
그리고 제 2 신호 발생 회로(21)의 스위치(TG1)를 제 5 인버터(INV5)와 제 6 인버터(INV6)의 사이에 두고, 스위치(TG1)는 제1 인버터(INV1)의 출력 클록(노드 A)을 제어 신호로, 제 5 인버터(INV5)의 출력 클록을 입력 클록으로 입력 받아 동작된다.
도 3의 위상 분리 회로의 동작 방법은 도 3에 도시된 위상 분리 회로의 응용예로써 회로의 구조만 틀린 뿐 실질적으로 동일하다. 따라서 도 3에 대한 상세한 설명은 생략하기로 한다.
도 4는 본 발명의 제 3 실시예에 따른 위상 분리 회로를 보여주는 회로도이다.
도 4에 도시된 위상 분리 회로는 제 1 신호 발생 회로(10), 제 2 신호 발생 회로(22)를 포함한다. 이때의 제 1 신호 발생 회로(10)는 도 2 에 도시된 구조와 동일하므로 상세한 설명은 생략하기로 한다.
계속해서 도 4를 참조하면, 제 2 신호 발생 회로(22)는 짝수개의 제 5, 제 7 인버터(INV5, INV7)와, 병렬 연결된 짝수개의 풀-업 및 풀다운 트랜지스터들로 구성된 제 6 인버터(INV6)로 구성된다.
제 6 인버터(INV6)는 도 4에 도시된 바와 같이 전원전압과 중간 노드(노드 B) 사이에 직렬 연결되고, 제 5 인버터(INV4)의 출력 클록에 응답하여 중간 노드(노드 B)를 풀-업하는 제 1 및 제 2 풀-업트랜지스터들(P1, P2)과, 중간노드(노드 B)와 접지전압 사이에 직렬 연결되고, 제 5 인버터(INV5)의 출력 클록에 응답하여 상기 중간 노드(노드 B)를 풀-다운하는 제 1 및 제 2 풀-다운 트랜지스터들(N1, N2)들로 구성된다.
제 6 인버터(INV6)를 좀 더 상세히 살펴보면 다음과 같다.
제 1, 제 2 풀-업 트랜지스터들(P1, P2)은 전원 전압 단자(VDD)와 중간 노드(노드 B)와 직렬 연결되고, 풀-업 트랜지스터들(N1, N2)은 중간 노드(노드 B)와 접지 전압 단자(VSS)와 직렬 연결된다.
풀-업 트랜지스터(P1)의 게이트는 전원 전압(VDD)에 연결되고, 풀-다운 트랜지스터(N2)의 게이트는 접지 전압(VSS)에 연결되어 있다.
제 6 인버터(INV6)의 제 1, 제 2 풀-업 트랜지스터들(P1, P2)의 게이트와 제 1, 제 2 풀-다운 트랜지스터들(N1, N2)의 게이트 각각은 제 5 인버터(INV5)의 출력단(노드 A)과 병렬 연결되어 제 5 인버터(INV5)의 출력 클록을 입력 받는다.
직렬 연결된 짝수개의 풀-업 및 풀-다운 트랜지스터들은 제 5 인버터(INV5)의 출력단(노드 A)으로부터 "로우" 상태의 입력 클록을 입력 받으면 "하이" 상태의 출력 클록을 발생하여 중간 노드(노드 B)로 출력한다.
즉, 제 5 인버터(INV5)의 출력단(노드 A)으로부터 "로우" 상태의 입력 클록을 입력 받으면 제 6 인버터(INV6)의 제 1, 제 2 풀-업 트랜지스터들(P1, P2)만이 "온"되고, 이를 통해 "하이" 상태의 출력 클록을 발생하고, 발생된 "하이" 상태의 출력 클록은 중간 노드(노드 B)를 통해 출력된다.
이때 제 6 인버터(INV6)에 입력된 입력 클록(R_CLK)은 제 1, 제 2 풀-업 트랜지스터들(P1, P2) 거친 후 중간 노드(노드 B)로 출력되므로, 제 6 인버터(INV6)는 입력된 입력 클록(R_CLK)이 인버터 두 단을 거치는 것과 동일한 지연 성분을 가지는 효과를 제공한다.
이와 마찬가지로 제 5 인버터(INV5)의 출력단(노드 A)으로부터 "하이" 상태의 입력 클록을 입력 받으면 제 6 인버터(INV6)의 제 1, 제 2 풀-다운 트랜지스터들(N1, N2)만 "온"되고, 이를 통해 "로우" 상태의 출력 클록을 발생하고 발생된 "로우" 상태의 출력 클록을 중간노드(노드 B)를 통해 출력한다.
또한 제 6 인버터(INV6)에 입력된 신호가 인버터 두 단을 거치는 것과 동일한 지연 성분을 가지는 효과를 제공한다.
이와 같이 구성된 본 발명의 위상 분리 회로의 동작을 살펴보면 다음과 같다.
제 1 신호 발생 회로(10)는 도 2에 도시된 제 1 신호 발생 회로(10)의 동작 방법과 동일하므로 상세한 설명은 생략하기로 한다.
제 2 신호 발생 회로(22)의 제 5 인버터(INV5)는 "하이" 상태를 가지는 입력 클록(R_CLK)을 입력받으면, 입력 클록(R_CLK)을 반전하여 "로우" 상태를 가지는 출력 클럭을 발생한다.
제 6 인버터(INV6)는 제 5 인버터(INV5)로부터 "로우" 상태를 가지는 입력 클록(R_CLK)을 입력 받아, 두 단의 풀-업 트랜지스터들만이 "온" 상태가 되고, 이를 통해 "로우" 상태를 가지는 입력 클록(R_CLK)을 "하이" 상태의 출력 클록을 발생하고, 이를 중간 노드(노드 B)를 통해 출력한다.
이때 제 6 인버터(INV6)에 입력된 입력 클록(R_CLK)은 제 1, 제 2 풀-다운 트랜지스터들(N1, N2) 거친 후 중간 노드(노드 B)로 출력되므로, 제 6 인버터(INV6)는 입력된 입력 클록(R_CLK)이 인버터 두 단을 거치는 것과 동일한 지연 성분을 가지는 효과를 제공한다.
이에 제 6 인버터(INV6)의 중간 노드(노드 B)로부터 "하이" 상태를 가지는 출력 클록을 입력 받은 제 7 인버터(INV7)의 출력은 "로우" 상태가 되어, 제 2 신호 발생 회로(22)는 "로우" 상태를 갖는 출력 클록(CLKB)을 발생한다.
이와 같은 방법으로 제 2 신호 발생 회로(22)는 "로우" 상태를 가지는 입력 클록(R_CLK)을 입력받으면, 제 5 인버터(INV5)의 출력은 "하이" 상태가 된다.
제 5 인버터(INV5)와 직렬 연결된 제 6 인버터(INV6)는 "하이" 상태를 가지는 입력 클록(R_CLK)을 입력 받으면, 두 단의 풀-다운트랜지스터들만이 "온" 상태가 된다. 이에 "하이" 상태를 가지는 입력 클록(R_CLK)은 "온" 상태가 된 두 단의 풀-업 트랜지스터들을 거치면서 "로우" 상태의 출력 클록을 발생하고, 이를 중간 노드(노드 B)를 통해 출력 한다.
이에 직렬 연결된 짝수개의 풀-업 및 풀-다운 트랜지스터들로부터 "로우" 상태를 가지는 출력 신호를 입력 받은 제 6 인버터(INV6)의 출력은 "하이" 상태가 가 되어, 제 2 신호 발생 회로(22)는 "하이" 상태를 갖는 출력 클록(CLKB)을 발생한다.
따라서 도 4에 도시된 위상 분리 회로도의 제 2 신호 발생 회로(22)는 짝수개의 인버터들(INV5, INV 7)과 직렬 연결된 짝수개의 풀-업 및 풀-다운 트랜지스터들을 구비하여 입력 클록(R_CLK)이 신호 발생 회로의 인버터(INV6)를 거치면서 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수를 제 1 신호 발생 회로(10)에서와 동일하도록 한다.
즉, 본 발명의 도 4에 도시된 위상 분리 회로도는 도 2에 도시된 위상 분리 회로와 같이 제 1 및 제 2 신호 발생 회로가 출력 클록을 발생함에 있어 발생하는 제 1 및 제 2 신호 발생 회로간의 지연 시간 차 즉, 스큐(skew)가 최소화된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 위상 분리 회로는 입력 클록과 동일한 위상을 가지는 신호를 출력하는 신호 발생 회로와 입력 클록에 대해 180ㅀ의 반전된 위상을 가지는 신호를 출력하는 신호 발생 회로가 항상 동일한 짝수개의 소자를 구비하도록 하여, 각 신호 발생 회로에 입력된 입력 클록이 제 1 신호 발생 회로 및 상기 제 2 신호 발생 회로에 각각 입력된 입력 클록이 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수는 항상 짝수번으로 동일하도록 하여, 반도체 제조 공정이나 전원 공급 전압 및 주위의 온도에 따라서 발생하는 인버터의 동작 특성의 변화에 따른 위상 분리 회로의 출력 클록간의 지연 시간(Delay) 차 즉, 스큐(skew)를 최소화하여 준다.
도 1은 종래의 기술에 따른 위상 분리 회로의 실시예.
도 2는 본 발명의 제 1 실시예에 따른 위상 분리 회로.
도 3은 본 발명의 제 2 실시예에 따른 위상 분리 회로.
도 4는 본 발명의 제 3 실시예에 따른 위상 분리 회로.

Claims (9)

  1. 입력 클록과 동일한 위상을 가지는 제 1 출력 클록을 발생하는 제 1 신호 발생 회로; 및
    상기 입력 클록에 대해 180ㅀ의 반전된 위상을 가지는 제 2 출력 클록을 발생하는 제 2 신호 발생 회로를 포함하되,
    상기 제 1 신호 발생 회로 및 상기 제 2 신호 발생 회로에 각각 입력된 입력 클록이 "하이" 레벨 및 "로우" 레벨로 천이하는 횟수는 항상 짝수번으로 동일한 것을 특징으로 하는 위상 분리 회로.
  2. 제 1 항에 있어서, 상기 제 1 신호 발생 회로는
    직렬 연결된 짝수개의 제 1 인버터들로 구성되는 것을 특징으로 하는 위상 분리 회로.
  3. 제 2 항에 있어서, 상기 제 2 신호 발생 회로는
    직렬 연결된 홀수개의 제 2 인버터들 및 스위치로 구성되는 것을 특징으로 하는 위상 분리 회로.
  4. 제 3 항에 있어서, 상기 제 2 신호 발생 회로는
    상기 입력 클록을 반전하는 제 3 인버터;
    상기 제 3 인버터의 출력 클록을 다시 반전하는 제 4 인버터;
    상기 제 3 인버터의 출력 클록에 응답하여 상기 제 4 인버터의 출력 클록을 전송하는 스위치; 및
    상기 스위치로부터 전송되는 출력 클록을 반전하는 제 5인버터를 구비하는 것을 특징으로 하는 위상 분리 회로.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 스위치는
    CMOS 트랜스미션 게이트인 것을 특징으로 하는 위상 분리 회로.
  6. 제 2 항에 있어서, 상기 제 2 신호 발생 회로는
    직렬 연결된 짝수개의 제 2 인버터들 및 스위치로 구성되는 것을 특징으로 하는 위상 분리 회로.
  7. 제 6 항에 있어서, 상기 제 2 신호 발생 회로는
    반전된 입력 클록을 반전하는 제 3 인버터;
    상기 반전된 입력 클록에 응답하여 상기 제 3 인버터의 출력 클록을 전송하는 스위치; 및
    상기 스위치로부터 전송되는 출력 클록을 반전하는 제 4 인버터를 구비하는 것을 특징으로 하는 위상 분리 회로.
  8. 제 2 항에 있어서, 상기 제 2 신호 발생 회로는
    짝수개의 제 2 인버터들과 병렬 연결된 짝수개의 풀-업 및 풀다운 트랜지스터들로 구성된 제 3 인버터가 직렬 연결되는 것을 특징으로 하는 위상 분리 회로.
  9. 제 8 항에 있어서, 상기 제 2 신호 발생 회로는
    상기 입력 클록을 반전하는 제 4 인버터;
    전원전압과 중간 노드 사이에 직렬 연결되고, 상기 제 4 인버터의 출력 클록에 응답하여 상기 중간 노드를 풀-업하는 제 1, 제 2 풀-업 트랜지스터들과 상기 중간노드와 접지전압 사이에 직렬 연결되고, 상기 제 4 인버터의 출력 클록에 응답하여 상기 중간 노드를 풀-다운하는 제 1, 제 2 풀다운 트랜지스터들로 구성된 제 5 인버터; 및
    상기 중간 노드의 출력 클록을 반전하는 제 6 인버터를 구비하는 것을 특징으로 하는 위상 분리 회로.
KR1020030062226A 2003-09-05 2003-09-05 위상 분리 회로 KR20050024962A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030062226A KR20050024962A (ko) 2003-09-05 2003-09-05 위상 분리 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030062226A KR20050024962A (ko) 2003-09-05 2003-09-05 위상 분리 회로

Publications (1)

Publication Number Publication Date
KR20050024962A true KR20050024962A (ko) 2005-03-11

Family

ID=37232018

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030062226A KR20050024962A (ko) 2003-09-05 2003-09-05 위상 분리 회로

Country Status (1)

Country Link
KR (1) KR20050024962A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128183B1 (ko) * 2005-12-19 2012-03-23 엘지디스플레이 주식회사 위상 분할 회로와 이를 이용한 액정표시장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128183B1 (ko) * 2005-12-19 2012-03-23 엘지디스플레이 주식회사 위상 분할 회로와 이를 이용한 액정표시장치

Similar Documents

Publication Publication Date Title
JP4562300B2 (ja) クロック制御方法及び回路
CA2159762C (en) Duty cycled control implemented within a frequency synthesizer
JP2005050123A (ja) スキュー補正回路
KR20110028222A (ko) 동기 발진기, 클록 재생 장치, 클록 분배 회로, 및 멀티 모드 주입 회로
US7750710B2 (en) Delay circuit
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
JP2009295263A (ja) 半導体メモリ装置
US7342429B2 (en) Programmable low-power high-frequency divider
US9331698B2 (en) Level shifter circuit
US20030137333A1 (en) Multiphase-clock processing circuit and clock multiplying circuit
US6833744B2 (en) Circuit for correcting duty factor of clock signal
US6016064A (en) Interpolating circuit
US6661271B1 (en) Multi-phase edge rate control for SCSI LVD
KR20180005585A (ko) 클록 데이터 복원 회로용 위상 검출기
US20100013535A1 (en) Latch circuit
JPH07273618A (ja) クロックドライバ回路
US6756853B2 (en) Supply variation tolerant VCO
KR100416378B1 (ko) 위상 분할 회로
US6489820B1 (en) Method and apparatus for distributing clocks
KR20050024962A (ko) 위상 분리 회로
KR102643441B1 (ko) 반도체 장치의 클럭 생성 회로
US10367494B2 (en) Fast-response references-less frequency detector
JP2003124787A (ja) パルス処理回路および周波数逓倍回路
US6456126B1 (en) Frequency doubler with polarity control
CN106559061B (zh) 占空比校正器

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination