CN105306017A - 信号产生电路以及工作周期调整电路 - Google Patents

信号产生电路以及工作周期调整电路 Download PDF

Info

Publication number
CN105306017A
CN105306017A CN201510885622.1A CN201510885622A CN105306017A CN 105306017 A CN105306017 A CN 105306017A CN 201510885622 A CN201510885622 A CN 201510885622A CN 105306017 A CN105306017 A CN 105306017A
Authority
CN
China
Prior art keywords
mentioned
signal
inverter
length ratio
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510885622.1A
Other languages
English (en)
Other versions
CN105306017B (zh
Inventor
邓玉林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Zhaoxin Integrated Circuit Co Ltd filed Critical Shanghai Zhaoxin Integrated Circuit Co Ltd
Priority to CN201510885622.1A priority Critical patent/CN105306017B/zh
Priority to TW105100488A priority patent/TWI600279B/zh
Publication of CN105306017A publication Critical patent/CN105306017A/zh
Priority to US15/082,188 priority patent/US9673789B1/en
Priority to US15/487,480 priority patent/US9843310B2/en
Application granted granted Critical
Publication of CN105306017B publication Critical patent/CN105306017B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

一种信号产生电路以及工作周期调整电路。该信号产生电路包括第一P型晶体管、第二P型晶体管、第一N型晶体管、第二N型晶体管、第一反相器、第二反相器以及第三反相器。第一P型晶体管根据输入信号，将一供应电压提供至第一节点。第二P型晶体管以及第一N型晶体管根据输入信号，将第一节点耦接至第二节点。第二N型晶体管根据输入信号，将第一节点耦接至接地端。第一反相器耦接至第二节点而产生第一信号，第二反相器位于第一节点以及第三节点之间，第三反相器耦接至第三节点而产生第二信号。第二信号为第一信号的反相且同步。

Description

信号产生电路以及工作周期调整电路
技术领域
本发明涉及一种工作周期调整电路，特别有关于利用信号产生电路产生同步的频率信号进行工作周期调整的工作周期调整电路。
背景技术
集成电路装置包括用以执行各种不同功能的电路或逻辑设备，通常这些集成电路装置被装配于更大的系统中，用以执行复杂的功能。举例来说，在一个相对复杂的系统(如计算机、通讯系统等等)中，数个集成电路装置之间相互沟通，以执行系统功能。
通常来说，这些集成电路装置需要频率信号来操作，而频率信号用以同步两个不同装置之间的沟通。被设计为需要频率信号致能的电路，通常是由频率信号的上升沿或下降沿所触发，并且某些特定的接口允许在频率信号的上升沿以及下降沿进行数据传输，以达到较高的数据传输速率。
一般来说，频率信号为一方波，工作周期(dutycycle)指频率信号维持在高逻辑电平或低逻辑电平的频率周期。因此，频率信号分别于高逻辑电平以及低逻辑电平维持一半的频率周期，称之为平衡工作周期或50％工作周期。在如高速数据传输的应用中，由于上升沿以及下降沿皆用于数据传输，因此频率信号具有50％工作周期变的非常重要。当频率周期不平衡或是不为50％时，将造成系统不必要的问题产生。因此，我们亟需产生50％工作周期的频率信号的装置以及方法，来解决此一问题。
发明内容
有鉴于此，本发明提出一种信号产生电路，包括：一第一P型晶体管、一第二P型晶体管、一第一N型晶体管、一第二N型晶体管、一第一反相器、一第二反相器以及一第三反相器。上述第一P型晶体管根据一输入信号，将一供应电压提供至一第一节点。上述第二P型晶体管根据上述输入信号，将上述第一节点耦接至一第二节点。上述第一N型晶体管根据上述输入信号，将上述第二节点耦接至上述第一节点。上述第二N型晶体管根据上述输入信号，将上述第一节点耦接至一接地端。上述第一反相器根据上述第二节点的信号而产生一第一信号。上述第二反相器耦接于上述第一节点以及一第三节点之间。上述第三反相器根据上述第三节点的信号而产生一第二信号，其中上述第二信号为上述第一信号的反相且同步。
根据本发明的一实施例，上述第二反相器具有一上升延迟时间以及一下降延迟时间，其中上述上升延迟时间与上述第二P型晶体管的延迟时间大体相同，上述下降延迟时间与上述第一N型晶体管的延迟时间大体相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间大体相同。
根据本发明的一实施例，上述第一P型晶体管以及上述第二P型晶体管具有相同的宽长比，上述第一N型晶体管以及上述第二N型晶体管具有相同的宽长比，上述第二反相器的晶体管的宽长比小于上述第一反相器以及上述第三反相器的晶体管的宽长比。
根据本发明的一实施例，上述第二反相器的P型晶体管的宽长比小于上述第二P型晶体管的宽长比，上述第二反相器的N型晶体管的宽长比，小于上述第一N型晶体管的宽长比。
本发明更提出一种工作周期校正电路，包括：一第一信号产生电路、一第二信号产生电路、一第一传输门、一第二传输门、一第三传输门以及一第四传输门。上述第一信号产生电路接收一频率信号而产生一第一信号以及一第二信号，其中上述第二信号为上述第一信号的反相且同步。上述第二信号产生电路接收上述频率信号的反相而产生一第三信号以及一第四信号，其中上述第四信号为上述第三信号的反相且同步。上述第一传输门根据上述第一信号以及上述第二信号，将一供应电压提供至一调整信号。上述第二传输门根据上述第三信号以及上述第四信号，将上述调整信号耦接至一接地端。上述第三传输门根据上述第三信号以及上述第四信号，将上述供应电压提供至上述调整信号的反相。上述第四传输门根据上述第一信号以及上述第二信号，将上述调整信号的反相耦接至上述接地端。
根据本发明的一实施例，上述第一信号产生电路以及上述第二信号产生电路皆为一信号产生电路，其中上述信号产生电路根据一输入信号产生一输出信号以及上述输出信号的反相，并且上述输出信号以及上述输出信号的反相为同步，其中上述信号产生电路包括：一第一P型晶体管、一第二P型晶体管、一第一N型晶体管、一第二N型晶体管、一第一反相器、一第二反相器以及一第三反相器。上述第一P型晶体管根据上述输入信号，将上述供应电压提供至一第一节点。上述第二P型晶体管根据上述输入信号，将上述第一节点耦接至一第二节点。上述第一N型晶体管根据上述输入信号，将上述第二节点耦接至上述第一节点。上述第二N型晶体管根据上述输入信号，将上述第一节点耦接至上述接地端。上述第一反相器耦接至上述第二节点而产生上述输出信号。上述第二反相器耦接于上述第一节点以及一第三节点之间。上述第三反相器耦接至上述第三节点而产生上述输出信号的反相。
根据本发明的一实施例，上述第三反相器具有一上升延迟时间以及一下降延迟时间，其中上述上升延迟时间与上述第二P型晶体管的延迟时间大体相同，上述下降延迟时间与上述第一N型晶体管的延迟时间大体相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间大体相同。
根据本发明的一实施例，上述第一P型晶体管以及上述第二P型晶体管具有相同的宽长比，上述第一N型晶体管以及上述第二N型晶体管具有相同的宽长比，上述第三反相器的晶体管的宽长比小于上述第一反相器以及上述第二反相器的晶体管的宽长比，其中上述第一反相器的晶体管的宽长比等于上述第二反相器的晶体管的宽长比。
根据本发明的一实施例，上述第三反相器的P型晶体管的宽长比小于上述第二P型晶体管的宽长比，上述第三反相器的N型晶体管的宽长比，小于上述第一N型晶体管的宽长比。
根据本发明的一实施例，工作周期调整电路还包括：一第一反相器串以及一第二反相器串。上述第一反相器串包括至少一反相器串接，根据上述调整信号输出一输出信号，用以增加上述输出信号的驱动能力。上述第二反相器串包括至少一反相器串接，根据上述调整信号的反相输出上述输出信号的反相，用以增加上述输出信号的反相的驱动能力，其中上述输出信号以及上述输出信号的反相的工作周期大体为50％。
附图说明
图1是显示根据本发明的一实施例所述的工作周期校正电路的电路图；
图2是显示根据本发明的一实施例所述的工作周期校正电路100的波形图；
图3是显示根据本发明的另一实施例所述的信号产生电路的电路图；以及
图4是显示根据本发明的另一实施例所述的工作周期校正电路的电路图。
【符号说明】
100、400工作周期校正电路
110、410第一信号产生电路
111、411第一输入反相器
112第一传输门
113、416第二输入反相器
114、417第三输入反相器
115、418第四输入反相器
120、420第二信号产生电路
121、421第五输入反相器
122第二传输门
123、426第六输入反相器
124、427第七输入反相器
125、428第八输入反相器
130、430第一信号输出电路
131、431第一输出N型晶体管
132、432第一输出P型晶体管
133、433第二输出N型晶体管
134、434第二输出P型晶体管
135、435第一输出反相器
136、436第二输出反相器
140、440第二信号输出电路
141、441第三输出N型晶体管
142、442第三输出P型晶体管
143、443第四输出N型晶体管
144、444第四输出P型晶体管
145、445第三输出反相器
146、446第四输出反相器
300信号产生电路
301第一P型晶体管
302第二P型晶体管
303第一N型晶体管
304第二N型晶体管
305第一反相器
306第二反相器
307第三反相器
412第一输入P型晶体管
413第二输入P型晶体管
414第一输入N型晶体管
415第二输入N型晶体管
422第三输入P型晶体管
423第四输入P型晶体管
424第三输入N型晶体管
425第四输入N型晶体管
CLK频率信号
CLKB反相频率信号
VS供应电压
GND接地端
N1第一节点
N2第二节点
N3第三节点
S1第一信号
S2第二信号
S3第三信号
S4第四信号
SM调整信号
SMB反相调整信号
OUT输出信号
OUTB反相输出信号
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特例举一优选实施例，并配合附图，来作详细说明如下：
以下将介绍根据本发明所述的优选实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所公开的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。
图1是显示根据本发明的一实施例所述的工作周期校正电路的电路图。如图1所示，工作周期校正电路100包括第一信号产生电路110、第二信号产生电路120、第一信号输出电路130以及第二信号输出电路140。
第一信号产生电路110包括第一输入反相器111、第一传输门112、第二输入反相器113、第三输入反相器114以及第四输入反相器115，其中第一信号产生电路110用以接收频率信号CLK而产生第一信号S1以及第二信号S2，而第二信号S2为第一信号S1的反相。
第二信号产生电路120包括第五输入反相器121、第二传输门122、第六输入反相器123、第七输入反相器124以及第八输入反相器125，其中第二信号产生电路120用以接收反相频率信号CLKB而产生第三信号S3以及第四信号S4，而第四信号S4为第三信号S3的反相。根据本发明的一实施例，本发明所述的各反相器可以是互补式反相器，其包括一P型晶体管以及一N型晶体管。
根据本发明的一实施例，频率信号CLK以及反相频率信号CLKB由锁相回路(phase-lockedloop，PLL)提供的同步且互为反相的信号。根据本发明的一实施例，第一传输门112用以平衡第三输入反相器114所造成的延迟时间，使得第一信号S1以及第二信号S2同步。同样的，第二传输门122用以平衡第三输入反相器114以及第七输入反相器124所造成的延迟时间，使得第三信号S3以及第四信号S4同步。因此，第一传输门112以及第二传输门122维持导通状态。也就是，频率信号CLK至第一信号S1以及第二信号S2的延迟时间相同，反相频率信号CLKB至第三信号S3以及第四信号S4的延迟时间相同。
第一信号输出电路130包括第一输出N型晶体管131、第一输出P型晶体管132、第二输出N型晶体管133、第二输出P型晶体管134、第一输出反相器135以及第二输出反相器136，其中第一输出N型晶体管131以及第一输出P型晶体管132组成一传输门，第二输出N型晶体管133以及第二输出P型晶体管134组成另一传输门。
第二信号输出电路140包括第三输出N型晶体管141、第三输出P型晶体管142、第四输出N型晶体管143、第四输出P型晶体管144、第三输出反相器145以及第四输出反相器146，其中第三输出N型晶体管141以及第三输出P型晶体管142组成一传输门，第四输出N型晶体管143以及第四输出P型晶体管144组成另一传输门。
图2是显示根据本发明的一实施例所述的工作周期校正电路100的波形图。根据本发明的一实施例，当频率信号CLK以及反相逻辑信号CLKB超过供应电压VS之一半时，则视为高逻辑电平，反之则视为低逻辑电平。因此，在图2的时间区间I中，频率信号CLK以及反相频率信号CLKB皆位于高逻辑电平，也就是，频率信号CLK以及反相频率信号CLKB为不同步。
图1的第一信号产生电路110根据频率信号CLK产生互为反相且同步的第一信号S1以及第二信号S2，第二信号产生电路120根据反相频率信号CLKB产生互为反相且同步的第三信号S3以及第四信号S4。换句话说，频率信号CLK至第一信号S1的延迟时间以及频率信号CLK至第二信号S2的延迟时间相同，并且反相频率信号CLKB至第三信号S3的延迟时间以及反相频率信号CLKB至第四信号S4的延迟时间相同。
第一信号输出电路130以及第二信号输出电路140则利用第一信号S1、第二信号S2、第三信号S3以及第四信号S4产生调整信号SM以及反相调整信号SMB，其中调整信号SM以及反相调整信号SMB的波形如图2所示。
第一信号输出电路130的第一输出反相器135以及第二输出反相器136根据调整信号SM而产生输出信号OUT，第二信号输出电路140的第三输出反相器145以及第四输出反相器146根据反相调整信号SMB而产生反相输出信号OUTB。根据本发明的一实施例，第一输出反相器135、第二输出反相器136、第三输出反相器145以及第四输出反相器146用以提高输出信号OUT以及反相输出信号OUTB的驱动能力，也就是，缩短输出信号OUT以及反相输出信号OUTB的上升时间以及下降时间。
互为反相且同步的第一信号S1以及第二信号S2以及互为反相且同步的第三信号S3以及第四信号S4，为产生具有50％工作周期的输出信号OUT以及反相输出信号OUTB的必要条件。然而，传输门与反相器的延迟时间不同，导致第一传输门112以及第三输入反相器114所产生的延迟时间以及第二传输门122以及第七输入反相器124所产生的延迟时间不一致。
然而，传输门以及反相器之间所产生的延迟时间不一致，造成了频率信号CLK至第一信号S1以及第二信号S2的延迟时间不同，并且反相频率信号CLKB至第三信号S3以及第四信号S4的的延迟时间不同，并且在不同程度的工艺变异的情况下，延迟时间的差异更是显著。在无法确认第一信号S1以及第二信号S2之间以及第三信号S3以及第四信号S4之间同步的情况下，更无法确认产生的输出信号OUT以及反相输出信号OUTB的工作周期为50％。
图3是显示根据本发明的另一实施例所述的信号产生电路的电路图。如图3所示，信号产生电路300包括第一P型晶体管301、第二P型晶体管302、第一N型晶体管303、第二N型晶体管304、第一反相器305、第二反相器306以及第三反相器307。根据本发明的一实施例，为了增加输入的频率信号CLK的驱动能力，可在频率信号CLK后增加一或多个反相器。
第一P型晶体管301根据频率信号CLK的控制，将供应电压VS提供至第一节点N1，第二P型晶体管302根据频率信号CLK的控制，将第一节点N1耦接至第二节点N2。第一N型晶体管303耦接于第一节点N1以及第二节点N2之间，且接收频率信号CLK的控制。第二N型晶体管304根据频率信号CLK，将第一节点N1耦接至接地端GND。
第一反相器305用以将第二节点N2的信号反相，并输出第一信号S1。第二反相器306耦接于第一节点N1以及第三节点N3之间，第三反相器307将第三节点N3的信号反相而为第二信号S2。根据本发明的一实施例，为了使得反相器的上升时间与下降时间大体上相同，因此将反相器的转态点设为供应电压VS的一半，也就是，当反相器的输入信号大于一半的供应电压VS时，则反相器输出低逻辑电平：当反相器的输入信号小于一半的供应电压VS时，反相器则输出高逻辑电平。
根据本发明的一实施例，当频率信号CLK由高逻辑电平转变至低逻辑电平时，频率信号CLK至第一信号S1经过第一P型晶体管301的上升延迟时间以及第二P型晶体管302的上升延迟时间而将第二节点N2充电至高逻辑电平，再经过第一反相器305下降延迟时间而将第一信号S1由高逻辑电平转变为低逻辑电平。也就是，频率信号CLK由高逻辑电平转变至低逻辑电平时，频率信号CLK至第一信号S1经过两个上升延迟时间以及一个下降延迟时间。
同样的，当频率信号CLK由高逻辑电平转变至低逻辑电平时，频率信号CLK至第二信号S2经过第一P型晶体管301的上升延迟时间、第二反相器306下降延迟时间以及第三反相器307的上升延迟时间。也就是，频率信号CLK至第二信号S2同样经过两个上升延迟时间以及一个下降延迟时间。
综上所述，为了使频率信号CLK至第一信号S1以及第二信号S2具有相同的延迟时间，第二P型晶体管302的上升延迟时间必须与第三反相器307的上升延迟时间相互匹配，第一反相器305的上升延迟时间必须与第二反相器306的上升延迟时间相互匹配。同样的，第一N型晶体管303下降延迟时间必须与第三反相器307下降延迟时间匹配，第一反相器305下降延迟时间必须与第二反相器306下降延迟时间匹配。
根据本发明的一实施例，当第一反相器305的晶体管的宽长比与第二反相器306的晶体管的宽长比相同时，第一反相器305以及第二反相器306的上升延迟时间以及下降延迟时间即可匹配。根据本发明的一实施例，可调整第二P型晶体管302以及第三反相器307的P型晶体管的宽长比，使其具有相同的上升延迟时间，同样的调整第一N型晶体管303以及第三反相器307的N型晶体管的宽长比，使其具有相同的下降延迟时间。根据本发明的一实施例，各反相器的P型晶体管以及N型晶体管的宽长比可以是相同或不同
根据本发明的另一实施例，为了电路布局的方便，第一P型晶体管301的宽长比与第二P型晶体管302的宽长比相同，并且第一N型晶体管303的宽长比与第二N型晶体管304的宽长比相同。然而第三反相器307的P型晶体管的宽长比，小于第二P型晶体管302的宽长比，以补偿第二P型晶体管302因基体效应所产生的较大通道电阻值。同样的，第三反相器307的N型晶体管的宽长比，小于第一N型晶体管303的宽长比，以补偿第一N型晶体管303因基体效应所产生的较大通道电阻值。
图4是显示根据本发明的另一实施例所述的工作周期校正电路的电路图。工作周期校正电路400包括第一信号产生电路410、第二信号产生电路420、第一信号输出电路430以及第二信号输出电路440，其中第一信号产生电路410以及第二信号产生电路420为图3的信号产生电路300。
与图3的信号产生电路300相比，第一信号产生电路410以及第二信号产生电路420较信号产生电路300多了第一输入反相器411以及第五输入反相器421。根据本发明的一实施例，第一输入反相器411以及第五输入反相器421用以分别增加频率信号CLK以及反相频率信号CLKB的驱动能力，设计者可自行选择是否加入第一输入反相器411以及第五输入反相器421。
如图4所示，频率信号CLK经第一输入反相器411驱动第一输入P型晶体管412、第二输入P型晶体管413、第一输入N型晶体管414以及第二输入N型晶体管415，并且经由第二输入反相器416以及第三输入反相器417产生第一信号S1，经由第四输入反相器418产生第二信号S2。
根据本发明的一实施例，可调整第三输入反相器417的晶体管的宽长比与第二输入P型晶体管413以及第一输入N型晶体管414的宽长比的关系，并且保持第二输入反相器416以及第四输入反相器418的晶体管的宽长比相同，以产生互为反相且同步的第一信号S1以及第二信号S2。
如图4所示，反相频率信号CLKB经第五输入反相器421驱动第三输入P型晶体管422、第四输入P型晶体管423、第三输入N型晶体管424以及第四输入N型晶体管425，并且经由第六输入反相器426以及第七输入反相器427产生第三信号S3，经由第八输入反相器428产生第四信号S4。
根据本发明的一实施例，可调整第七输入反相器427的晶体管的宽长比与第四输入P型晶体管423以及第三输入N型晶体管424的宽长比的关系，并且保持第六输入反相器426以及第八输入反相器428的晶体管的宽长比相同，以产生互为反相且同步的第三信号S3以及第四信号S4。
图4所示的第一信号输出电路430以及第二信号输出电路440与图1所示的第一信号输出电路130以及第二信号输出电路140相同，其中第一输出N型晶体管431以及第一输出P型晶体管432组成一传输门，第二输出N型晶体管433以及第二输出P型晶体管434组成一传输门，第三输出N型晶体管441以及第三输出P型晶体管442组成一传输门，第四输出N型晶体管443以及第四输出P型晶体管444组成一传输门。
根据本发明的一实施例，第一输出反相器435以及第二输出反相器436形成一反相器串，根据调整信号SM而产生输出信号OUT，其中反相器串用以增加输出信号OUT的驱动能力，用户可自行决定反相器串的反相器个数。同样的，第三输出反相器445以及第四输出反相器446根据反相调整信号SMB而产生反相输出信号OUTB，其中反相器串用以增加反相输出信号OUTB的驱动能力，用户可自行决定反相器串的反相器个数。
由于第一信号S1以及第二信号S2能够通过调整第三输入反相器417的晶体管的宽长比与第二输入P型晶体管413以及第一输入N型晶体管414的宽长比的关系而确保同步，第三信号S3以及第四信号S4能够通过调整第七输入反相器427的晶体管的宽长比与第四输入P型晶体管423以及第三输入N型晶体管424的宽长比的关系而确保同步，第一信号输出电路430以及第二信号输出电路440能够藉由同步的第一信号S1以及第二信号S2以及同步的第三信号S3以及第四信号S4而产生工作周期为50％的输出信号OUT以及反相输出信号OUTB，其中输出信号OUT与反相输出信号OUTB互为反相且同步。
以上叙述许多实施例的特征，使本领域技术人员能够清楚理解本说明书的形态。本领域技术人员能够理解其可利用本发明揭示内容为基础以设计或更动其他工艺及结构而完成相同于上述实施例的目的和/或达到相同于上述实施例的优点。本领域技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims (10)

1.一种信号产生电路，包括：
第一P型晶体管，根据输入信号，将供应电压提供至第一节点；
第二P型晶体管，根据上述输入信号，将上述第一节点耦接至第二节点；
第一N型晶体管，根据上述输入信号，将上述第二节点耦接至上述第一节点；
第二N型晶体管，根据上述输入信号，将上述第一节点耦接至接地端；
第一反相器，根据上述第二节点的信号而产生第一信号；
第二反相器，耦接于上述第一节点以及第三节点之间；以及
第三反相器，根据上述第三节点的信号而产生第二信号，其中上述第二信号为上述第一信号的反相且同步。
2.如权利要求1所述的信号产生电路，其中上述第二反相器具有上升延迟时间以及下降延迟时间，其中上述上升延迟时间与上述第二P型晶体管的延迟时间相同，上述下降延迟时间与上述第一N型晶体管的延迟时间相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间相同。
3.如权利要求2所述的信号产生电路，其中上述第一P型晶体管以及上述第二P型晶体管具有相同的宽长比，上述第一N型晶体管以及上述第二N型晶体管具有相同的宽长比，上述第二反相器的晶体管的宽长比小于上述第一反相器以及上述第三反相器的晶体管的宽长比。
4.如权利要求3所述的信号产生电路，其中上述第二反相器的P型晶体管的宽长比小于上述第二P型晶体管的宽长比，上述第二反相器的N型晶体管的宽长比，小于上述第一N型晶体管的宽长比。
5.一种工作周期校正电路，包括：
第一信号产生电路，接收频率信号而产生第一信号以及第二信号，其中上述第二信号为上述第一信号的反相且同步；
第二信号产生电路，接收上述频率信号的反相而产生第三信号以及第四信号，其中上述第四信号为上述第三信号的反相且同步；
第一传输门，根据上述第一信号以及上述第二信号，将供应电压提供至调整信号；
第二传输门，根据上述第三信号以及上述第四信号，将上述调整信号耦接至接地端；
第三传输门，根据上述第三信号以及上述第四信号，将上述供应电压提供至上述调整信号的反相；以及
第四传输门，根据上述第一信号以及上述第二信号，将上述调整信号的反相耦接至上述接地端。
6.如权利要求5所述的工作周期调整电路，其中上述第一信号产生电路以及上述第二信号产生电路皆为一信号产生电路，其中上述信号产生电路根据输入信号产生输出信号以及上述输出信号的反相，并且上述输出信号以及上述输出信号的反相为同步，其中上述信号产生电路包括：
第一P型晶体管，根据上述输入信号，将上述供应电压提供至第一节点；
第二P型晶体管，根据上述输入信号，将上述第一节点耦接至第二节点；
第一N型晶体管，根据上述输入信号，将上述第二节点耦接至上述第一节点；
第二N型晶体管，根据上述输入信号，将上述第一节点耦接至上述接地端；
第一反相器，耦接至上述第二节点而产生上述输出信号；
第二反相器，耦接于上述第一节点以及第三节点之间；以及
第三反相器，耦接至上述第三节点而产生上述输出信号的反相。
7.如权利要求6所述的工作周期调整电路，其中上述第三反相器具有上升延迟时间以及下降延迟时间，其中上述上升延迟时间与上述第二P型晶体管的延迟时间相同，上述下降延迟时间与上述第一N型晶体管的延迟时间相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间相同。
8.如权利要求7所述的工作周期调整电路，其中上述第一P型晶体管以及上述第二P型晶体管具有相同的宽长比，上述第一N型晶体管以及上述第二N型晶体管具有相同的宽长比，上述第三反相器的晶体管的宽长比小于上述第一反相器以及上述第二反相器的晶体管的宽长比，其中上述第一反相器的晶体管的宽长比等于上述第二反相器的晶体管的宽长比。
9.如权利要求8所述的工作周期调整电路，其中上述第三反相器的P型晶体管的宽长比小于上述第二P型晶体管的宽长比，上述第三反相器的N型晶体管的宽长比，小于上述第一N型晶体管的宽长比。
10.如权利要求5所述的工作周期调整电路，还包括：
第一反相器串，包括至少一反相器串接，根据上述调整信号输出一输出信号，用以增加上述输出信号的驱动能力；以及
第二反相器串，包括至少一反相器串接，根据上述调整信号的反相输出上述输出信号的反相，用以增加上述输出信号的反相的驱动能力，其中上述输出信号以及上述输出信号的反相的工作周期为50％。
CN201510885622.1A 2015-12-04 2015-12-04 信号产生电路以及工作周期调整电路 Active CN105306017B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201510885622.1A CN105306017B (zh) 2015-12-04 2015-12-04 信号产生电路以及工作周期调整电路
TW105100488A TWI600279B (zh) 2015-12-04 2016-01-08 信號產生電路以及工作週期調整電路
US15/082,188 US9673789B1 (en) 2015-12-04 2016-03-28 Duty cycle calibration circuit
US15/487,480 US9843310B2 (en) 2015-12-04 2017-04-14 Duty cycle calibration circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510885622.1A CN105306017B (zh) 2015-12-04 2015-12-04 信号产生电路以及工作周期调整电路

Publications (2)

Publication Number Publication Date
CN105306017A true CN105306017A (zh) 2016-02-03
CN105306017B CN105306017B (zh) 2018-09-14

Family

ID=55202868

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510885622.1A Active CN105306017B (zh) 2015-12-04 2015-12-04 信号产生电路以及工作周期调整电路

Country Status (3)

Country Link
US (2) US9673789B1 (zh)
CN (1) CN105306017B (zh)
TW (1) TWI600279B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169728A (zh) * 2019-11-22 2021-07-23 深圳市汇顶科技股份有限公司 占空比校准电路
CN113169728B (zh) * 2019-11-22 2024-06-28 深圳市汇顶科技股份有限公司 占空比校准电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6091714A (ja) * 1983-10-25 1985-05-23 Rohm Co Ltd 信号検出回路
US20070216457A1 (en) * 2006-03-16 2007-09-20 Agarwal Kanak B Methods and arrangements to adjust a duty cycle
CN101534117A (zh) * 2009-03-31 2009-09-16 炬力集成电路设计有限公司 一种信号转换电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2614345B2 (ja) * 1990-04-20 1997-05-28 株式会社東芝 スキャンフリップフロップ
US5446867A (en) 1992-05-29 1995-08-29 Intel Corporation Microprocessor PLL clock circuit with selectable delayed feedback
US5864244A (en) 1997-05-09 1999-01-26 Kaplinsky; Cecil H. Tristate buffer circuit with transparent latching capability
US8179160B1 (en) 2010-12-17 2012-05-15 Texas Instruments Incorporated Input-output (I/O) circuit supporting multiple I/O logic-level swings
KR101211045B1 (ko) * 2010-12-17 2012-12-12 에스케이하이닉스 주식회사 듀티 사이클 보정 회로
US9438208B2 (en) * 2014-06-09 2016-09-06 Qualcomm Incorporated Wide-band duty cycle correction circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6091714A (ja) * 1983-10-25 1985-05-23 Rohm Co Ltd 信号検出回路
US20070216457A1 (en) * 2006-03-16 2007-09-20 Agarwal Kanak B Methods and arrangements to adjust a duty cycle
CN101534117A (zh) * 2009-03-31 2009-09-16 炬力集成电路设计有限公司 一种信号转换电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113169728A (zh) * 2019-11-22 2021-07-23 深圳市汇顶科技股份有限公司 占空比校准电路
CN113169728B (zh) * 2019-11-22 2024-06-28 深圳市汇顶科技股份有限公司 占空比校准电路

Also Published As

Publication number Publication date
TWI600279B (zh) 2017-09-21
US9673789B1 (en) 2017-06-06
US20170163247A1 (en) 2017-06-08
CN105306017B (zh) 2018-09-14
US20170222631A1 (en) 2017-08-03
TW201722079A (zh) 2017-06-16
US9843310B2 (en) 2017-12-12

Similar Documents

Publication Publication Date Title
CN102111132B (zh) 高速全差分时钟占空比校准电路
JP4252561B2 (ja) クロック発生回路及びクロック発生方法
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
US20140253193A1 (en) Differential amplifiers, clock generator circuits, delay lines and methods
EP3228009B1 (en) Power efficient high speed latch circuits and systems
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
CN102638246A (zh) 占空比调整电路
CN104467819A (zh) 延迟锁相环、压控延迟线和延时单元
CN105656461A (zh) 延迟线电路
US20180302073A1 (en) Duty cycle calibration circuit and frequency synthesizer using the same
CN104094524A (zh) 占空比调整电路
EP3350928B1 (en) High-speed programmable clock divider
US20210072785A1 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
US6661271B1 (en) Multi-phase edge rate control for SCSI LVD
CN105306017A (zh) 信号产生电路以及工作周期调整电路
US9742413B2 (en) Electronic device and information processing apparatus
US20070165476A1 (en) Clock signal generating circuit
US7750744B2 (en) Single-ended to differential translator to control current starved delay cell bias
CN109787619B (zh) 多相位时钟产生电路
US10367494B2 (en) Fast-response references-less frequency detector
CN106559061B (zh) 占空比校正器
CN201918969U (zh) 高速全差分时钟占空比校准电路
US8471613B2 (en) Internal clock signal generator and operating method thereof
KR20000026573A (ko) 클럭 주파수 배주 회로
US8942332B2 (en) System and method for data serialization and inter symbol interference reduction

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang hi tech park, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.