CN104426542A - 延迟线环形振荡器装置 - Google Patents

Abstract

本发明提供一种内建延迟线环形振荡器装置包括双门逻辑电路、缓冲器、时脉输入缓冲器以及延迟锁相回路电路。双门逻辑电路接收时脉致能信号、特定模态信号以及延迟时脉输出信号。双门逻辑电路在时脉致能信号、特定模态信号以及延迟时脉输出信号上执行逻辑操作，用以产生模态选择信号。缓冲器依据模态选择信号与控制信号产生反馈信号。时脉输入缓冲器依据反馈信号决定是否传输输入时脉信号至时脉输入缓冲器的输出端。延迟锁相回路电路产生延迟时脉输出信号。反馈信号的频率依据控制信号而被调整。

Description

延迟线环形振荡器装置

技术领域

本发明是有关于一种延迟线退化保护结构，尤其是具有内建的环形振荡器装置，且特别是有关于一种系统中延迟线环形振荡器装置。

背景技术

当时脉路径包括用来进入非对称应力状态的延迟锁相回路电路的时脉时间未转态时，尤其是包括缓慢退出省电、自动更新或任何延迟锁相回路电路重新启动的操作状态之后。希望不要进入一段很长时间的非时脉状态，或是希望随机事件持续时间的偶数/奇数数量被平衡。

在动态随机存取存储器（Dynamic Random Access Memory，简称：DRAM）的应用中，对于上述所提到的问题中，会有责任周期退化以及由于应力不匹配而造成数据信号至时脉信号偏离（tDQSCK）的时间偏移这两种情况。同样的问题在时脉分布树中也会发现。当考虑服务器领域应用的随机性时，上述的问题会严重地影响DRAM的生命期。

发明内容

本发明提供一种为了延伸可靠性生命期概念的延迟线环形振荡器装置。

本发明所提供的延迟线环形振荡器装置包括双门逻辑电路、缓冲器、时脉输入缓冲器以及延迟锁相回路电路。双门逻辑电路具有三个输入端与一个输出端。三个输入端中的两个输入端分别地接收时脉致能信号与特定模态信号，第三个输入端接收延迟时脉输出信号或细微延迟输出信号。双门逻辑电路在时脉致能信号、特定模态信号以及延迟时脉输出信号与细微延迟输出信号中其中一个信号上执行逻辑操作，用以在双门逻辑电路的输出端上产生模态选择信号。缓冲器接收模态选择信号并依据模态选择信号与控制信号产生反馈信号。时脉输入缓冲器接收反馈信号与输入时脉信号。时脉输入缓冲器依据反馈信号决定是否传输输入时脉信号至时脉输入缓冲器的输出端。延迟锁相回路电路接收并延迟在时脉输入缓冲器的输出端上的信号，为了产生延迟时脉输出信号。其中，反馈信号的频率依据控制信号而被调整。

在本发明的一实施例中，上述的双门逻辑电路为与或反向器（AOI）门。该与或反向器门具有与非输入端、第一或输入端、第二或输入端与及或反向器输出端。与非输入端接收时脉致能信号，第一或输入端接收特定模态信号，第二或输入端接收延迟时脉输出信号或细微延迟输出信号。

在本发明的一实施例中，上述的时脉输入缓冲器为与非门。与非门具有第一输入端、第二输入端以及输出端。与非门的第一输入端接收反馈信号，与非门的第二输入端接收输入时脉信号，与非门的输出端耦接至延迟锁相回路电路。

在本发明的一实施例中，延迟锁相回路电路为粗略延迟锁相回路电路。

在本发明的一实施例中，上述的延迟线环形振荡器装置还包括细微延迟锁相回路电路，其输入端耦接至粗略延迟锁相回路电路。细微延迟锁相回路电路由粗略延迟锁相回路电路接收粗略延迟输出信号对。细微延迟锁相回路电路依据粗略延迟输出信号对产生细微延迟输出信号。

在本发明的一实施例中，上述的延迟线环形振荡器装置还包括或非门。或非门耦接至双门逻辑电路。其中，或非门接收省电信号、自动更新信号以及用于负偏压温度不稳定性（NBTI）测试模态的信号。或非门被用以产生特定模态信号。

在本发明的一实施例中，上述的缓冲器包括以串联方式耦接的多个非门。第一个非门接收模态选择信号，最后一个非门产生反馈信号。在每一个非门中，多个门延迟中的每一个门延迟是通过控制信号所控制。

在本发明的一实施例中，上述的每一个非门包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一开关以及第二开关。第一晶体管具有第一端、第二端以及控制端。第一晶体管的第一端耦接至第一参考电压，第一晶体管的控制端为非门的输入端。第二晶体管具有第一端、第二端以及控制端。第二晶体管的控制端耦接至第一晶体管的控制端，第二晶体管的第二端耦接至第二参考电压。第三晶体管具有第一端、第二端以及控制端。第三晶体管的第一端耦接至第一晶体管的第二端，第三晶体管的第二端为非门的输出端。第一开关耦接于非门的输入端与第三晶体管的控制端两者之间。第一开关依据控制信号，被用来连接第三晶体管的控制端至非门的输入端或至第二参考电压。第四晶体管具有第一端、第二端以及控制端。第四晶体管的第一端耦接至非门的输出端，第四晶体管的第二端耦接至第二晶体管的第一端。第二开关耦接于非门的输入端与第四晶体管的控制端两者之间。第二开关依据控制信号，被用来连接第四晶体管的控制端至非门的输入端或至第一参考电压。

在本发明的一实施例中，上述的非门还包括第一电容器与第二电容器。第一电容器耦接于每一个非门的输出端与该第一参考电压两者之间。第二电容器耦接于每一个非门的输出端与第一参考电压两者之间。

在本发明的一实施例中，上述的第一电容器是由N型晶体管所形成，第二电容器是由P型晶体管所形成。

在本发明的一实施例中，上述的第一晶体管与第三晶体管为P型晶体管，第二晶体管与第四晶体管为N型晶体管。

在本发明的一实施例中，当第一开关连接第三晶体管的控制端至非门的输入端时，第二开关连接第四晶体管的控制端至第一参考电压。当第一开关连接第三晶体管的控制端至第二参考电压时，第二开关连接第四晶体管的控制端至非门的输入端。

在本发明的一实施例中，缓冲器中的非门的总数为偶数。

基于上述，本发明提供了具有双门逻辑电路与缓冲器的延迟线环形振荡器装置。延迟线环形振荡器装置可用于调整反馈信号的频率。依据特定模态信号，双门逻辑电路、缓冲器、时脉输入缓冲器以及延迟锁相回路电路形成一个具有奇数门的回路。因此，一个具有缓慢频率与稳定责任周期的延迟时脉输出信号可被产生。也就是说，延迟线环形振荡器装置中非对称性的退化应力问题可被解决，系统特性可通过避免延迟线环形振荡器装置负偏压温度不稳定性（NBTI）以及/或正偏压温度不稳定性（PBTI）而被提升。

应能理解的是，上述的一般描述与下列的详细描述都是示范性的，为了要提供本发明所要保护的范围更进一步的解释。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明一实施例的一种延迟线环形振荡器装置100的方块图；

图2是本发明另一实施例的一种延迟线环形振荡器装置200的方块图；

图3是本发明一实施例的一种缓冲器220的电路图；

图4A与图4B分别是本发明一实施例的电容器C1与电容器C2的电路图。

附图标记说明：

100、200：延迟线环形振荡器装置；

110、210：双门逻辑电路；

120、220：缓冲器；

130、230：时脉输入缓冲器；

140：延迟锁相回路电路；

240：粗略延迟锁相回路电路；

250：细微延迟锁相回路电路；

310、320、330、340：非门；

AOI1：与或反向器门；

C1～C8：电容器；

CDCK1、CDCK2：粗略延迟输出信号对；

CKIN：输入时脉信号；

CLKEN：信号；

CLKENB：时脉致能信号；

CTRL：控制信号；

DCK、DCKOUT：延迟时脉输出信号；

EI1：与非输入端；

EI2：第一或输入端；

EI3：第二或输入端；

EO1：与或反向器输出；

FB：反馈信号；

FDCK：细微延迟时脉输出信号；

GND：第二参考电压；

IV1：非门；

M1～M16：晶体管；

MC1：N型晶体管；

MC2：P型晶体管；

MSS：模态选择信号；

NA1：与非门；

NOR1：或非门；

PwrDN：省电信号；

SPCMD：特定模态信号；

Sref：自动更新信号；

SW1～SW8：开关；

tmNBTI：NBTI测试模态信号；

VCC1：第一参考电压。

具体实施方式

现将详细参考本发明的示范性实施例，在附图中说明所述示范性实施例的实例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件代表相同或类似部分。

请参考图1，图1是本发明一实施例的一种延迟线环形振荡器装置100的方块图。延迟线环形振荡器装置100可被用在任何同步的电子元件中，包括动态随机存取存储器（DRAM）。延迟线环形振荡器装置100包括双门逻辑电路110、缓冲器120、时脉输入缓冲器130以及延迟锁相回路电路140。双门逻辑电路110具有三个输入端与一个输出端，双门逻辑电路110的三个输入端分别接收时脉致能信号CLKENB、特定模态信号SPCMD以及延迟时脉输出信号DCK。双门逻辑电路110在时脉致能信号CLKENB、特定模态信号SPCMD以及延迟时脉输出信号DCK下执行逻辑操作，用以在双门逻辑电路110的输出端上产生模态选择信号MSS。

缓冲器120耦接至双门逻辑电路110与时脉输入缓冲器130两者之间。缓冲器120由双门逻辑电路110接收模态选择信号MSS，缓冲器120也接收控制信号CTRL。缓冲器120依据模态选择信号MSS与控制信号CTRL产生反馈信号FB。其中，反馈信号FB的频率可依据控制信号CTRL而被调整。

时脉输入缓冲器130耦接于缓冲器120与延迟锁相回路电路140两者之间。时脉输入缓冲器130接收反馈信号FB与输入时脉信号CKIN。时脉输入缓冲器130依据反馈信号FB决定是否传输输入时脉信号CKIN至时脉输入缓冲器130的输出端。

延迟锁相回路电路140耦接至时脉输入缓冲器130与双门逻辑电路110两者之间。延迟锁相回路电路140接收并延迟在时脉输入缓冲器130的输出端上的信号，为了产生延迟时脉输出信号DCK。除此之外，延迟锁相回路电路140也产生另一个延迟时脉输出信号DCKOUT，延迟时脉输出信号DCKOUT可通过差动信号对的方式来实现。

详细来说，双门逻辑电路110可在特定模态信号SPCMD与延迟时脉输出信号DCK上执行逻辑或（OR）运算以取得第一个结果。双门逻辑电路110也可针对第一个结果与时脉致能信号CLKENB上执行逻辑与非（NAND）运算以取得模态选择信号MSS。这里要注意的是，双门逻辑电路110只有包括两个逻辑门。

关于延迟线环形振荡器装置100的操作，在延迟锁相回路电路140正常操作期间，时脉致能信号CLKENB是在逻辑低电平，而特定模态信号SPCMD是在逻辑高电平。因此，模态选择信号MSS是在逻辑高电平。因此，缓冲器120在逻辑高电平下接收模态选择信号MSS，并且缓冲器120也在逻辑高电平下产生反馈信号FB。时脉输入缓冲器130也在逻辑高电平下接收反馈信号FB，输入时脉信号CKIN可通过时脉输入缓冲器130传输至延迟锁相回路电路140。

在本发明的一实施例中，时脉输入缓冲器130可反相输入时脉信号CKIN以传输反向的输入时脉信号至延迟锁相回路电路140。

在另一个实施例中，在延迟锁相回路电路140处在保护操作期间（例如：当DRAM在省电模态、自动更新模态或NBTI测试模态），特定模态信号SPCMD是在逻辑低电平以及时脉致能信号CLKENB是在逻辑高电平。此时，双门逻辑电路110的门数量、缓冲器120以及时脉输入缓冲器130为奇数。一个通过双门逻辑电路110、缓冲器120、时脉输入缓冲器130以及延迟锁相回路电路140所形成的电路回路执行环形振荡器，环形振荡器由一个大约50%的稳定的责任周期开始缓慢振荡。也就是说，通过延迟锁相回路电路140所产生的延迟时脉输出信号DCKOUT的责任周期是50%。

这里应该注意的是，反馈信号FB的频率可依据控制信号CTRL通过缓冲器120而被调整。也就是说，延迟时脉输出信号DCKOUT的频率可相对应地被调整。

延迟时脉输出信号DCKOUT可被传输至所有静止的延迟锁相电路、时脉树、延迟补偿电路以及延迟锁相反馈电路模型。所有静止的延迟锁相电路、时脉树、延迟补偿电路以及延迟锁相反馈电路模型可接收具有50%责任周期的缓慢振荡信号。也就是说，延迟锁相回路电路140可被保护以免于非对称的NBTI退化所影响。同时，延迟线环形振荡器装置100由于延迟时脉输出信号DCKOUT具有非常缓慢的振荡频率而消耗很少的功率。

请参考图2，图2是本发明另一实施例的一种延迟线环形振荡器装置200的方块图。延迟线环形振荡器装置200包括或非门NOR1、非门IV1、双门逻辑电路210、缓冲器220、时脉输入缓冲器230、粗略延迟锁相回路电路240以及细微延迟锁相回路电路250。在此实施例中，双门逻辑电路210为与或反向器（AOI）门AOI1，其中，与或反向器门AOI1具有与非输入端EI1、第一或输入端EI2、第二或输入端EI3与与或反向器输出端EO1。与非输入端EI1被用来接收时脉致能信号CLKENB、第一或输入端EI2被用来接收特定模态信号SPCMD以及第二或输入端EI3被用来接收延迟时脉输出信号DCK或细微延迟时脉输出信号FDCK。与或反向器输出端EO1被用来产生模态选择信号MSS。

另一方面，时脉输入缓冲器230为与非门NA1。与非门NA1的输入端接收反馈信号FB与输入时脉信号CKIN。与非门NA1的输出端耦接至粗略延迟锁相回路电路240。

粗略延迟锁相回路电路240也耦接至细微延迟锁相回路电路250。粗略延迟锁相回路电路240产生粗略延迟输出信号对CDCK1与CDCK2。粗略延迟输出信号对CDCK1与CDCK2被传输至细微延迟锁相回路电路250的输入端对。细微延迟锁相回路电路250依据粗略延迟输出信号对CDCK1与CDCK2产生细微延迟时脉输出信号FDCK。其中，粗略延迟输出信号对CDCK1与CDCK2为差动信号。

在此实施例中，或非门NOR1具有三个输入端。或非门NOR1的输入端分别地接收省电信号PwrDN、自动更新信号Sref以及NBTI测试模态信号tmNBTI。或非门NOR1被用来产生特定模态信号SPCMD。

当省电信号PwrDN、自动更新信号Sref以及NBTI测试模态信号tmNBTI其中至少一个信号在逻辑高电平下，特定模态信号SPCMD在逻辑低电平下。当省电信号PwrDN、自动更新信号Sref以及NBTI测试模态信号tmNBTI全部在逻辑低电平下，特定模态信号SPCMD在逻辑高电平下。

非门IV1耦接至与或反向器门AOI1。非门IV1接收信号CLKEN，并反相信号CLKEN以产生时脉致能信号CLKENB。时脉致能信号CLKENB由与非输入端EI1提供至与或反向器门AOI1。

请参考图3，图3是本发明一实施例的一种缓冲器220的电路图。缓冲器220包括多个非门310至340。非门310至340是以串联方式耦接。非门310包括晶体管M1至M4、开关SW1与SW2以及电容器C1与C2。非门320包括晶体管M5至M8、开关SW3与SW4以及电容器C3与C4。非门330包括晶体管M9至M12、开关SW5与SW6以及电容器C5与C6。非门340包括晶体管M13至M16、开关SW7与SW8以及电容器C7与C8。

在非门310中，晶体管M1的第一端耦接至第一参考电压VCC1，晶体管M1的第二端耦接至晶体管M3的第一端。晶体管M1与晶体管M2的控制端共同耦接以形成非门310的输入端。晶体管M4的第二端耦接至晶体管M2的第一端，并形成非门310的输出端。晶体管M4的第二端耦接至晶体管M2的第一端。晶体管M2的第二端耦接至第二参考电压GND。第一参考电压VCC1可当作缓冲器220的操作电压，第二参考电压GND可当作缓冲器220的接地电压。

开关SW1耦接于非门310的输入端与晶体管M3的控制端两者之间。开关SW1依据控制信号CTRL被用来连接晶体管M3的控制端至非门310的输入端或至第二参考电压GND。开关SW2耦接于非门310的输入端与晶体管M4的控制端两者之间。开关SW2依据控制信号CTRL被用来连接晶体管M4的控制端至非门310的输入端或至第一参考电压VCC1。非门310的输入端被用来接收模态选择信号MSS。

开关SW1与开关SW2是互相补偿的状态。也就是说，当开关SW1连接晶体管M3的控制端至非门310的输入端时，开关SW2连接晶体管M4的控制端至第一参考电压VCC1。与之相反的是，当开关SW1连接晶体管M3的控制端至第二参考电压GND时，开关SW2连接晶体管M4的控制端至非门310的输入端。

电容器C1耦接于非门310的输出端与第一参考电压VCC1两者之间。电容器C2也耦接于非门310的输出端与第一参考电压VCC1两者之间。

非门310至340全部的电路都相同，每一个非门310至340的详细电路结构不在此赘述。除此之外，非门340的输出端产生反馈信号FB。缓冲器220可依据控制信号CTRL通过调整模态选择信号MSS的频率来产生反馈信号FB。非门的数量可依据模态选择信号MSS的频率来调整，缓冲器220中所使用的四个非门310至340只是范例。

在一实施例中，晶体管M1、M3、M5、M7、M9、M11、M13以及M15为P型晶体管，而晶体管M2、M4、M6、M8、M10、M12、M14以及M16为N型晶体管。

请参考图4A与图4B，图4A与图4B分别是本发明一实施例的电容器C1与电容器C2的电路图。电容器C1与电容器C2可通过晶体管来形成。电容器C1通过N型晶体管MC1来形成，N型晶体管MC1的漏极与源极耦接至第一参考电压VCC1，而N型晶体管MC1的栅极耦接至非门310的输出端。电容器C2通过P型晶体管MC2来形成，P型晶体管MC2的漏极与源极耦接至第一参考电压VCC1，而P型晶体管MC2的栅极耦接至非门310的输出端。

综上所述，本发明提供了具有双门逻辑电路、缓冲器以及时脉输入缓冲器的延迟线环形振荡器装置，用以形成一回路。此回路用来产生一个具有50%责任周期的缓慢振荡信号。也就是说，延迟线环形振荡器装置中非对称性的退化应力问题可被解决，系统特性可不受延迟线环形振荡器装置的负偏压温度不稳定性（NBTI）以及/或正偏压温度不稳定性（PBTI）的影响而被提升。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种延迟线环形振荡器装置，其特征在于，包括：

一双门逻辑电路，具有三个输入端与输出端，该些三个输入端中的两个输入端分别接收一时脉致能信号与一特定模态信号，该些三个输入端中的第三个输入端还接收一延迟时脉输出信号或一细微延迟输出信号，该双门逻辑电路针对该时脉致能信号、该特定模态信号以及该延迟时脉输出信号与该细微延迟输出信号中的其中一个执行一逻辑操作，用以在该双门逻辑电路的该输出端上产生一模态选择信号；

一缓冲器，接收该模态选择信号并依据该模态选择信号与一控制信号产生一反馈信号；

一时脉输入缓冲器，接收该反馈信号与一输入时脉信号，该时脉输入缓冲器依据该反馈信号决定是否传输该输入时脉信号至该时脉输入缓冲器的输出端；以及

一延迟锁相回路电路，接收并延迟在该时脉输入缓冲器的该输出端上的信号，为了产生该延迟时脉输出信号，其中，该反馈信号的频率依据该控制信号而被调整。

2.根据权利要求1所述的延迟线环形振荡器装置，其特征在于，该双门逻辑电路为一与或反向器（AOI）门，该与或反向器门具有一与非输入端、一第一或输入端与一第二或输入端以及一及或反向器输出端，该与非输入端接收该时脉致能信号，该第一或输入端接收该特定模态信号，以及该第二或输入端接收该延迟时脉输出信号或该细微延迟输出信号。

3.根据权利要求1所述的延迟线环形振荡器装置，其特征在于，该时脉输入缓冲器为一与非门，该与非门具有第一输入端、第二输入端以及输出端，该与非门的第一输入端接收该反馈信号，该与非门的第二输入端接收该输入时脉信号，以及该与非门的输出端耦接至该延迟锁相回路电路。

4.根据权利要求1所述的延迟线环形振荡器装置，其特征在于，该延迟锁相回路电路为一粗略延迟锁相回路电路。

5.根据权利要求4所述的延迟线环形振荡器装置，其特征在于，还包括：

一细微延迟锁相回路电路，其具有一输入端对，该输入端对被耦接至该粗略延迟锁相回路电路，该细微延迟锁相回路电路经由该输入端对由该粗略延迟锁相回路电路接收一粗略延迟输出信号对，该细微延迟锁相回路电路依据该粗略延迟输出信号对产生该细微延迟输出信号。

6.根据权利要求1所述的延迟线环形振荡器装置，其特征在于，还包括：

一或非门，其耦接至该双门逻辑电路，其中该或非门接收一省电信号、一自动更新信号以及一用于负偏压温度不稳定性测试模态的信号，该或非门被用以产生该特定模态信号。

7.根据权利要求1所述的延迟线环形振荡器装置，其特征在于，该缓冲器包括：

多个非门，该些非门以串联方式被耦接，第一个非门接收该模态选择信号，最后一个非门产生该反馈信号，由每一非门提供的多个门延迟中的每一门延迟是通过该控制信号所控制。

8.根据权利要求7所述的延迟线环形振荡器装置，其特征在于，每一非门包括：

一第一晶体管，其具有第一端、第二端以及控制端，该第一晶体管的第一端耦接至一第一参考电压，该第一晶体管的控制端为该非门的输入端；

一第二晶体管，其具有第一端、第二端以及控制端，该第二晶体管的控制端耦接至该第一晶体管的控制端，第二晶体管的第二端耦接至一第二参考电压；

一第三晶体管，其具有第一端、第二端以及控制端，该第三晶体管的第一端耦接至该第一晶体管的第二端，该第三晶体管的第二端为该非门的输出端；

一第一开关，其耦接于该非门的输入端与该第三晶体管的控制端两者之间，该第一开关依据该控制信号以连接该第三晶体管的控制端至该非门的输入端或该第二参考电压；

一第四晶体管，其具有第一端、第二端以及控制端，该第四晶体管的第一端耦接至该非门的输出端，该第四晶体管的第二端耦接至该第二晶体管的第一端；以及

一第二开关，耦接于该非门的输入端与该第四晶体管的控制端两者之间，该第二开关依据该控制信号以连接该第四晶体管的该控制端至该非门的输入端或该第一参考电压。

9.根据权利要求8所述的延迟线环形振荡器装置，其特征在于，每一个非门还包括：

一第一电容器，耦接于每一非门的输出端与该第一参考电压两者之间；以及

一第二电容器，耦接于每一非门的输出端与该第一参考电压两者之间。

10.根据权利要求9所述的延迟线环形振荡器装置，其特征在于，该第一电容器是由一N型晶体管所形成，该第二电容器是由一P型晶体管所形成。

11.根据权利要求8所述的延迟线环形振荡器装置，其特征在于，该第一晶体管与该第三晶体管为P型晶体管，该第二晶体管与该第四晶体管为N型晶体管。

12.根据权利要求8所述的延迟线环形振荡器装置，其特征在于，当该第一开关连接该第三晶体管的控制端至该非门的输入端时，该第二开关连接该第四晶体管的控制端至该第一参考电压，当该第一开关连接该第三晶体管的控制端至该第二参考电压时，该第二开关连接该第四晶体管的控制端至该非门的输入端。

13.根据权利要求8所述的延迟线环形振荡器装置，其特征在于，该缓冲器中的该些非门的总数为偶数。