CN101002390A - 数字锁频延迟线 - Google Patents

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Abstract

一种器件，包括具有延迟锁定电路的信号发生器，所述延迟锁定电路用于基于输入信号提供多个输出信号。所述输出信号相互间具有固定的信号关系，并与输入信号具有固定的信号关系。所述信号发生器还包括选择器，该选择器用于从由所述输出信号形成的一系列信号中选择使能信号。该器件还包括收发器电路，其中所述收发器电路使用所述使能信号进行数据处理。

Description

数字锁频延迟线
技术领域
本发明总体涉及半导体器件，更具体而言，涉及半导体器件中信号的生成。
背景技术
在许多计算机和电子产品中存在诸如存储设备、存储器控制器以及处理器之类的半导体器件，以存储和处理数据。这些器件中的大部分利用电信号互相通信或在同一器件内通信。
器件的工作速度部分地取决于信号的频率。随着半导体器件变得愈发先进，器件的一部分可在一个频率下工作，而同一器件的另一部分或另一器件的另一部分可在另一频率下工作。因此，使同一器件的不同部分中的不同工作或不同器件间的不同工作同步可能是复杂且被强制的。
发明内容
本发明的实施方案提供用于在宽频率范围内生成一系列稳定信号的电路和方法，以为半导体器件提供灵活性，来改善同一器件内的工作或不同器件间的工作。
一个方面包括具有延迟线的器件。该延迟线具有多个可变延迟单元。每个可变延迟单元具有用于接收延迟码的多个延迟控制节点。该器件还包括用于比较来自延迟线的输入节点和输出节点的信号的相位检测器。该器件还包括响应相位检测器用于调节延迟码的码调节器。该器件还包括选择器，该选择器用于从来自可变延迟单元的多个输出节点的一系列输出信号中进行选择以提供使能(enable)信号。
另一方面包括生成信号的方法。该方法给多个可变延迟单元设置延迟码。该方法经可变延迟单元传播输入信号以获得延迟输出信号。该方法调节延迟输出信号直到输入信号和延迟输出信号具有固定的信号关系。该方法从可变延迟单元的多个输出节点处的一系列输出信号中进行选择。该方法将所选的输出信号传送到使能节点。
另一方面包括处理信号的方法。该方法接收至少一个数据信号和至少一个选通信号。该方法经多个可变延迟单元传播输入信号以获得多个单元输出信号，其中每个单元输出信号与输入信号具有固定的信号关系。该方法选择单元输出信号中的一个作为使能信号。该方法启动至少一个接收器，以将数据信号和选通信号中的至少一个从该器件的一部分传送到该器件的另一部分。
在阅读包括附图及权利要求书的本申请后，本发明的实施方案的其它方面将会是显而易见的。
附图说明
图1示出了根据本发明的实施方案的具有延迟锁定电路的信号发生器。
图2是图1的示例性时序图。
图3示出了根据本发明的实施方案的具有数字延迟码发生器的延迟控制器。
图4示出了根据本发明的实施方案的具有可变延迟单元的延迟线。
图5示出了根据本发明的实施方案的存储设备。
图6示出了根据本发明的实施方案的存储系统。
图7示出了根据本发明的实施方案的电子系统。
图8示出了根据本发明的实施方案的测试系统。
具体实施方式
下面的描述及附图充分说明了本发明的特定实施方案，以使本领域的普通技术人员能够实施本发明。其它的实施方案可引入结构变化、逻辑变化、与电有关的变化、工艺变化、以及其它变化。在附图中，相似的数字在不同的视图中表示基本类似的部件。实施例仅作为可能的变体的典型。一些实施方案的部分及特征可包含在其它实施方案的部分及特征中，或可替代其它实施方案的部分及特征。本发明的范围包括权利要求书及所有可获得的等同物。
图1示出了根据本发明的实施方案的具有延迟锁定电路的信号发生器100。信号发生器100包括延迟锁定电路110、使能控制器120、以及选择器131和132。延迟锁定电路110在输入节点101处接收输入信号CLK_IN，并在输出节点102处生成延迟输出信号DL_OUT。DL_OUT信号是CLK_IN信号的延迟形式。在一些实施方案中，CLK_IN信号为时钟信号。延迟锁定电路110还在节点101处和单元输出节点111、112和113处生成多个单元输出信号EN0-EN3(EN0、EN1、EN2及EN3)。延迟锁定电路110还在选择节点109上生成锁定信号LOCK以控制选择器131的选择。
选择器131在输入节点133上接收时钟信号CLK并在节点135上接收前同步信号(preambl esignal)PREAMBLE_EN。根据LOCK信号的状态，选择器131选择CLK信号或PREAMBLE_EN信号作为节点101上的CLK_IN信号。在一些实施方案中，该CLK信号是时钟信号。
使能控制器120响应控制信号CNTL，以向选择器131提供PREAMBLE_EN信号并在选择节点128上提供使能码EN_CODE。在一些实施方案中，该EN_CODE是由不同信号线上的多个不同信号表示的多个二进制位的组合。为清楚起见，图1将线128示为单根线。
选择器132利用EN_CODE将EN0-EN3信号中的一个选择到使能节点190作为使能EN信号。因此，该EN信号是通过使能控制器120基于EN_CODE的值所选的EN0-EN3信号中的一个。
延迟锁定电路110包括具有多个延迟单元121-124(121、122、123和124)的延迟线104以及具有相位检测器106、反相单元115、和码调节器108的延迟控制器105。在图1所示的实施方案中，举例来说，延迟线104包括四个延迟单元121-124。在一些实施方案中，延迟线104的延迟单元的数目可以不是四。因此，在一些实施方案中，诸如EN0-EN3信号的单元输出信号的数目可以不是四。
延迟线104将延迟(延迟时间)应用于输入节点101和输出节点102之间的CLK_IN信号的信号通路。延迟线104所应用的延迟量是延迟单元121-124的延迟量的总和。延迟单元121-124中的每一个的延迟量由线138上的相同(完全相同的)延迟码DL_CODE控制。延迟单元121-124中的每一个都是可变延迟单元。由于延迟单元121-124中的每一个都由相同的DL_CODE控制，所以不管DL_CODE的值，延迟单元121-124中的每一个都具有相同或相等的延迟量。在一些实施方案中，DL_CODE是数字码。因此，在一些实施方案中，延迟单元121-124中的每一个的延迟都是数字控制的。
相位检测器106具有用于接收信号CLK_IN*和DL_OUT信号的输入节点。该CLK_IN*信号是CLK_IN信号在反相器115的输出节点处的反相。在一些实施方案中，反相器115包含于相位检测器106内部。相位检测器106具有用于提供调节信号ADJ1和ADJ2的输出节点126和127。
码调节器108响应ADJ1和ADJ2信号以在线138上输出DL_CODE。在一些实施方案中，DL_CODE是数字码，该数字码由对应于不同信号线上的多个不同信号的多个二进制位的组合表示。为清楚起见，图1将线138示为单根线。
延迟锁定电路110利用CLK_IN信号产生DL_OUT信号，这样DL_OUT信号与CLK_IN信号具有信号关系。图1中，该DL_OUT信号与CLK信号有180度的相位差。
延迟锁定电路110具有预锁定模式和锁定模式。在预锁定模式下，CLK_IN*信号与DL_OUT信号之间的相位可能不是固定的。延迟锁定电路110调节延迟线104，直到CLK_IN*信号与DL_OUT信号之间的相位固定。图1中，延迟锁定电路110调节延迟线104，直到CLK_IN信号与DL_OUT信号同相。当CLK_IN信号与DL_OUT信号同相时，延迟锁定电路110启动LOCK信号，以使延迟锁定电路110处于锁定模式。
在预锁定模式下，相位检测器106比较CLK_IN*信号与DL_OUT信号之间相位的不同。在一些实施方案中，相位检测器106比较CLK_IN*信号与DL_OUT信号的上升沿(或下降沿)。当CLK_IN*信号与DL_OUT信号的沿未对准时，相位检测器106启动ADJ1信号和ADJ2信号中的一个。码调节器108响应ADJ1或ADJ2信号以调节(增大或减小)DL_CODE的值。DL_CODE的值控制延迟线104应用于CLK_IN信号的延迟量。因此，当调节DL_CODE的值时，延迟线104的延迟量也被调节。执行该比较和调节过程直到CLK_IN*信号与DL_OUT信号同相。当CLK_IN*信号与DL_OUT信号同相时，延迟锁定电路110启动LOCK信号，以使延迟锁定电路110处于锁定模式。
图1中，由于CLK_IN*信号是CLK_IN信号的反相(与CLK_IN信号有180度的相位差)，所以当延迟锁定电路110在锁定模式下时，DL_OUT信号与CLK_IN信号也有180度的相位差。
图2是图1的示例性时序图。图2示出了延迟锁定电路100(图1)在锁定模式下的时序。为清楚起见，图2忽略了由选择器131和132引起的延迟。如图2所示，DL_OUT信号与CLK_IN*信号同相。DL_OUT信号与CLK_IN信号有180度的相位差。TCK指CLK或CLK_IN信号的周期(周期)。
图2显示，EN0-EN3信号和CLK_IN信号具有固定的信号关系且互相具有固定的信号关系。如图2所示，相对于CLK或CLK_IN信号，EN1-EN3信号中的每个信号具有为1/8TCK(1/8时钟周期)的倍数的固定延迟。例如，EN1信号相对于CLK或CLK_IN信号具有1/8TCK的延迟。作为另一个例子，EN2信号相对于CLK或CLK_IN信号具有为1/8TCK的2倍的延迟。图2还显示，EN1-EN3信号中的每个信号相对于它们中的其他信号具有为1/8TCK的倍数的固定延迟。例如，EN1信号相对于EN2信号具有1/8TCK的延迟，相对于EN3信号具有为1/8TCK的2倍(或1/4时钟周期)的延迟。
在一些实施方案中，相对于CLK或CLK_IN信号，EN0-EN3信号中的每个信号具有等于N倍的TCK(NTCK)的固定延迟，其中N为小于1的实数。
由于EN0-EN3信号与CLK或CLK_IN信号具有固定的信号关系，所以当CLK或CLK_IN信号的频率变化时，EN0-EN3信号的频率变化。然而，上述固定关系保持不变。例如，当CLK_IN信号的周期为一(1)纳秒时，EN1-EN3信号中的每个相对于CLK_IN信号具有为0.125纳秒(1/8TCK)的倍数的固定延迟。作为另一个例子，当CLK_IN信号的周期为二(2)纳秒时，EN1-EN3信号中的每个具有为0.25纳秒的倍数的固定延迟，该延迟相对于CLK_IN信号来说仍然为1/8TCK。
PREAMBLE_EN信号与CLK_IN信号具有固定的关系。在图2所示的实施方案中，PREAMBLE_EN信号具有约50％的占空比。在一些实施方案中，PREAMBLE_EN信号的占空比可以不是50％。在一些实施方案中，PREAMBLE_EN信号包括多个脉冲，其中每个脉冲的每个上升沿与CLK_IN信号的上升沿对准。
图2显示，信号发生器100中存在一系列信号(EN0-EN3)，其中该系列中的每个信号与CLK、CLK_IN以及PREAMBLE_EN信号具有固定的信号关系。因此，在CLK、CLK_IN或PREAMBLE_EN信号是不适合的选择的情况下，EN1-EN3信号中的任一信号可用于代替CLK、CLK_IN或PREAMBLE_EN信号。
图3示出了根据本发明的实施方案的具有数字延迟码发生器330的延迟控制器300。延迟控制器300包括相位检测器306、反相器315、具有逻辑单元320和数字延迟码发生器330的码调节器308。相位检测器306接收输入信号CLK_IN*和DL_OUT并启动调节信号ADJ1和ADJ2。逻辑单元320响应ADJ1和ADJ2信号以控制锁定信号LOCK。数字延迟码发生器330响应ADJ1和ADJ2信号以在位线331和332上生成多个码位C0-CN。
相位检测器306比较CLK_IN*信号与DL_OUT信号间的信号关系。在一些实施方案中，相位检测器306比较CLK_IN*信号与DL_OUT信号的上升沿(或下降沿)以控制ADJ1和ADJ2信号。例如，当CLK_IN*信号的上升沿超前于DL_OUT信号的上升沿时，相位检测器306启动ADJ1信号而使ADJ2信号无效。作为另一个例子，当CLK_IN*信号的上升沿滞后于DL_OUT信号的上升沿时，相位检测器306启动ADJ2信号而使ADJ1信号无效。在一些实施方案中，当CLK_IN*和DL_OUT信号的沿(例如，上升沿)对准时，此时也是CLK_IN*和DL_OUT信号具有相等相位之时，相位检测器使ADJ1和ADJ2信号无效。
在一些实施方案中，逻辑单元320被配置，以当ADJ1和ADJ2信号具有相同信号电平时启动LOCK信号。例如，当ADJ1和ADJ2信号均具有低信号电平时，逻辑单元320启动LOCK信号。在其它实施方案中，逻辑单元320被配置，以当在时钟信号CLK的多个周期内ADJ1和ADJ2信号中没有一个被启动时启动LOCK信号。例如，当在CLK信号的三个周期内ADJ1和ADJ2信号中没有一个被启动时，逻辑单元320启动LOCK信号。
数字延迟码发生器330包括具有连接至位线331和332的计数器位线的计数器334。图3中，位线331和332也称为计数器位线。在一些实施方案中，计数器334是双向计数器。码位C0-CN的组合表示二进制值(数字值)，该二进制值对应于计数器334的计数值。数字延迟码发生器330基于ADJ1和ADJ2信号，使用计数器334来调节C0-CN码位的值。在一些实施方案中，数字延迟码发生器320设置计数器334的值，使得C0-CN码位的值对应于如图1中延迟线104这样的延迟线的最小延迟。
在一些实施方案中，数字延迟码发生器330通过增大或减小计数器334的计数值来调节C0-CN码位的值。例如，数字延迟码发生器330可在ADJ1信号被启动时增大计数器334的计数值，在ADJ2信号被启动时减小计数器334的计数值。
在一些实施方案中，当ADJ1和ADJ2信号具有相同信号电平时，数字延迟码发生器330停止调节C0-CN码位的值。在另外的实施方案中，当在时钟信号CLK的多个周期内ADJ1和ADJ2信号中没有一个被启动时，数字延迟码发生器330停止调节C0-CN码位的值。在一些其它实施方案中，当LOCK信号被逻辑单元320启动时，数字延迟码发生器330停止调节C0-CN码位的值。
在一些实施方案中，图3的延迟控制器300可以用来控制如图1中延迟线104这样的延迟线。在这些实施方案中，数字延迟码发生器320可设定计数器334的值，使得C0-CN码位的值使延迟线具有初始延迟值。在一些实施方案中，初始延迟值是延迟线的延迟值范围中最小的延迟值。在其它实施方案中，该初始延迟值为延迟线的延迟值范围中的任意值。
在一些实施方案中，延迟控制器300用于替代图1中的延迟控制器105。
图4示出了根据本发明的实施方案的具有可变延迟单元的延迟线400。延迟线400包括多个延迟单元421-424(421、422、423和424)，用于将延迟应用于输入节点401处的输入信号CLK_IN以在输出节点402处产生输出信号DL_OUT。DL_OUT信号是CLK_IN信号的延迟形式。CLK_IN信号和DL_OUT信号具有固定的信号关系。在一些实施方案中，CLK_IN信号和DL_OUT信号有180度的相位差。在其它实施方案中，DL_OUT信号和CLK_IN信号有N度的相位差，其中N从0到360。例如，N可以是90或270。
延迟线400还生成多个单元输出信号EN0、EN1、EN2、和EN3。EN0信号是CLK_IN信号。EN1、EN2、和EN3信号分别是延迟单元421、422、和423的单元输出节点处的信号。在一些实施方案中，EN1、EN2、和EN3信号中的各个相互间具有固定的信号关系。例如，EN2信号是延迟了第一延迟量的EN1信号；EN3信号是延迟了第二延迟量的EN2信号，其中第二延迟量与第一延迟量相等。相对于CLK_IN信号，EN1、EN2和EN3信号中的每一个信号具有等于N倍的TCK(NTCK)的固定延迟，其中N为小于1的实数，TCK是CLK_IN信号的周期(周期)。例如，EN1、EN2和EN3信号中的每一个可为延迟了CLK_IN信号的1/8TCK(1/8时钟周期)的倍数的CLK_IN信号。作为另一个例子，EN1、EN2和EN3信号中的每一个可为延迟了CLK_IN信号的1/4TCK(1/4时钟周期)的倍数的CLK_IN信号。
延迟单元421-424中的每一个均是可变延迟单元。延迟单元421-424中的每一个将等量的延迟应用于节点401和402之间的CLK_IN信号的信号通路。每个单元包括多个延迟控制节点411、412、413、431、432和433。多个延迟码位(信号)DL_C0、DL_C1、DL_CN和DL_C0*、DL_C1*、DL_CN*控制单元421-424中的每个单元中的延迟量。这些码位组成多个码位对。例如，码位DL_C0和DL_C0*组成码位对。其它的码位对包括DL_C1和DL_C1*、以及DL_CN和DL_CN*。每对中的码位可用一对信号表示，该对信号中一个信号是另一个信号的反相形式。为简化起见，码位DL_C0、DL_C1、和DL_CN以及DL_C0*、DL_C1*、和DL_CN*一起称为DL_C码。
在一些实施方案中，DL_C码是数字码。例如，DL_C可以是表示二进制值的二进制位的组合。图4的DL_C码可以代表图1的DL_CODE。
为清楚起见，图4仅示出了延迟单元421的详细结构。其它的延迟单元422、423和424具有和延迟单元421相似的结构。
延迟单元421包括并联在电源节点461和462间的多个延迟级451、452和453。每个延迟级包括输入节点471和输出节点472。一个延迟单元内的所有输入节点471连接在一起。一个延迟单元内的所有输出节点472连接在一起。一个延迟单元内的延迟级的输入节点471的组合也是该延迟单元的输入节点(单元输入节点)。一个延迟单元内的延迟级的输出节点472的组合也是该延迟单元的输出节点(单元输出节点)。
一个延迟单元的输出节点连接至系列中(in the series)另一个延迟单元的输入节点。例如，延迟单元421的输出节点472连接至延迟单元422的输入节点(IN)。为清楚起见，延迟单元422、423和424的输入节点和输出节点分别标记为IN和OUT。所有的延迟单元421-424具有相同数目的延迟级。
延迟级451、452和453中的每一个包括串联于节点461和462间的多个晶体管481-484(481、482、483和484)。每级中的晶体管形成每级中的电流通路。例如，延迟级451中的晶体管481-484在节点461和462间形成电流通路。由于延迟单元421具有并联在节点461和462间的多个延迟级，所以延迟单元421内存在多个并联的电流通路(每个延迟级内存在一个电流通路)。
每个电流通路中的电流量由DL_C码的一个码位对控制。例如，在延迟级451，码位DL_C0和DL_C0*控制晶体管481和484的栅极，以控制延迟级451内的电流量。因此，晶体管481和484用作控制每个电流通路中的电流量的开关，其中晶体管的栅极用作开关的开关控制节点。类似地，由码位DL_C1和DL_C1*控制延迟级452中的电流量。由码位DL_CN和DL_CN*控制延迟级453中的电流量。通过选择每个延迟单元中的有效延迟级的数目，每个延迟单元中的电流量可增大或减小。有效(作用)延迟级指晶体管481和484都开启的延迟级。无效(停用)延迟级指晶体管481和484中的一个或两个断开的延迟级。
由于每个延迟单元中的电流量由相同的码位DL_C控制，所以延迟单元421-424具有等量的电流。由于每个延迟单元中的电流量由码位DL_C控制，所以在DL_C码是数字码的实施方案中，延迟单元421、422和423中的每一个中的电流量是数字控制的。
延迟线400的延迟总量取决于延迟单元421-424中每一个的延迟。每个延迟单元的延迟量取决于每个延迟单元的电流通路中的电流。因此，通过调节每个延迟单元的电流通路中的电流，延迟线400的总延迟也被调节。每个延迟单元的电流通路中的电流与每个延迟单元中的有效延迟级的数目成正比。由于每个延迟级可被DL_C码的码位启动，所以通过选择DL_C码的码位的值可以选择有效延迟级的数目。
在一些实施方案中，DL_C码是二进制位的组合。在这些实施方案中，可选择二进制位的不同组合以产生不同数目的有效延迟级。例如，可选择二进制位的组合001以启动延迟级453，而使延迟级451和452无效。因此，在该例子中，在延迟单元421-424中的每一个中仅一个延迟级被启动。作为另一个例子，可选择二进制位的组合110以启动延迟级451和452，而使延迟级453无效。因此，在该例子中，在延迟单元421-424中的每一个中两个延迟级被启动。
在一些实施方案中，延迟单元421-424中的每一个延迟单元中的延迟级形成偶数个电流受控反相器(current starved inverter)，其中每个电流受控反相器由奇数个延迟级组成，且每个电流受控反相器由诸如DL_C码之类的相同延迟码控制。例如，延迟单元421可包括六个延迟级，其中第一组三个延迟级(如延迟级451、452和453)形成第一电流受控反相器，第二组三个延迟级(类似于延迟级451、452和453)形成与第一电流受控反相器串联的第二电流受控反相器。在该例子中，第一和第二电流受控反相器由相同的DL_C码控制。由于所有电流受控反相器由相同的延迟码控制，所以所有电流受控反相器具有等量延迟。
在延迟单元4212-424中的每一个延迟单元具有M(M是一个偶数)个电流受控反相器且EN1-EN3信号中的每一个相对于CLK_IN信号具有固定延迟(NTCK)的实施方案中，每个电流受控反相器具有(N/M)TCK(或N除以M再乘以TCK)的延迟，其中TCK是CLK_IN信号的周期。例如，在延迟线400具有八(8)个电流受控反相器(每个延迟单元中有两个电流受控反相器)的实施方案中，EN1、EN2和EN3信号相对于CLK_IN信号分别具有1/8TCK、1/4TCK和3/8TCK的延迟。在此例子中，所有八个电流受控反相器均具有1/16TCK的相同延迟。
在图4的延迟线400中，由于DL_OUT信号是延迟了延迟单元421-424所应用的量的CLK_IN信号，所以通过调节每个延迟单元中的延迟可以调节CLK_IN和DL_OUT之间的关系。如上所述，可选择DL_C码的不同值以调节每个延迟单元中的延迟量。
在一些实施方案中，DL_C码的值由诸如图1中的延迟控制器105或图4中的延迟控制器400的延迟控制器控制。
在图4所表示的实施方案中，举例来说，延迟线400包括四个延迟单元。在一些实施方案中，延迟线400的延迟单元的数目可以不为四。因此，在一些实施方案中，诸如EN0-EN3信号的单元输出信号的数目可以不为四。此外，举例来说，图4显示每个延迟单元具有三个延迟级。在一些实施方案中，每个延迟单元中的延迟级的数目可以不为三。
在一些实施方案中，延迟线400替代图1中的延迟线104。
图5示出了根据本发明的实施方案的存储设备500。存储设备500可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备或闪存设备。DRAM设备的例子包括：同步DRAM(SDRAM)、同步图形随机存取存储器(SGRAM)、各代双数据速率SDRAM(DDR SDRAM)、各代图形双数据速率DRAM(GDDR)以及内存总线式(Rambus)DRAM设备。为清楚起见，图5中省略了存储设备500的部分元件。
存储设备500包括具有用于存储数据的多个存储单元503的存储器阵列502。存储单元503按行与列排列。
行译码器504和列译码器506响应在地址线508上提供的地址信号A0到AX(A0-AX)访问存储单元503。
行地址缓冲器534基于线544上的信号，将线508上的行地址传输到行译码器504。列地址缓冲器536基于线546上的信号，将线508上的列地址传输到列译码器506。
控制电路518响应控制线520上的控制信号控制存储设备500的操作。线520上的控制信号的例子包括：行存取选通信号RAS*、列存取选通信号CAS*、写使能信号WE*、片选信号CS*以及时钟信号CLK。存储设备500的操作的例子包括读操作和写操作。控制电路518在读操作中发出READ(读)命令，在写操作中发出WRITE(写)命令。
写操作将输入数据从数据线或数据终端594写到存储单元503。读操作将输出数据从存储单元503读出到数据线594。数据线594是双向数据线；这些线传输由外部源提供给存储设备500的输入数据和从存储设备500输出的输出数据。线508上的地址信号A0-AX的组合提供被读或写的存储单元503的行或列的地址。
控制电路518包括模式寄存器519，以存储表示存储设备500的操作码的值。操作码的例子包括写等待时间间隔和读等待时间间隔。
存储设备500还包括选通收发器电路570、数据收发器电路590、输入数据通路511和输出数据通路522。数据收发器电路590传输数据到存储设备500和从存储设备500传输数据。选通收发器电路570传输数据的定时信息。
选通收发器电路570包括写选通单元571和读选通单元573。写选通单元571具有选通输入电路(STRB IN)572-0到572-M。写选通单元571传输输入数据的定时信息。线或选通终端582上的写选通信号(位)WDQS-0到WDQS-M表示输入数据的定时信息。外部源将WDQS-0到WDQS-M信号和输入数据一起提供到存储设备500。
读选通单元573具有选通输出电路(STRB OUT)574-0到574-M。读选通单元573传输输出数据的定时信息。线或选通终端584上的读选通信号RDQS-0到RDQS-M表示从存储设备500输出的数据的定时信息。输出选通发生器586生成RDQS-0到RDQS-M信号。
数据收发器电路590包括数据收发器(DTX)592-0到592-N。数据收发器592-0到592-N是双向电路；它们双向传输数据。数据收发器592-0到592-N传输输入数据和输出数据。数据线594上的数据(数据信号或数据位)DQ-0到DQ-N表示输入数据和输出数据。当存储设备500在写操作期间接收数据时，DQ-0到DQ-N表示输入数据。当存储设备500在读操作期间输出数据时，DQ-0到DQ-N表示输出数据。
在一些实施方案中，RDQS-0到RDQS-M信号中的每一个传输DQ-0到DQ-N信号中的一个的定时信息；在这些实施方案中，RDQS-0到RDQS-M信号的数目与DQ-0到DQ-N信号的数目相等(M＝M)。在其它实施方案中，RDQS-0到RDQS-M信号中的每一个传输DQ-0到DQ-N信号中的一组信号的定时信息；在这些实施方案中，RDQS-0到RDQS-M信号的数目少于DQ-0到DQ-N信号的数目(M＜N)。
在写操作期间，输入数据通路511在数据收发器电路590和存储器阵列502之间传输数据。在读操作期间，输出数据通路522在数据收发器电路590和存储器阵列502之间传输数据。
在一些实施方案中，线508、520、582、584和594对应存储设备500的封装集成电路上的引脚或焊球。在其它实施方案中，线508、520、582、584和594对应存储设备500的电路管芯(die)上的焊盘。
存储设备500还包括信号发生器588，该信号发生器588响应线589上的控制信号CNTL以生成多个使能信号EN(0-N)。在一些实施方案中，信号发生器588包括在图1至图4中描述的信号发生器100的实施方案。在一些实施方案中，EN(0-N)信号包括图1至图4中描述的EN0-EN3信号中的一个。在其它实施方案中，EN(0-N)信号包括图1至图4中描述的EN0-EN3信号的组合。
在一些实施方案中，信号发生器588包括诸如信号发生器100的信号发生器，其中该信号发生器包括小数目的延迟单元，以便信号发生器588可以是一个相对小型的电路。因此，存在这样的实施方案，其中信号发生器588可以在存储设备500的合适位置上的相对小的区域中本地形成，以提供诸如图1至图4中所述的EN0-EN3信号的一系列信号。
在一些实施方案中，EN(0-N)信号用作控制选通输入电路(STRBIN)572-0到572-M、选通输出电路(STRB OUT)574-0到574-M以及数据收发器592-0到592-N的组合的定时信号。在其他实施方案中，EN(0-N)信号用作存储设备500的其它电路部分中的控制定时信号。
图6示出了根据本发明的实施方案的存储系统600。存储系统600包括器件610和620以及外部时钟发生器630。
外部时钟发生器630向器件610和620提供外部时钟发生器CLK。在一些实施方案中，外部时钟发生器630包括位于电路板上的振荡器。
器件610包括收发器电路612，该收发器电路612具有用于提供多个数据信号DQ-0到DQ-N的多个数据驱动器614和用于提供多个选通信号DQS-0到DQS-M的多个选通驱动器616。选通信号DQS-0到DQS-M中的每个信号传输数据信号DQ-0到DQ-N中的一个或多个的定时信息。
器件620包括收发器电路622，该收发器电路622具有用于接收DQ-0到DQ-N信号的多个数据接收器624和用于接收DQS-0到DQS-M信号的多个选通接收器628。选通信号DQS-0到DQS-M中的每个信号传输数据信号DQ-0到DQ-N中的一个或多个的定时信息。
信号发生器635在诸如器件620的写操作之类的操作中提供使能信号EN以控制选通接收器628。该EN信号启动接收器628，以允许DQS-0到DQS-M信号从接收器628的输入节点627传到其输出节点629。
数据定时信号发生器640在诸如器件620的写操作之类的操作中提供数据使能信号D_EN以控制数据接收器624。该D_EN信号启动接收器624，以允许DQ-0到DQ-N信号从接收器624的输入节点623传到其输出节点625。
在一些实施方案中，信号发生器635包括诸如信号发生器100的信号发生器和图1至图5中所示的其它电路元件的实施方案。在其它实施方案中，数据定时信号发生器640包括诸如信号发生器100的信号发生器和图1至图5中所示的其它电路元件的实施方案。在一些另外的实施方案中，信号发生器635和数据定时信号发生器640都包括诸如信号发生器100的信号发生器和图1至图5中所示的其它电路元件的实施方案。
器件620还包括用于向信号发生器635提供输入信号CLK_IN的内部时钟发生器650。数据捕获电路660捕获DQ-0到DQ-N信号和DQS-0到DQS-M信号以进行进一步处理。控制单元670控制器件600的其它电路。
EN、CLK和CLK_IN信号与图1至图4中所示的这些信号相似。如图1至图4所示，信号发生器100提供诸如EN0-EN3信号的一系列使能信号，其中EN0-EN3信号之一被选作EN信号。图6中，信号发生器635可以包括发生器100的实施方案。因此，信号发生器635也提供类似于EN0-EN3信号的一系列使能信号。这一系列使能信号给器件620提供了在一系列使能信号中选择合适的信号以适当地控制诸如DQS-0到DQS-M信号之类的信号的传输的灵活性。此外，这一系列使能信号在比如CLK和CLK_IN信号这样的信号不是适合的选择的情况下，提供有用的替代物。
在一些实施方案中，器件610是诸如图5中的存储设备500的存储设备，器件620是存储器控制器。在其它实施方案中，器件610是诸如图5中的存储设备500的存储设备，器件620是诸如微处理器的处理单元。在一些实施方案中，器件610和620形成于单个芯片中。
图7示出了根据本发明的实施方案的电子系统700。电子系统700包括处理器710、存储设备720、存储器控制器730、图形控制器740、输入输出(I/O)控制器750、显示器752、键盘754、点击设备756和外围设备758。总线760将所有这些器件连接起来。时钟发生器770向电子系统700的至少一个器件提供外部时钟信号CLK。电子系统700中所示的两个或多个器件可形成于单个芯片中。在一些实施方案中，电子系统700可省略图7中所示的一个或多个器件。
总线760可以是电路板上的导电轨迹(trace)或是一根或多根电缆。总线760还可通过无线方式比如电磁辐射(例如，无线电波)连接电子系统700的器件。外围设备758可为打印机、光学设备(例如，CD-ROM设备或DVD设备)、磁性设备(例如，软磁盘驱动器)、或音频设备(例如，麦克风)。存储设备720可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备或是闪存设备，或者是它们的组合。
电子系统700中所示的器件中的至少一个包括诸如信号发生器100的信号发生器和图1至图6中所示的其它电路元件的实施方案。因此，电子系统700中所示的器件中的至少一个具有从诸如图1至图6中所述的EN0-EN3信号的一系列使能信号中选择使能信号的选择自由。从一系列使能信号中选择使能信号的选择自由可以允许电子系统700中的器件中的至少一个在同一器件内或在电子系统700的两个或多个器件之间适当地传输数据。
图7中的电子系统700包括计算机(例如，桌上型电脑、膝上型电脑、手持式电脑、服务器、网络服务工具(Web appliance)、路由器等)、无线通信设备(例如，蜂窝式电话、无绳电话、寻呼机、个人数字助理等)、计算机相关外围设备(例如，打印机、扫描仪、监视器等)、娱乐设备(例如，电视、收音机、立体声系统、磁带和光碟播放机、盒式录像机、摄录一体机、数字照相机、MP3(运动图像专家组音频层4)播放器、视频游戏机、表等)，以及诸如此类。
图8示出了根据本发明的实施方案的测试系统800。测试系统800包括通过多个导电线或通道825连接至器件820的电路集线器(hub)810。在一些实施方案中，电路集线器810是测试器，器件820是半导体器件。在其它实施方案中，电路集线器810是测试器，器件820是诸如图5中的存储设备500的存储设备。在一些实施方案中，线825上的D0-DN信号表示图5中的DQ-0到DQ-N信号、WDQS-0到WDQS-M信号和RDQS-0到RDQS-M信号的组合。在其它实施方案中，线825上的D0-DN信号表示图6中的DQ-0到DQ-N信号和DQS-0到DQS-M信号的组合。
在一些实施方案中，器件820工作在第一频率。在其它实施方案中，器件820工作在第二频率，其中第二频率与第一频率不相等。电路集线器810被配置以管理与器件820的数据传输。在一些实施方案中，电路集线器810被配置以测试器件820，其中器件820在变化的频率下工作。
电路集线器810包括具有信号发生器840和控制单元850的器件830。在一些实施方案中，器件830是存储器控制器。在其它实施方案中，器件830是诸如处理器的处理单元。器件830的信号发生器840生成多个使能信号EN0-EN3(EN0到EN3)。控制单元810为器件830提供控制。在一些实施方案中，控制单元810被配置来扫描EN0-EN3信号以选择EN0-EN3信号中的一个，其中所选的信号使电路集线器810可以适当地管理器件820和电路集线器810之间D0-DN信号的传输。在一些实施方案中，电路集线器810的器件830包括图6中的器件620的实施方案。
信号发生器830包括图1至图7中所述的信号发生器100、588或635的实施方案。图8中，EN0-EN3信号表示图1至图7中所述的EN0-EN3信号。如图1至图7所示，EN0-EN3信号提供了一系列使能信号，其中该系列中的使能信号可被选择以适当地控制器件间信号的传输。
图8中，由于器件820在变化的频率下工作，所以器件820可在变化的频率范围(frequency domain)传输D0-DN信号。EN0-EN3信号给电路集线器810提供通过在EN0-EN3信号中选择使电路集线器810的频率范围适合于器件810的各频率范围的信号来适当地管理D0-DN信号的传输的灵活性。例如，当器件820在第一频率下工作时，电路集线器810可以选择EN1信号来管理D0-DN信号的传输，而当器件820工作在与第一频率不相等的第二频率下时，电路集线器810可以选择EN2信号来管理D0-DN信号的传输。因此，电路集线器810被配置来基于器件810的工作频率选择EN0-EN3信号，以管理电路集线器810和器件820之间D0-DN信号的传输。
在图1至图7的描述中，一些实施方案中的部分和特征可包含于其它实施方案的部分和特征中，或可替代其它实施方案的部分和特征。
结论
本发明的各个实施方案提供用于生成一系列稳定信号的电路和方法，以改善同一器件内的工作或不同器件间的工作。
随着集成电路器件变得愈发先进，器件的一部分可在一个频率下工作，而该器件的另一部分或另一器件的另一部分可在另一频率下工作。因此，使同一器件的不同部分中的不同工作或不同器件间的不同工作同步可能是复杂的。本发明的实施方案提供一种技术，以提供从一系列信号中选择信号的灵活性，使得所选的信号可以改善同一器件内或者两个或多个器件之间数据传输的准确性。此外，本发明的实施方案还补偿诸如制造工艺、工作电压和温度之类的环境因素的任意变化，使得不管环境因素的变化，所选的信号以及上述一系列信号保持稳定。另外，本发明的实施方案为在宽频率范围内以减小的电流或功耗工作的信号发生器提供相对小型的电路。
应当理解上面的描述旨在是说明性的而非限制性的。在阅读和理解上面的描述的基础上，许多其它的实施方案对本领域的技术人员来说将是显而易见的。因此，本发明的范围应当根据所附的权利要求书连同该权利要求书具有的等同物的整体范围确定。

Claims (51)

1.一种器件，包括：
延迟线，其包括延迟输入节点、延迟输出节点和连接于延迟输入节点和延迟输出节点间的多个延迟单元，每个延迟单元包括用于接收数字延迟码的多个延迟控制节点；
相位检测器，其包括连接至延迟输入节点的第一输入节点和连接至延迟输出节点的第二输入节点；以及
响应相位检测器用于调节延迟码的码调节器，其包括连接至延迟控制节点的多个输出节点、和多个输入节点。
2.如权利要求1所述的器件，其中每个延迟单元包括并联于第一电源节点和第二电源节点间的多个延迟级。
3.如权利要求2所述的器件，其中每个延迟级包括串联于第一和第二电源节点间的多个晶体管，其中多个晶体管中的至少一个晶体管包括连接至延迟控制节点中的一个的栅极。
4.如权利要求3所述的器件，其中所述码调节器包括具有多个计数器位线的计数器，每个计数器位线连接至延迟控制节点中的一个。
5.如权利要求1所述的器件，其中所述码调节器包括数字延迟码发生器，所述数字延迟码发生器被配置用于生成表示延迟码的多个二进制位。
6.如权利要求5所述的器件，其中每个延迟单元包括并联于第一电源节点和第二电源节点间的多个电流通路，其中每个延迟单元被配置用于基于延迟码的值控制每个电流通路中的电流量。
7.如权利要求6所述的器件，其中每个电流通路包括串联于所述第一和第二电源节点间的开关，其中所述开关包括连接至延迟控制节点中的第一延迟控制节点的控制节点。
8.如权利要求7所述的器件，其中每个电流通路还包括串联于所述第一和第二电源节点间的第二开关，其中所述第二开关包括连接至延迟控制节点中的第二延迟控制节点的控制节点。
9.一种器件，包括：
第一选择器，其包括用于接收时钟信号的第一输入节点、用于接收前同步使能信号(preamble enable signal)的第二输入节点、以及选择器输出节点；
延迟线，其包括连接至所述选择器输出节点的延迟输入节点、延迟输出节点、以及连接于所述延迟输入节点和所述延迟输出节点间的多个延迟单元，其中每个单元包括单元输出节点、和用于接收延迟码的多个延迟控制节点；
延迟控制器，其包括连接至所述延迟输入节点的第一输入节点、连接至所述延迟输出节点的第二输入节点、以及连接至第一选择器的选择节点；以及
第二选择器，其包括输出节点和多个输入节点，每个输入节点连接至延迟单元中的一个的单元输出节点。
10.如权利要求9所述的器件，其中所述延迟控制器包括：
相位检测器，其包括连接至所述延迟输入节点的第一输入节点和连接至所述延迟输出节点的第二输入节点；以及
响应相位检测器用于调节延迟码的码调节器，其包括连接至相位检测器的多个输入节点和连接至延迟控制节点的多个输出节点、以及多个输入节点。
11.如权利要求10所述的器件，其中所述码调节器包括连接至所述相位检测器和所述延迟控制节点的计数器。
12.如权利要求11所述的器件，其中所述码调节器还包括响应相位检测器来控制所述选择节点上的信号的逻辑单元。
13.如权利要求12所述的器件，其中所述延迟控制器还包括连接在所述延迟输入节点和所述相位检测器的第一和第二输入节点之一间的反相器。
14.如权利要求13所述的器件，其中所述第一选择器被配置用于在延迟输出信号和所述输入信号的相位差为180度时选择所述前同步信号到所述选择器输出节点。
15.如权利要求14所述的器件，其中所述第二选择器被配置用于在所述延迟输出信号和所述输入信号的相位差为180度时选择延迟单元之一的单元输出信号到所述第二选择器的输出节点。
16.一种器件，包括：
多个可变延迟单元，其与用于接收输入信号的延迟输入节点相串联，并与用于提供延迟输出信号的延迟输出节点连接，每个延迟单元包括用于提供单元输出信号的单元输出节点，每个延迟单元还包括用于接收数字控制码的多个延迟控制节点；
相位检测器，其包括连接至所述延迟输入节点的第一输入节点和连接至所述延迟输出节点的第二输入节点；
计数器，其包括连接至所述延迟控制节点的多个计数器位线、以及多个输入节点，响应相位检测器用于调节所述计数器位线上的计数值；以及
选择器，其连接至延迟单元中的至少两个的单元输出节点，用于选择来自延迟单元之一的单元输出节点以提供使能信号。
17.如权利要求16所述的器件，其中每个延迟单元包括并联于第一电源节点和第二电源节点间的多个电流通路。
18.如权利要求17所述的器件，其中每个电流通路被配置用于改变每个延迟单元的延迟量。
19.如权利要求18所述的器件，其中每个电流通路包括串联于所述第一和第二电源节点间的至少三个晶体管。
20.如权利要求19所述的器件，其中每个电流通路包括开关，所述开关具有连接至延迟控制节点中的一个的开关控制节点。
21.如权利要求16所述的器件，其中可变延迟单元被配置用于提供从输入信号延迟等于所述输入信号周期的八分之一的倍数的延迟的使能信号。
22.如权利要求21所述的器件，其中可变延迟单元被配置用于提供在每个延迟单元中流过的等量的电流。
23.如权利要求22所述的器件，其中可变延迟单元被配置用于提供单元输出信号，其中从一个单元输出信号到另一个单元输出信号的延迟等于所述输入信号周期的八分之一的倍数。
24.如权利要求23所述的器件，其中所述相位检测器被配置用于比较所述延迟输出信号和所述输入信号的一种形式，其中所述延迟输出信号与所述输入信号的所述形式的相位差为180度。
25.一种系统，包括：
第一器件，其具有用于提供数据信号的至少一个数据终端和用于提供选通信号的至少一个选通终端，所述选通信号表示所述数据信号的定时；以及
第二器件，其具有连接至所述第一器件的数据终端的至少一个数据接收器、响应使能信号用于从所述第一器件接收选通信号的至少一个选通接收器、以及连接至所述选通接收器的信号发生器，其中所述信号发生器包括：
延迟锁定电路，其具有用于接收输入信号的延迟输入节点、提供延迟输出信号的延迟输出节点、多个延迟控制节点、以及串联于所述延迟输入和延迟输出节点间的多个可变延迟单元，其中每个延迟单元包括多个延迟控制节点和用于提供单元输出信号的单元输出节点；以及
使能控制器，其连接至所述延迟锁定电路，用于从可变延迟单元中的至少两个的单元输出节点选择单元输出信号作为所述使能信号。
26.如权利要求25所述的系统，其中所述延迟锁定电路还包括：
反相器，其包括连接至所述延迟输入节点的输入、和反相器输出节点；
相位检测器，其包括连接至所述反相器输出节点的第一输入节点和连接至所述延迟输出节点的第二输入节点、以及多个输出节点；以及
数字延迟码发生器，其包括连接至所述相位检测器的输出节点的多个输入节点和连接至所述延迟控制节点的多个位线。
27.如权利要求25所述的系统，其中所述数字延迟码发生器包括计数器，所述计数器具有连接至位线的多个计数器位线。
28.如权利要求27所述的系统，其中每个延迟单元包括并联于第一电源节点和第二电源节点之间的多个延迟级。
29.如权利要求28所述的系统，其中每个延迟级包括至少一个开关，所述至少一个开关串联于所述第一和第二电源节点间，用于控制所述第一和第二电源节点间的电流量。
30.如权利要求26所述的系统，其中所述延迟锁定电路被配置用于提供与所述输入信号的相位差为180度的延迟输出信号。
31.如权利要求30所述的系统，其中所述延迟锁定电路被配置用于提供从所述输入信号延迟等于所述输入信号周期的八分之一的倍数的延迟的单元输出信号。
32.如权利要求31所述的系统，其中所述延迟锁定电路被配置用于提供单元输出信号，其中从一个单元输出信号到另一个单元输出信号的延迟等于所述输入信号周期的八分之一的倍数。
33.一种系统，包括：
器件，其具有在某工作频率下传输数据的终端；
电路集线器，其连接至所述器件，所述电路集线器包括用于提供多个使能信号的信号发生器，所述电路集线器被配置用于基于所述器件的所述工作频率选择使能信号中的一个以管理所述电路集线器和所述器件之间数据的传输，其中所述信号发生器包括：
延迟锁定电路，其具有串联于延迟输入节点和延迟输出节点间的多个可变延迟单元，其中每个延迟单元包括用于接收相同的数字延迟码的多个延迟控制节点；以及
选择器，其连接至可变延迟单元中的至少两个的多个输出节点。
34.如权利要求33所述的系统，其中所述电路集线器是测试器。
35.如权利要求34所述的系统，其中所述器件是半导体器件。
36.如权利要求35所述的系统，其中所述延迟锁定电路还包括：
反相器，其包括连接至所述延迟输入节点的输入、以及反相器输出节点；
相位检测器，其包括连接至所述反相器输出节点的第一输入节点和连接至所述延迟输出节点的第二输入节点、以及多个输出节点；以及
数字延迟码发生器，其包括连接至所述相位检测器的输出节点的多个输入节点、以及连接至所述延迟控制节点的多个位线。
37.如权利要求36所述的系统，其中每个延迟单元包括并联于第一电源节点和第二电源节点间的多个延迟级。
38.如权利要求37所述的系统，其中每个延迟级包括至少一个开关，所述至少一个开关串联于所述第一和第二电源节点间，用于控制所述第一和第二电源节点间的电流量。
39.如权利要求33所述的系统，其中所述信号发生器被配置用于提供使能信号，其中各个使能信号相互间具有固定的信号关系。
40.如权利要求39所述的系统，其中可变延迟单元具有等量的延迟。
41.一种方法，包括：
给延迟线的多个延迟单元设置延迟码；
经所述延迟单元传播输入信号以获得延迟输出信号；
调节所述延迟输出信号直到所述输入信号和所述延迟输出信号具有固定的信号关系；
从所述延迟单元的多个单元输出节点处的多个单元输出信号中选择选定的单元输出信号；以及
将所述选定的单元输出信号传至使能节点。
42.如权利要求41所述的方法，其中设置延迟码包括设置相同的二进制位的组合来控制每个延迟单元的节点。
43.如权利要求42所述的方法，其中所述调节包括改变延迟码的值。
44.如权利要求43所述的方法，其中改变延迟码的值包括控制每个延迟单元中的电流量。
45.如权利要求44所述的方法，其中控制每个延迟单元中的电流量包括使等量的电流在每个延迟单元中流过。
46.如权利要求43所述的方法，其中所述改变包括改变计数器值，其中所述计数器值对应于所述延迟码的值。
47.一种方法，包括：
在数据接收器的输入节点接收至少一个数据信号；
在选通接收器的输入节点接收至少一个选通信号，其中所述选通信号携带所述数据信号的定时信息；
经多个可变延迟单元传播输入信号以获得多个单元输出信号，其中每个单元输出信号与所述输入信号具有固定的信号关系；
选择多个单元输出信号中的一个作为使能信号；以及
发送所述使能信号到所述数据接收器和选通接收器中的至少一个，以将来自所述数据接收器和选通接收器中的至少一个的输入节点的选通信号和数据信号中的至少一个传到所述数据接收器和选通接收器中的至少一个的输出节点。
48.如权利要求47所述的方法，其中所述选择包括在单元输出信号中进行选择，其中所述多个单元输出信号相互间具有固定的延迟。
49.如权利要求48所述的方法，其中所述固定的延迟是所述输入信号周期的八分之一的倍数。
50.如权利要求49所述的方法，还包括：
从数据驱动器发送所述数据信号；以及
从选通驱动器发送所述选通信号。
51.如权利要求50所述的方法，其中发送所述数据信号和发送所述选通信号由第一器件执行，并且其中接收所述数据信号和接收所述选通信号由第二器件执行。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687401A (zh) * 2009-06-19 2012-09-19 岩星比德科有限公司 用于选择最优本地振荡器训练源的系统和方法
CN103888132A (zh) * 2014-04-02 2014-06-25 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种产生i/q两路正交时钟的电路及方法
CN104426542A (zh) * 2013-08-19 2015-03-18 南亚科技股份有限公司 延迟线环形振荡器装置
CN107527647A (zh) * 2016-06-22 2017-12-29 三星电子株式会社 半导体存储器件的延迟电路、半导体存储器件及操作方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6996817B2 (en) * 2001-12-12 2006-02-07 Valve Corporation Method and system for upgrading and rolling back versions
US7664216B2 (en) 2004-08-05 2010-02-16 Micron Technology, Inc. Digital frequency locked delay line
US7221202B1 (en) * 2004-09-15 2007-05-22 Cypress Semiconductor Corporation Delay-locked loop with reduced susceptibility to false lock
TWI256539B (en) * 2004-11-09 2006-06-11 Realtek Semiconductor Corp Apparatus and method for generating a clock signal
JP4106383B2 (ja) * 2006-06-08 2008-06-25 インターナショナル・ビジネス・マシーンズ・コーポレーション 遅延比率調整回路、遅延パルス生成回路及びパルス幅変調パルス信号発生装置。
KR100818729B1 (ko) 2006-07-31 2008-04-01 삼성전자주식회사 지연 동기 루프 회로 및 클럭 신호 발생 방법
US7746134B1 (en) * 2007-04-18 2010-06-29 Altera Corporation Digitally controlled delay-locked loops
US7586799B2 (en) * 2007-09-27 2009-09-08 Micron Technology, Inc. Devices, systems, and methods for independent output drive strengths
JP5458556B2 (ja) * 2008-11-27 2014-04-02 ソニー株式会社 タイミング調整回路、固体撮像素子、およびカメラシステム
JP2010200090A (ja) * 2009-02-26 2010-09-09 Toshiba Corp 位相補償用クロック同期回路
KR101062743B1 (ko) * 2009-04-15 2011-09-06 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
US8054101B2 (en) * 2009-05-07 2011-11-08 Faraday Technology Corp. Current source applicable to a controllable delay line and design method thereof
JP2013021396A (ja) * 2011-07-07 2013-01-31 Elpida Memory Inc 半導体装置及びその制御方法
KR101830713B1 (ko) * 2011-07-08 2018-02-22 한국전자통신연구원 코드 주기를 이용한 신호 처리 방법 및 상관기, 소프트웨어 신호 수신기
US20130200937A1 (en) * 2012-02-07 2013-08-08 International Business Machines Corporation Delay line with cell by cell power down capability
EP2660782B1 (en) 2012-05-02 2019-04-10 Dassault Systèmes Designing a 3D modeled object
TWI489286B (zh) * 2012-07-13 2015-06-21 Via Tech Inc 集線器裝置以及用以初始化集線器裝置的方法
CN103383676B (zh) 2012-07-13 2016-07-20 威盛电子股份有限公司 集线器装置以及用以初始化集线器装置的方法
KR102041471B1 (ko) * 2012-12-24 2019-11-07 에스케이하이닉스 주식회사 반도체 장치
US9419598B2 (en) * 2013-11-26 2016-08-16 Rambus Inc. In-situ delay element calibration
CN104333369B (zh) * 2014-07-08 2017-08-29 北京芯诣世纪科技有限公司 一种ddr3 phy sstl15输出驱动电路
US9866221B2 (en) * 2016-05-24 2018-01-09 International Business Machines Corporation Test circuit to isolate HCI degradation
JP2022127330A (ja) * 2021-02-19 2022-08-31 キオクシア株式会社 半導体集積回路

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4792768A (en) 1987-11-06 1988-12-20 Hewlett-Packard Company Fast frequency settling signal generator utilizing a frequency locked-loop
US4890071A (en) * 1988-10-26 1989-12-26 Hewlett-Packard Company Signal generator utilizing a combined phase locked and frequency locked loop
US4918405A (en) 1988-10-26 1990-04-17 Hewlett-Packard Company Signal generator utilizing a combined phase locked and frequency locked loop
US5252867A (en) * 1992-02-14 1993-10-12 Vlsi Technology, Inc. Self-compensating digital delay semiconductor device with selectable output delays and method therefor
JP2573787B2 (ja) * 1993-05-18 1997-01-22 株式会社メガチップス パルス幅変調回路
FR2710800B1 (fr) * 1993-09-27 1995-12-15 Sgs Thomson Microelectronics Ligne à retard numérique.
JP3169794B2 (ja) * 1995-05-26 2001-05-28 日本電気株式会社 遅延クロック生成回路
JP3431053B2 (ja) * 1996-09-17 2003-07-28 株式会社アドバンテスト タイミング発生装置
US5990714A (en) * 1996-12-26 1999-11-23 United Microelectronics Corporation Clock signal generating circuit using variable delay circuit
US5946244A (en) * 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP3727753B2 (ja) * 1997-05-16 2005-12-14 富士通株式会社 スキュー低減回路と半導体装置
JP3789598B2 (ja) * 1997-05-20 2006-06-28 富士通株式会社 複数種類のスキューを低減する回路及び半導体装置
US6114890A (en) * 1997-05-16 2000-09-05 Fujitsu Limited Skew-reduction circuit
JP3708285B2 (ja) * 1997-05-16 2005-10-19 富士通株式会社 スキュー低減回路と半導体装置
JP3708284B2 (ja) * 1997-05-16 2005-10-19 富士通株式会社 スキュー低減回路と半導体装置
TW383486B (en) 1997-09-17 2000-03-01 Powerchip Semiconductor Corp Phase detector and digital delay line applied to delay lock loop
US6160860A (en) * 1998-01-28 2000-12-12 Lucent Technologies Inc. Phase-locked loop (PLL) circuit containing a frequency detector for improved frequency acquisition
US6137325A (en) * 1998-06-22 2000-10-24 Micron Technology, Inc. Device and methods in a delay locked loop for generating quadrature and other off-phase clocks with improved resolution
US6777995B1 (en) * 1999-02-26 2004-08-17 Micron Technology, Inc. Interlaced delay-locked loops for controlling memory-circuit timing
US6326826B1 (en) 1999-05-27 2001-12-04 Silicon Image, Inc. Wide frequency-range delay-locked loop circuit
US6388480B1 (en) * 1999-08-30 2002-05-14 Micron Technology, Inc. Method and apparatus for reducing the lock time of DLL
US6242955B1 (en) * 1999-09-20 2001-06-05 Silicon Magic Corporation Delay lock loop circuit, system and method for synchronizing a reference signal with an output signal
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
US6445231B1 (en) * 2000-06-01 2002-09-03 Micron Technology, Inc. Digital dual-loop DLL design using coarse and fine loops
JP3968963B2 (ja) 2000-06-30 2007-08-29 コニカミノルタホールディングス株式会社 ディジタルｐｌｌパルス発生装置
JP3823697B2 (ja) * 2000-07-11 2006-09-20 富士通株式会社 同期パターン位置検出回路
US6636093B1 (en) * 2000-07-14 2003-10-21 Micron Technology, Inc. Compensation for a delay locked loop
JP3807593B2 (ja) * 2000-07-24 2006-08-09 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6868504B1 (en) * 2000-08-31 2005-03-15 Micron Technology, Inc. Interleaved delay line for phase locked and delay locked loops
JP3619466B2 (ja) * 2001-03-27 2005-02-09 松下電器産業株式会社 半導体装置
US6839860B2 (en) * 2001-04-19 2005-01-04 Mircon Technology, Inc. Capture clock generator using master and slave delay locked loops
US6901013B2 (en) * 2001-06-05 2005-05-31 Micron Technology, Inc. Controller for delay locked loop circuits
US7245540B2 (en) * 2001-06-05 2007-07-17 Micron Technology, Inc. Controller for delay locked loop circuits
US7072433B2 (en) * 2001-07-11 2006-07-04 Micron Technology, Inc. Delay locked loop fine tune
US6876239B2 (en) * 2001-07-11 2005-04-05 Micron Technology, Inc. Delay locked loop “ACTIVE command” reactor
US6798259B2 (en) * 2001-08-03 2004-09-28 Micron Technology, Inc. System and method to improve the efficiency of synchronous mirror delays and delay locked loops
US6556489B2 (en) * 2001-08-06 2003-04-29 Micron Technology, Inc. Method and apparatus for determining digital delay line entry point
US6850107B2 (en) * 2001-08-29 2005-02-01 Micron Technology, Inc. Variable delay circuit and method, and delay locked loop, memory device and computer system using same
US6605969B2 (en) * 2001-10-09 2003-08-12 Micron Technology, Inc. Method and circuit for adjusting the timing of ouput data based on an operational mode of output drivers
US6759911B2 (en) * 2001-11-19 2004-07-06 Mcron Technology, Inc. Delay-locked loop circuit and method using a ring oscillator and counter-based delay
US6774687B2 (en) * 2002-03-11 2004-08-10 Micron Technology, Inc. Method and apparatus for characterizing a delay locked loop
KR100454129B1 (ko) * 2002-05-06 2004-10-26 삼성전자주식회사 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로
US7319728B2 (en) * 2002-05-16 2008-01-15 Micron Technology, Inc. Delay locked loop with frequency control
US6809990B2 (en) * 2002-06-21 2004-10-26 Micron Technology, Inc. Delay locked loop control circuit
US6680874B1 (en) * 2002-08-29 2004-01-20 Micron Technology, Inc. Delay lock loop circuit useful in a synchronous system and associated methods
US7028206B2 (en) * 2002-12-16 2006-04-11 William Kenneth Waller Circuit and method for generating a local clock signal synchronized to an externally generated reference clock signal
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
US20040222832A1 (en) * 2003-05-09 2004-11-11 Chaiyuth Chansungsan Interpolator circuit
US6937076B2 (en) * 2003-06-11 2005-08-30 Micron Technology, Inc. Clock synchronizing apparatus and method using frequency dependent variable delay
KR100605604B1 (ko) * 2003-10-29 2006-07-28 주식회사 하이닉스반도체 지연 고정 루프 및 그 제어 방법
US7694202B2 (en) * 2004-01-28 2010-04-06 Micron Technology, Inc. Providing memory test patterns for DLL calibration
US7444559B2 (en) * 2004-01-28 2008-10-28 Micron Technology, Inc. Generation of memory test patterns for DLL calibration
US7109768B2 (en) * 2004-06-29 2006-09-19 Intel Corporation Closed-loop control of driver slew rate
EP1769092A4 (en) 2004-06-29 2008-08-06 Europ Nickel Plc IMPROVED LIXIVIATION OF BASE METALS
US7664216B2 (en) 2004-08-05 2010-02-16 Micron Technology, Inc. Digital frequency locked delay line
US7977994B2 (en) * 2007-06-15 2011-07-12 The Regents Of The University Of Colorado, A Body Corporate Digital pulse-width-modulator with discretely adjustable delay line

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687401A (zh) * 2009-06-19 2012-09-19 岩星比德科有限公司 用于选择最优本地振荡器训练源的系统和方法
CN102687401B (zh) * 2009-06-19 2015-07-22 苹果公司 用于选择最优本地振荡器训练源的系统和方法
CN104426542A (zh) * 2013-08-19 2015-03-18 南亚科技股份有限公司 延迟线环形振荡器装置
CN104426542B (zh) * 2013-08-19 2017-11-21 南亚科技股份有限公司 延迟线环形振荡器装置
CN103888132A (zh) * 2014-04-02 2014-06-25 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种产生i/q两路正交时钟的电路及方法
CN107527647A (zh) * 2016-06-22 2017-12-29 三星电子株式会社 半导体存储器件的延迟电路、半导体存储器件及操作方法
CN107527647B (zh) * 2016-06-22 2021-04-20 三星电子株式会社 半导体存储器件的延迟电路和半导体存储器件

Also Published As

Publication number Publication date
US20100142660A1 (en) 2010-06-10
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ATE538535T1 (de) 2012-01-15
CN101002390B (zh) 2012-08-29
US8437428B2 (en) 2013-05-07
WO2006017723A1 (en) 2006-02-16
US20120063551A1 (en) 2012-03-15
TW200620839A (en) 2006-06-16
US20060029175A1 (en) 2006-02-09
US8064562B2 (en) 2011-11-22
EP1779517B1 (en) 2011-12-21
US7664216B2 (en) 2010-02-16
EP1779517A1 (en) 2007-05-02

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