JP5458556B2 - タイミング調整回路、固体撮像素子、およびカメラシステム - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 32
- 230000010355 oscillation Effects 0.000 claims description 78
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000000644 propagated effect Effects 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000003287 optical effect Effects 0.000 claims description 3
- 230000000875 corresponding effect Effects 0.000 description 27
- 239000000872 buffer Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 17
- 230000006870 function Effects 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 101001018097 Homo sapiens L-selectin Proteins 0.000 description 5
- 102100033467 L-selectin Human genes 0.000 description 5
- 230000003321 amplification Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 101100522111 Oryza sativa subsp. japonica PHT1-11 gene Proteins 0.000 description 4
- 101100522114 Oryza sativa subsp. japonica PHT1-12 gene Proteins 0.000 description 2
- 101100522115 Oryza sativa subsp. japonica PHT1-13 gene Proteins 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0041—Delay of data signal
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- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Pulse Circuits (AREA)
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Description
CMOSイメージセンサは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部のDSP等に出力する。
ところが、イメージセンサでは、多画素化の要求を受けて、画素以外の周辺回路は小型化する必要があり、各データライン毎にDLLを搭載するのは困難である。
この遅延回路では、PLL(Phase Locked Loop)を用いて精度の高い遅延時間を作り出し、それを各データラインに設置された遅延回路に供給する。
この遅延回路においては、遅延時間の制御はPLLの発振周波数を制御することで可能となる。この方式はPLL内部の発振器を遅延回路として用いることで、小型で精度の高い遅延回路の実現を可能にしている。
一例として、最小遅延時間を50psとした場合、PLLは5GHzで発振する必要があり、このようなPLLは現実的に設計困難である。
そして、遅延回路の遅延量は、遅延調節部により、位相同期回路の発振にかかわる信号に応じて調節される。
なお、説明は以下の順序で行う。
1.第1の実施形態(タイミング調整回路を含む固体撮像素子の構成例)
2.第2の実施形態(カメラシステム)
図1は、本発明の実施形態に係るデータ転送回路を採用したCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。
図2は、図1のデータ転送回路のより具体的な構成およびDSPとの接続状態の一例を示す図である。
CMOSイメージセンサ100は、デジタルデータのデータ転送回路200として、デジタル制御回路140、出力インタフェース部(IF)150、位相同期回路としてのPLL回路160、遅延調節部(電流調節部)170、および遅延回路群180を有する。
また、PLL回路160、遅延調節部(電流調節部)170、および遅延回路群180により遅延タイミング調整回路210が構成される。
この遅延タイミング調整回路210は、デジタル制御回路140と出力インタフェース部150間に配置される。
そして、CMOSイメージセンサ100は、DSP300と伝送線路400により接続され、デジタルデータをDSP300に転送する。
これにより、データ転送回路200は、温度変動、電源電圧変動、トランジスタのしきい値バラツキの影響をうけない遅延時間を作り出すことができ、データライン毎に独立して遅延時間を設定することも可能となっている。
データ転送回路200は、各データライン毎に配置された遅延回路それぞれに遅延時間調節機能が内蔵されており、データチャネルごとに独立した遅延時間調節が可能に構成される。
これにより、データ転送回路200は、内蔵するPLL回路160の発振周波数に依存することなく、遅延時間を調節することが可能となっている。
このような特徴を有するデータ転送回路200のより具体的な構成および機能については、後で詳述する。
本実施形態に係る画素回路110Aは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、行選択トランジスタ、およびフローティングディフュージョン(Floating Diffusion)FDを含んで構成される。
転送制御線LTRG、リセット制御線LRST、および行選択線LSELの各制御線はそれぞれM本ずつ設けられている。
これらの転送制御線LTRG、リセット制御線LRST、および行選択線LSELは、行選択回路120により駆動される。
そして、画素回路110Aは、この1個の光電変換素子111に対して、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。
転送トランジスタ112は、光電変換素子111と出力ノードとしてのフローティングディフュージョンFDとの間に接続され、転送制御線LTRGを通じてそのゲート(転送ゲート)に制御信号である送信信号TRGが与えられる。
これにより、転送トランジスタ112は、光電変換素子111で光電変換された電子をフローティングディフュージョンFDに転送する。
これにより、リセットトランジスタ113は、フローティングディフュージョンFDの電位を参照電圧ラインLVREFの電位にリセットする。
そして、行選択線LSELを通してアドレス信号に応じた制御信号である選択信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を出力信号線LSGNに出力する。出力信号線LSGNを通じて、各画素から出力された電圧は、カラム読み出し回路130に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。
カラム読み出し回路130は、相関二重サンプリング(CDS:Correlated Double Sampling)回路やADC(アナログデジタルコンバータ)を含む。
各FF141−0〜FF141−pは出力Qが対応するデータラインDTL0〜DTLpに接続され、ラッチしたデジタルデータを対応するデータラインDTL0〜DTLpに出力する。
ドライバ151−0〜151−pは、シングル信号から差動信号に変換して対応する伝送線路400に出力する。
入力分周器161は、マスタークロックMCKを入力分周器161で比較周波数まで分周し、基準クロックRCLKとして位相比較器162に出力する。
位相比較器162は、基準クロックRCLKと帰還分周器166からのフィードバッククロックFCLKとの位相差を検出し、その結果をチャージポンプ163に出力する。
チャージポンプ163およびループフィルタ164は、入力された位相差結果を時間軸から電圧軸に変換し、ループフィルタ164が電圧信号を電圧制御発振器165に出力する。
電圧制御発振器165は、ループフィルタ164で得られた電圧信号を入力として、発振器に流す電流を決め、電圧信号に応じた周波数で発振し、発振信号CLKを帰還分周器166に出力する。
帰還分周器166は、発振信号CLKの周波数をN分周し、分周した発信信号をフィードバッククロックFCLKとして位相比較器162に出力する。
PMOSトランジスタPT1のドレインがNMOSトランジスタNT1のドレインに接続され、その接続点がPMOSトランジスタPT1のゲートおよびPMOSトランジスタPT2のゲートに接続されている。
NMOSトランジスタNT1のゲートがループフィルタ164の電圧信号の出力に接続されている。すなわち、NMOSトランジスタNT1のゲートにより電圧制御発振器165の入力部が形成される。
PMOSトランジスタPT2のドレインがNMOSトランジスタNT2のドレインおよびゲートに接続され、その接続点によりノードND1が形成されている。
これらのPMOSトランジスタPT1,PT2、およびNMOSトランジスタNT1,NT2によりカレントミラー回路が形成されている。
NMOSトランジスタNT3のゲートがノードND1に接続され、ノードND2がPMOSトランジスタPT3〜PT6のゲートに共通に接続されている。
これらのPMOSトランジスタPT3〜PT6、およびNMOSNT2,NT3によりカレントミラー回路が形成されている。
そして、ノードND2に電流Idlが発現される。
また、ノードND1に対してNMOSトランジスタNT3に並列にデータチャネル数分のNMOSトランジスタNT3−0〜NT3−pが配置される。そして、各NMOSトランジスタNT3−0〜NT3−pのドレインに発現される電流Idlが電流調節部170に供給される。
このNMOSトランジスタNT3−0〜NT3−pは、各チャネルに対応して配置される電流調節部170に配置されてもよい。
発振遅延素子OSCD1,OSCD2,OSCD3は、正負入力および負正出力を有する差動回路により構成される。そして、上記PMOSトランジスタPT3〜PT6は、各発振遅延素子OSCD1,OSCD2,OSCD3の電流源としてそれぞれ機能する。
具体的には、初段の発振遅延素子OSCD1の負出力が2段目のOSCD2の正入力に接続され、初段の発振遅延素子OSCD1の正出力が2段目のOSCD2の負入力に接続されている。
2段目の発振遅延素子OSCD2の負出力が最終段のOSCD3の正入力に接続され、2段目の発振遅延素子OSCD2の正出力が最終段のOSCD3の負入力に接続されている。
最終段の発振遅延素子OSCD3の負出力が初段のOSCD1の正入力に接続され、最終段の発振遅延素子OSCD3の正出力が初段のOSCD1の負入力に接続されている。
このように複数段(基本的に奇数段)の発振遅延素子OSCD1〜3をループ状に接続されて、電圧制御発振器165の発振部OSCが形成されている。
出力バッファBF1は、正負入力および1正出力を有する差動回路により構成される。そして、上記PMOSトランジスタPT7は、出力バッファBF1の電流源として機能する。
出力バッファBF1の正入力が発振部OSCの最終段の発振遅延素子OSCD3の負出力に接続され、負入力が発振遅延素子OSCD3の正出力に接続されている。
出力バッファBF1は発振部OSCの差動出力をシングル信号に変換し、その発振信号CLKを帰還分周器166に出力する。
電流調節部170は、供給電流Idlに応じた電流Ioscを発生し、電流Ioscを遅延回路181の遅延素子に調節信号として供給する。
電流調節部170は、外部からのデータまたはデータクロックの遅延制御信号DDCTL、DCCTLに応じて電流を微調整可能である。
各遅延回路180−0〜181−pは、電流調節部170により供給される電流Ioscに応じた遅延量をもってデータの遅延量を調節し、このデータを出力インタフェース部150の対応するドライバ151−0〜151−pに出力する。
PMOSトランジスタPT11のドレインが電流Idlの供給ラインに接続され、その接続ノードND11がPMOSトランジスタPT11のゲートおよびPMOSトランジスタPT12のゲートに接続されている。
PMOSトランジスタPT12のドレインが可変ゲート部171に接続され、その接続ノードND12がNMOSトランジスタNT11のゲートに接続されている。
PMOSトランジスタPT13のドレインがNMOSトランジスタNT11のドレインに接続され、その接続ノードND13がPMOSトランジスタPT13のゲートおよびPMOSトランジスタPT14のゲートに接続されている。
そして、PMOSトランジスタPT14のドレインから電流Ioscが遅延回路181の遅延素子に供給される。すなわち、PMOSトランジスタPT14は電流源として遅延回路181と共用される。
なお、図6においては、電流源I11、NMOSトランジスタNT13,NT14により形成されるカレントミラー回路で電流Idlを供給するように構成されている。
NMOSトランジスタNT12は、ゲートがノードND12に直接接続されている。
NMOSトランジスタNT121〜NT126は、各ゲートとノードND12とを選択的に接続するスイッチSW11と、各ゲートと基準電位源VSSとを選択的に接続するスイッチSW12とが接続されている。
スイッチSW11,SW12は、6ビットの制御信号DDCTLにより相補的にオンオフされる。
たとえば対応するビットが1の場合はスイッチSW11がオンし、スイッチSW12がオフする。一方、対応するビットが0の場合はスイッチSW11がオフし、スイッチSW12がオンする。
これにより、電流ミラー機能のミラー比Kが調節され、これに応じて電流Ioscが微調整される。
そして、スイッチ188,189、インバータ187によりバイパス回路190が形成されている。
遅延回路181は、バッファBF181,BF182、データ入力端子TDIN、スタンバイ信号STBの入力端子TSTB、および出力端子TDOUTを有する。
本実施形態において、スタンバイ信号STBはハイレベルでアクティブであり、非スタンバイ時にはローレベルに設定される。
クロックドインバータ185の出力はクロックドインバータ186の入力および入力レベルシフタ183の負入力に接続されている。そして、クロックドインバータ186の出力が入力レベルシフタ183の正入力に接続されている。
クロックドインバータ185,186の制御端子はスタンバイ信号STBの入力端子TSTBに接続されている。
入力レベルシフタ183の正出力が遅延素子182の負入力に接続され、負出力が遅延素子182の正入力に接続されている。遅延素子182の正出力が出力レベルシフタ184の負入力に接続され、負出力が出力レベルシフタ184の正入力に接続されている。
出力レベルシフタ184の出力がスイッチ189の端子aに接続され、スイッチ189の端子bがバッファBF182の入力に接続され、バッファBF182の出力が出力端子TDOUTに接続されている。
また、スイッチ188の制御端子およびインバータ187の入力がスタンバイ信号STBの入力端子TSTBに接続され、インバータ187の出力がスイッチ189の制御端子に接続されている。
遅延素子182は、電流調節部170により電流Ioscを受けて、この電流Ioscの値に応じた遅延量をもって入力レベルシフタ183の出力データを遅延させ、そのデータを出力レベルシフタ184に出力する。
なお、遅延素子182において、電流源としてのPMOSトランジスタPT21は図5に示す電流調節部170と共用するPMOSトランジスタPT14に相当する。
PMOSトランジスタPT21のゲートは、図5に示したように、ノードND13に接続されている。
PMOSトランジスタPT22のドレインがNMOSトランジスタNT21、NT23のドレインに接続され、その接続点によりノードND21が形成されている。PMOSトランジスタPT22のゲートが正の入力端子TI+に接続され、ノードND21が負の出力端子TO−に接続されている。正の入力端子TI+は上述したように、入力レベルシフタ183の負出力に接続され、負の出力端子TO−は出力レベルシフタ184の正入力に接続される。
PMOSトランジスタPT23のドレインがNMOSトランジスタNT22、NT24のドレインに接続され、その接続点によりノードND23が形成されている。PMOSトランジスタPT23のゲートが負の入力端子TI−に接続され、ノードND22が正の出力端子TO+に接続されている。負の入力端子TI−は上述したように、入力レベルシフタ183の正出力に接続され、正の出力端子TO+は出力レベルシフタ184の負入力に接続される。
NMOSトランジスタNT21およびNT23のソースが基準電位源VSSに接続されている。NMOSトランジスタNT21のゲートがノードND22に接続され、NMOSトランジスタNT23ゲートは自身のドレインおよびノードND21に接続されている。NMOSトランジスタNT23はダイオード接続されており、ノードND21の電位を所定電位に保持するリミッタとして機能する。
NMOSトランジスタNT22およびNT24のソースが基準電位源VSSに接続されている。NMOSトランジスタNT22のゲートがノードND21に接続され、NMOSトランジスタNT24ゲートは自身のドレインおよびノードND22に接続されている。NMOSトランジスタNT24はダイオード接続されており、ノードND22の電位を所定電位に保持するリミッタとして機能する。
このレベル反転動作の処理時間が電流調節部170から供給される電流Ioscの値で調節される。
たとえば遅延素子182の入力電圧レンジは、電圧最大値VMAXと電圧最小値VMINの範囲である。
PMOSトランジスタPT31およびPT32のソースが電源電圧VDDの供給源に接続され、NMOSトランジスタNT31およびNT32のソースが基準電位源VSSに接続されている。
PMOSトランジスタPT31のゲートが正の入力端子TI+に接続され、ドレインがNMOSトランジスタNT31のドレインに接続され、その接続点によりノードND31が形成されている。
PMOSトランジスタPT32のゲートが負の入力端子TI−に接続され、ドレインがNMOSトランジスタNT32のドレインに接続され、その接続点によりノードND32が形成されている。
NMOSトランジスタNT31のゲートがノードND32に接続され、NMOSトランジスタNT32のゲートがノードND31に接続されている。
そして、ノードND31が出力バッファ部1832の入力に接続され、ノードND32が出力バッファ部1833の入力に接続されている。
PMOSトランジスタPT33,PT34のソースが遅延素子182の電圧最大値VMAXの供給端子TVMAXに接続されている。
NMOSトランジスタNT33,NT34のソースが遅延素子182の電圧最小値VMINの供給端子TVMINに接続されている。
PMOSトランジスタPT33のドレインがNMOSトランジスタNT33のドレインと接続され、その接続点によりノードND33が形成されている。
PMOSトランジスタPT34のドレインがNMOSトランジスタNT34のドレインと接続され、その接続点によりノードND34が形成されている。
PMOSトランジスタPT33のゲートおよびNMOSトランジスタNT33のゲートが入力差動回路1831のノードND31に接続されている。
PMOSトランジスタPT34のゲートおよびNMOSトランジスタNT34のゲートがノードND33に接続され、ノードND34が負の出力端子TO−に接続されている。
すなわち、出力バッファ部1832は、ノードND31と出力端子TO−との間に2つのCMOSインバータを縦続接続して構成されている。
PMOSトランジスタPT35,PT36のソースが遅延素子182の電圧最大値VMAXの供給端子TVMAXに接続されている。
NMOSトランジスタNT35,NT36のソースが遅延素子182の電圧最小値VMINの供給端子TVMINに接続されている。
PMOSトランジスタPT35のドレインがNMOSトランジスタNT35のドレインと接続され、その接続点によりノードND35が形成されている。
PMOSトランジスタPT36のドレインがNMOSトランジスタNT36のドレインと接続され、その接続点によりノードND36が形成されている。
PMOSトランジスタPT35のゲートおよびNMOSトランジスタNT35のゲートが入力差動回路1831のノードND32に接続されている。
PMOSトランジスタPT36のゲートおよびNMOSトランジスタNT36のゲートがノードND35に接続され、ノードND36が正の出力端子TO+に接続されている。
すなわち、出力バッファ部1833は、ノードND32と出力端子TO+との間に2つのCMOSインバータを縦続接続して構成されている。
また、入力レベルシフタ183は、負の入力端子TI−に入力するデータを入力差動回路1831でレベルを反転させ、出力バッファ部1833でデータの電圧振幅を次段の遅延素子182の入力電圧レンジに調節し、正の出力端子TO+から出力する。
PMOSトランジスタPT41およびPT42のソースが電源電圧VDDの供給源に接続され、NMOSトランジスタNT41およびNT42のソースが基準電位源VSSに接続されている。
PMOSトランジスタPT41のゲートが正の入力端子TI+に接続され、ドレインがNMOSトランジスタNT41のドレインに接続され、その接続点によりノードND41が形成されている。
PMOSトランジスタPT42のゲートが負の入力端子TI−に接続され、ドレインがNMOSトランジスタNT42のドレインに接続され、その接続点によりノードND42が形成されている。
NMOSトランジスタNT41,NT42のゲートがノードND41に接続され、ノードND42が出力端子TOに接続されている。
スイッチ188,189はスタンバイ信号STBがハイレベルのときにオン状態となり、入力データの経路において、バッファBF181の出力を出力レベルシフタ184側に直接転送する。
すなわち、スイッチ188は、スタンバイ信号STBがアクティブのハイレベルのときに、データ経路におけるクロックドインバータ185,186、入力レベルシフタ183、遅延素子182、出力レベルシフタ184の経路をバイパスさせる。
スイッチ189は、スタンバイ信号STBがローレベルでインバータ187の出力がハイレベルのときにオン状態となり、出力レベルシフタ184の出力をバッファBF182を介して出力端子TDOUTに伝搬させる。
スイッチ189は、スタンバイ信号STBがハイレベルでインバータ187の出力がローレベルのときにオフ状態となり、出力レベルシフタ184の出力側をハイインピーダンス状態に保持する。
図10は、遅延時間Tdと供給電流Ioscとの関係を説明するための図である。
図11(A)〜(D)は通常動作(非スタンバイ)時のタイミングチャートである。
図12(A)〜(D)はスタンバイ時のタイミングチャートである。
検出された位相差はチャージポンプ163とループフィルタ164にて時間軸から電圧軸に変換される。
電圧制御発振器165の出力は帰還分周器166に供給され、そこで比較周波数に分周され位相比較器162にフィードバックされる。そして、フィードバッククロックFCLKと分周後のマスタークロックである基準クロックRCLKの位相が一致する周波数でロックがかかる。
本実施形態においては、この位相差が遅延回路181の遅延時間の基準値として使用される。
ロック周波数はマスタークロックMCKの周波数、帰還分周器166の分周数、電圧制御発振器165のゲイン、チャージポンプ163の出力電流、ループフィルタ164の伝達関数により決定される。
ただし、本遅延タイミング調整回路210ではPLL回路160のロック周波数は直接遅延時間として使用しないため、任意のロック周波数に設定することが可能である。
この電流IdlはPLL回路160の電圧制御発振器165の発振遅延素子OSCD1〜3に供給されるものをミラー(折り返し)したものである。このため、遅延回路181の遅延素子182で生じる位相差はPLL回路160の発振遅延素子OSCD1〜3のうちの1段で生じる位相差と同一のものとなる。
したがって、遅延回路181の遅延素子182cで生じる位相差もPLL回路160と同様に温度変化、電源電圧変動、トランジスタのしきい値バラツキの影響を受けない。
この図5および図6例の場合、遅延時間Tdと遅延素子182への供給電流Ioscは以下のような関係式が成り立つ。
ΔTd ∝ 1/√ΔIosc ・・・(式1)
ΔIosc = Idl/ΔK ・・・(式2)
ここで、式2を式1に代入すると、次の関係が得られる。
ΔTd ∝ √ΔK/√Idl ・・・(式3)
∴ΔTd ∝ √ΔK ・・・(式4)
図10は、供給電流Ioscと遅延時間Tdとの関係をグラフ化したものである。
電流調節部(遅延調節部)170は、図5および図6に示されるように、カレントミラー構成であり、ミラー比を外部からの制御信号DDCTLで調節できるように設定可能な構成となっている。
このミラー比がKに相当する。
電流調節部(遅延調節部)170は、カレントミラー比を制御信号DDCTLで切り替えられる構成であるため、ミラー比Kの選び方次第で平方根特性も実現可能である。
たとえば、Kを1,4,9,16,25・・・と切り替えた場合、Kの平方根は1,2,3,4,5・・・となり、ΔTdは線形に増加していくことが確認できる。
この場合、バッファの遅延のみに切り替えることができる。
このとき、入力レベルシフタ183、遅延素子182、出力レベルシフタ184は連動してスタンバイ状態となり、消費電力を抑えることができる。
なお、このときの出力レベルシフタ184の出力端子はハイインピーダンスに設定する。
たとえば、イメージセンサのデータレートを落とした際に、出力チャネルの数がそれに連動して減るとすると、減らされた出力チャネルはスタンバイに落とすことで、消費電力の削減を可能としている。
スタンバイ信号STBがローレベルの場合、入力レベルシフタ183、遅延素子182、出力レベルシフタ184を介する。これにより、入力データDATAINに対して、制御信号DDCTLのミラーKの値に比例した遅延時間Tdだけ遅れて出力データDATAOUTが出力される。
スタンバイ信号STBがハイレベルになると、入力レベルシフタ183、遅延素子182、出力レベルシフタ184はスタンバイ状態となり、遅延時間Tdはほぼ0となる。
また、遅延タイミング調整回路210は、遅延回路181の遅延素子182に供給する電流を調節する電流調節部170を有しており、多チャネルインタフェースに応用する場合に各遅延回路毎に独立して遅延時間を設定することが可能である。
遅延タイミング調整回路210は、各データラインDTL0〜DTLp上に配置する回路がDLLに比べて少ないため、DLLに比べて小型化が可能であり、イメージセンサ等の周辺回路の小型化が必要なものに適している。
遅延タイミング調整回路210は、PLL回路160内部の発振遅延素子OSCD1〜3で生じる位相差を直接遅延時間として使用するのではない。このため、遅延時間に依らずPLL回路160のロック周波数を任意に定めることが可能であり、PLL回路160の設計難易度を下げることが可能である。
図13は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム500は、この撮像デバイス510の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ520を有する。
また、カメラシステム500は、撮像デバイス510を駆動する駆動回路(DRV)530と、撮像デバイス510の出力信号を処理する信号処理回路(PRC)540と、を有する。
信号処理回路540で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路540で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (13)
- 複数のデータラインと、
発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、
上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる、上記複数のデータラインにそれぞれ配置された複数の遅延回路と、
上記遅延回路ごとに独立して配置され、上記位相同期回路の発振にかかわる信号に応じて対応する上記遅延回路の遅延素子の遅延量を調節する複数の遅延調節部と、を有し、
上記位相同期回路は、
基準クロックとフィードバッククロックとの位相比較結果に応じた電圧を受けて、カレントミラー回路により得られた電流を上記発振遅延素子の電流源に供給して発振動作を行う電圧制御発振器を含み、
上記遅延調節部は、
上記位相同期回路のカレントミラー回路により得られた上記電流に応じた電流を、少なくとも一つのカレントミラー回路を介して対応する上記遅延回路の上記遅延素子の遅延量を調節する調節信号として当該遅延素子の電流源に供給する
タイミング調整回路。 - 上記遅延調節部は、
上記位相同期回路のカレントミラー回路により得られた上記電流を折り返す第1のカレントミラー回路と、
ミラー比を調整可能で、上記第1のカレントミラー回路による電流を折り返す第2のカレントミラー回路と、を含み、
上記第2のカレントミラー回路による電流を上記遅延素子の電流源に当該遅延素子の遅延量を調節する調節信号として供給する
請求項1記載のタイミング調整回路。 - 上記遅延調節部は、
制御信号に応じて上記遅延素子に供給する電流を微調整可能な機能を有する
請求項1または2記載のタイミング調整回路。 - 上記遅延回路は、
少なくとも上記遅延素子の入力側に配置され、入力データを上記遅延素子の入力電圧レンジに調節し、レベル調節したデータを当該遅延素子に供給する入力レベルシフタと、
上記遅延素子から出力されたデータの出力振幅電圧をデータの電圧振幅に戻す出力レベルシフタと、
スタンバイ時に、上記入力レベルシフタ、上記遅延素子、および上記出力レベルシフタのデータ経路をバイパスして、入力データを上記出力レベルシフタの出力側にバイパスするバイパス回路と、を含む
請求項1から3のいずれか一に記載のタイミング調整回路。 - 上記バイパス回路は、
上記スタンバイ時に、上記出力レベルシフタの出力側をハイインピーダンスに保持する機能を有する
請求項4記載のタイミング調整回路。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から画素信号の読み出しを行い、読み出したアナログ画素信号をデジタル信号に変換する機能を含む画素読み出し部と、
上記画素読み出し部によるデジタル信号の遅延タイミングを調整可能なタイミング調整回路と、を有し、
上記タイミング調整回路は、
複数のデータラインと、
発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、
上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる、上記複数のデータラインにそれぞれ配置された複数の遅延回路と、
上記遅延回路ごとに独立して配置され、上記位相同期回路の発振にかかわる信号に応じて対応する上記遅延回路の遅延素子の遅延量を調節する複数の遅延調節部と、を有し、
上記位相同期回路は、
基準クロックとフィードバッククロックとの位相比較結果に応じた電圧を受けて、カレントミラー回路により得られた電流を上記発振遅延素子の電流源に供給して発振動作を行う電圧制御発振器を含み、
上記遅延調節部は、
上記位相同期回路のカレントミラー回路により得られた上記電流に応じた電流を、少なくとも一つのカレントミラー回路を介して対応する上記遅延回路の上記遅延素子の遅延量を調節する調節信号として当該遅延素子の電流源に供給する
固体撮像素子。 - 上記遅延調節部は、
上記位相同期回路のカレントミラー回路により得られた上記電流を折り返す第1のカレントミラー回路と、
ミラー比を調整可能で、上記第1のカレントミラー回路による電流を折り返す第2のカレントミラー回路と、を含み、
上記第2のカレントミラー回路による電流を上記遅延素子の電流源に当該遅延素子の遅延量を調節する調節信号として供給する
請求項6記載の固体撮像素子。 - 上記遅延調節部は、
制御信号に応じて上記遅延素子に供給する電流を微調整可能な機能を有する
請求項6または7記載の固体撮像素子。 - 上記遅延回路は、
少なくとも上記遅延素子の入力側に配置され、入力データを上記遅延素子の入力電圧レンジに調節し、レベル調節したデータを当該遅延素子に供給する入力レベルシフタと、
上記遅延素子から出力されたデータの出力振幅電圧をデータの電圧振幅に戻す出力レベルシフタと、
スタンバイ時に、上記入力レベルシフタ、上記遅延素子、および上記出力レベルシフタのデータ経路をバイパスして、入力データを上記出力レベルシフタの出力側にバイパスするバイパス回路と、を含む
請求項6から8のいずれか一に記載の固体撮像素子。 - 上記バイパス回路は、
上記スタンバイ時に、上記出力レベルシフタの出力側をハイインピーダンスに保持する機能を有する
請求項9記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から画素信号の読み出しを行い、読み出したアナログ画素信号をデジタル信号に変換する機能を含む画素読み出し部と、
上記画素読み出し部によるデジタル信号の遅延タイミングを調整可能なタイミング調整回路と、を有し、
上記タイミング調整回路は、
複数のデータラインと、
発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、
上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる、上記複数のデータラインにそれぞれ配置された複数の遅延回路と、
上記遅延回路ごとに独立して配置され、上記位相同期回路の発振にかかわる信号に応じて対応する上記遅延回路の遅延素子の遅延量を調節する複数の遅延調節部と、を有し、
上記位相同期回路は、
基準クロックとフィードバッククロックとの位相比較結果に応じた電圧を受けて、カレントミラー回路により得られた電流を上記発振遅延素子の電流源に供給して発振動作を行う電圧制御発振器を含み、
上記遅延調節部は、
上記位相同期回路のカレントミラー回路により得られた上記電流に応じた電流を、少なくとも一つのカレントミラー回路を介して対応する上記遅延回路の上記遅延素子の遅延量を調節する調節信号として当該遅延素子の電流源に供給する
カメラシステム。 - 上記遅延調節部は、
上記位相同期回路のカレントミラー回路により得られた上記電流を折り返す第1のカレントミラー回路と、
ミラー比を調整可能で、上記第1のカレントミラー回路による電流を折り返す第2のカレントミラー回路と、を含み、
上記第2のカレントミラー回路による電流を上記遅延素子の電流源に当該遅延素子の遅延量を調節する調節信号として供給する
請求項11記載のカメラシステム。 - 上記遅延調節部は、
制御信号に応じて上記遅延素子に供給する電流を微調整可能な機能を有する
請求項11または12記載のカメラシステム。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008303070A JP5458556B2 (ja) | 2008-11-27 | 2008-11-27 | タイミング調整回路、固体撮像素子、およびカメラシステム |
US12/591,132 US7965116B2 (en) | 2008-11-27 | 2009-11-10 | Timing adjustment circuit, solid-state image pickup element, and camera system |
US12/929,246 US8093934B2 (en) | 2008-11-27 | 2011-01-11 | Timing adjustment circuit, solid-state image pickup element, and camera system |
US13/328,378 US8471615B2 (en) | 2008-11-27 | 2011-12-16 | Timing adjustment circuit, solid-state image pickup element, and camera system |
US13/674,555 US8502578B2 (en) | 2008-11-27 | 2012-11-12 | Timing adjustment circuit, solid-state image pickup element, and camera system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008303070A JP5458556B2 (ja) | 2008-11-27 | 2008-11-27 | タイミング調整回路、固体撮像素子、およびカメラシステム |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010130364A JP2010130364A (ja) | 2010-06-10 |
JP2010130364A5 JP2010130364A5 (ja) | 2012-01-05 |
JP5458556B2 true JP5458556B2 (ja) | 2014-04-02 |
Family
ID=42195647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008303070A Expired - Fee Related JP5458556B2 (ja) | 2008-11-27 | 2008-11-27 | タイミング調整回路、固体撮像素子、およびカメラシステム |
Country Status (2)
Country | Link |
---|---|
US (4) | US7965116B2 (ja) |
JP (1) | JP5458556B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5458556B2 (ja) * | 2008-11-27 | 2014-04-02 | ソニー株式会社 | タイミング調整回路、固体撮像素子、およびカメラシステム |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP5507992B2 (ja) * | 2009-12-15 | 2014-05-28 | キヤノン株式会社 | 表示制御装置及びその制御方法 |
JP5525914B2 (ja) * | 2010-05-25 | 2014-06-18 | オリンパス株式会社 | ランプ波生成回路および固体撮像装置 |
-
2008
- 2008-11-27 JP JP2008303070A patent/JP5458556B2/ja not_active Expired - Fee Related
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2009
- 2009-11-10 US US12/591,132 patent/US7965116B2/en not_active Expired - Fee Related
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2011
- 2011-01-11 US US12/929,246 patent/US8093934B2/en not_active Expired - Fee Related
- 2011-12-16 US US13/328,378 patent/US8471615B2/en active Active
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2012
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Publication number | Publication date |
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US8502578B2 (en) | 2013-08-06 |
US20100127741A1 (en) | 2010-05-27 |
US20110102656A1 (en) | 2011-05-05 |
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US20130070118A1 (en) | 2013-03-21 |
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US8093934B2 (en) | 2012-01-10 |
US7965116B2 (en) | 2011-06-21 |
US8471615B2 (en) | 2013-06-25 |
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