JP4561601B2 - 表示駆動用信号処理装置、表示装置、表示駆動用信号処理方法 - Google Patents

Description

本発明は、画像表示部に対して映像信号により画像を表示するための信号処理を実行する表示駆動用信号処理装置とその方法に関する。また、このような表示駆動用信号処理装置を備えて画像表示を行うようにされた表示装置に関するものである。

近年の各種のディスプレイ（画像表示）装置などでは、表示駆動のための信号処理をデジタル信号処理により行うものが普及し、また、一般化してきている状況にある。
このような装置では、例えば内部において、所定規格のデータインターフェイスによりデジタル映像信号と、このデジタル映像信号と同期するクロックの入出力を行うようにされている。データインターフェイス経由でデジタル映像信号とクロックを入力したデバイスでは、クロックに同期したタイミングで、例えば画素単位でのデジタル映像信号に対する所要の処理を実行するようにされる。このようにして、画素単位に応じた周期のクロックは、ドットクロックともいわれる。

しかしながら、上記のようにしてデータインターフェイスにより規定されるドットクロックと、ディスプレイ装置におけるディスプレイデバイスが画像表示のための画素駆動に使用するドットクロックとで、その周波数は必ずしも同じにはならない。これは、データインターフェイス規格において規定されるドットクロックなどにより定められる水平方向の画素（ドット）数（水平画素数）と、実際の表示パネルにおいて構造的に設定される水平画素数とは異なる場合があることによる。つまり、データインターフェイス規格の下で定められる水平画素数は或る所定数で固定であるのに対して、ディスプレイデバイスの水平画素数は、例えばその画面サイズ規格などに応じて変更されるべきものとなる。このようにして、表示パネルの水平画素数は多様性を有する。このために、表示パネルの水平画素数をデータインターフェイス規格の下で定められる水平画素数に一致させるという設計思想が採られることはほとんどない。現実においては、スケーリングといわれる処理により、データインターフェイス規格に従ったデジタル映像信号の水平画素数を、ディスプレイデバイスの水平画素数に変換するとともに、新たに、この変換された水平画素数に応じて映像信号に同期するようにされた表示用のクロックも生成するようにされる。そして、この表示用のクロックにより、ディスプレイデバイスにおける画素の駆動タイミングをコントロールするようにしている。このようにすれば、ディスプレイデバイスの水平画素数に応じた適切な表示駆動タイミングが得られることになる。

特開平１１−２０２８３９号公報

ところで、上記したような表示用のクロックを生成するための構成としては、ＰＬＬ回路などを用いたものが知られている。しかしながら、ＰＬＬ回路は相応に規模の大きい回路であり、表示用のクロックを生成するためにＰＬＬ回路を追加しているという現状の構成は、基板レイアウトやコストなどの点で、効率的であるとはいえない。

そこで、ディスプレイデバイスの水平画素数について、そのデータインターフェイス規格におけるドットクロックの周波数を２のべき乗により乗算して割り切れるようなクロック周波数に対応する数となるものを選択するという構成を考えることができる。このような構成であれば、ディスプレイデバイスに供給するクロックは、データインターフェイス規格のドットクロックを単純に１／２分周、１／４分周するなど、２のべき乗の数により分周するという単純な処理で得られることになり、ＰＬＬ回路は必要が無くなる。
しかし、この場合には、ディスプレイデバイスの水平画素数が、上記した条件のクロック周波数に対応したものに限定されることになり、これによりディスプレイデバイスの画素数選択の自由度が低くなり、例えば製品のバリエーションが制限されるなどの不都合が生じる。

そこで本発明は上記した課題を考慮して、表示駆動用信号処理装置として次のように構成する。
つまり、所定の第１の水平画素数を有する映像信号データと、この映像信号データと同期し、上記第１の水平画素数に応じた所定の周波数を有する一定周期の第１クロックと、を入力する入力手段と、上記入力手段により入力された上記映像信号データについて、上記第１の水平画素数から、画像表示部が有する水平画素数に適合した上記第１の水平画素数より少ない画素数の第２の水平画素数に変換する水平画素数変換手段と、上記第２の水平画素数に変換された後の映像信号データと同期すべきもので、上記第１クロックの1周期時間を整数倍したとされる長さの反転間隔を有し、上記反転間隔が、上記第１の水平画素数と上記第２の水平画素数との比に基づいて可変設定される第２クロックを生成する第２クロック生成手段と、マトリクス状に配列された画素を水平及び垂直方向に所定タイミングで走査するようにして駆動することで画像を表示するようにされ、水平方向の画素駆動については、上記第２クロックに基づいたタイミングで画素へのデータ信号の書き込みを行うようにされる上記画像表示部に対して、上記第２クロックと、上記第２の水平画素数に変換された後の映像信号データに基づく上記データ信号を出力する出力手段と、上記画像表示部の画素列間における、単位時間あたりの有効なデータ信号書き込み時間の差が一定以下となるようにして、上記画像表示部における水平方向の画素駆動が行われるようにするための画素駆動制御手段と、を備え、上記画素駆動制御手段は、第２クロックに基づくデータ信号書き込み可能時間が最長となる最長書き込み期間について、その有効なデータ信号の書き込み時間が、第２クロックに基づくデータ信号書き込み可能時間が最短となる最短書き込み期間と同じになるように制御することとした。

また、表示装置としては、マトリクス状に配列された画素を水平及び垂直方向に所定タイミングで走査するようにして駆動することで画像を表示するようにされ、水平方向の画素駆動については、上記第２クロックに基づいたタイミングで画素へのデータ信号の書き込みを行うようにされる画像表示部と、所定の第１の水平画素数を有する映像信号データと、この映像信号データと同期し、上記第１の水平画素数に応じた所定の周波数を有する一定周期の第１クロックと、を入力する入力手段と、上記入力手段により入力された上記映像信号データについて、上記第１の水平画素数から、上記画像表示部が有する水平画素数に適合した上記第１の水平画素数より少ない画素数の第２の水平画素数に変換する水平画素数変換手段と、上記第２の水平画素数に変換された後の映像信号データと同期すべきもので、上記第１クロックの1周期時間を整数倍したとされる長さの反転間隔を有し、上記反転間隔が、上記第１の水平画素数と上記第２の水平画素数との比に基づいて可変設定される第２クロックを生成する第２クロック生成手段と、上記画像表示部に対して、上記第２クロックと、上記第２の水平画素数に変換された後の映像信号データに基づく上記データ信号を出力する出力手段と、上記画像表示部の画素列間における、単位時間あたりの有効なデータ信号書き込み時間の差が一定以下となるようにして、上記画像表示部における水平方向の画素駆動が行われるようにするための画素駆動制御手段と、を備え、上記画素駆動制御手段は、第２クロックに基づくデータ信号書き込み可能時間が最長となる最長書き込み期間について、その有効なデータ信号の書き込み時間が、第２クロックに基づくデータ信号書き込み可能時間が最短となる最短書き込み期間と同じになるように制御することとした。

上記構成において、先ず基本的には、おおまかには、第１クロックに同期する映像信号データを入力して、この映像信号データの水平画素数を、画像表示部の水平画素数に変換する。ここで、第１クロックは、一定周期による所定周波数を有するものとされている。また、水平画素数が変換されれば、変換後の映像信号データに同期できるクロックの周波数は、第１クロックとは異なってくるので、変換後の映像信号データと同期すべきクロックとして、第２クロックを生成する。そして、点順次方式により水平方向の画素の駆動が行われる画像表示部に対して、水平画素数変換後の映像信号データと、第２クロックとを供給するようにされる。画像表示部は、供給された映像信号データと、上記第２クロックを水平方向駆動のタイミング制御のためのクロックとして利用して画素駆動を行うことで、入力される映像信号データの画像を表示する。
そのうえで、本願発明では、上記第２クロックについて、その反転間隔は、第１クロックの１周期時間を整数倍（本願発明においては１以上の整数となる、従って自然数となる）して得られる長さであることとされている。そして、反転間隔ごとの長さを、第１クロックの１周期時間の何倍に設定するのかについては、第１の水平画素数と第２の水平画素数との比に応じて可変されるべきものとしている。このような反転パターンとされる第２クロックは、その反転期間が、第１クロックの１周期時間の整数倍となるものであることから、第１の水平画素数と第２の水平画素数との比がどのような値であるかにかかわらず、第１クロックとしての信号を基として、例えばＨ／Ｌの出力を切り換えていくようにして生成できる。従って、第２クロックは、ＰＬＬ回路などに依らず、第１クロックを入力する論理回路などとしての構成により生成することができる。

上記のようにして、第２クロックを生成するのにあたって、例えばＰＬＬ回路の構成が不要となることで、第２クロック生成のための回路は簡易なものとなり、回路規模の縮小が図られ、コストダウンにもつながるなどの利点が得られる。
また、本願発明の第２クロックの生成にあたっては、第１の水平画素数と第２の水平画素数との比についてどのような関係が必要であるかについての制限は特にない。つまり、ＰＬＬ回路などが省略されるのにかかわらず、ディスプレイデバイスの画素数選択の自由度を妨げない。

図１は、本願発明を実施するための最良の形態（以下、実施の形態ともいう）として、表示装置におけるディスプレイパネル駆動系の構成例を示している。本実施の形態におけるディスプレイパネル駆動系としては、例えば図示するようにして、ＤＳＰ(Digital Signal Processor)１、表示ドライバ２、及びディスプレイパネル３から成るものとされる。
ＤＳＰ(Digital Signal Processor)１は、ビデオ信号を対象として各種所要のデジタル信号処理を施すための回路部位とされる。このＤＳＰ１の出力としては、先ず、ＲＧＢの３原色の信号成分から成るデータ信号、若しくは、ＹＵＶなどの輝度信号成分及び色差信号成分から成るデータ信号を、デジタルビデオデータとして出力するようにされる。また、このデジタルビデオデータ出力とともに、このデジタルビデオデータに同期した転送クロックＴＣＬＫ（第1クロック）を出力する。また、この場合には、デジタルビデオデータに対応する水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣも出力されるようになっている。
これらデジタル映像信号、転送クロックＴＣＬＫ、及び水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣは、デジタルビデオデータ入出力のための所定のデータインターフェイス規格に従った形式によりＤＳＰ１から出力され、後段の表示ドライバ部２に対して入力されるようになっている。なお、データインターフェイス規格や入出力デバイスによっては、入出力されるデジタルビデオデータに対して水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣが重畳されるようにして含まれる形式となる場合がある。

ところで、この図１に示す構成においては、ＤＳＰ１に代えて、Ａ／Ｄ変換器などにより、所定のデータインターフェイス規格に従ったデジタルビデオデータ、及び転送クロックを表示ドライバ部２に対して入力するような構成とされてもよい。本願発明との対応では、表示ドライバ部２において、入力されたデジタルビデオデータと転送クロックを利用して、ディスプレイパネル３を駆動するための信号を生成して出力する構成に特徴を有するものであり、従って、表示ドライバ２に対してデジタルビデオデータ及び転送クロックを出力するための回路部位の構成、機能については、特に限定されるべきものではない。

表示ドライバ部２は、ディスプレイパネル３を表示駆動するための部位であり、このために、入力されたデジタルビデオデータ、転送クロックＴＣＬＫ（、及び水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣ）を利用して、後段のディスプレイパネル３のタイプ、構造に適合する表示用データ信号と、ディスプレイパネル３における駆動タイミングを制御するための各種タイミング信号を生成し、ディスプレイパネル３に出力する。
なお、この場合において表示ドライバ部２から出力される表示用データ信号は、ＲＧＢごとの色に応じたアナログによる電圧値としての信号であるものとする。また、表示用データ信号とともに出力される各種タイミング信号としては、例えば少なくとも、水平方向走査（データ線駆動）のタイミングに応じたタイミングクロックである水平クロックＨＣＫと、垂直方向走査（ゲート線駆動）のタイミングに応じたタイミングクロックである垂直クロックＶＣＫとが出力されるようになっている。
また、表示ドライバ２の実際としては、例えば１つのＩＣ(Integrated Circuit)として構成されるのであるが、各種所要の部品の集合から成る構成とされてもよい。

ディスプレイパネル３は、所定種類のディスプレイデバイスを備えて構成され、上記のようにして表示ドライバ２から入力される表示用データ信号と各種タイミング信号を利用して表示のための動作を実行するようにされる。これにより、ディスプレイパネル３の表示画面上において、ＤＳＰ１にて処理される映像信号に基づく画像が表示されることになる。
ここで、本実施の形態のディスプレイパネル３の基本的な構造としては、水平及び垂直方向に沿っていわゆるマトリクス状に画素が配列された形式のものであるとされる。そのうえで、水平方向の画素駆動の方式としては、１水平走査期間ごとに、１水平ライン分の画素を同時に駆動するのではなく、水平方向に沿って１画素ずつ順次駆動していくようにされた方式を採用しているものとする。なお、ここでは、このような画素の順次駆動方式について点順次駆動方式ということにする。

現状において点順次駆動方式を採用するディスプレイデバイスとしては、低温ポリシリコン型などの液晶ディスプレイ、有機ＥＬ(Electro Luminescence)ディスプレイなどを挙げることができる。本願発明の下では、ディスプレイパネル３としては、点順次駆動方式のものであれば特に限定されるべきものではないが、ここでは、液晶ディスプレイを採用しているものとする。

図２は、表示ドライバ２の内部構成例を示している。
図１により説明したように、ＤＳＰ１から表示ドライバ２に対しては、デジタルビデオデータと、これに同期した転送クロックＴＣＬＫが入力される。また、デジタルビデオデータとは独立した信号として、あるいは、デジタルビデオデータに重畳された形式により、水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣが入力される。
先ず、表示ドライバ２に入力されるデジタルビデオデータは、ＲＧＢ各色の信号成分あるいはＹＵＶの信号成分から成るものであると先に説明したが、その形式は、これらの信号成分のデータが所定規則に従ってシリアルに配列されたものとなっている。そこで、表示ドライバ２においては、入力されたデジタルビデオデータについて、先ず、Ｓ（シリアル）／Ｐ（パラレル）変換部２１により、パラレル形式のデータ信号に変換する。つまり、シリアル形式により入力されたデジタルビデオデータを、Ｒ、Ｇ、Ｂ各色ごとのデータ信号、あるいはＹ（輝度信号）と、Ｕ、Ｖの各色差信号成分ごとのデータ信号に分離して並列的に出力させるものである。

Ｓ／Ｐ変換部２１から出力されたパラレル形式のデータ信号は、フィルタ２２に入力される。フィルタ２２は、例えば後段において実行される画素数変換処理時に生じる折り返しノイズ（歪み）が生じないようにするために、入力されたデータ信号について所定の帯域成分を除去し、スケーリング処理部２３に出力する。

この場合のスケーリング処理部２３は、スケーラ２４と遅延処理部２５から成るものとされる。
スケーラ２４は、入力されたデータ信号の水平画素数を変換する。スケーリング処理部２３（スケーラ２４）に対してパラレルに入力されるデータ信号は、ＤＳＰ１から出力される、データインターフェイス規格のデジタルビデオデータを基とするものであり、従って、これらデータ信号の水平画素数としても、上記データインターフェイス規格のデジタルビデオデータに対応したものとなっている。一方で、ディスプレイパネル３は、例えば、その仕様構成などに応じて定められた水平画素数を有するものであり、データインターフェイス規格のデジタルビデオデータのものとは異なったものとなるのが一般的である。本実施の形態としても、両者における水平画素数は異なるものとする。
このようにして、データインターフェイス経由などで表示駆動系に入力されるビデオ信号形式段階での水平画素数と、表示駆動系により駆動されるディスプレイデバイスとの間での水平画素数が異なる場合には、ビデオ信号の水平画素数が、ディスプレイデバイスの水平画素数となるようにしてやる必要がある。このための信号処理は画素数変換、あるいはスケーリングなどといわれる。スケーラ２４は、入力されたデータ信号について、その水平画素数を、ディスプレイ３の水平画素数に変換するための信号処理を実行する。なお、このような画素数変換の処理そのものについては、例えば、線形補間、あるいはキュービック補間などの補間処理の技術を適用した、従来から知られている手法、方式を採用すればよい。

遅延処理部２５は、スケーラ２４により画素数変換された後のデータ信号について、１画素単位に対応するデータ（画素データ）を対象として、その出力タイミングを所定時間分遅延させる遅延処理を行う。
例えば、従来においては、データ信号により点順次駆動方式のディスプレイデバイスを駆動する場合、例えば１水平走査期間において１つの画素を駆動する時間は均等であるようにされることが通常である。つまり、もっとも簡単な考え方としては、１水平走査期間として時間長を水平画素数（つまりディスプレイデバイスの水平画素数）により等分割して得られるとされる時間を、１画素分の駆動時間に割り当てるようにするものである。
しかしながら、本実施の形態では、後述するようにして、水平クロックＨＣＫ（ＨＣＫ１，２）によりコントロールされる１画素ごとの駆動時間は均一ではなく、適宜可変されるものとなる。そこで、このような画素の駆動タイミングに対応しては、データ信号を成すとされる画素データの出力タイミングとしても、一定期間ごとではなく、上記した可変の駆動時間に応じた適切なタイミングで転送されるようにする必要がある。遅延処理部２５は、このような画素データの転送タイミングが得られるようにして、後述するタイミングジェネレータ３４の制御に応じてデータ信号を遅延させるためにもうけられる。
なお、補足として説明しておくと、本実施の形態との比較では、従来におけるスケーリング処理部２３としての構成は、遅延処理部２５を省略したスケーラ２４のみの構成とされればよいことになる。

遅延処理部２５における遅延処理を経てスケーリング処理部２３から出力されたデータ信号は、ＲＧＢの色信号成分ごとの形式であれば、そのままビデオ信号処理部２６に入力される。また、例えばＹＵＶの輝度信号と色差信号成分とから成る形式であれば、一旦、ＲＧＢ変換処理部２７に入力され、ここでＲ，Ｇ，Ｂの色信号成分ごとのデータ信号の形式に変換されてから、ビデオ信号処理部２６に対して入力させるようにする。なお、このＲＧＢ変換処理部２７としての変換処理には、これまでにおいて周知されている技術が採用されればよい。

ビデオ信号処理部２６においては、入力されたＲ，Ｇ，Ｂの色信号成分によるデータ信号を対象として、主としては、ディスプレイパネル３に対して画像として表示出力した際における表示画質調整などのための信号処理を実行する。例えば、ブライトネス（明るさ）調整、コントラスト補正、ガンマ補正などの処理を実行する。

ビデオ信号処理部２６にて信号処理が施されたＲ，Ｇ，Ｂの各データ信号は、それぞれ、ＤＡＣ（デジタル−アナログ変換器）２８、ＤＡＣ２９、ＤＡＣ３０に入力されて、アナログの電圧値に変換され、さらに、アンプ３１，３２，３３により増幅されてディスプレイパネル３に対して入力される。

また、ＤＳＰ１から表示ドライバ部２に対して入力される、デジタルビデオデータの水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣは、これがデジタルビデオデータと分離された形式である場合には、表示ドライバ部２におけるタイミングジェネレータ３４に対して、ＤＳＰ１側から直接的に入力される。これに対して、デジタルビデオデータに重畳される形式である場合には、Ｓ／Ｐ変換部２１にてシリアル形式に変換された後のデータ信号を同期分離回路３５に入力して、ここで、データ信号から水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣを分離抽出してから、タイミングジェネレータ３４に対して入力するようにされる。

また、これらデジタルビデオデータ、及び水平・垂直同期信号ＳＹＮＣ・ＶＳＹＮＣとともに、
ＤＳＰ１から表示ドライバ部２に対して入力される転送クロックＴＣＬＫも、タイミングジェネレータ３４に対して入力するようにされる。

タイミングジェネレータ３４においては、上記のようにして入力される転送クロックＴＣＬＫ、及び水平・垂直同期信号ＨＳＹＮＣ・ＶＳＹＮＣを利用して、ディスプレイパネル３において画素を駆動するのに必要とされる各種のタイミング信号を生成し、ディスプレイパネル３に対して出力するようにされる。本実施の形態では、このタイミング信号として、水平クロックＨＣＫ、垂直クロックＶＣＫが含まれる。前述もしたように、水平クロックＨＣＫは、ディスプレイパネル３において水平方向走査（データ線駆動）のためのタイミングクロックとして使用され、垂直クロックＶＣＫは垂直方向走査（ゲート線駆動）のためのタイミングクロックとして使用される。

図３のタイミングチャートは、上記図２により説明した構成の表示ドライバ部２における動作として、水平方向の画素駆動に対応した動作例を示している。
先ず、図３（ａ）（ｂ）には、ＤＳＰ１側から表示ドライバ部２に入力される転送クロックＴＣＬＫと、この転送クロックＴＣＬＫに同期するデジタルビデオデータ（ここでは入力ビデオデータともいう）が示される。ここでは、入力ビデオデータとしては、１水平ラインが、７２０画素（ドット：dot）となる形式であるものとしている。つまり、データインターフェイス規格に従ったビデオデータの形式として、水平画素数＝７２０であることととして規定されている。これに対応して、図３（ｂ）においては、画素データごとに対して、その配列順に応じて１〜７２０までの番号を付すようにして、デジタルビデオデータを示している。ここでは、各々の画素データについて、番号ごとに、画素データ１〜７２０のようにして指し示すものとする。この点では、次に説明する図３（ｃ）（ｄ）の単純スケーリング後のデータ信号、ＨＣＫに同期後のデータ信号についても同様であるものとする。

図３（ｂ）の転送クロックＴＣＬＫは、１周期時間（１ｍｃｋ）が等しい一般的なクロックであり、この場合には、例えば１３．５MHzの周波数であることとされている。そして、図３（ａ）の入力ビデオデータは、この場合には、転送クロックＴＣＬＫの立ち上がりごとのタイミングで画素データが切り替わるようにして同期するものとされている。

この場合において、ディスプレイパネル３の水平画素数は３２０であることとする。従って、図２におけるスケーラ２４においては、入力されるデータ信号の水平画素数について、上記７２０から３２０に変換するように構成される。つまり、スケーラ２４は、画素数比率として７２０：３２０＝９：４に対応した補間処理等を実行することで、画素数変換を実行する。このようにして、スケーラ２４により画素数変換した段階で得られるデータ信号における画素データ１〜３２０のタイミングとしては、図３（ｃ）のようになる。
前述もしたように、スケーリング処理部２３においてスケーラ２４は、単純に、補間処理などにより水平画素数変換の処理を実行するのみとされている。従って、このスケーラ２４により画素数変換処理された段階のデータ信号を画素データのシーケンスとしてみた場合には、この図３（ｃ）に示されるようにして、1水平ラインに対応する時間（1水平走査期間）を３２０等分して得られる期間（１ｈｍｃｋ）ごとに画素データ１〜３２０が配列される形式としてみることができる。

例えば従来においては、この図３（ｃ）に示される画素データのタイミングに対応させて、ディスプレイパネル３に対して供給すべき水平クロックＨＣＫを生成することとしていた。つまり、水平クロックＨＣＫとしては、1水平走査期間の時間長と、変換処理後の水平画素数に基づいて決まる所定周波数で、一定周期となるようにして生成することになる。
これに対して、本実施の形態としては、以降述べるようにして、例えば図３（ｅ）若しくは図３（ｆ）に示すようにして、周期が一定ではない水平クロックＨＣＫを生成する。

ここで、図３（ｅ）は1相クロックとした場合の水平クロックＨＣＫを示し、図３（ｆ）は、２相クロックとした場合の水平クロックＨＣＫを示している。先ず、図３（ｅ）の１相クロックを例に、図３（ｄ）をあわせて参照しながら、本実施の形態の水平方向における画素駆動タイミングと、これに応じた水平クロックＨＣＫの概念を説明する。
この場合における、スケーラ２４により画素数変換処理が行われる前後の水平画素数の比率は、上記しているように７２０：３２０＝９：４である。
このことは、画素数変換処理後のデータ信号としては、画素数変換処理前のデータ信号の画素データが９つ連続する単位期間Ｔごとに、４つの連続する画素データを割り当てるようにすればよいことを意味する。この割り当て方として、上記単位期間Ｔにおいて４つの画素データごとの期間が均等となるようにすれば、図３（ｃ）となる。

一方で、上記単位期間Ｔを、転送クロックＴＣＬＫの１周期時間（ｍｃｋ）を最小基本単位として、この最小基本単位が９回連続する期間であるとしてみることとする。そのうえで、単位期間Ｔについて、ｍｃｋの整数倍を基として形成される期間により４分割するとすれば、
９＝３＋２＋２＋２
で表せることに基づいて、単位期間Ｔ（９ｍｃｋ）に割り当てる画素数変換処理後の4つの画素データの期間として、
３ｍｃｋ、２ｍｃｋ、２ｍｃｋ、２ｍｃｋ（計９ｍｃｋ）
の組み合わせからなる期間を割り当て可能であるということが導かれる。

図３（ｄ）は、上記した割り当て方に基づいた水平画素数変換処理後のデータ信号の例が示されている。
つまり、図３（ｂ）における最初の単位期間Ｔに対応しては、図３（ｄ）に示される信号データでは、画素データ１〜４の４つの画素データが割り当てられている。そのうえで、先ず、画素データ１については３ｍｃｋの期間が設定され、残る画素データ２，３，４ごとに２ｍｃｋの期間を割り当てている。以降も同様にして、残る７９の単位期間Ｔごとにおいて、画素数変換処理後の連続する４つの画素データに対して３ｍｃｋ、２ｍｃｋ、２ｍｃｋ、２ｍｃｋの各期間を割り当てていくようにされる。

すると、本実施の形態の水平クロックＨＣＫとしては、上記図３（ｄ）に示す画素データの期間に一致する画素のデータ書き込みタイミングが得られるような波形パターンであるべきことになる。
そこで、1相の水平クロックＨＣＫの場合であれば、その立ち上がりエッジのタイミングをデータ書き込み開始タイミングとしたときには、図３（ｅ）における最初の単位期間Ｔに示されるように、画素数変換前の画素データ１（図３（ｂ））に対応する最初の１ｍｃｋの期間と、画素数変換前の画素データ４に対応する１ｍｃｋの期間と、画素数変換前の画素データ６に対応する１ｍｃｋの期間と、画素数変換前の画素データ８に対応する１ｍｃｋの期間とをそれぞれＨレベルとして、残る画素数変換前の画素データ２，３，５，７に対応する１ｍｃｋの期間をＬレベルとする。また、残る７９の単位期間Ｔごとにおいても、例えば同様のパターンによりＨレベル期間とＬレベル期間を設定する。

つまり、この１相の水平クロックＨＣＫとしては、１ｍｃｋ期間分のＨレベルと、これに続くＬレベルの期間を1周期として考えると、この1周期の時間を、割り当てるべきｍｃｋの整数倍の期間に応じて可変しているということがいえる。そのうえで、1周期時間を可変するのにあたっては、先頭のＨレベルの反転間隔は１ｍｃｋで固定として、続くＬレベルの反転間隔を１ｍｃｋと２ｍｃｋとの間で可変設定するようにしている。
このようなパターンの水平クロックＨＣＫとすることで、1つの単位期間Ｔは、水平クロックＨＣＫの立ち上がりエッジにより、３ｍｃｋ、２ｍｃｋ、２ｍｃｋ、２ｍｃｋのシーケンスで分割されることになる。

上記図３（ｄ）に示す水平クロックＨＣＫを２相とした場合には、図３（ｆ）のようになる。つまり、１単位期間内におけるクロックの反転間隔について３ｍｃｋ、２ｍｃｋ、２ｍｃｋ、２ｍｃｋの組み合わせとして、相互に反転された波形による２つの水平クロックＨＣＫ１，ＨＣＫ２を生成して出力させるようにする。このようにして生成した２相の水平クロックＨＣＫ１、ＨＣＫ２では、ＨレベルからＬレベル、及びＬレベルからＨレベルへの反転タイミングが画素へのデータ書き込み開始タイミングとなる。このようにすれば、1相の水平クロックＨＣＫと同じ駆動タイミングを得ることができる。なお、本実施の形態の表示駆動系において、実際に水平クロックＨＣＫとして１相と２相のいずれを採用するのかについては、現実における設計上の条件、仕様などに応じて決定されればよいものである。

ところで、上記のようにして、本実施の形態の水平クロックＨＣＫ（ＨＣＫ１、２）は、その周期、反転間隔が均等でない。図２のスケーリング処理部２３における遅延処理部２５は、このようにして周期が均等でない水平クロックＨＣＫ（ＨＣＫ１、２）に、データ信号が画素データ単位で適正に同期できるようにするために設けられる。
例えば、スケーラ２４により単純に画素数変換が行われた段階での画素データの出力タイミングは、図３（ｃ）に示されるようにして、1単位期間を4等分した１ｈｍｃｋで均等なものとなる。この図３（ｃ）の画素データの出力タイミングと、図３（ｅ）（ｆ）に示す本実施の形態の水平クロックＨＣＫ（ＨＣＫ１、２）のタイミングとを比較すれば分かるように、例えば単位期間Ｔにおける２番目以降の画素データの開始タイミングは、水平クロックＨＣＫ（ＨＣＫ１、２）に対して先行してしまう。つまり、図３（ｃ）に示すままの画素データの出力タイミングでは、水平クロックＨＣＫ（ＨＣＫ１、２）と同期できない。
そこで、図３（ｄ）における最初の単位期間Ｔに示されるようにして、例えば画素データ２は、画素データ１の出力時点から３ｍｃｋを経過した時点となるように遅延させ、さらに、画素データ３は、画素データ２の出力時点から２ｍｃｋを経過した時点となるように遅延させ、画素データ４は、画素データ３の出力時点から２ｍｃｋを経過した時点となるように遅延させるというようにして、以降も同様にして、所要のｍｃｋの整数倍の遅延時間を与えるようにして画素データの出力タイミングを制御するようにされる。これにより、本実施の形態の水平クロックＨＣＫ（ＨＣＫ１、２）と同期した各画素データの出力期間が得られることになる。
なお、遅延処理部２５における画素データの出力タイミングは、タイミングジェネレータ３４によって制御される。タイミングジェネレータ３４は、例えば遅延処理部２５に対して、自身が生成したクロックＨＣＫ（ＨＣＫ１，２）に応じた画素データの切り換えタイミング信号を出力する。遅延処理部２５は、このタイミング信号の入力に応じて画素データの出力を開始し、次のタイミング信号が得られるまでは、その出力を継続させるようにする。そして、タイミング信号が新たに得られると、次の画素データの出力に切り換えるようにされる。

本実施の形態では、上記のようにして、表示ドライバ部２により、入力されるビデオデータについての水平画素数変換と、変換後のビデオデータ（データ信号）に同期させるべき水平クロックＨＣＫ（ＨＣＫ１、２）を生成するようにされている。
ここで、1相の水平クロックＨＣＫは、1周期におけるＨレベルの反転間隔が１ｍｃｋ（転送クロックＴＣＬＫの1周期時間）で固定とされたうえで、Ｌレベルの反転間隔がｍｃｋの整数倍により可変される波形とされる。また、２相の水平クロックＨＣＫ１，ＨＣＫ２は、Ｈ／Ｌの反転間隔について、それぞれ、ｍｃｋの整数倍により可変される波形となっている。従って、本実施の形態の水平クロックは、1相、２相の何れのものについても、１ｍｃｋを1周期時間とする転送クロックＴＣＬＫを基として、Ｈ／Ｌレベルの出力を所要のパターンで変化させていくことで生成できる。これにより、実際にタイミングジェネレータ３４に備えるべき水平クロック生成のための構成としては、例えば転送クロックＴＣＬＫをクロック（ＣＬ）として入力して動作する簡易な論理回路などの組み合わせにより実現することが可能になる。

従来においては、水平方向の画素駆動あたり、１画素あたりの駆動時間には、例えば1水平走査期間を水平画素数により等分割して得られる均等な時間を与えるようにされていた。この場合、変換前の水平画素数と変換後の水平画素数との関係が、例えば２のべき乗などとならない限りは、別途、ＰＬＬ回路を設け、このＰＬＬ回路により、変換処理前の水平画素数に応じた周期の水平クロックを生成するようにされていた。
これに対して、本実施の形態であれば、変換処理前と後とでの画素数の比に関わらず、画素駆動のための水平クロックについて、上記しているように、簡易な論理回路などより生成できるので、ＰＬＬ回路は不要となる。ＰＬＬ回路と、本実施の形態において備えるべき水平クロック生成のための構成とを比較すれば、その回路規模は、本実施の形態のほうが小さくて済むものであり、その分のコストダウン、回路基板サイズの縮小などが図られることになる。
また、ＰＬＬ回路により水平クロックを生成する場合には、画素数変換処理前の転送クロックとの同期性が喪失することから、これを吸収するために、例えばＦＩＦＯ(Fist In First Out)によりデータ信号を入出力させるメモリが必要となるのが一般的であるが、本実施の形態では、画素数変換処理前の転送クロックＴＣＬＫを利用して水平クロックが生成されることから、変換処理前と後とで同期性が維持されるので、上記したメモリも不要となる。この点でも、上記した利点がさらに助長される。
なお、本実施の形態としては、水平クロックの1周期時間若しくは反転期間が可変されることに対応して、データ信号を画素データ単位で遅延させる遅延処理部２５としての構成を必要とするが、例えばＰＬＬ回路及び上記ＦＩＦＯタイプのメモリを実装することに比較すれば、その回路規模は遙かに小さくて済む。

また、本実施の形態としては、変換処理前と後とでの画素数の比がどのようなものであっても、例えばＰＬＬ回路などを必要とすることなく、図３により説明した考え方に基づいて、転送クロックＴＣＬＫを基として、画素駆動のための水平クロックを生成することができる。従って、別の見方をすれば、本実施の形態としては、水平クロック生成のためにＰＬＬ回路を備えない構成でありながら、変換処理後の画素数について特に制限はなくなるものであり、ディスプレイパネル３の画素数選択の自由度を妨げないという利点も得られるものである。

続いて、先の説明のようにして表示ドライバ部２にて生成されるデータ信号と水平クロックＨＣＫ（ＨＣＫ１，２）に基づき、ディスプレイパネル３に内部おいて実行される、水平方向の画素駆動の動作例について、図４及び図５を参照して説明する。
先ず、図４は、本実施の形態のディスプレイパネル３内部の回路構成例を示している。ここでのディスプレイパネル３の基本的な構成としては、点順次駆動方式を採用する液晶ディスプレイデバイスであるものとする。また、この図においては、説明の便宜上、Ｒ，Ｇ，Ｂのうち、１つの色のデータ信号に対応した構成を抜き出して示している。実際には、この図に示される構成が、Ｒ，Ｇ，Ｂごとの色信号に対応して備えられる。

この図に示すように、ディスプレイパネル３においては、１つの表示画素に対応する画素セル駆動回路Ｐｘが所要数用意され、これらがマトリクス状に配列される。１つの画素セル駆動回路Ｐｘは、画素スイッチＱ、画素容量Ｃを備えて形成される。画素スイッチＱは、例えばＦＥＴ（電界効果トランジスタ）としての構造を有している。画素スイッチＱは、例えばそのゲートが所定の一本のゲート線Ｇに対して接続され、ドレインが所定の一本のデータ線Ｄと接続されるようになっている。画素スイッチＱのソースは、画素容量Ｃと接続される。
そのうえで、ここでは図示していないが、画素セル駆動回路Ｐｘがマトリクス状に配列された平面部に対しては、例えば所定の共通電位が印加される共通電極が形成された基板が、液晶層を介して対向するようにして配置される。

ゲート線Ｇ（ｍ）、Ｇ（ｍ＋１）・・・・は、それぞれが1水平ラインに対応して設けられ、上記のようにして、1水平ライン分の画素セル駆動回路Ｐｘの画素スイッチＱのゲートが接続される。これらのゲート線Ｇは、ここでは図示していない垂直走査回路により走査が行われる。垂直走査回路は、周知のようにして、シフトレジスタなどを備えて形成されることで、後述するようにして、ゲート線に対して、順次的にゲート電圧を印加していくようにされる。

また、水平走査回路４０は、点順次駆動方式とされることに対応して次のような構成が採られている。
水平走査回路４０においては、先ず、データ線Ｄ（ｎ）、Ｄ（ｎ＋１）・・・Ｄ（ｎ＋５）・・・ごとに応じたシフト回路部ＲＧ（ｎ）、ＲＧ（ｎ＋１）・・・ＲＧ（ｎ＋５）・・・をシリアルに接続して成るものとされるシフトレジスタ４１が備えられる。また、同様にして、シフト回路部ＲＧ（ｎ）、ＲＧ（ｎ＋１）・・・ＲＧ（ｎ＋５）・・・ごとに応じて、データ線スイッチＨＳＷ（ｎ），ＨＳＷ（ｎ＋１）・・・ＨＳＷ（ｎ＋５）・・・が備えられる。
この場合のシフトレジスタ４１には、図示するようにして、2相の水平クロックＨＣＫ１，ＨＣＫ２が入力される。そして、シフトレジスタ４１におけるシフト回路部ＲＧの各出力は、対応するデータ線スイッチＨＳＷに対してオン／オフコントロール信号として入力されるようになっている。
また、データ線スイッチＨＳＷ（ｎ），ＨＳＷ（ｎ＋１）・・・ＨＳＷ（ｎ＋５）・・・の一端は、表示ドライバ部２から出力されるデータ信号のラインに対して共通に接続される。このラインに供給されるデータ信号は、図３（ｄ）にて説明したものとされ、水平クロックＨＣＫ１，ＨＣＫ２に同期したものとなっている。データ線スイッチＨＳＷ（ｎ），ＨＳＷ（ｎ＋１）・・・ＨＳＷ（ｎ＋５）・・・の他端は、それぞれが対応するデータ線Ｄ（ｎ）、Ｄ（ｎ＋１）・・・Ｄ（ｎ＋５）・・・と接続される。

このようにして形成されるディスプレイパネル３による画像表示時の動作は、次のようになる。
先ず、ゲート線Ｇ（ｍ）、Ｇ（ｍ＋１）・・・に対しては、図４においては図示されていない垂直走査回路による走査が行われる。つまり、ゲート線Ｇ（ｍ）→Ｇ（ｍ＋１）→・・・の順で、1水平走査期間ごとのタイミングで、垂直方向に沿ってゲート線を線順次的に走査する。ゲート線には、走査が行われているときには、画素スイッチＱをオンとするようにして駆動するためのゲート電圧が印加され、そのゲート線に対してゲートが接続されている画素スイッチＱは、全てオン状態となる。走査が行われていないときには、ゲート線には画素スイッチＱをオフとする電位が現れるために、そのゲート線に接続される画素スイッチＱは全てオフとなる。

そして、１つのゲート線が走査される期間（1水平走査期間）内において、水平走査回路４０は、図５に示されるようにして、データ線スイッチＨＳＷ（ｎ），ＨＳＷ（ｎ＋１）・・・ＨＳＷ（ｎ＋５）・・・に対するオン／オフ制御を行うように動作する。
つまり、水平走査回路４０におけるシフトレジスタ４１には、例えば、図５（ａ）に示される水平クロックＨＣＫ１，ＨＣＫ２が入力される。この水平クロックＨＣＫ１，ＨＣＫ２は、図３（ｆ）により説明したものと同様の波形パターンを有しているものとされる。そして、この水平クロックＨＣＫ１，ＨＣＫ２の入力に応じてシフトレジスタ４１が動作する結果、データ線スイッチＨＳＷ（ｎ），ＨＳＷ（ｎ＋１）・・・ＨＳＷ（ｎ＋５）・・・は、図５（ｂ）〜（ｇ）に示すようにして、オン／オフタイミングがコントロールされる。なお、これら図５（ｂ）〜（ｇ）に示されるオン／オフパターンは、シフト回路部ＲＧ（ｎ）、ＲＧ（ｎ＋１）・・・ＲＧ（ｎ＋５）・・・の出力のＨ／Ｌレベルのパターンとしてもみることができる。

図４の構成から理解されるように、データ線スイッチＨＳＷがオフの状態では、対応するデータ線とデータ信号のラインとが切断されることになるので、そのデータ線には、データ信号としての電圧値は印加されることがない。これに対して、データ線スイッチＨＳＷがオン状態となって、対応するデータ線とデータ信号のラインとが接続されると、そのデータ線には、データ信号としての電圧値が印加されることになる。

具体的に図５においては、先ず、３ｍｃｋの反転期間による水平クロックＨＣＫ１，ＨＣＫ２により、データ線スイッチＨＳＷ（ｎ）が、３ｍｃｋ分の期間によりオン状態となる。このとき、データ信号のラインには、水平クロックＨＣＫ１，ＨＣＫ２に同期したデータ信号として、1つの画素データに応じた電圧値が３ｍｃｋ分の期間にわたって出力されており、この電圧値が、データ線スイッチＨＳＷ（ｎ）を介してデータ線Ｄ（ｎ）に印加される。これにより、このとき走査しているゲート線と、データ線Ｄ（ｎ）との交点にあるとされる、１つの画素セル駆動回路Ｐｘにおける画素スイッチＱを介して画素容量Ｃに電荷が蓄積されることになる。つまり、１つの画素に対するデータの書き込みが行われる。そして、このようにして書き込まれたデータに応じて、その位置に対応する液晶層の液晶が励起される。つまり、画素セルの駆動が行われる。
また、上記３ｍｃｋ分の期間によるデータ線スイッチＨＳＷ（ｎ）のオン期間が終了すると、続いては、データ線スイッチＨＳＷ（ｎ＋１）、ＨＳＷ（ｎ＋２）、ＨＳＷ（ｎ＋３）の順で、それぞれ２ｍｃｋ分の期間ごとにオン状態が切り換わっていくようにされる。この切り換わりに応じて、順次、データ線Ｄ（ｎ＋１）、Ｄ（ｎ＋２）、Ｄ（ｎ＋３）と走査が行われているゲート線との交点にある画素セル駆動回路Ｐｘに対して、順次、２ｍｃｋの期間ごとに出力される画素データの電圧値が書き込まれていくようにされる。以降、データ線スイッチＨＳＷ（ｎ＋４）からは、上記と同様にして、３ｍｃｋ→２ｍｃｋ→２ｍｃｋ→２ｍｃｋの期間パターンにより、データ線スイッチＨＳＷのオン状態を順次切り換えていくようにされ、これに応じて、順次、走査中のゲート線と、画素データの電圧値が印加されるデータ線Ｄとの交点の画素セル駆動回路Ｐｘにおいてデータ書き込みが行われ、その部分の液晶が励起されていく。

このようにして、本実施の形態のディスプレイパネル３は、アクティブマトリクス方式として、1水平ライン（ゲート線）を成す水平方向の画素群を同時に駆動するのではなく、１画素ごとに順次に駆動するようにされている。つまり、点順次駆動方式としての動作である。そのうえで、本実施の形態としては、上記図５の説明のようにして、先の図４による説明のようにして生成された水平クロックＨＣＫ１，ＨＣＫ２のタイミングにより、ディスプレイパネル３における水平ラインにおける画素駆動が行われるようにされる。なお、図３（ｅ）に示した１相の水平クロックＨＣＫによっても、その立ち上がりエッジのタイミングでシフトレジスタ４１がシフトを行うように動作することで、
そして、このような動作が、全水平ラインごとに行われることで、１画面のデータの書き込みが完了することになる。そして、この１画面分のデータの書き込みが、例えばフィールド周期で繰り返される（垂直クロックＶＣＫは、このフィールド周期ごとのタイミングをコントロールする）ことで、画像表示が行われる。このようにして本実施の形態では、図３にて説明したようにして生成される本実施の形態の水平クロックＨＣＫ（ＨＣＫ１，ＨＣＫ２）（図３（ｅ）（ｆ））と、遅延処理部２５により画素データ単位で出力タイミングが調整されたデータ信号（図３（ｄ））とにより、適正に水平方向の画素駆動が行われ、この結果、画像表示も正常に行われるものである。

ところで、これまでに説明した本実施の形態の表示駆動のための構成では、例えば９ｍｃｋによる単位期間を３ｍｃｋ、２ｍｃｋ、２ｍｃｋ、２ｍｃｋの４つに分割して画素駆動期間を形成し、これらの画素駆動期間により画素を駆動するようにされる。そして、このパターンによる画素駆動を、単位期間ごとに継続して繰り返していくようにされる。
しかしながら、このような画素駆動の方式では、画素駆動期間について、３ｍｃｋと２ｍｃｋとの間で時間差が生じることになる。つまり、1水平ラインの画素を駆動するのにあたり、異なる画素データの書き込み時間が混在することになる。このような画素データの書き込み時間の相違は、表示結果としては例えば画素単位での輝度差として現れる。
特に、図３、図４に示される水平クロックのタイミングでは、３ｍｃｋ→２ｍｃｋ→２ｍｃｋ→２ｍｃｋの順によるシーケンスを繰り返すようにしており、従って、３ｍｃｋの画素駆動期間により駆動されるデータ線と、２ｍｃｋの画素駆動期間により駆動されるデータ線は、固定となる。すると、上記した画素駆動期間の時間差により、３ｍｃｋの駆動期間の画素列と、２ｍｃｋの駆動期間の画素列との間に輝度差が生じることとなって、表示される画像としては、縦方向にスジが現れてしまうような画質劣化を招く可能性がある。

そこで、画素列間での輝度差を均一なものとするための本実施の形態の構成として、次の２例を挙げておくこととする。
先ず第1例については、図３を再度参照して説明する。
図３においては、図３（ｇ）として、データイネーブル信号ＤＥが示されている。この場合のデータイネーブル信号ＤＥは、遅延処理部２５により遅延された後のデータ信号（図３（ｄ）と同じタイミングとなる）についての、出力の有効／無効を設定する信号とされ、ここでは、データ出力についてＨレベルであれば有効となり、Ｌレベルであれば無効となるようにされる。そして、図３（ｄ）と、図３（ｇ）とを比較して分かるように、この場合のデータイネーブル信号ＤＥがＬレベルとなっているデータ出力の無効期間は、３ｍｃｋにより画素データを出力する期間における最後の１ｍｃｋの期間とされている。例えば遅延処理部２５により遅延されて、図３（ｄ）と同じ出力タイミングが生成されたデータ信号（画素データ）は、データイネーブル信号ＤＥがＬレベルとなっている期間においては出力されないようにして制御される。
このようにしてデータ信号の出力が制御されることで、３ｍｃｋの画素データの書き込み期間においては１ｍｃｋの停止期間が形成されて、実質的に有効となる書き込みの時間長は２ｍｃｋとなる。この結果、画素データの有効な書き込み時間は、全画素が２ｍｃｋの時間長で同じになる。
なお、上記停止期間としての１ｍｃｋは、３ｍｃｋの画素データの書き込み期間（最長書き込み期間に対応）から２ｍｃｋの画素データの書き込み期間（最短書き込み期間に対応）を差し引いた時間となるものである。
このようにして第１例では、時間が長い方の書き込み期間（最長書き込み期間に対応）について、実質的に有効となる書き込み時間を、時間が短い方の書き込み期間（最短書き込み期間に対応）と同じにすることで、画素ごとのデータ書き込み時間を均一となるようにしているものである。これにより、先に説明したような画素列間での輝度差は無くなることになって、例えば表示画像においてスジなどが現れるような画質劣化の問題は解消されることになる。

なお、データイネーブル信号ＤＥは、タイミングジェネレータ３４により生成するものとされればよい。このデータイネーブル信号ＤＥも、Ｈ／Ｌレベルの反転タイミングが、転送クロックＴＣＬＫの1周期時間ｍｃｋの周期に対応していることから、データイネーブル信号ＤＥを生成する回路としても、例えば転送クロックＴＣＬＫを入力して図３（ｇ）に示す出力が得られるようにした簡易な論理回路として構成することができる。そして、例えば、表示ドライバ部２における遅延処理部２５以降の段の所要部位にて、データイネーブル信号ＤＥに応じて、データ信号の通過、遮断をコントロールするようにされればよい。あるいは、表示ドライバ部２からディスプレイパネル３に対して、水平クロックＨＣＫ（ＨＣＫ１，ＨＣＫ２）及びデータ信号とともに、データイネーブル信号ＤＥも供給することとして、例えば、データイネーブル信号ＤＥがＬレベルとなるタイミングでは、データ線スイッチＨＳＷがオフとなるようにしてコントロールされるようにディスプレイパネル３内部を構成してもよい。

また、画素列間の輝度差を解消するための第２例について、図６を参照して説明する。図６には、第Ｎフィールド期間と、これに続く第Ｎ＋１フィールド期間において、それぞれゲート線Ｇ（ｍ）、Ｇ（ｍ＋１）に対応する水平画素を駆動する場合のタイミングが示されている。
先ず、この図において、第Ｎフィールド期間におけるゲート線Ｇ（ｍ）を走査しているときの水平画素駆動タイミングとしては、画素データ１から順次、［３ｍｃｋ→２ｍｃｋ→２ｍｃｋ→２ｍｃｋ］となる反転間隔パターンの繰り返しにより画素駆動を行うようにされている。この場合、３ｍｃｋに対応する時間長により書き込みが行われるのは、画素データ１、５、９・・・（１＋４ｎ（ｎは０以上の整数））となる。
また、同じ第Ｎフィールド期間において、上記ゲート線Ｇ（ｍ）に続いてゲート線Ｇ（ｍ＋１）を走査しているときには、画素データ１から順次、［２ｍｃｋ→２ｍｃｋ→３ｍｃｋ→２ｍｃｋ］となる反転間隔パターンの繰り返しに変化させて画素駆動を行うようにされている。この場合、３ｍｃｋに対応する時間長により書き込みが行われるのは、画素データ３、７、１１・・・（３＋４ｎ）となる。
なお、図示はしていないが、例えばゲート線Ｇ（ｍ＋２）を走査しているときには、画素データ１から順次、［２ｍｃｋ→３ｍｃｋ→２ｍｃｋ→２ｍｃｋ］となる反転間隔パターンにより画素駆動を行って、画素データ２、６、１０・・・（２＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにする。さらに、次のゲート線Ｇ（ｍ＋３）を走査しているときには、画素データ１から順次、［２ｍｃｋ→２ｍｃｋ→２ｍｃｋ→３ｍｃｋ］となる反転間隔パターンにより画素駆動を行って、画素データ４、８、１２・・・（４＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにする。以降は、ゲート線Ｇ（ｍ）〜Ｇ（ｍ＋３）に対応して行った水平画素駆動のタイミングパターンを繰り返すようにされる。また、このようにして３ｍｃｋの駆動期間となる画素データが変化するのに応じて、適切な画素データの遅延タイミングが得られるように、タイミングジェネレータ３４は、遅延処理部２５に対する指示を与えるようにされる。

また、第Ｎフィールド期間に続く第Ｎ＋１フィールド期間におけるゲート線Ｇ（ｍ）の走査期間においては、画素データ１から順次、［２ｍｃｋ→３ｍｃｋ→２ｍｃｋ→２ｍｃｋ］のシーケンスの繰り返しにより画素駆動を行って、画素データ２、６、１０・・・（２＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにする。また、これに続くゲート線Ｇ（ｍ＋１）を走査しているときには、画素データ１から順次、［２ｍｃｋ→２ｍｃｋ→２ｍｃｋ→３ｍｃｋ］のシーケンスの繰り返しにより画素駆動を行って、画素データ４、８、１２・・・（４＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにする。
ここで、ゲート線Ｇ（ｍ）の走査期間における水平画素駆動のパターンを、第Ｎフィールドと第Ｎ＋１フィールドとで比較してみると、３ｍｃｋの駆動期間となる画素データは、それぞれ画素データ１と画素データ３であり、相互に異なっていることが分かる。また、ゲート線Ｇ（ｍ＋１）の走査期間における水平画素駆動のパターンを、第Ｎフィールドと第Ｎ＋１フィールドとで比較してみても、３ｍｃｋの駆動期間となる画素データは、それぞれ画素データ２と画素データ４であり、相互に異なるようにされている。

なお、第Ｎ＋１フィールド期間において、ゲート線Ｇ（ｍ＋１）の走査期間に続くゲート線Ｇ（ｍ＋２）の走査期間は、画素データ１から順次、［３ｍｃｋ→２ｍｃｋ→２ｍｃｋ→２ｍｃｋ］のシーケンスの繰り返しにより画素駆動を行って、画素データ１、５、９・・・（１＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにする。さらに、続くゲート線Ｇ（ｍ＋３）の走査期間は、画素データ１から順次、［２ｍｃｋ→２ｍｃｋ→３ｍｃｋ→２ｍｃｋ］のシーケンスの繰り返しにより画素駆動を行って、画素データ３、７、１１・・・（３＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにする。以降は、ゲート線Ｇ（ｍ）〜Ｇ（ｍ＋３）に対応して行った水平画素駆動のタイミングパターンを繰り返すようにされる。つまり、このフィールド期間においても、隣接するゲート線（時間的に前後する水平走査期間）の間で、同じ番号（水平画素位置）となる画素データに３ｍｃｋの駆動期間が重複して設定されないようにされる

また、第Ｎ＋１フィールドに続く第Ｎ＋２フィールド期間においては、ゲート線Ｇ（ｍ）の走査期間は、画素データ１から順次、［２ｍｃｋ→２ｍｃｋ→３ｍｃｋ→２ｍｃｋ］のシーケンスの繰り返しにより画素駆動を行って、画素データ３、７、１１・・・（３＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにして、第Ｎ＋１フィールドと同じ画素データに３ｍｃｋの駆動期間が設定されないようにする。さらに、続く第Ｎ＋３フィールド期間におけるゲート線Ｇ（ｍ）の走査期間は、画素データ１から順次、［２ｍｃｋ→２ｍｃｋ→２ｍｃｋ→３ｍｃｋ］のシーケンスの繰り返しにより画素駆動を行って、画素データ４、８、１２・・・（４＋４ｎ）に対して３ｍｃｋに対応する時間長による書き込みが行われるようにして、３ｍｃｋの駆動期間をシフトさせる。以降は、ゲート線Ｇ（ｍ）に関しては、第Ｎフィールド〜第Ｎ＋３フィールドによる水平画素駆動のタイミングパターンを繰り返すようにされる。

このようにして、第２例では、先ず、1フィールド期間内において、水平走査期間ごとに水平クロックＨＣＫの反転間隔の出現パターンを変更していくようにされる。これにより、1フィールド期間内において、隣接するゲート線（時間的に前後する水平走査期間）の間では、同じ水平画素位置に在る画素に３ｍｃｋの駆動期間が設定されないようにされる。つまり、水平走査期間の進行に応じて、３ｍｃｋの駆動期間となる画素位置を拡散させている。これにより、フィールド期間内での、画素列単位としてみた場合の有効駆動時間の合計を均一化させるようにしている。これにより、先ずは、画素列間の輝度差が緩和、解消されることになる。
また、第２例では、フィールド期間ごとにおいても、水平クロックＨＣＫ（ＨＣＫ１，２）の反転間隔の出現パターンを変更することで、ディスプレイパネル３における同一画素に対して、前後のフィールド期間で重複して３ｍｃｋの駆動期間が設定されないようにしている。つまり、フィールド周期でみた場合において、３ｍｃｋの駆動期間となる画素位置が時間方向で拡散されるようにしている。これを上記水平走査期間単位の時間方向に応じた水平クロックＨＣＫの反転間隔の出現パターン変更と組み合わせれば、水平方向だけではなく、垂直方向に対しても３ｍｃｋの駆動期間となる画素が拡散されていくことになる。これにより、ディスプレイパネル３を形成する個々の画素についての単位時間における有効な駆動時間の合計が均一化されていくことになる。また、このような第２例では、３ｍｃｋ分の全期間が画素データの書き込み期間として有効になるために、発光効率を損なわないという点で有利である。

なお、この第２例としては、上記のようにして、水平走査期間周期に応じた時間軸方向と、フィールド周期に応じた時間軸方向との、２つの時間軸方向でもって、水平クロックＨＣＫ（ＨＣＫ１，２）の反転間隔の出現パターンを変更するようにされているが、何れか一方の時間軸方向に対応する水平クロックＨＣＫ（ＨＣＫ１，２）の反転間隔の出現パターンは固定として、他方の時間軸方向に対応する水平クロックＨＣＫ（ＨＣＫ１，２）の反転間隔の出現パターンのみを変更させたとしても、単位時間における画素列の輝度差は、一定以内に縮小できる。従って、例えば実際に要求される画像品質などによっては、何れか一方のみの手法により駆動する構成としてもよい。このような構成であれば、例えばタイミングジェネレータ３４における水平クロックＨＣＫ（ＨＣＫ１，２）を生成するための回路としては、より簡略に形成できる。

また、上記図６の例では、水平走査期間周期の時間軸方向に対応しては、１水平走査期間ごとに水平クロックＨＣＫ（ＨＣＫ１，２）の反転間隔の出現パターンを変更することとしているが、例えば、２水平走査期間ごとに変更するなど、連続する所定数の水平走査期間ごとに変更するようにしてもよく、このような構成でも、単位時間あたりにおける画素列間の輝度差は小さくなる。 同様にして、フィールド周期の時間軸方向に対応する場合にも、連続する所定数のフィールド期間ごとに水平クロックの反転間隔の出現パターンを変更するようにしてよい。つまり、本発明の概念としては、1水平走査期間あるいは１フィールド期間を最小基本単位としたうえで、水平クロックＨＣＫ（ＨＣＫ１，２）の反転間隔の出現パターンを変更するタイミングは、任意に設定してよいものである。

また、これまでの説明から理解されるように、本実施の形態としては、変換前の水平画素数と、変換後の水平画素数（ディスプレイパネル３の水平画素数）との関係については、特に限定されるものではないが、上記実施の形態で採用したもの以外の例を２つ挙げておくこととする。
例えば、変換前の水平画素数が７２０であるのに対して、変換後の画素数が４８０である場合には、その比率が３：２であることになる。そこで、この場合には、３ｍｃｋによる単位期間を、１ｍｃｋを最小単位として２つの駆動期間に分ければよいことになる。従って、単位期間ごとに、１ｍｃｋ、２ｍｃｋの組み合わせにより画素を駆動すればよいことになる。
また、変換前の水平画素数が７２０であるのに対して、変換後の画素数が５６０である場合には、その比率は９：７になるので、９ｍｃｋによる単位期間は、１ｍｃｋを最小単位として、７つの駆動期間に分けることになる。従って、１単位期間は、例えば１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、２ｍｃｋ、２ｍｃｋの組み合わせにより形成すればよいことになる。この場合には、例えば、１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、１ｍｃｋ、３ｍｃｋなど他にも組み合わせを考えることができる。
また、これらの例においても、データイネーブル信号ＤＥを利用して画素データの書き込み期間を均一にする、あるいは、図６に準じて、単位時間あたりの１画素に対する駆動時間が均一となるようにして水平クロックＨＣＫ（ＨＣＫ１，２）を生成するように構成し、画素間の輝度差が解消されるようにすることは容易に実現できる。

また、これまでの説明によると、本実施の形態が対応する映像信号データのデータインターフェイス規格は、水平画素数７２０、転送クロック周波数１３．５ＭＨｚを規定しているものとされるが、上記のようにして、変換前の水平画素数と変換後の水平画素数との関係については特に制限がないものであり、従って本発明にあっても、データインターフェイス規格により規定される水平画素数、クロック周波数なども特に限定されるものではない。
また、前述もしているように、ディスプレイパネルとしても、液晶ディスプレイの他、有機ＥＬディスプレイなどが考えられるもので、その種類には特に限定はない。さらに、本願発明としての表示駆動用信号処理装置としての構成を備える機器としても、モニタ装置、テレビジョン受像機などの表示装置の他、例えばデジタルスチルカメラ、ビデオカメラなどの撮像装置においてモニタ画面などとして使用される表示デバイスなども含まれるものである。

本発明の実施の形態としてのディスプレイパネル駆動系の全体構成例を示す図である。 実施の形態の表示ドライバ部の内部構成例を示す図である。 表示ドライバ部における水平画素数変換処理と、表示ドライバ部が生成する水平クロックのタイミング関係を主に示すタイミングチャートである。 ディスプレイパネルの構造例を示す図である。 ディスプレイパネルにおける画素データの書き込みタイミング例を、データ線スイッチのオン／オフ制御タイミングとして示すタイミングチャートである。 画素間の輝度差を解消するための駆動タイミング例（水平クロックの生成例）を示すタイミングチャートである。

符号の説明

１ ＤＳＰ、２ 表示ドライバ部、３ ディスプレイパネル、２１ Ｓ／Ｐ変換部、２２ フィルタ、２３ スケーリング処理部、２４ スケーラ、２５ 遅延処理部、２６ ビデオ信号処理部、２７ ＲＧＢ変換処理部、２８、２９、３０ ＤＡＣ（デジタル−アナログ変換器）、３１、３２、３３ アンプ、３４ タイミングジェネレータ、３５ 同期分離回路

Claims (8)

1. 所定の第１の水平画素数を有する映像信号データと、この映像信号データと同期し、上記第１の水平画素数に応じた所定の周波数を有する一定周期の第１クロックと、を入力する入力手段と、
   上記入力手段により入力された上記映像信号データについて、上記第１の水平画素数から、画像表示部が有する水平画素数に適合した上記第１の水平画素数より少ない画素数の第２の水平画素数に変換する水平画素数変換手段と、
   上記第２の水平画素数に変換された後の映像信号データと同期すべきもので、上記第１クロックの1周期時間を整数倍したとされる長さの反転間隔を有し、上記反転間隔が、上記第１の水平画素数と上記第２の水平画素数との比に基づいて可変設定される第２クロックを生成する第２クロック生成手段と、
   マトリクス状に配列された画素を水平及び垂直方向に所定タイミングで走査するようにして駆動することで画像を表示するようにされ、水平方向の画素駆動については、上記第２クロックに基づいたタイミングで画素へのデータ信号の書き込みを行うようにされる上記画像表示部に対して、上記第２クロックと、上記第２の水平画素数に変換された後の映像信号データに基づく上記データ信号を出力する出力手段と、
   上記画像表示部の画素列間における、単位時間あたりの有効なデータ信号書き込み時間の差が一定以下となるようにして、上記画像表示部における水平方向の画素駆動が行われるようにするための画素駆動制御手段と、
   を備え、
   上記画素駆動制御手段は、
   第２クロックに基づくデータ信号書き込み可能時間が最長となる最長書き込み期間について、その有効なデータ信号の書き込み時間が、第２クロックに基づくデータ信号書き込み可能時間が最短となる最短書き込み期間と同じになるように制御する、
   表示駆動用信号処理装置。
2. 上記第２クロックと同期するようにして、上記出力手段から出力される上記第２の水平画素数に変換された後の映像信号データについて、画素データ単位での出力タイミングを調整する、調整手段を備えることを特徴とする請求項１に記載の表示駆動用信号処理装置。
3. 上記調整手段は、上記第２クロックのタイミングに応じて上記第２の水平画素数に変換された後の映像信号データにおける画素データを遅延させる遅延手段を備えて成る、
   ことを特徴とする請求項２に記載の表示駆動用信号処理装置。
4. 上記画素駆動制御手段は、
   上記最長書き込み期間の時間長から上記最短書き込み期間の時間長を差し引いた時間だけ、最長書き込み期間における画素へのデータ信号出力が停止されるようにするためのデータ信号出力制御信号を生成し、このデータ信号出力制御信号に基づいて、上記出力手段からのデータ信号出力を制御するようにされる、
   ことを特徴とする請求項１に記載の表示駆動用信号処理装置。
5. 上記画素駆動制御手段は、
   上記第２クロックの反転間隔の出現パターンについて、１水平走査期間を最小基本単位とする所定期間ごとに変更するようにして上記第２クロックを生成する上記第２クロック生成手段を備えて構成される、
   ことを特徴とする請求項１に記載の表示駆動用信号処理装置。
6. 上記画素駆動制御手段は、
   上記第２クロックの反転間隔の出現パターンについて、１フィールド期間を最小基本単位とする所定期間ごとに変更するようにして上記第２クロックを生成する上記第２クロック生成手段を備えて構成される、
   ことを特徴とする請求項１に記載の表示駆動用信号処理装置。
7. マトリクス状に配列された画素を水平及び垂直方向に所定タイミングで走査するようにして駆動することで画像を表示するようにされ、水平方向の画素駆動については、上記第２クロックに基づいたタイミングで画素へのデータ信号の書き込みを行うようにされる画像表示部と、
   所定の第１の水平画素数を有する映像信号データと、この映像信号データと同期し、上記第１の水平画素数に応じた所定の周波数を有する一定周期の第１クロックと、を入力する入力手段と、
   上記入力手段により入力された上記映像信号データについて、上記第１の水平画素数から、上記画像表示部が有する水平画素数に適合した上記第１の水平画素数より少ない画素数の第２の水平画素数に変換する水平画素数変換手段と、
   上記第２の水平画素数に変換された後の映像信号データと同期すべきもので、上記第１クロックの1周期時間を整数倍したとされる長さの反転間隔を有し、上記反転間隔が、上記第１の水平画素数と上記第２の水平画素数との比に基づいて可変設定される第２クロックを生成する第２クロック生成手段と、
   上記画像表示部に対して、上記第２クロックと、上記第２の水平画素数に変換された後の映像信号データに基づく上記データ信号を出力する出力手段と、
   上記画像表示部の画素列間における、単位時間あたりの有効なデータ信号書き込み時間の差が一定以下となるようにして、上記画像表示部における水平方向の画素駆動が行われるようにするための画素駆動制御手段と、
   を備え、
   上記画素駆動制御手段は、
   第２クロックに基づくデータ信号書き込み可能時間が最長となる最長書き込み期間について、その有効なデータ信号の書き込み時間が、第２クロックに基づくデータ信号書き込み可能時間が最短となる最短書き込み期間と同じになるように制御する、
   表示装置。
8. 所定の第１の水平画素数を有する映像信号データと、この映像信号データと同期し、上記第１の水平画素数に応じた所定の周波数を有する一定周期の第１クロックと、を入力する入力手順と、
   上記入力手順により入力した上記映像信号データについて、上記第１の水平画素数から、画像表示部が有する水平画素数に適合した上記第１の水平画素数より少ない画素数の第２の水平画素数に変換する水平画素数変換手順と、
   上記第２の水平画素数に変換された後の映像信号データと同期すべきもので、上記第１クロックの1周期時間を整数倍したとされる長さの反転間隔を有し、上記反転間隔が、上記第１の水平画素数と上記第２の水平画素数との比に基づいて可変設定される第２クロックを生成する第２クロック生成手順と、
   マトリクス状に配列された画素を水平及び垂直方向に所定タイミングで走査するようにして駆動することで画像を表示するようにされ、水平方向の画素駆動については、上記第２クロックに基づいたタイミングで画素へのデータ信号の書き込みを行うようにされる上記画像表示部に対して、上記第２クロックと、上記第２の水平画素数に変換された後の映像信号データに基づく上記データ信号を出力する出力手順と、
   上記画像表示部の画素列間における、単位時間あたりの有効なデータ信号書き込み時間の差が一定以下となるようにして、上記画像表示部における水平方向の画素駆動が行われるようにするための画素駆動制御手順と、
   を実行し、
   上記画素駆動制御手順は、
   第２クロックに基づくデータ信号書き込み可能時間が最長となる最長書き込み期間について、その有効なデータ信号の書き込み時間が、第２クロックに基づくデータ信号書き込み可能時間が最短となる最短書き込み期間と同じになるように制御する、
   表示駆動用信号処理方法。

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