KR102510446B1 - 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템 - Google Patents

외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템 Download PDF

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Abstract

외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러가 개시된다. 본 발명의 일 실시예에 따르면, 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러는, 수신된 프레임 시작 신호에 응답하여 내부 파라미터를 초기화하는 초기화기, 및 수신된 외부 클락을 카운트하여 상기 내부 파라미터를 증가시키고, 증가된 상기 내부 파라미터와 수신된 설정값의 비교 결과에 따라 비디오 동기 신호를 발생시키는 동기 신호 발생 회로를 포함하고, 상기 외부 클락은 상기 비디오 동기 신호의 발생 외의 다른 용도의 클락이다.

Description

외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템{DISPLAY CONTROLLER FOR GENERATING VIDEO SYNC SIGNAL USING EXTERNAL CLOCK, APPLICATION PROCESSOR INCLUDING THE DISPLAY CONTROLLER, AND ELECTRONIC SYSTEM INCLUDING THE DISPLAY CONTROLLER}
본 발명의 개념에 따른 실시예는 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러에 관한 것으로써, 특히 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템에 관한 것이다.
호스트 장치는 비디오 데이터가 주변 장치로 전송되어 디스플레이 되도록 하기 위해 정확한 타이밍에 비디오 동기 신호를 제공하여야 한다. 따라서 비디오 동기 신호를 생성하는 과정에서 사용되는 클락 또한 수 헤르츠 미만의 허용 오차 범위를 갖게 된다.
상기 클락을 생성하기 위해 전용 PLL 또는 전용 분수 분주기(fractional divider)가 사용될 수 있다.
그러나, 전용 PLL을 사용하는 경우 비디오 데이터가 디스플레이 되는 동안 지속적인 전력 소모가 발생할 수 있고, 전용 PLL이 차지하는 면적에 따라 전체 칩 사이즈가 증가하는 문제가 있다.
나아가, 분수 분주기를 사용하는 경우에도 추가적인 FIFO가 요구될 수 있고, 생성되는 클락의 성능과는 무관한 별도의 제약(constraint)이 발생하는 문제가 있다.
본 발명이 이루고자 하는 기술적인 과제는 비디오 동기 신호를 발생시키기 위한 전용 PLL 및/또는 전용 분수 분주기를 제거하면서도 정확한 타이밍에 비디오 동기 신호를 발생시킴으로써, 저비용, 저전력의 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러는, 수신된 프레임 시작 신호에 응답하여 내부 파라미터를 초기화하는 초기화기, 및 수신된 외부 클락을 카운트하여 상기 내부 파라미터를 증가시키고, 증가된 상기 내부 파라미터와 수신된 설정값의 비교 결과에 따라 비디오 동기 신호를 발생시키는 동기 신호 발생 회로를 포함하고, 상기 외부 클락은 상기 비디오 동기 신호의 발생 외의 다른 용도의 클락이다.
실시예에 따라, 상기 외부 클락은, 버스 클락, CPU 클락, RAM 클락, 및 MIPI 클락 중 어느 하나이다.
실시예에 따라, 상기 비디오 동기 신호는 수평 동기 신호를 포함하고, 상기 설정값은 상기 수평 동기 신호의 발생과 관련된 제1 설정값을 포함하고, 상기 제1 설정값은 상기 외부 클락의 주파수 및 디스플레이 인터페이스의 데이터 처리량(data throughput)을 기초로 설정된다.
실시예에 따라, 상기 디스플레이 인터페이스는 MIPI 인터페이스이고, 상기 MIPI 인터페이스는 다중 레인 구조를 갖는다.
실시예에 따라, 상기 비디오 동기 신호는 수직 동기 신호를 더 포함하고, 상기 설정값은 상기 수직 동기 신호의 발생과 관련된 제2 설정값을 더 포함한다.
실시예에 따라, 상기 제1 설정값 및 상기 제2 설정값은 SFR에 저장된다.
실시예에 따라, 상기 내부 파라미터는 제1 내부 파라미터를 포함하고, 상기 설정값은 제1 설정값을 포함하고, 상기 동기 신호 발생 회로는, 상기 외부 클락을 카운트하여, 상기 제1 내부 파라미터를 증가시키는 카운터, 및 증가된 상기 제1 내부 파라미터와 상기 제1 설정값의 비교 결과에 따라 수평 동기 신호를 발생시키는 비교기를 포함한다.
본 발명의 다른 실시예에 따른 애플리케이션 프로세서는, 외부 클락을 발생시키는 클락 발생기, 및 상기 외부 클락을 수신하고, 수신된 외부 클락을 카운트하여 내부 파라미터를 증가시키고, 증가된 상기 내부 파라미터와 수신된 설정값을 비교하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러를 포함하고, 상기 외부 클락은 상기 비디오 동기 신호의 발생 외의 다른 용도의 클락이다.
실시예에 따라, 상기 외부 클락은, 버스 클락, CPU 클락, RAM 클락, 및 MIPI 클락 중 어느 하나이다.
실시예에 따라, 상기 비디오 동기 신호는 수평 동기 신호를 포함하고, 상기 설정값은 상기 수평 동기 신호의 발생과 관련된 제1 설정값을 포함하고, 상기 제1 설정값은 상기 외부 클락의 주파수 및 디스플레이 인터페이스의 데이터 처리량(data throughput)을 기초로 설정된다.
실시예에 따라, 상기 디스플레이 인터페이스는 MIPI 인터페이스이고, 상기 MIPI 인터페이스는 다중 레인 구조를 갖는다.
실시예에 따라, 상기 비디오 동기 신호는 수직 동기 신호를 더 포함하고, 상기 설정값은 상기 수직 동기 신호의 발생과 관련된 제2 설정값을 더 포함한다.
실시예에 따라, 상기 제1 설정값 및 상기 제2 설정값은 SFR(Special Function Register)에 저장된다.
실시예에 따라, 상기 내부 파라미터는 제1 내부 파라미터를 포함하고, 상기 설정값은 제1 설정값을 포함하고, 상기 디스플레이 컨트롤러는, 상기 외부 클락을 카운트하여, 상기 제1 내부 파라미터를 증가시키는 카운터, 및 증가된 상기 제1 내부 파라미터와 상기 제1 설정값의 비교 결과에 따라 수평 동기 신호를 발생시키는 비교기를 포함한다.
본 발명의 일 실시예에 따른 전자 시스템은, 비디오 동기 신호를 발생시키기 위한 전용 클락이 아닌, 외부 클락을 이용하여 비디오 동기 신호를 발생시킬 수 있다. 그리고, 상기 비디오 동기 신호를 발생시키기 위한 전용 PLL 및/또는 전용 분수 분주기를 제거할 수 있다. 따라서, 저비용, 저전력으로 비디오 동기 신호를 발생시킬 수 있다.
나아가, 본 발명의 일 실시예에 따른 전자 시스템은, 전용 클락보다 낮은 주파수를 갖는 외부 클락을 이용하여 비디오 동기 신호를 발생시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 전자 시스템은 저비용, 저전력으로 비디오 동기 신호를 발생시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 구성 블록도이다.
도 2의 (a)는 본 발명의 비교예에 따른 전자 시스템을 설명하기 위한 도면이다.
도 2의 (b)는 본 발명의 비교예에 따른 전자 시스템이 비디오 동기 신호를 발생시키기는 과정을 설명하기 위한 타이밍도이다.
도 3의 (a)는 본 발명의 일 실시예에 따른 전자 시스템을 설명하기 위한 도면이다.
도 3의 (b)는 본 발명의 일 실시예에 따른 전자 시스템이 비디오 동기 신호를 발생시키는 과정을 설명하기 위한 타이밍도이다.
도 4는 MIPI 클락을 이용하여 비디오 동기 신호를 발생시키는 경우 널 패킷의 전송에 따라 추가적으로 카운트되어야 하는 MIPI 클락의 카운트 수를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 동기 신호 발생 회로를 나타내는 구성 블록도이다.
도 6은 도 5에 도시된 동기 신호 발생기를 나타내는 구성 블록도이다.
도 7은 본 발명의 일 실시예에 따른 전자 시스템이 비디오 동기 신호를 발생시키는 방법을 나타내는 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 구성 블록도이다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 구성 블록도이다.
도 10은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 구성 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 구성 블록도이다.
도 1을 참조하면, 전자 시스템(1)은 애플리케이션 프로세서(Application Processor(AP); 10), 디스플레이 장치(Display Device; 20), 외부 메모리(External Memory; 30), 디스플레이 인터페이스(105), 및 메모리 인터페이스(305)를 포함할 수 있다.
AP(10)는 외부 메모리(30)에 저장된 비디오 데이터를 패킷 형태로 변환하고, 변환된 형태의 비디오 패킷을 디스플레이 장치(20)로 전송할 수 있다.
AP(10)는 상기 비디오 데이터 또는 상기 비디오 패킷의 전송을 위해, 메모리 인터페이스(305) 및 디스플레이 인터페이스(105)를 이용할 수 있다.
AP(10)는 상기 비디오 패킷의 전송을 위해 MIPI 송신부(MIPI TX; 15)를 포함할 수 있고, 디스플레이 장치(20)는 상기 비디오 패킷의 수신을 위해 MIPI 수신부(MIPI RX; 25)를 포함할 수 있다.
본 명세서에서는, 설명의 편의를 위해, 디스플레이 인터페이스(105)가 MIPI® Alliance(http://mipi.org)에서 공개한 Display Serial Interface를 위한 MIPI Alliance Standard를 준수하는, MIPI 인터페이스로 구현된 것으로 가정한다.
상기 MIPI 인터페이스는 하나의 클락 레인(clock lane)과 적어도 1 이상의 데이터 레인들(data lanes)을 포함할 수 있고, 상기 데이터 레인들은 다중 레인 구조(multiple-lane structure)를 가질 수 있다.
그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 실시예에 따라, 디스플레이 인터페이스(105)는 MDDI(mobile display digital interface), DP(displayport)를 지원하는 인터페이스, eDP(embedded displayport)를 지원하는 인터페이스, 또는 HDMI(high-definition multimedia interface)로 구현될 수도 있다.
메모리 인터페이스(305)는 PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)를 지원하는 인터페이스로 구현될 수 있다.
AP(10)는 중앙 처리 장치(CPU; 100) 및 디스플레이 컨트롤러(300)를 더 포함할 수 있다.
CPU(100)는 AP(10) 내에 포함된 각 구성요소들을 전반적으로 제어할 수 있다. 실시예에 따라, CPU(100)는 디스플레이 컨트롤러(300)가 비디오 동기 신호를 생성하기 위해 필요한 제어 신호 및 복수의 설정값들을 생성하고, 이를 디스플레이 컨트롤러(300)로 출력할 수 있다.
디스플레이 컨트롤러(300)는 CPU(100)로부터 수신된 제어 신호 및 복수의 설정값들에 기초하여, 비디오 동기 신호를 생성할 수 있다. 디스플레이 컨트롤러(300)는 상기 비디오 동기 신호를 생성하기 위해 이벤트 타이머(미도시)를 포함할 수 있다.
디스플레이 컨트롤러(300)는 CPU(100)의 제어 하에, 외부 메모리(30)로부터 수신된 비디오 데이터를 패킷 형태로 변환할 수 있다.
디스플레이 컨트롤러(300)는 생성된 비디오 동기 신호 및 변환된 형태의 비디오 패킷을 MIPI 송신부(15)로 출력할 수 있다.
디스플레이 장치(20)는 MIPI 인터페이스(105)를 통해 비디오 동기 신호 및 비디오 패킷을 수신할 수 있다.
도시되지는 않았으나, 디스플레이 장치(20)는 디스플레이 드라이버 및 디스플레이 패널을 포함할 수 있다.
상기 디스플레이 드라이버는 상기 디스플레이 패널의 작동을 제어할 수 있고, 상기 디스플레이 패널은 상기 디스플레이 드라이버로부터 출력된 비디오 패킷을 디스플레이할 수 있다. 실시예에 따라, 디스플레이 패널은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(Organic LED) 디스플레이, 또는 AMOLED(active-matrix OLED) 디스플레이로 구현될 수 있다.
외부 메모리(30)는 디스플레이 장치(20)에서 디스플레이되는 비디오 데이터를 저장할 수 있다.
외부 메모리(30)는 휘발성 메모리 및/또는 불휘발성 메모리로 구현될 수 있다.
불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM(RRAM)), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)로 구현될 수 있다.
전자 시스템(1)은 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
이하, 일정한 조건 하에서, 본 발명의 일 실시예에 따른 전자 시스템과 본 발명의 비교예에 따른 전자 시스템을 비교하여, 구체적인 차이점을 위주로 설명하기로 한다.
도 2의 (a)는 본 발명의 비교예에 따른 전자 시스템을 설명하기 위한 도면이고, 도 2의 (b)는 본 발명의 비교예에 따른 전자 시스템이 비디오 동기 신호를 발생시키기는 과정을 설명하기 위한 타이밍도이다. 도 3의 (a)는 본 발명의 일 실시예에 따른 전자 시스템을 설명하기 위한 도면이고, 도 3의 (b)는 본 발명의 일 실시예에 따른 전자 시스템이 비디오 동기 신호를 발생시키는 과정을 설명하기 위한 타이밍도이다. 도 4는 MIPI 클락을 이용하여 비디오 동기 신호를 발생시키는 경우 널 패킷의 전송에 따라 추가적으로 카운트되어야 하는 MIPI 클락의 카운트 수를 설명하기 위한 도면이다.
도 2의 (a), 도 2의 (b), 도 3의 (a), 및 도 3의 (b)를 참조하면, 도 2의 (a) 및 도 3의 (a) 에 도시된 전자 시스템들(2a, 2b) 각각의 구성요소들은, 그 구조와 기능이 도 1에 도시된 전자 시스템(1)의 구성요소들과 동일하다. 따라서, 중복된 설명은 생략하기로 한다.
도 2의 (a)에 도시된 본 발명의 비교예에 따른 전자 시스템(2a)과 도 2의 (b)에 도시된 본 발명의 일 실시예에 따른 전자 시스템(2b)은 아래와 같은 일정한 조건 하에서 동작하는 것으로 가정한다.
먼저 전자 시스템들(2a, 2b)은 어느 하나의 프레임에 상응하는 비디오 패킷의 전송을 위해 추가적으로 HSA(horizontal speed action), HBP(horizontal back porch), HACT(horizontal active), HFP(horizontal front porch), VSA(vertical speed action), VBP(vertical back porch), VACT(vertical active), 및 VFP(vertical front porch) 구간들을 요구할 수 있다. 그러나, 계산의 단순화를 위해, 상기 추가적으로 요구되는 구간들을 대표하여 HB(horizontal blank) 및 VB(vertical blank) 구간들만을 요구하는 것으로 가정한다. 여기서, 상기 HB 구간의 크기는 6이고, 상기 VB 구간의 크기는 12인 것으로 가정한다.
그리고, 상기 비디오 패킷은 RGB 데이터로써, 24bpp로 표현되는 데이터(Dbpp)이고, 상기 비디오 패킷의 전송 속도(FR)는 60fps이며, 상기 프레임의 크기(Width*Height)는 1080*1920인 것으로 가정한다. 나아가, MIPI 인터페이스의 데이터 처리량(Ibps)는 24bps인 것으로 가정한다.
한편, 도 2의 (a)에 도시된 본 발명의 비교예에 따른 전자 시스템(2a)과 도 2의 (b)에 도시된 본 발명의 일 실시예에 따른 전자 시스템(2b)은 다음과 같은 차이를 가질 수 있다.
도 2의 (a)에 도시된 전자 시스템(2a)에 포함된 이벤트 타이머(310a)는 전용 클락 도메인(VCLK Domain)에서 동작하는 반면, 도 2의 (b)에 도시된 전자 시스템(2b)에 포함된 이벤트 타이머(301b)는 MIPI 클락 도메인(MCLK Domain)에서 동작할 수 있다.
즉, 이벤트 타이머(310a)는 비디오 동기 신호(HS, VS)를 발생시키기 위해, 디스플레이 컨트롤러(300a)로부터 수신된 전용 클락(dedicated clock; VCLK)을 이용할 수 있다. 그러나, 이벤트 타이머(310b)는 비디오 동기 신호(HS, VS)를 발생시키기 위해, MIPI 송신부(15b)로부터 수신된 MIPI 클락(MIPI CLK; MCLK)을 이용할 수 있다. 여기서, '전용 클락(VCLK)'이라 함은, 이벤트 타이머(310a)가 비디오 동기 신호(HS,VS)를 발생시키기 위한 용도의 클락을 말하고, 'MIPI 클락'이라 함은, MIPI 송신부(15b)가 MIPI 인터페이스를 통해 데이터를 전송하기 위한 용도의 클락을 말한다.
상술한 조건 및 전자 시스템들(2a, 2b) 간의 차이에 기초하여, 먼저 도 2의 (a)에 도시된 전자 시스템(2a)이 전용 클락(VCLK)을 이용하여 비디오 동기 신호를 발생시키는 과정을 설명한 후, 도 2의 (b)에 도시된 전자 시스템(2b)이 MIPI 클락(MCLK)을 이용하여, 비디오 동기 신호를 발생시키는 과정을 설명하기로 한다.
도 2의 (a)에 도시된 전자 시스템(2a)은 비디오 패킷을 전송하기 위해 하기의 수학식 1에 의하여 결정되는 주파수를 갖는 전용 클락(VCLK)을 이용할 수 있다.
Figure 112016004937914-pat00001
즉, 도 2의 (a)에 도시된 전자 시스템(2a)이 상술한 조건 하에서, 125. 89Mhz의 전용 클락(VCLK)을 이용하여 비디오 패킷을 전송하는 경우, 전자 시스템(2a)은 상기 전용 클락(VCLK)을 (1080+6)만큼 카운트하여 수평 동기 신호(HS)를 발생시키고, 상기 수평 동기 신호(HS)를 (1920+12)만큼 카운트하여 수직 동기 신호(VS)를 발생시켜야 할 것이다.
반면, 도 2의 (b)에 도시된 전자 시스템(2b)은 상술한 조건 하에서, MIPI 클락(MCLK)을 (1080+6+α)만큼 카운트하여 수평 동기 신호(HS)를 발생시키고, 상기 수평 동기 신호(HS)를 (1920+12)만큼 카운트하여 수직 동기 신호(VS)를 발생시킬 수 있다.
상기 α는 전자 시스템(2b)이 MIPI 클락(MCLK)을 이용하여 비디오 동기 신호(HS, VS)를 발생시키는 경우, 전용 클락(VCLK)을 이용하여 비디오 동기 신호를 발생시키는 경우와 대비하여 추가적으로 카운트되어야 하는 MIPI 클락(MCLK)의 카운트 수를 의미한다. 따라서, 상기 α는 0 이상의 값을 갖는다. 그리고, 상기 α는 하기의 수학식 2에 의하여 결정될 수 있다.
Figure 112016004937914-pat00002
여기서, MIPI 클락(MCLK)의 주파수(fMCLK)는 디스플레이 장치의 사양(specification) 또는 통신 주파수와의 섭동(perturbation)에 따른 EMI(Electro-Magnetic Interference)의 회피 등을 고려하여 다양하게 결정될 수 있다. 그리고, MIPI 인터페이스의 데이터 처리량(Ibps) 또한, 다중 레인 구조를 갖는 MIPI 인터페이스의 데이터 레인들의 수의 변화에 따라 다양하게 정하여질 수 있다.
따라서, 상기 α의 구체적인 값을 계산하기 위해, 상기 MIPI 클락(MCLK)의 주파수(fMCLK)는 100Mhz, 200Mhz, 400Mhz, 및 800Mhz 중 어느 하나이고, MIPI 인터페이스의 데이터 처리량(Ibps)는 32bps, 24bps, 16bps, 및 8bps 중 어느 하나인 것으로 간주하기로 한다.
특히, MIPI 인터페이스의 데이터 처리량(Ibps)의 변화에 따라, 각각의 경우들(CASE 내지 CASE )을 구분하기로 한다. 구체적으로 각각의 경우들(CASE , CASE Ⅱ, CASE , 및 CASE )은 MIPI 인터페이스의 처리량(Ibps)이 각각 32 bps, 24 bps, 16 bps, 및 8 bps인 경우를 나타낸다.
MIPI 클락(MCLK)의 주파수(fMCLK) 및 MIPI 인터페이스의 데이터 처리량(Ibps)의 변화에 따른 상기 α의 구체적인 변화를 살펴보기 위해 도 2의 (b)와 함께, 도 3의 (b) 및 도 4를 참조하기로 한다.
설명의 편의를 위해, 도 2의 (b) 및 도 3의 (b)에서는 전자 시스템들(2a, 2b)이 하나의 프레임의 첫 번째 라인에 상응하는 비디오 패킷(RGB1)을 전송하는 과정에서의 타이밍도만을 도시하기로 한다.
도 2의 (b)를 참조하면, 전자 시스템(2a)은 전용 클락(VCLK)을 이용하여 수직 동기 신호(VS) 및 수평 동기 신호(HS)를 순차적으로 발생시킨 후, 비디오 패킷(RGB1) 및 HB 구간에 상응하는 패킷(HB1)(400)을 전송할 수 있다.
도 3의 (b)를 참조하면, 전자 시스템(2b)은 MIPI 클락(MCLK)을 이용하여 수직 동기 신호(VS) 및 수평 동기 신호(HS)를 순차적으로 발생시킨 후, 비디오 패킷(RGB1), HB 구간에 상응하는 패킷(HB1)을 전송(400-1)하고, 널(NULL) 패킷(400-2)을 추가적으로 전송할 수 있다.
각각의 경우들(CASE Ⅰ, CASE Ⅱ, CASE Ⅲ, 및 CASE Ⅳ)에 있어서, MIPI 인터페이스의 처리량(Ibps)이 감소됨에 따라, 추가적으로 전송되는 널(NULL) 패킷의 수(400-2)는 감소할 수 있다.
도 4를 참조하면, 전자 시스템(2b)은 MIPI 클락(MCLK)의 주파수(fMCLK) 및 MIPI 인터페이스의 데이터 처리량(Ibps)의 변화에 따라 널(NULL) 패킷을 전송하는 동안 MIPI 클락을 계산된 α만큼 추가적으로 카운트할 수 있다.
각각의 경우들(CASE Ⅰ, CASE Ⅱ, CASE Ⅲ, 및 CASE Ⅳ)에 있어서, MIPI 인터페이스의 처리량(Ibps)이 감소함에 따라, 상기 α는 감소할 수 있다.
각각의 경우들(CASE , CASE Ⅱ, CASE , 및 CASE )에 있어서, MIPI 클락의 주파수가 100Mhz, 200Mhz, 400Mhz, 및 800Mhz로 변화함에 따라, 상기 α는 증가할 수 있다.
상기 α는 0 이상의 값을 가지므로, 본 발명의 일 실시예에 따른 전자 시스템(2b)은, 상기 α가 0 미만의 값(404)으로 계산된 경우를 제외하고, 상기 α가 0 이상의 값(402)으로 계산된 한도 내에서, MIPI 클락(MCLK)의 주파수(fMCLK) 및 MIPI 인터페이스의 데이터 처리량(Ibps)을 변화시킬 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 전자 시스템(2b)은, 전용 클락(VCLK)이 아닌, MIPI 클락(MCLK)을 이용하여, 비디오 동기 신호(HS, VS)를 발생시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 전자 시스템(2b)은, 상기 비디오 동기 신호(HS, VS)를 발생시키기 위한 용도가 아닌, MIPI 송신부(15b)가 MIPI 인터페이스를 통해 데이터를 전송하기 위한 용도를 갖는 MIPI 클락(MCLK)을 이용하여, 비디오 동기 신호(HS, VS)를 발생시킬 수 있다. 나아가, 상기 비디오 동기 신호(HS,VS)를 발생시키기 위한 전용 PLL 및/또는 전용 분수 분주기(fractional divider)를 제거할 수 있다. 따라서, 저비용, 저전력으로 비디오 동기 신호(HS, VS)를 발생시킬 수 있다.
본 발명의 일 실시예에 따른 전자 시스템(2b)은, 전용 클락(VCLK)보다 낮은 주파수를 갖는 MIPI 클락(MCLK)을 이용(즉, 경우 (CASE )에서, MIPI 클락(MCLK)의 주파수(fMCLK)가 100Mhz인 경우)하여 비디오 동기 신호(HS, VS)를 발생시킬 수 있다.
즉, 본 발명의 일 실시예에 따른 전자 시스템(2b)은, 전용 클락(VCLK)보다 높은 주파수를 갖는 MIPI 클락(MCLK)뿐만 아니라, 전용 클락(VCLK)보다 낮은 주파수를 갖는 MIPI 클락(MCLK)을 이용하여, 비디오 동기 신호(HS, VS)를 발생시킬 수 있다.
따라서, 본 발명의 일 실시예에 따른 전자 시스템(2b)은, 저비용, 저전력으로 비디오 동기 신호(HS,, VS)를 발생시킬 수 있는 효과가 있다.
도 5는 본 발명의 일 실시예에 따른 동기 신호 발생 회로를 나타내는 구성 블록도이다. 도 6은 도 5에 도시된 동기 신호 발생기를 나타내는 구성 블록도이다.
도 1, 도 5 및 도 6을 참조하면, 동기 신호 발생 회로(530)는 초기화기(Initializer; 530), 동기 신호 발생기(Sync Signal Generator; 560), 및 SFR(Special Function Register; 590)을 포함할 수 있다. 동기 신호 발생기(560)는 카운터(Counter; 562) 및 비교기(Comparator; 564)를 포함할 수 있다.
동기 신호 발생 회로(500)는 도 1 또는 도 3에 도시된 디스플레이 컨트롤러(300, 300b)의 내부에 포함될 수 있고, 도 3에 도시된 이벤트 타이머(310b)의 기능을 대체할 수도 있다.
먼저 동기 신호 발생 회로(500)가 수평 동기 신호(HS)를 발생시키는 과정에 대하여 설명하기로 한다.
초기화기(530)는 프레임 시작 신호(FS)를 수신하고, 수신된 신호(FS)에 응답하여, 동기 신호 발생 회로(500)의 제1 내부 파라미터(iP1)을 초기화할 수 있다. 그리고, 초기화된 제1 내부 파라미터(iP1)를 동기 신호 발생기(560)로 출력할 수 있다.
상기 프레임 시작 신호(FS)는 외부 메모리(30)에 저장된 비디오 데이터를 디스플레이 장치(20)로 전송하기 위한 트리거 신호일 수 있다.
실시예에 따라, 상기 프레임 시작 신호(FS)는 동기 신호 발생 회로(500)의 작동 전에 미리 설정되어 SFR(590)에 저장될 수 있다.
동기 신호 발생기(560)는 MIPI 클락(MCLK)을 카운트하여, 초기화기(530)로부터 수신된 제1 내부 파라미터(iP1)를 증가시키고, 증가된 제1 내부 파라미터(iP1)와 수신된 제1 설정값(SV1)의 비교 결과에 따라 수평 동기 신호(HS)를 발생시킬 수 있다.
제1 내부 파라미터(iP1)는 카운터(562)에 의해 그 값이 증가될 수 있고, 증가된 제1 내부 파라미터(iP1)와 제1 설정값(SV1)의 비교는 비교기(564)에 의해 수행될 수 있다. 비교기(564)는 제1 내부 파라미터(iP1)의 값이 제1 설정값(SV1)보다 같거나 큰 경우 수평 동기 신호(HS)를 발생시킬 수 있다.
여기서, 제1 설정값(SV1)은 하기의 수학식 3에 의하여 결정될 수 있다.
Figure 112016004937914-pat00003
여기서, Width는 프레임의 폭의 크기이고, HB는 수평 블랭크 구간의 크기이며, α는 상기 수학식 2에 따라 계산된 값이다. 그리고, Dbpp는 비디오 데이터의 픽셀당 비트수이고, Ibps는 MIPI 인터페이스의 데이터 처리량이다.
동기 신호 발생기(560)가 수평 동기 신호(HS)를 발생시키는 과정에 있어서, 상술한 카운터(562) 및 비교기(564)의 동작은, MIPI 클락(MCLK)에 동기되어, MIPI 클락(MCLK)의 하나의 클락 주기 내에 이루어질 수 있다.
초기화기(530)는 동기 신호 발생기(560)가 수평 동기 신호(HS)를 발생시킨 경우, 발생된 수평 동기 신호(HS)를 수신하여, 제1 내부 파라미터(iP1)를 초기화할 수 있다.
다음으로, 동기 신호 발생 회로(500)가 수직 동기 신호(VS)를 발생시키는 과정에 대하여 설명하기로 한다.
초기화기(530)는 프레임 시작 신호(FS)를 수신하고, 수신된 신호(FS)에 응답하여, 동기 신호 발생 회로(500)의 제2 내부 파라미터(iP2)를 초기화할 수 있다. 그리고, 초기화된 제2 내부 파라미터(iP2)를 동기 신호 발생기(560)로 출력할 수 있다.
동기 신호 발생기(560)는 수평 동기 신호(HS)를 카운트하여, 초기화기로부터 수신된 제2 내부 파라미터(iP2)를 증가시키고, 증가된 제2 내부 파라미터(iP2)와 수신된 제2 설정값(SV2)의 비교 결과에 따라 수직 동기 신호(VS)를 발생시킬 수 있다.
제2 내부 파라미터(iP2)는 카운터(562)에 의해 그 값이 증가될 수 있고, 증가된 제2 내부 파라미터(iP2)와 제2 설정값(SV2)의 비교는 비교기(564)에 의해 수행될 수 있다. 비교기(564)는 제2 내부 파라미터(iP2)의 값이 제2 설정값(SV2)보다 같거나 큰 경우 수직 동기 신호(VS)를 발생시킬 수 있다.
여기서, 제2 설정값(SV2)은 하기의 수학식 4에 의하여 결정될 수 있다.
Figure 112016004937914-pat00004
여기서, Height는 프레임의 높이의 크기이고, VB는 수직 블랭크 구간의 크기이다.
동기 신호 발생기(560)가 수직 동기 신호(VS)를 발생시키는 과정에 있어서, 상술한 카운터(562) 및 비교기(564)의 동작은, 발생된 수평 동기 신호(HS)에 동기되어, 수평 동기 신호(HS)의 발생의 한 주기 내에 이루어질 수 있다.
초기화기(530)는 동기 신호 발생기(560)가 수직 동기 신호(VS)를 발생시킨 경우, 발생된 수직 동기 신호(VS)를 수신하여, 제2 내부 파라미터(iP2)를 초기화할 수 있다.
도 7은 본 발명의 일 실시예에 따른 전자 시스템이 비디오 동기 신호를 발생시키는 방법을 나타내는 흐름도이다.
도 1, 도 5 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1)이 비디오 동기 신호(HS, VS)를 발생시키는 방법은 MIPI 클락(MCLK) 및 프레임 시작 신호(FS)를 수신하는 단계(S100)를 포함할 수 있다. S100 단계는 동기 신호 발생 회로(500)에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 전자 시스템(1)이 비디오 동기 신호(HS, VS)를 발생시키는 방법은, S100 단계 후에, 동기 신호 발생 회로(500)의 제1 내부 파라미터(iP1) 및 제2 내부 파라미터(jP2)를 초기화하는 단계(S200)를 포함할 수 있다. S200 단계는 초기화기(530)에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 전자 시스템(1)이 비디오 동기 신호(HS, VS)를 발생시키는 방법은, S200 단계 후에, MIPI 클락(MCLK)에 동기되어, 제1 내부 파라미터(iP1)를 제1 설정값(SV1)까지 증가시키는 단계(S300)를 포함할 수 있다. S300 단계는 동기 신호 발생기(560)에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 전자 시스템(1)이 비디오 동기 신호(HS, VS)를 발생시키는 방법은, S300 단계 후에, 수평 동기 신호(HS)를 출력하는 단계(S400)를 포함할 수 있다. S400 단계는 동기 신호 발생기(564)에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 전자 시스템(1)이 비디오 동기 신호(HS, VS)를 발생시키는 방법은, S400 단계 후에, 수평 동기 신호(HS)에 동기되어, 제2 내부 파라미터(iP2)를 제2 설정값(SV2)까지 증가시키는 단계(S600)를 포함할 수 있다. S600 단계는 동기 신호 발생기(560)에 의해 수행될 수 있다.
본 발명의 일 실시예에 따른 전자 시스템(1)이 비디오 동기 신호(HS, VS)를 발생시키는 방법은, S600 단계 후에, 수직 동기 신호(VS)를 출력하는 단계(S700)를 포함할 수 있다. S700 단계는 동기 신호 발생기(560)에 의해 수행될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 전자 시스템을 나타내는 구성 블록도이다.
도 8을 참조하면, 전자 시스템(800)은 호스트 장치(810) 및 외부 메모리(830)를 포함할 수 있다. 호스트 장치(810)는 메모리 컨트롤러(Memory Controller; 811), 중앙 처리 장치(CPU; 813), 디스플레이 컨트롤러(815), 클락 관리부(Clock Management Unit; 817), ROM(819), RAM(821), 시스템 버스(823), 및 MIPI 송신부(825)를 포함할 수 있다.
메모리 컨트롤러(811)는 외부 메모리(830)의 동작을 전반적으로 제어하며, 호스트 장치(810)와 외부 메모리(830)간의 데이터 교환을 제어할 수 있다.
실시예에 따라, 메모리 컨트롤러(811)는, CPU(813)의 제어 하에, 외부 메모리(830)로부터 비디오 데이터를 수신하고, 수신된 비디오 데이터를 디스플레이 컨트롤러(815)로 전송할 수 있다.
CPU(813)는 시스템 버스(823)를 통해 호스트 장치(810)의 각 구성요소들을 제어할 수 있다.
CPU(813)는 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 상기 멀티-코어 프로세서는 두 개 또는 그 이상의 독립적인 실질적인 프로세서들('코어들(cores)'이라고 불림)을 갖는 하나의 컴퓨팅 컴포넌트(computing component)이고, 상기 프로세서들 각각은 프로그램 명령들(program instructions)을 읽고 실행할 수 있다.
ROM(819), RAM(821), 및/또는 외부 메모리(830)에 저장된 프로그램들 및/또는 데이터는 필요에 따라 CPU(813)의 메모리(미도시)에 로드(load)될 수 있다.
ROM(819)은 영구적인 프로그램들 및/또는 데이터를 저장할 수 있다. ROM(819)은 EPROM(erasable programmable read-only memory) 또는 EEPROM(electrically erasable programmable read-only memory)으로 구현될 수 있다.
RAM(821)은 프로그램들, 데이터, 또는 명령들(instructions)을 일시적으로 저장할 수 있다. RAM(821)은 DRAM(dynamic RAM) 또는 SRAM(static RAM)으로 구현될 수 있다.
시스템 버스(823)는 호스트 장치(810)의 각 구성요소들을 직/간접적으로 연결하여 각 구성요소 간 데이터 송수신의 통로 역할을 수행할 수 있다. 또한 시스템 버스(823)는 각 구성요소 간 제어 신호의 전송 통로 역할을 수행할 수 있다.
실시예에 따라, 시스템 버스(823)는 데이터를 전송하는 데이터 버스(미도시), 어드레스 신호를 전송하는 어드레스 버스(미도시) 및 제어 신호를 전송하는 제어 버스(미도시)를 포함할 수 있다.
실시예에 따라, 시스템 버스(823)는 소정의 구성요소들 간의 데이터 통신을 위한 소규모의 버스 즉, 인터커넥터(interconnector)를 포함할 수 있다.
CMU(817)는 용도에 따라 서로 다른 주파수를 갖는 복수의 클락들을 생성할 수 있다. 이 경우 CMU(817)는 디스플레이 컨트롤러(815)를 제외한 구성요소들 각각의 용도에 따른 복수의 클럭들만을 생성할 수 있다.
실시예에 따라, 생성된 복수의 클락들은, CPU(813), ROM(819), RAM(821), 시스템 버스(823), 및 MIPI 송신부(825) 각각의 용도에 따른 클락들일 수 있다.
CMU(817)는 상기 생성된 복수의 클락들을, 호스트 장치(810)에 포함된 각 구성요소들(813, 819, 821, 823, 825)에게 공급할 수 있다. 이 경우 CMU(817)는 각 구성요소들(813, 319, 821, 823, 825)에게 공급되는 복수의 클락들 중 어느 하나를 디스플레이 컨트롤러(815)에게 공급할 수 있다.
CMU(817)는 상기 클락들을 생성하기 위해 PLL(phase locked loop), DLL(delayed locked loop), 분수 분주기(fractional divider), 멀티플렉서(multiplexer), 및 클락 게이팅 회로(clock gating logic)와 같은 적어도 하나의 클락 소자(clock component)를 포함할 수 있다. 이 경우, CMU(817)는 디스플레이 컨트롤러(815)의 용도에 따른 클락들을 생성하지 않으므로, CMU(817)에서 디스플레이 컨트롤러(815)의 용도에 따른 디스플레이 컨트롤러(815) 전용의 PLL 및/또는 전용의 분수 분주기는 제거될 수 있다.
디스플레이 컨트롤러(815)는 동기 신호 발생 회로(SSGC; 815a)를 포함할 수 있다. 디스플레이 컨트롤러(815)는 도 1 및 도 3(a)에 도시된 디스플레이 컨트롤러(300, 300b)일 수 있고, 동기 신호 발생 회로(815a)는 도 5에 도시된 동기 신호 발생 회로(500)일 수 있다.
도 8에서는 동기 신호 발생 회로(815a)가 디스플레이 컨트롤러(815) 내부에 구현된 실시예에 대하여 도시되어 있으나, 본 발명의 범위는 이에 한정되지 않는다. 다른 실시예에 따라, 동기 신호 발생 회로(815a)는 디스플레이 컨트롤러(815)의 외부에 구현될 수 있다. 예컨대, 동기 신호 발생 회로(815a)는 디스플레이 컨트롤러(815)와 MIPI 송신부(825)의 사이 또는 디스플레이 컨트롤러(815)와 시스템 버스(823) 사이에 구현될 수도 있다.
한편, 도 3의 (b) 및 도 4를 참조하여 상술한 디스플레이 컨트롤러(300, 300b)의 기능 및 동작은 디스플레이 컨트롤러(815)에 대하여도 적용될 수 있다. 따라서, 디스플레이 컨트롤러(815)는 CMU(817)에 의해 생성된 각 구성요소들(813, 319, 821, 823, 825)에게 공급되는 복수의 클락들 중 어느 하나를 이용하여, 비디오 동기 신호를 발생시킬 수 있다. 여기서, CMU(817)가 각 구성요소들(813, 319, 821, 823, 825) 각각의 용도에 따라 생성한 복수의 클락들을 '외부 클락(ECLK)'으로 지칭하기로 한다. 즉, 디스플레이 컨트롤러(815)는, 전용 클락이 아닌, 외부 클락(ECLK)을 이용하여, 비디오 동기 신호(HS,, VS)를 발생시킬 수 있다.
나아가, 디스플레이 컨트롤러(815)는, 전용 클락(ECLK)보다 낮은 주파수를 갖는 MIPI 클락(MCLK)을 이용하여 비디오 동기 신호(HS, VS)를 발생시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 디스플레이 컨트롤러는, 저비용, 저전력으로 비디오 동기 신호를 발생시킬 수 있는 효과가 있다.
디스플레이 컨트롤러(815)는 외부 메모리(830)로부터 시스템 버스(823)를 통하여 비디오 데이터를 수신할 수 있다.
실시예에 따라, 디스플레이 컨트롤러(813)는 기 설정된 시간 간격으로 메모리 컨트롤러(811)에게 비디오 데이터를 요청하여, 프레임 단위로 수신할 수 있다.
실시예에 따라, 디스플레이 컨트롤러(813)는 수신된 비디오 데이터를 MIPI 송신부(825)로 전송할 수 있다.
MIPI 송신부(825)는 MIPI 인터페이스를 포함할 수 있다. 상기 MIPI 인터페이스는 하나의 클락 레인(미도시) 및 적어도 1 이상의 데이터 레인들(미도시)을 포함할 수 있다. 상기 데이터 레인들은 다중 레인 구조를 가질 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 전자 시스템을 나타내는 구성 블록도이다.
도 9를 참조하면, 전자 시스템(900)은 PC(personal computer), 데이터 서버, 또는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰 (smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
전자 시스템(900)은 SoC(905), 파워 소스(910), 스토리지(920), 메모리(930), 입출력 포트(940), 확장 카드(950), 네트워크 디바이스(960), 및 디스플레이(970)를 포함한다. 실시 예에 따라. 전자 시스템(900)은 카메라 모듈(980)을 더 포함할 수 있다.
SoC(905)는 동기 신호 발생 회로(90)를 포함할 수 있다. 동기 신호 발생 회로(90)는 도 5에 도시된 동기 신호 발생 회로(500)일 수 있다. SoC(905)는 구성 요소들(elements; 910 내지 980) 중에서 적어도 하나의 동작을 제어할 수 있다.
파워 소스(910)는 구성 요소들(905, 및 910~980) 중에서 적어도 하나로 동작 전압을 공급할 수 있다.
스토리지(920)는 하드디스크 드라이브(hard disk drive) 또는 SSD(solid state drive)로 구현될 수 있다.
메모리(930)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 실시 예에 따라, 메모리(930)에 대한 데이터 액세스 동작, 예컨대, 리드 동작, 라이트 동작(또는 프로그램 동작), 또는 이레이즈 동작을 제어할 수 있는 메모리 컨트롤러는 SoC(100)에 집적 또는 내장될 수 있다. 다른 실시 예에 따라, 상기 메모리 컨트롤러는 SoC(100)와 메모리(930) 사이에 구현될 수 있다.
스토리지(920)는 프로그램이나 데이터를 저장할 수 있다.
메모리(930)는 프로그램이나 데이터를 저장하며, 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
입출력 포트(940)는 전자 시스템(900)으로 데이터를 전송하거나 또는 전자 시스템(900)으로부터 출력된 데이터를 외부 장치로 전송할 수 있는 포트들을 의미한다. 예컨대, 입출력 포트(940)는 컴퓨터 마우스와 같은 포인팅 장치(pointing device)를 접속하기 위한 포트, 프린터를 접속하기 위한 포트, 또는 USB 드라이브를 접속하기 위한 포트일 수 있다.
확장 카드(950)는 SD(secure digital) 카드 또는 MMC(multimedia card)로 구현될 수 있다. 실시 예에 따라, 확장 카드(950)는 SIM(subscriber identification module) 카드 또는 USIM(universal subscriber identity module) 카드일 수 있다.
네트워크 디바이스(960)는 전자 시스템(900)을 유선 네트워크 또는 무선 네트워크에 접속시킬 수 있는 장치를 의미한다.
디스플레이(970)는 스토리지(920), 메모리(930), 입출력 포트(940), 확장 카드(950), 또는 네트워크 디바이스(960)로부터 출력된 데이터를 디스플레이할 수 있다.
카메라 모듈(980)은 광학 이미지를 전기적인 이미지로 변환할 수 있는 모듈을 의미한다. 따라서, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 스토리지(920), 메모리(930), 또는 확장 카드(950)에 저장될 수 있다. 또한, 카메라 모듈(980)로부터 출력된 전기적인 이미지는 디스플레이(970)를 통하여 디스플레이될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 전자 시스템을 나타내는 구성 블록도이다.
도 10을 참조하면, 전자 시스템(1000)은 MIPI 인터페이스(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA(personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(application processor; 1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(camera serial interface(CSI) host; 1012)는 카메라 시리얼 인터페이스를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(1012)는 광 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(1041)는 광 시리얼라이저(serializer(SER))를 포함할 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1051)는 광 디시리얼라이저(DES)를 포함할 수 있다.
어플리케이션 프로세서(1010)는 본 발명의 일 실시예에 따른 동기 신호 발생 회로를 포함할 수 있다. 상기 동기 신호 발생 회로는 도 5에 도시된 동기 신호 발생 회로(500)일 수 있다. 실시 예에 따라, 전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 어플리케이션 프로세서(1010)에 포함된 PHY(PHYsical channel; 1013)와 RF 칩(1060)에 포함된 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
실시 예에 따라, 전자 시스템(1000)은 GPS(1020), 스토리지(storage; 1070), 마이크(microphone(MIC); 1080), DRAM(dynamic random access memory; 1085) 및 스피커(speaker; 1090)를 더 포함할 수 있다. 전자 시스템(1000)은 Wimax(world interoperability for microwave access; 1030), WLAN(wireless lan; 1100) 및/또는 UWB(ultra wideband; 1110) 등을 이용하여 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 전자 시스템
10: 애플리케이션 프로세서
15: MIPI 송신부
25: MIPI 수신부
20: 디스플레이 장치
30: 외부 메모리
100: 중앙 처리 장치
105: MIPI 인터페이스
300: 디스플레이 컨트롤러
305: 메모리 인터페이스

Claims (17)

  1. 수신된 프레임 시작 신호에 응답하여 제 1 파라미터를 초기화하는 초기화기; 및
    카운터 및 비교기를 포함하는 동기 신호 발생 회로를 포함하는 장치에 있어서,
    상기 카운터는 상기 초기화기로부터 상기 제 1 파라미터를 수신하고, 상기 장치와 외부 디스플레이 장치 사이의 인터페이스를 통해 비디오 데이터를 전송하기 위해 상기 외부 디스플레이 장치로부터 제공되는 외부 클락을 카운트하고, 그리고 상기 외부 클락을 카운트한 것에 기반하여 상기 제 1 파라미터의 값을 증가시키고, 그리고
    상기 비교기는 상기 제 1 파라미터를 수신하고, 제 1 값과 상기 제 1 파라미터의 상기 증가된 값을 비교하고, 그리고 상기 제 1 파라미터의 상기 증가된 값이 상기 제 1 값보다 크거나 같은 경우 비디오 동기 신호를 출력하는 장치.
  2. 제 1 항에 있어서,
    상기 외부 클락은 버스 클락, CPU 클락, RAM 클락, 및 MIPI 클락을 포함하는 그룹으로부터 선택된 어느 하나인 장치.
  3. 제 1 항에 있어서,
    상기 장치는 디스플레이 컨트롤러인 장치.
  4. 제 1 항에 있어서,
    상기 제 1 값을 저장하는 SFR(special function registor)을 더 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 외부 클락을 카운팅한 후 상기 카운터는 상기 제 1 파라미터의 상기 값을 1만큼 증가시키는 장치.
  6. 제 1 클락을 생성하는 클락 생성기; 및
    상기 클락 생성기로부터 상기 제 1 클락을 수신하고, 카운터 및 비교기를 포함하는 디스플레이 컨트롤러를 포함하는 애플리케이션 프로세서에 있어서,
    상기 제 1 클락은 상기 애플리케이션 프로세서와 외부 디스플레이 장치 사이의 인터페이스를 통해 비디오 데이터를 전송하기 위해 상기 외부 디스플레이 장치로부터 제공되고,
    상기 카운터는 제 1 파라미터를 수신하고, 상기 제 1 클락을 카운트하고, 그리고 상기 제 1 클락을 카운트한 것에 기반하여 상기 제 1 파라미터의 값을 증가시키고, 그리고
    상기 비교기는 상기 제 1 파라미터를 수신하고, 제 1 값과 상기 제 1 파라미터의 상기 증가된 값을 비교하고, 그리고 상기 제 1 파라미터의 상기 증가된 값이 상기 제 1 값보다 크거나 같은 경우 비디오 동기 신호를 출력하는 애플리케이션 프로세서.
  7. 제 6 항에 있어서,
    상기 디스플레이 컨트롤러는 상기 제 1 파라미터를 초기화하는 초기화기를 포함하는 애플리케이션 프로세서.
  8. 제 6 항에 있어서,
    상기 클락 생성기는 상기 디스플레이 컨트롤러의 이용을 위해 상기 제 1 클락을 생성하지 않는 애플리케이션 프로세서.
  9. 제 6 항에 있어서,
    상기 제 1 값을 생성하는 CPU를 더 포함하는 애플리케이션 프로세서.
  10. 제 6 항에 있어서,
    상기 클락 생성기는 상기 제 1 클락의 주파수와 다른 주파수를 갖는 제 2 클락을 생성하는 애플리케이션 프로세서.
  11. 제 6 항에 있어서,
    상기 클락 생성기는 PLL(phase-locked loop), DLL(delay-locked loop), 분수 분주기, 멀티플렉서, 또는 클락 게이팅 로직 중 하나인 애플리케이션 프로세서.
  12. 제 6 항에 있어서,
    상기 제 1 클락은 버스 클락, CPU 클락, RAM 클락, 및 MIPI 클락을 포함하는 그룹으로부터 선택된 어느 하나인 애플리케이션 프로세서.
  13. 프레임 시작 신호를 수신하고, 상기 프레임 시작 신호에 응답하여 제 1 파라미터를 초기화하는 초기화기; 및
    외부 클락을 수신하고, 그리고 카운터 및 비교기를 포함하는 동기 신호 생성기를 포함하는 디스플레이 컨트롤러에 있어서,
    상기 외부 클락은 상기 디스플레이 컨트롤러와 외부 디스플레이 장치 사이의 인터페이스를 통해 비디오 데이터를 전송하기 위해 상기 외부 디스플레이 장치로부터 제공되고,
    상기 카운터는 상기 외부 클락을 카운트하고, 그리고 상기 초기화기로부터 수신된 상기 제 1 파라미터의 값을 증가시키고, 그리고
    상기 비교기는 상기 제 1 파라미터를 수신하고, 제 1 값과 상기 제 1 파라미터의 상기 증가된 값을 비교하고, 그리고 상기 제 1 파라미터의 상기 증가된 값이 상기 제 1 값보다 크거나 같은 경우 비디오 동기 신호를 출력하는 디스플레이 컨트롤러.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 외부 클락을 카운팅한 후 상기 카운터는 상기 제 1 파라미터의 상기 값을 1만큼 증가시키는 디스플레이 컨트롤러.
  16. 제 13 항에 있어서,
    상기 제 1 값을 저장하는 SFR(special function registor)을 더 포함하는 디스플레이 컨트롤러.
  17. 제 13 항에 있어서,
    상기 외부 클락은 버스 클락, CPU 클락, RAM 클락, 및 MIPI 클락을 포함하는 그룹으로부터 선택된 어느 하나인 디스플레이 컨트롤러.
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