WO2006134853A1 - 表示装置及びその駆動制御装置、並びに走査信号線駆動方法及び駆動回路 - Google Patents

表示装置及びその駆動制御装置、並びに走査信号線駆動方法及び駆動回路 Download PDF

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WO2006134853A1
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image
subframe
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PCT/JP2006/311712
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Tomoyuki Ishihara
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Sharp Kabushiki Kaisha
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    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2025—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having all the same time duration

Definitions

  • Display device drive control device thereof, scanning signal line drive method, and drive circuit
  • the present invention relates to a display device that displays one image by time-dividing one frame for displaying one image into a plurality of subframes and displaying the images of the plurality of subframes in a period of one frame. It is about.
  • an impulse-type display such as a CRT (cathode ray tube) in which a lighting period in which an image is displayed and a light-out period in which the image is not displayed are alternately repeated. It is said that the video quality is inferior to the device.
  • the entire frame period is the lighting period of the image. Therefore, when the frame image is updated, the object remains until the image is updated to the next frame. It is displayed at that position because it appears to the observer's eyes as motion blur.
  • Patent Document 1 Japanese Patent Laid-Open No. 4-302289 (Publication Date: October 26, 1994)
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2001-281625 (Publication Date: October 10, 2001)
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2002-23707 (Publication Date: January 25, 2002)
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2003-22061 (Publication Date: January 24, 2003)
  • Patent Document 5 Japanese Patent Application Laid-Open No. 2002-297094 (Release Date; October 9, 2002) Disclosure of the invention
  • an input image signal (input image signal) is stored in a frame memory, and the stored image signal is read to generate a display signal for each sub-frame. Become! /
  • FIG. 8 shows an example of conventional subframe display.
  • the display signal of the first subframe and the display signal of the second subframe are output to the display unit in a time-sharing manner.
  • the display signal of the second subframe is output.
  • a time lag force corresponding to approximately one frame period is generated between the input of the image signal and the output of the display signal (consisting of a plurality of subframe display signals), and the vertical direction of the image signal
  • the frequency (frame rate) is 60 Hz
  • the time lag is about 16 ms.
  • the time lag generated between the input of the image signal and the output of the display signal leads to a gap between the display image and the sound when the display device is used in a television receiver or the like.
  • a circuit or the like for eliminating the deviation is required.
  • a display device is used as an image display device for devices that require immediate screen display update for input operations such as PCs and game consoles, a large time lag occurs for the operations. To reduce operational comfort.
  • the image signal of the already written Nth frame is used. Need to read (twice). Therefore, the memory capacity of the frame memory that stores the input image signal requires two screens (two frames) for storage and for reading.
  • both the display signals of the first and second sub-frames are generated by reading out the image signals stored in the frame memory! / Therefore, it is necessary to perform writing of one input screen and double-speed reading of two output screens in parallel, which increases the memory bandwidth.
  • Patent Document 5 describes an organic LED panel that is controlled by a force binary voltage, which describes that vertical scanning is multiplexed, so that a multi-gradation image display apparatus includes: It cannot be applied and cannot solve the above problems.
  • the present invention has been made in view of the above-described problems, and the purpose of the present invention is to reduce the time lag from the input of an image signal to the display of an image even when the frame is driven in a time division manner. It is also necessary to provide a display method, a drive control device for the display device, and the like that can reduce the cost of the frame memory for storing the input image signal.
  • one frame of an input image signal is time-divided into 1st to nth subframes (n is an integer of 2 or more).
  • the image display period of the first subframe of the Nth frame (N is an integer equal to or greater than 2), the image display period of the second subframe of the Nth frame, and the N ⁇ 1th frame are displayed.
  • the image signal of the Nth frame for each horizontal line is input and the pixel voltage is written in the first subframe of the Nth frame for each horizontal line.
  • the delay period until In this case, the delay period is preferably shorter than 20% of the period of one frame of the input image signal. .
  • the image of the first subframe of the Nth frame (N is an integer of 2 or more)
  • the display period and at least the image display period of the second subframe of the Nth frame and the image display period of the nth subframe of the N ⁇ 1th frame are partially overlapped to perform an image display operation of a plurality of subframes. Therefore, the memory capacity required for the frame memory for storing the image signal for generating the sub-frame display signal can be reduced.
  • the image signal is stored in the memory until the display signal of the last subframe is generated.
  • the frame memory etc. must be stored in advance, so the image display operation of each subframe is performed in order, such as the image display operation of the second subframe after the image display operation of the first subframe. As a result, it is necessary to store all the image signals for one frame in the memory until the display signal of the n-th sub-frame which is the final stage is created.
  • the horizontal signal that has generated the display signal of the final subframe (the nth subframe) is completed.
  • the memory area assigned to the horizontal line can be overwritten with the input image signal of another horizontal line, and the memory area can be shared between horizontal lines. It becomes.
  • the required amount of memory is determined by the number of subframes that time-divides one frame.
  • the number of subframes is N
  • the power varies slightly depending on the length of the blanking period. , Approximately (N-1) ZN frames. Therefore, if the number of subframes is 2, it is about half the amount of memory for storing one frame of image signal, and if the number of subframes is 3, it is a memory for storing one frame of image signal.
  • the amount is about 2Z3.
  • the image display operation of a plurality of subframes is performed in parallel, so that an image in which a pixel voltage is written to all horizontal lines of the display screen in each subframe is input.
  • Equal to the image signal input period of one frame of the signal (equalize the input period of the image signal for all horizontal lines and the period until pixel voltage writing to all horizontal lines to the display module is completed in each subframe)
  • a delay period from when the image signal of the Nth frame for each horizontal line is input to when the pixel voltage is written in the first subframe of the Nth frame for each horizontal line
  • the time is shorter than half of the period of one frame of the input image signal, more preferably shorter than 20%.
  • the time lag between the input of the image signal and the actual display of the image is small enough to cause no problem, and even in a television receiver or the like, the display image and the sound are shifted. There is no need for a circuit or the like that delays voices that are long.
  • image display that is less affected by time lags in operations is possible. It becomes possible.
  • the display signal of the first subframe which is the first stage subframe, is generated using the image signal input without going through the frame memory, and the first and subsequent subframes are generated.
  • the display signals of the 2nd to nth subframes can be generated by reading out the image signal stored in the frame memory.
  • the transmission frequency can be converted by writing the input image signal into a line memory or the like and reading it out to the required transmission frequency.
  • the period length from the pixel voltage write of the subframe to the pixel voltage write of the next subframe is set to the first to nth subframes for each horizontal line on the screen. In the meantime, it is desirable.
  • the sub-frame image display period becomes equal.
  • the time ratio of each subframe period within one frame period does not change, so the display luminance of each subframe is 1
  • the amount of time integration during the frame period does not change. Therefore, the gradation conversion value for each subframe can be made common regardless of the frame frequency, and the cost of the gradation conversion means for each subframe can be suppressed.
  • the improvement effect of moving image blur is improved.
  • the period length of each subframe is not evenly divided, and in this case, a gradation conversion value corresponding to the input frame frequency is prepared even with an increase in cost.
  • the present invention is not limited to the case where the subframe period is made equal.
  • the drive control device for a display device of the present invention time-divides one frame of an input image signal into first to n-th subframes (n is an integer of 2 or more).
  • a timing control unit that generates a control signal for performing image display using each display signal of the n-th subframe, and the timing control unit includes the Nth frame (N is an integer of 2 or more).
  • the subframe image display period overlaps at least the second subframe image display period of the Nth frame and the Nth subframe image display period of the Nth frame. All horizontal lines on the display screen For each horizontal line, the pixel voltage writing period is equal to the input period of one frame of the input image signal and the Nth frame image signal for each horizontal line is input. More preferably, the input image signal is such that the delay period until the pixel voltage is written in the first subframe of the Nth frame is shorter than half of the period of one frame of the input image signal.
  • the control signal is generated so that it is shorter than 20% of the period of one frame.
  • the signal generation unit generates a display signal for each of a plurality of subframes with the intention of, for example, improving motion blur.
  • the signal generation unit generates the display signals of the first to n-th subframes from the input image signal, and the timing control unit displays the first to n-th sub-frames on the display screen of the display module.
  • a control signal for generating an image display using each display signal of the subframe is generated.
  • the timing control unit includes an image display period of the first subframe of the Nth frame (N is an integer of 2 or more), an image display period of at least the second subframe of the Nth frame, and the Nth frame.
  • N is an integer of 2 or more
  • a period in which the pixel voltage is written to all the horizontal lines of the display screen in each subframe is entered by partially overlapping the image display period of the nth subframe of one frame.
  • the image signal input period of one frame of the input image signal is the same as that of the input image signal, and the Nth frame image signal for each horizontal line is input and the force is applied to the first subframe of the Nth frame for each horizontal line.
  • the delay period until the pixel voltage is written is shorter than 20% of the period of one frame of the input image signal so as to be shorter than half of the period of one frame of the input image signal.
  • an address space capacity used when displaying one frame of a screen corresponding to the image signal of one frame of a still image in the memory is further calculated. It can be 50% or more for one screen and less than one screen.
  • the frame frequency (vertical frequency) of the input image signal is 60 Hz
  • the image display operation of the first sub-frame for all the pixels on the display screen is changed from the input of the image signal to each pixel. 8.
  • the time lag between the input of the image signal and the actual image display does not become a problem, and sufficient video display quality can be obtained.
  • it is more preferably within 3.3 ms, so that the time lag between the input of the image signal and the actual image display does not become a more serious problem, and a further sufficient video display quality can be obtained. it can.
  • the timing control unit further includes a pixel voltage corresponding to each display signal in the first to n-th subframes of the data signal line drive circuit power of the display module.
  • the control signal is generated so that the horizontal line is output in a time-sharing manner, and the scanning signal line drive circuit power selection signal is output accordingly.
  • the data signal line driving circuit power is also first increased.
  • a voltage value corresponding to the display signal of the first subframe of the Nth frame of each pixel corresponding to one scanning signal line is output to each data signal line, and then each pixel corresponding to the 51st scanning signal line.
  • the display signal of each subframe is output in a time-sharing manner for each scan line.
  • the scanning signal line driving circuit According to the output from the data signal line driving circuit, the first scanning signal line, the 51st scanning signal line, the second scanning signal line, the 52nd scanning signal line,. In this way, the scanning signal lines are grouped in the vertical direction, and the selection signals are output while sequentially switching the selected groups (in this case, alternately).
  • the display screen is divided, and a normal display module that does not divide the screen is used without using display modules that can be displayed independently for each screen.
  • a normal display module that does not divide the screen is used without using display modules that can be displayed independently for each screen.
  • the drive control device for a display device of the present invention further includes a memory control unit that controls writing and reading of a frame memory that stores an input image signal, and the memory control unit is optional.
  • the display signal of the nth sub-frame is generated at the pixel, the image signal of another input pixel is written in the area of the frame memory where the image signal of the pixel is stored. You can also.
  • a frame memory having a small memory capacity can be used as a frame memory for storing an input image signal.
  • another function for example, overshoot drive for improving the moving image response performance
  • the signal generator further inputs the display signal of the first subframe without passing through the frame memory for storing the input image signal. It is also possible to generate the image signal power to be generated, and to generate the display signals of the second to n-th subframes by reading out the image signals stored in the frame memory.
  • this can reduce the number of accesses (writes / reads) to the frame memory, thereby reducing the memory bandwidth of the frame memory. Can do.
  • the timing control unit receives the image signal of the Nth frame for each horizontal line of the display screen and applies the force to each horizontal line.
  • the delay period until the pixel voltage is written in the first subframe of the Nth frame is not changed in the first subframe even when the period length of one frame of the input image signal is changed.
  • the change may be made if the change in the period length of one frame of the input image signal is less than the reference value, and if the change is greater than the reference value, the change may be made. ! ⁇ .
  • the length of one input frame period may slightly fluctuate depending on the image signal source (external input device).
  • the total number of lines per input frame may vary randomly from T ⁇ 3 to T + 3 with respect to the standard total number of lines T.
  • fine adjustment of the length of each subframe following the total number of lines per input always involves an increase in the cost of the control circuit. Thus, such an increase in cost can be avoided.
  • a display device is a drive control device for the display device! It is characterized by comprising a display module including pixels that are driven by the drive control device.
  • the image processing apparatus includes image receiving means for receiving a television broadcast and inputting an image signal indicating an image transmitted by the television broadcast to the drive control device of the display device.
  • the module is a liquid crystal display module, and the display device may operate as a liquid crystal television receiver.
  • the display module and the liquid crystal display module, and an image signal is also input to the drive control device of the display device, and the display device displays an image indicating the image signal. You may operate
  • a scanning signal line driving circuit is a scanning signal line driving circuit that drives a plurality of scanning signal lines provided in a display unit, and includes a scanning signal line in the previous stage.
  • the clock power when the line changes to the active level g (g is an integer of 2 or more)
  • the first drive mode that changes the scanning signal line of the next stage to the active level at the clock after the generation It is a feature.
  • a scanning signal line driving method of the present invention is a scanning signal line driving method for driving a plurality of scanning signal lines arranged in a display unit of a display module, in order to solve the above-described problem. It has a first drive mode that changes the scanning signal line of the next stage to the active level with the clock after the clock power g (g is an integer of 2 or more) after the scanning signal line has changed to the active level.
  • g is an integer of 2 or more
  • the scanning signal line driving circuit performs the scanning signal line in the vertical direction.
  • the selection signal is output while the selected groups are switched sequentially (in this case, alternately).
  • the first scanning signal line (the preceding scanning signal line) changes to the active level at the clock next to the clock that has changed to the active level.
  • the 51st scanning signal line belonging to the group, the second scanning signal line (the scanning signal line in the next stage) is the next clock, that is, two clocks after the clock when the first scanning signal line has changed to the active level. It will change to the active level at the clock. In this way, it is necessary to skip the clock between the preceding scanning signal line and the succeeding scanning signal line in accordance with the number of groups (number of subframes).
  • each scanning signal line in the first driving mode, is changed to the inactive level at the clock next to the clock changed to the active level. It can also be characterized.
  • each scanning signal line in the first driving mode, is changed to an inactive level by a clock next to the clock changed to the active level. It can be a feature.
  • the scanning signal line is selected at the active level only during the period between the clocks, the scanning signal lines can be sequentially selected and driven in the clock cycle.
  • the scanning signal line driving circuit of the present invention further includes a plurality of cascade-connected semiconductor chips.
  • the preceding semiconductor chip is a scanning signal responsible for driving.
  • the clock signal whose last scanning signal line has changed to the active level among the lines is characterized in that a start pulse is output to the next semiconductor chip by the clock after the above-mentioned g generation! You can also
  • the scanning signal line driving circuit has been configured to have a plurality of semiconductor chips connected in cascade.
  • the scanning signal of the final stage is more than the preceding stage of the semiconductor chip.
  • the clock power when the line is changed to the active level By outputting a start pulse to the next semiconductor chip at the clock after g, the first scanning signal line of the next semiconductor chip becomes the last signal in the previous semiconductor chip.
  • the clock power that changes the scanning signal line of the stage to the active level also changes to the active level by the clock after g generation, and the first drive mode can be realized without any problems.
  • the scanning signal line driving circuit of the present invention further includes a second driving for changing the scanning signal line of the next stage to the active level at a clock next to the clock in which the scanning signal line of the previous stage has changed to the active level. It is also possible to have a mode and switch between the first drive mode and the second drive mode.
  • the scanning signal line driving method of the present invention further includes a second driving in which the scanning signal line in the next stage is changed to the active level at the clock next to the clock in which the scanning signal line in the previous stage has been changed to the active level. It also has a mode, and the drive mode can be switched.
  • the scanning signal line driving circuit and method of the present invention may further be characterized in that the g is changeable.
  • the display module according to the present invention includes any one of the scanning signal line driving circuits described above, and is characterized in that.
  • the display method of the present invention displays an image by time-dividing one frame of an input image signal into first to n-th subframes (n is an integer of 2 or more).
  • the image display period of the first subframe of the Nth frame (N is an integer of 2 or more), the image display period of the second subframe of the Nth frame, and the nth frame of the N ⁇ 1th frame.
  • the image display period of the frame is partially overlapped, and the period for writing the pixel voltage to all the horizontal lines of the display screen in each subframe is made equal to the image signal input period of one frame of the input image signal.
  • a delay period until the pixel voltage is written in the first subframe of the Nth frame for each horizontal line after the image signal of the Nth frame is input to the horizontal line is input.
  • 1 frame of signal Shorter than half the period of the beam, and more preferably is configured to be shorter than 20%.
  • the drive control device of the display device of the present invention time-divides one frame of the input image signal into the first to n-th subframes (n is an integer of 2 or more).
  • a drive control device for a display device that displays an image a signal generation unit that generates display signals of the first to n-th subframes from an input image signal, and first to n-th components on a display screen of a display module.
  • a timing control unit that generates a control signal for displaying an image using each display signal of the sub-frame, and the timing control unit includes a first sub-frame of the Nth frame (N is an integer of 2 or more).
  • Each subframe overlaps the image display period of the frame with at least the image display period of the second subframe of the Nth frame and the image display period of the nth subframe of the Nth frame!
  • the period for writing the elementary voltage is equal to the input period of the image signal for one frame of the input image signal, and the Nth frame image signal for each horizontal line is input and the force is applied to each horizontal line.
  • Delay until the pixel voltage is written in the first subframe of the frame The control signal is generated so that the extended period is shorter than half of the period of one frame of the input image signal, more preferably 20% of the period of one frame of the input image signal. It is the structure to do.
  • FIG. 1, showing an embodiment of the present invention is a block diagram showing a main configuration of an image display device.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a controller LSI provided in the image display device.
  • FIG. 3 is an explanatory diagram showing a relationship between an output display signal and an input image signal that are processed by the control device provided in the image display device and output.
  • FIG. 4 Each part of the control device, in which the display operation of the first subframe of the Nth frame and the display operation of the second subframe of the N-1st frame are performed in parallel, and the display 3 is a timing chart showing operation timings of a source driver unit and a gate driver unit in a module.
  • FIG. 5 is an explanatory diagram showing the timing of the input image signal (input image signal) and the output display signal (output display signal), and the state of writing to and reading from the frame memory.
  • FIG. 6 is a diagram showing a relationship between an input gradation level and an output gradation level in an image display device that performs time-division driving.
  • FIG. 7] (a) and (b) are diagrams showing the reason why the moving-image blur suppression effect is obtained by impulse driving.
  • FIG. 8 is a diagram illustrating a configuration of a conventional example, and is an explanatory diagram illustrating a relationship between an output display signal that processes and outputs an input image signal, and the input image signal.
  • Control unit (Control drive unit)
  • Timing controller timing controller
  • the display device reduces the time lag from the input of the image signal to the image display even if the frame is driven by time division into subframes.
  • the display device can also reduce the cost of the frame memory for storing the input image signal.
  • television broadcasts received by television receivers include terrestrial television broadcasts, broadcasts using satellites such as BS (Broadcasting Satellite) digital broadcasts and CS (Communication Satellite) digital broadcasts, or Cable TV and television broadcasting.
  • satellites such as BS (Broadcasting Satellite) digital broadcasts and CS (Communication Satellite) digital broadcasts, or Cable TV and television broadcasting.
  • the image display device includes a display module 19 and a control device (drive control device) 10.
  • the display module 19 can use a hold display type display module such as an EL display module or a liquid crystal display module. In this image display apparatus, a liquid crystal display module is used.
  • the display module 19 includes a pixel array 20 having a plurality of pixels arranged in a matrix. Each pixel is arranged together with an active element at an intersection of source signal lines (data signal lines) SL 1 to SLn and gate signal lines (scanning signal lines) GL 1 to GLm provided in the pixel array 20. Each pixel (exactly the pixel electrode) has a corresponding source signal line SL only during the period when the corresponding gate signal line GL is selected by the active element (TFT in the figure). The voltage applied to is written.
  • Line drive circuit) 23 for driving the gate signal lines GLl to GLm.
  • the gate driver unit 23 outputs, to each of the gate signal lines GLl to GLm, a signal indicating whether or not it is in the selection period, such as a voltage signal. At that time, the gate driver unit 23 changes the gate signal line GL that outputs a signal indicating the selection period based on the timing signals such as the gate clock signal GCK and the gate start pulse signal GSP that are control signals from the control device 10. Change. Thus, the gate signal lines GLl to GLm are selectively driven at a predetermined timing.
  • the gate driver unit 23 of the present image display device also has the gate clock power g (g is g) when the gate signal line GL in the previous stage is changed to the active level without being sequentially turned on when the gate clock GCK is input.
  • g is g
  • an additional clock skip mode (first drive mode) is provided. The clock skip mode will be described later.
  • the source driver unit 21 drives the source signal lines SL1 to SLn, and applies the voltage indicated by the display signal to the source signal lines SL1 to SLn.
  • the source driver unit 21 extracts a display signal for each pixel input in a time division manner from the control device 10 by sampling at a predetermined timing. Then, the source driver unit 21 outputs an output signal corresponding to each display signal to each pixel corresponding to the selected gate signal line GL via each source signal line SLl to SLn. Output.
  • the source driver unit 21 generates the sampling timing and output signal based on the timing signals such as the source clock signal SCK, the source start pulse signal SSP, and the latch pulse signal LS that are control signals from the control device 10. The output timing is determined.
  • each pixel in the pixel array 20 corresponds to the output signal applied to the source signal lines SLl to SLn corresponding to itself while the gate signal line GL corresponding to itself is selected.
  • the brightness of the light emission and the transmittance are adjusted to determine its own brightness.
  • the source driver unit 21 and the gate driver unit 23 Is a configuration in which a plurality of semiconductor chips are connected in cascade.
  • the source driver unit 21 has a configuration in which four first to fourth source drivers each consisting of one chip are connected in cascade, and the source signal lines SL of the n pixel arrays 20 in total are respectively connected. nZ4 will be driven one by one.
  • the display signal and the source start pulse signal SSP from the control device 10 are input to the first source driver and sent in the order of the second source driver, the third source driver, and the fourth source driver. Further, the source clock signal SCK and the latch pulse signal LS from the control device 10 are input in common to the first to fourth signal line drivers.
  • the gate driver unit 23 has a configuration in which three first to third gate drivers each composed of one chip are connected in cascade, and the gate signal lines GL in the m pixel array 20 in total are respectively connected to the gate driver unit 23. It comes to drive 3 mZ each.
  • the gate start pulse signal GSP from the control device 10 is input to the first gate driver, and is sent in the order of the second gate driver and the third gate driver.
  • the gate clock signal GCK from the control device 10 is commonly input to each of the first to third gate drivers.
  • control device 10 controls the display operation of the display module 19 and uses an image signal (input image signal) and a control signal (input control signal) input from the outside to display the display module.
  • image signal input image signal
  • control signal input control signal
  • the display signal for driving 19 and control signals such as the source clock signal SCK and the source start pulse signal SSP described above are output.
  • the control device 10 transmits a display signal supplied to the display module 19 to a plurality of subframes. Generated as a display signal.
  • the number of subframes is 2, the subframe that is earlier in time is the first subframe, and the later subframe is the second subframe.
  • the image display period of the first subframe of the Nth frame, the image display period of the second subframe of the Nth frame, and the second subframe of the N ⁇ 1th frame is partially overlapped, and in each subframe, the period for writing the pixel voltage to all the horizontal lines of the display screen is input. Until the image signal of the Nth frame for each horizontal line is input and the pixel voltage is written in the first subframe of the Nth frame for each horizontal line.
  • the delay period of the input image signal is shorter than half of the period of one frame of the input image signal. In this case, the delay period is preferably shorter than 20% of the period of one frame of the input image signal.
  • the control device 10 generates and outputs a control signal so that the display module 19 performs such an image display operation.
  • the image display period of the first subframe of the Nth frame, the second subframe of the Nth frame, The image display periods of the third subframe, the third subframe of the N ⁇ 1th frame, and the fourth subframe (the last subframe) overlap each other.
  • an image signal source for transmitting the input image signal and the input control signal to the control device 10 as described above, for example, when the image display device is a television receiver, a television broadcast is transmitted.
  • a tuner image receiving means that receives and generates an image signal indicating an image transmitted by the television broadcast can be given.
  • the image signal source includes, for example, a personal computer.
  • the control device 10 of the image display device includes a frame memory 11 and a controller LSI 18.
  • the controller LSI 18 is equipped with a line memory 16, a memory controller 12, a timing controller 13, a data selector 14, and a sub-frame gradation conversion circuit 15.
  • the image signal (input image signal) sent from the image signal source is written to the line memory 16 provided in the input stage of the controller LSI 18 line by line (one horizontal line), and the written image signal Is read at twice the transmission frequency and transmitted to the memory controller 12 and the data selector 14 for subsequent time division transmission processing.
  • the memory controller (memory control unit) 12 controls writing to and reading from the frame memory 11, and the image signal read from the line memory 16 is stored for one line. While writing to the frame memory 11 one by one, the image signal is read out from the frame memory 11 in a time-sharing manner in parallel, and the read image signal is transmitted to the data selector 14.
  • the data selector 14 selects the image signal transmitted from the line memory 16 when outputting the image signal corresponding to the first subframe, and outputs the image signal corresponding to the second subframe.
  • the image signal read from the frame memory 11 is selected.
  • the subframe-specific gradation conversion circuit 15 is a signal generation unit in the present invention, which generates display signals of a plurality of subframes from an input image signal, for example, with the intention of improving motion blur. Output to module 19.
  • the gradation conversion circuit 15 for each subframe performs processing for converting the gradation value of the image signal according to the image signal transmitted from the data selector 14 using a LUT (Look Up Table) or the like. It is. LUTs are installed according to the number of subframes. Here, two LUTs are installed for the front and rear stages. The details of the subframe processing in the subframe gradation conversion circuit 15 will be described later.
  • Timing controller 13 has a function as a timing control unit in the present invention, and outputs the display signals generated by the sub-frame gradation conversion circuit 15 as well as the control signals described above that are given to the display module 19.
  • Lock signal SCK is the start pulse signal SSP, latch pulse signal LS, gate clock signal GCK, gate start pulse signal GSP
  • FIG. 3 shows the relationship on the time axis between the image signal input to the control device 10 and the display signal output from the control device 10.
  • one frame of the input image signal is composed of 1080 display lines (horizontal lines) and 45 vertical blanking period lines.
  • the image of the Nth frame is the force displayed by the image display of the first subframe and the image display of the second subframe, as shown in FIG.
  • the subframe is displayed in parallel with the second half display of the second subframe of the Nth frame, which is the previous frame in the first half, and the first subframe of the Nth frame.
  • the second half is performed in parallel with the first half display of the second subframe of the Nth frame! /
  • the vertical display operation period of each subframe is the same as the vertical input period (one frame period) of one frame of the input image signal. Then, here, the image display operating force of the first subframe for all the pixels of the display screen is determined from the input image signal input to each pixel.
  • FIG. 4 shows each part of the control device 10 in a state where the display operation of the first subframe of the Nth frame and the display operation of the second subframe of the N ⁇ 1th frame are performed in parallel.
  • the operation timing of the source driver unit 21 and the gate driver unit 23 in the display module 19 is shown.
  • the controller LSI 18 in the control device 10 outputs the source start pulse signal SSP to the source driver unit 21 in the display module 19 to initialize the shift register in the source driver unit 21, and then the source clock A display signal for one line (one horizontal line and the gate signal line GL1 line) is output in synchronization with the signal SCK.
  • the output display signal for one line is sequentially transmitted to and held in the shift registers in the first to fourth source drivers connected in cascade.
  • the first to fourth source drivers cause the first line of the 1st subframe of the Nth frame to be input to the 1st line of the Nth frame.
  • a pixel voltage corresponding to the display signal of the corresponding pixel is output.
  • the first line of the first subframe of the Nth frame is received from each of the first to fourth source drivers by the latch pulse after two shots, counting from the completion of the input of the image signal of the first line of the Nth frame.
  • a pixel voltage corresponding to the display signal of the pixel corresponding to is output.
  • the gate start pulse signal GSP is output together with the controller LSI 18 power gate clock signal GCK
  • the first gate signal line GL1 corresponding to the first line in the pixel array 20 connected to the first gate driver is obtained. It becomes active, the TFT of each pixel corresponding to the first gate signal line GL 1 is turned on, and the pixel power output from each source signal line SL is turned on. Pressure is applied to each pixel to update the transmittance of the liquid crystal, and the image display scan of the first line is performed.
  • the first gate driver becomes inactive.
  • the 564th gate signal line GL564 corresponding to the 564th line connected to the second gate driver becomes active, and each source driver receives the second subframe of the N-1th frame from the second subframe.
  • the pixel voltage of each pixel corresponding to 564 lines is output.
  • the 564th gate signal line GL564 connected to the second gate driver becomes inactive, and at this timing, it corresponds to the second line of the first gate driver.
  • the second gate signal line GL2 becomes active, and the pixel voltage of each pixel corresponding to the second line of the first subframe of the Nth frame is output as the source driver power.
  • the corresponding gate signal line GL is sequentially selected, such as the 565th line, the 3rd line, the 566th line, the 4th line, etc., and the pixel voltage is written.
  • the corresponding gate signal line GL is sequentially selected, such as the 565th line, the 3rd line, the 566th line, the 4th line, etc., and the pixel voltage is written.
  • the image display period of the first subframe of the Nth frame (N is an integer of 2 or more) and the image display period of at least the second subframe of the Nth frame.
  • the image display period of the nth subframe of the Nth frame (the last subframe) is partly overlapped, so that the image signal is stored in order to create a display signal for the subframe.
  • the memory capacity required for the memory 11 can be reduced.
  • the frame memory 11 stores the second subframe as the final subframe. It is necessary to store all image signals for one frame until the display signal is created.
  • the image display operations of a plurality of subframes are performed in parallel.
  • the image signal of the horizontal line that has finished generating the display signal of the second subframe, which is the final subframe is assigned to the horizontal line and is input to the memory area.
  • the image signal of another horizontal line can be overwritten, and the memory area can be shared between the horizontal lines.
  • the image signal of the 1st line of the Nth frame input to the line memory 16 and read from the line memory 16 at a double speed is For display of the first sub-frame, it is output to the display module 19 via the sub-frame gradation conversion circuit 15 and is written to the frame memory 11. This is for the display of the second subframe, and must be held in the frame memory 11 until the display of the first line of the Nth frame, the second subframe, and the like.
  • the power read from the frame memory 11 is the image signal of the 563rd line of the N-1th frame.
  • Image signal data that is not required after reading for the second subframe of one frame. Therefore, the image signal of the first line of the Nth frame may be overwritten on the address where the image signal of the 563rd line of the Nth frame is stored.
  • the image signal of the 2nd line of the Nth frame stores the image signal of the 564th line of the N-1 frame, and it may be overwritten at the address! /.
  • FIG. 5 shows the timing of the input image signal (input image signal) and the output display signal (output display signal), and the state of writing to and reading from the frame memory 11.
  • the diagonal arrow at the top of the drawing indicates the input image signal
  • the diagonal arrow at the bottom of the drawing indicates the output display signal of the first and second subframes.
  • the drawing of the central band indicates the area of use of the frame memory 11. For example, in the area holding the signal of the Nth 1st frame, the 563rd line, the Nth frame, the 1st line, the Nth frame, the 563rd line. You can see how the line signals are overwritten in sequence.
  • the image signal of the line is stored and stored in the area of the frame memory 11. It is configured to write the image signal of another line that is input.
  • the required memory capacity is determined by the number of subframes.
  • the number of subframes is approximately (N-1) ZN frames.
  • the number of frames is 2, it is about 1Z2 for one frame, and when the number of subframes is 3, it is about 2Z3 for one frame.
  • the image display operation of the first sub-frame for all the pixels on the display screen is shorter than half of the frame period of the input image signal, more preferably less than 20% from the input of the input image signal to each pixel. By doing it in time, the time lag can be a problem!
  • the display signal of the second subframe is generated by reading out the image signal stored in the frame memory 11, but the display signal of the first subframe as the first stage is the input image. Since the signal is stored in the line memory 16 and stored without going through the frame memory 11, the number of accesses (writes / reads) to the frame memory 11 can be reduced, and the memory bandwidth of the frame memory 11 is reduced. be able to
  • This image display device supports two types of input frame frequencies of 60 Hz and 50 Hz, and the control device 10 changes each of the input frame frequencies according to changes in the input frame frequency (that is, changes in the length of one frame period).
  • the control device 10 changes each of the input frame frequencies according to changes in the input frame frequency (that is, changes in the length of one frame period).
  • each subframe is not uniform in order to improve the effect of improving the motion blur. Even if the subframe period is accompanied, a gradation conversion value corresponding to the input frame frequency is prepared, and the present invention is not limited to the case where the subframe period is made equal.
  • the input 1 frame period length may fluctuate slightly.
  • the total number of lines per input frame may vary randomly from T ⁇ 3 to T + 3 with respect to the standard total number of lines T.
  • fine adjustment of each subframe period length always following the total number of lines in 1 input frame increases the cost of the control circuit. Therefore, for this change in the input 1 frame period, the input power of the image signal to each horizontal line is set based on the standard value ⁇ of the total number of lines, and the time until the horizontal line display operation of the second subframe is set. It does not change.
  • the above control device 10 has Hz1 for 60Hz and T2 for 50Hz as the reference value for the total number of lines per input!
  • the second gate signal line GL2 in the next stage has a clock skip mode that changes it to the active level.
  • the second gate signal line is generated by the gate clock two times after the gate clock in which the first gate signal line GL1 is changed to the active level as shown in FIG. Driving such as changing GL2 to the active level becomes possible.
  • the gate driver unit 23 includes first to third gate drivers connected in cascade.
  • the first gate driver in FIG. 4 is changed to the second gate driver.
  • the first gate driver activates the 360th gate signal line GL360, which is the final gate signal line GL, and then activates the gate signal line GL360 at the next gate clock.
  • the gate start panoramic GSP is output to the second gate driver at the subsequent stage at the timing of the next gate clock that has become inactive.
  • the first gate signal line GL361 of the second gate driver is The gate signal line of the stage GL360 changes to the active level at the timing of the gate clock next to the gate clock that became inactive, and even in such gate driver clock skipping mode, the three connected gate drivers are The gate signal line can be controlled continuously as if the force is a single gate driver.
  • each gate driver constituting the gate driver unit 23 such a clock skip mode and the first gate signal line GL1 are at an active level so that display without subframe division can be supported. It is preferable to enable switching to the normal mode (second drive mode) in which the second gate signal line GL2 is changed to the active level at the gate clock next to the changed gate clock.
  • each gate driver constituting the gate driver unit 23 is provided so that g can be changed.
  • Such a change of g may be performed by a switch that allows the user to switch according to the display target image, and the number of subframes is set separately depending on the display target image. It is also possible to determine the type of the input image signal, specify the number of subframes when the input image signal is divided into frames, and switch g according to the specified result! /.
  • the gradation conversion circuit 15 for each subframe is not particularly illustrated, but a front-stage LUT (look-up table) that is a correspondence table for converting the image signal into the display signal of the first subframe, And a latter LUT that is a correspondence table for converting the image signal into the display signal of the second subframe.
  • a front-stage LUT look-up table
  • a latter LUT that is a correspondence table for converting the image signal into the display signal of the second subframe.
  • the gradation of the image signal is equal to or lower than a predetermined threshold value (the luminance indicated by the threshold value).
  • the display signal value of the first subframe is set to a value within the range defined for the dark display, and the display signal value of the second subframe is The value is set according to the value of the display signal of the first subframe and the gradation value of the image signal.
  • the range for dark display is a gradation equal to or lower than a gradation predetermined for dark display. When the gradation predetermined for dark display indicates the minimum luminance, the minimum luminance is set. The gradation (black) shown.
  • the display signal of the second subframe is The value is set to a value within a range defined for bright display, and the value of the display signal of the first subframe is determined according to the value of the display signal of the second subframe and the gradation of the image signal. It is set to a value.
  • the range for bright display is a gradation greater than or equal to the gradation predetermined for bright display, and the maximum luminance is indicated when the gradation predetermined for the bright display shows the highest luminance. Is a gradation (white).
  • Fig. 6 shows an example of conversion to the display gradation of the first subframe and the second subframe according to the gradation of the image signal input to the subframe gradation conversion circuit 15 as described above. Show.
  • the gradation level of the input image signal is large, the gradation level of the input image signal is distributed to both subframes. At this time, the difference in luminance integral value between the maximum and minimum input gradation levels is ensured to the maximum. Also, in order to create an impulse while avoiding a decrease in contrast ratio, a large output gradation level is allocated to the second subframe and a small output gradation level is allocated to the first subframe as much as possible.
  • the luminance level of the pixel in the frame is mainly Controlled by the magnitude of the display signal value in the second subframe
  • the display state of the pixel can be set to the dark display state at least during the period of the first subframe in the frame.
  • the light emission state can be brought close to that of an impulse type light emission such as a CRT (Cathode-Ray Tube), and the image quality when displaying a moving image on the pixel array 20 can be improved.
  • Fig. 7 (a) is a diagram showing how the boundary line between two regions having different luminances moves during hold driving, with the vertical axis representing time and the horizontal axis representing position.
  • Fig. 7 (b) is a diagram showing how the boundary line between two regions with different luminance moves during impulse driving.
  • the number of sub-frame divisions is 2, and the division ratio is 1: 1.
  • the observer's line of sight moves with the movement of the boundary line, that is, the observer's line of sight is represented by arrows 101 and 102 in Fig. 7 (a).
  • the luminance distribution that can be seen by the observer near the boundary line is obtained by time-integrating the display luminance along the movement of the line of sight.
  • the region on the left side of the arrow 101 is perceived as having the same brightness as the region on the left side of the boundary line
  • the region on the right side of the arrow 102 is regarded as the region on the right side of the boundary line. Perceived at the same brightness.
  • the luminance increases gently, so this portion is recognized as an image blur.
  • the luminance level of the pixel in the frame is mainly It is controlled by the magnitude of the display signal value in the second subframe. Therefore, the display state of the pixel can be set to the dark display state at least during the first sub-frame period of the frame.
  • the gradation of the image signal in a frame shows the gradation of the low-luminance region
  • the light emission state of the pixel in the frame is brought close to an impulse-type light emission such as a CRT (Cathode-Ray Tube). But
  • the image quality when displaying a moving image on the pixel array 20 can be improved.
  • the level of the luminance of the pixel in the frame is: It is controlled mainly by the magnitude of the display signal value in the first subframe. Therefore, the difference between the luminance of the pixel in the first subframe and the luminance in the second subframe can be set larger than the configuration in which the luminances of the first and second subframes are allocated substantially equally.
  • time-division gradation conversion is performed for the purpose of reducing moving image blur by performing impulse driving.
  • a gradation conversion method is specified.
  • the present invention can be applied to any image display device in which one input frame is time-divided into a plurality of subframes for display driving.
  • the present invention can be used widely and suitably as a driving device for various display devices including a liquid crystal television receiver and a liquid crystal monitor.

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Abstract

　第Ｎフレームの第１サブフレームの画像表示期間と、第Ｎフレームの第２サブフレームの画像表示期間及び第Ｎ－１フレームの第２サブフレームの画像表示期間とを一部重複させて、各サブフレームにおいて表示画面の全水平ラインに対して画素電圧を書き込む期間を、入力される画像信号の１フレームの画像信号入力期間と等しくし、かつ、各水平ラインに対する第Ｎフレームの画像信号が入力されてから各水平ラインに対して第Ｎフレームの第１サブフレームにて画素電圧が書き込まれるまでの遅延期間を可能な限り短くする。

Description

表示装置及びその駆動制御装置、並びに走査信号線駆動方法及び駆 動回路
技術分野
[0001] 本発明は、 1画像を表示する 1フレームを複数のサブフレームに時分割し、該複数 のサブフレームの画像を 1フレームの期間に表示することで 1フレームの画像を表示 する表示装置に関するものである。
背景技術
[0002] 近年、 CRT (陰極線管)が用いられて 、た分野で、液晶表示モジュール、 EL表示モ ジュールを備えたホールド型表示装置が用いられるようになってきて 、る。
[0003] し力しながら、このようなホールド型表示装置では、画像が表示される点灯期間と画 像が表示されない消灯期間とが、交互に繰り返される CRT (陰極線管)等のインパル ス型表示装置に比べて、動画品質が劣ると言われて 、る。
[0004] これはつまり、一般的なホールド型表示装置では、 1フレーム期間の全てが画像の 点灯期間となるため、フレーム画像が更新されると、次のフレームに画像が更新され るまで物体がその位置に留まって表示され、これが、観察者の目には、動きボケとし て見えてしまうためである。
[0005] 従来から、このような動画品質の改善を目的の一つとして、 1画像を表示するフレー ムを複数のサブフレームに時分割して駆動するサブフレーム表示の方法が種々提案 されており、例えば特許文献 1〜4に開示されている。
[0006] また、従来から、有機 LEDパネルを用いた画像表示装置にぉ ヽては、垂直走査を 多重化することが行われて 、る。
特許文献 1：特開平 4— 302289号公報 (公開日： 1994年 10月 26日）
特許文献 2：特開 2001— 281625号公報 (公開日： 2001年 10月 10日） 特許文献 3：特開 2002— 23707号公報 (公開日： 2002年 1月 25日）
特許文献 4:特開 2003— 22061号公報 (公開日： 2003年 1月 24日）
特許文献 5：特開 2002— 297094号公報 (公開日； 2002年 10月 9日） 発明の開示
[0007] し力しながら、従来のサブフレーム表示では、表示装置への画像信号の入力と実 際に画像が表示されるまでの間にタイムラグがあり、しカゝも、画像信号を格納するフレ ームメモリのコストが高くつくといった問題がある。
[0008] つまり、従来のサブフレーム表示では、入力される画像信号 (入力画像信号)をフレ ームメモリにー且格納し、格納した画像信号を読み出して各サブフレームの表示信 号を作成するようになって！/、る。
[0009] 図 8に、従来のサブフレーム表示の一例を示す。この例では、第 Nフレームの画像 信号が入力終了の後に、表示部に第 1サブフレームの表示信号と第 2サブフレーム の表示信号とを時分割で出力しており、また、第 1サブフレームの表示信号の出力後 に、第 2サブフレームの表示信号が出力されている。
[0010] このような駆動方法では、ほぼ 1フレーム期間に相当するタイムラグ力 画像信号の 入力と表示信号 (複数のサブフレーム表示信号よりなる）の出力との間に発生し、画 像信号の垂直周波数 (フレームレート）が 60Hzである場合は、そのタイムラグは約 16 msに ¾なる。
[0011] 画像信号の入力と表示信号の出力との間に発生するタイムラグは、表示装置をテレ ビジョン受像機等に用いた場合には、表示画像と音声との間のズレにつながるため、 音声ずれを無くすための回路等が必要になる。また、表示装置を、 PCやゲーム機な ど入力操作に対して即座に画面表示の更新を行う必要のある機器類の画像表示装 置として使用する場合には、操作に対して大きなタイムラグが発生し操作快適性を低 下させる。
[0012] また、図 8に示す駆動方法では、第 Nフレームの次のフレームである第 N+ 1フレー ムの画像信号の書き込みと並行して、既に書き込まれている第 Nフレームの画像信 号を（2度)読み出す必要がある。そのため、入力される画像信号を格納するフレーム メモリのメモリ容量として、格納用と読み出し用とで、 2画面分 (2フレーム分)のメモリ容 量が必要となる。
[0013] さらに、第 1及び第 2の各サブフレームの表示信号を両方とも、フレームメモリに格 納した画像信号を読み出して生成するようになって!/、るので、フレームメモリに対して 、入力 1画面の書き込みと、出力 2画面の倍速読出しとを並行して行う必要があり、メ モリバンド幅が大きくなる。具体的には、入力される画像信号の伝送周波数 (ドットクロ ック周波数） =F (Hz)、 1画素当りのデータビット数 =Dとすると、入力 1画面の書き込 みと出力 2画面の倍速読出しとを並行して行う場合に必要なメモリバンド幅は、 FD + (2F) D * 2 = 5FD (bps)となる。
[0014] メモリバンド幅が増大すると、メモリアクセス用のクロック周波数を上昇させる力、メモ リの端子数を増やす必要があり、いずれも消費電力を増大させ、また、コストアップに つながる。
[0015] なお、特許文献 5には、垂直走査を多重化することが記載されている力 2値電圧 で制御する有機 LEDパネルを駆動対象として ヽるので、多階調の画像表示装置に は適用できず、上記課題を解決し得るものではな ヽ。
[0016] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、フレームをサ ブフレームに時分割して駆動しても、画像信号の入力から画像表示までのタイムラグ が少なぐし力も、入力される画像信号を格納するフレームメモリのコストを抑えること のできる表示方法、表示装置の駆動制御装置等を提供することにある。
[0017] 本発明の表示方法は、上記課題を解決するために、入力される画像信号の 1フレ 一ムを第 1〜第 nサブフレーム (nは 2以上の整数）に時分割して画像を表示する表示 方法であって、第 Nフレーム（Nは 2以上の整数）の第 1サブフレームの画像表示期間 と、少なくとも当該第 Nフレームの第 2サブフレームの画像表示期間及び第 N— 1フレ 一ムの第 nサブフレームの画像表示期間とを一部重複させて、各サブフレームにお いて表示画面の全水平ラインに対して画素電圧を書き込む期間を入力される画像信 号の 1フレームの画像信号入力期間と等しくし、かつ、各水平ラインに対する第 Nフレ ームの画像信号が入力されて力 各水平ラインに対して当該第 Nフレームの第 1サ ブフレームにて画素電圧が書き込まれるまでの遅延期間を、入力される画像信号の 1フレームの期間の半分よりも短くすることを特徴としており、この場合、より好ましくは 、上記遅延期間を入力される画像信号の 1フレームの期間の 20%よりも短くすること である。
[0018] これによれば、まず、第 Nフレーム（Nは 2以上の整数）の第 1サブフレームの画像 表示期間と、少なくとも当該第 Nフレームの第 2サブフレームの画像表示期間及び第 N— 1フレームの第 nサブフレームの画像表示期間とを一部重複させて、複数のサブ フレームの画像表示動作を並行して行うようになって 、るので、サブフレームの表示 信号を作成するために画像信号を格納しておくフレームメモリに必要とされるメモリ容 量を減らすことができる。
[0019] つまり、画像信号は、最終段のサブフレームの表示信号が作成されるまでは、メモリ
(フレームメモリ等）に蓄積しておく必要があるため、第 1サブフレームの画像表示動 作後に第 2サブフレームの画像表示動作を行うというように、各サブフレームの画像 表示動作を順に行っていくと、上記メモリには、最終段である第 nサブフレームの表示 信号を作成するまで、 1フレーム分の画像信号を全て蓄積しておくことが必要となる。
[0020] これに対し、上記構成のように、複数のサブフレームの画像表示動作を並行して行 うことで、最終段のサブフレーム (第 nサブフレーム）の表示信号を生成し終えた水平 ラインの画像信号については、その水平ラインに割り当てられていたメモリ領域に、入 力されてくる別の水平ラインの画像信号を上書きしていくことができ、水平ライン間で メモリ領域の共用が可能となる。
[0021] このようにメモリ領域を共用させた場合、必要なメモリ量は、 1フレームを時分割する サブフレーム数によって決まり、帰線期間の長さによって若干異なる力 サブフレー ム数が Nの場合は、約（N— 1) ZNフレーム分となる。したがって、サブフレーム数が 2であれば、 1フレームの画像信号を蓄積するためのメモリ量の約 1/2となり、サブフ レーム数が 3であれば、 1フレームの画像信号を蓄積するためのメモリ量の約 2Z3と なる。
[0022] し力も、ここでは、複数のサブフレームの画像表示動作を並行して行うことで、各サ ブフレームにおいて表示画面の全水平ラインに対して画素電圧を書き込む期間を入 力される画像信号の 1フレームの画像信号入力期間と等しくし (全水平ラインに対す る画像信号の入力期間と各サブフレームにおいて表示モジュールへの全水平ライン に対する画素電圧書込みが完了するまでの期間を等しくし)、これを利用して、各水 平ラインに対する第 Nフレームの画像信号が入力されて力 各水平ラインに対して当 該第 Nフレームの第 1サブフレームにて画素電圧が書き込まれるまでの遅延期間を、 入力される画像信号の 1フレームの期間の半分よりも、より好ましくは 20%よりも短い 時間としている。
[0023] これにより、画像信号の入力と実際に画像が表示されるまでのタイムラグも問題なら ない程度に小さくなり、テレビジョン受像機等であっても、表示画像と音声とにズレが 出るようなことがなぐ音声を遅延させる回路等も不要になる。また、 PCやゲーム機な ど入力操作に対して即座に画面表示の更新を行う必要のある機器類の画像表示装 置として使用する場合にも、操作に対してタイムラグによる影響の少ない画像表示が 可能となる。
[0024] 本発明の表示方法においては、さらに、初段のサブフレームである第 1サブフレー ムの表示信号は、フレームメモリを介することなく入力される画像信号を用いて生成し 、初段以降のサブフレームである第 2〜第 nサブフレームの各表示信号はフレームメ モリに格納された画像信号を読み出すことで生成するようにすることもできる。
[0025] これによれば、フレームメモリに対するアクセス（書き込み ·読み出し）回数を少なく できるので、フレームメモリのメモリバンド幅を減らすことができる。なお、伝送周波数 の変換は、入力される画像信号をラインメモリ等に書き込み、必要な伝送周波数とな るように読み出せばよい。
[0026] 本発明の表示方法においては、画面上の各水平ラインに対して当該サブフレーム の画素電圧書込みから次のサブフレームの画素電圧書込みまでの期間長が、上記 第 1〜第 nサブフレームにお ヽて等 、ことが望ま 、。
[0027] このようにすることで、各サブフレームにおける画像表示動作を行って力 次のサブ フレームの画像表示動作によって当該サブフレームの表示が書き換わるまでの期間
、すなわちサブフレーム画像表示期間が等しくなる。このことにより、入力のフレーム 周波数が変更されて 1フレーム期間長が変更された場合においても 1フレーム期間 内における各サブフレーム期間の時間比率は変らないため、各サブフレーム毎の表 示輝度の 1フレーム期間での時間積分量は変化しない。このため各サブフレーム用 の階調変換値をフレーム周波数によらず共通とすることができ、サブフレーム別階調 変換手段のコストを抑えることができる。
[0028] なお、表示モジュールの応答性能によっては、例えば動画ボケの改善効果を向上 させるために各サブフレームの期間長をあえて均等としな 、場合も考えられ、この場 合はコストアップを伴っても入力フレーム周波数に応じた階調変換値を用意すること になり、本発明はサブフレーム期間を均等とする場合に限定されるものではない。
[0029] 本発明の表示装置の駆動制御装置は、上記課題を解決するために、入力される画 像信号の 1フレームを第 1〜第 nサブフレーム (nは 2以上の整数）に時分割して画像 を表示させる表示装置の駆動制御装置あって、入力される画像信号より第 1〜第 nサ ブフレームの各表示信号を生成する信号生成部と、表示モジュールの表示画面に第 1〜第 nサブフレームの各表示信号を用いた画像表示を行わせるための制御信号を 生成するタイミング制御部とを備え、上記タイミング制御部は、第 Nフレーム (Nは 2以 上の整数)の第丄サブフレームの画像表示期間と、少なくとも当該第 Nフレームの第 2 サブフレームの画像表示期間及び第 N— 1フレームの第 nサブフレームの画像表示 期間とを一部重複させて、各サブフレームにおいて表示画面の全水平ラインに対し て画素電圧を書き込む期間を入力される画像信号の 1フレームの画像信号入力期 間と等しくし、かつ、各水平ラインに対する第 Nフレームの画像信号が入力されてから 各水平ラインに対して当該第 Nフレームの第 1サブフレームにて画素電圧が書き込ま れるまでの遅延期間を、入力される画像信号の 1フレームの期間の半分よりも短くな るように、より好ましくは入力される画像信号の 1フレームの期間の 20%よりも短くなる ように、制御信号を生成することを特徴としている。ここで、上記信号生成部は、例え ば動画ボケの改善などを意図して複数の各サブフレーム毎の表示信号を生成するも のである。
[0030] これによれば、信号生成部が、入力される画像信号より第 1〜第 nサブフレームの 各表示信号を生成し、タイミング制御部が、表示モジュールの表示画面に第 1〜第 n サブフレームの各表示信号を用いた画像表示を行わせるための制御信号を生成す る。
[0031] ここで、タイミング制御部は、第 Nフレーム（Nは 2以上の整数）の第 1サブフレーム の画像表示期間と、少なくとも当該第 Nフレームの第 2サブフレームの画像表示期間 及び第 N— 1フレームの第 nサブフレームの画像表示期間とを一部重複させて、各サ ブフレームにおいて表示画面の全水平ラインに対して画素電圧を書き込む期間を入 力される画像信号の 1フレームの画像信号入力期間と等しくし、かつ、各水平ライン に対する第 Nフレームの画像信号が入力されて力 各水平ラインに対して当該第 N フレームの第 1サブフレームにて画素電圧が書き込まれるまでの遅延期間を、入力さ れる画像信号の 1フレームの期間の半分よりも短くなるように、より好ましくは入力され る画像信号の 1フレームの期間の 20%よりも短くなるように、制御信号を生成するの で、既に表示方法として説明したように、サブフレームの表示信号を作成するために 画像信号を格納しておくフレームメモリの容量を減らすことができ、かつ、画像信号の 入力と実際に画像が表示されるまでのタイムラグを問題ならない程度に小さいものと できる。
[0032] 具体例を挙げれば、本発明の表示装置では、さらに、メモリにおける静止画 1フレ 一ムの該画像信号に対応した 1フレームの画面表示を行う際に使用するアドレス空 間容量を、 1画面分の 50%以上 1画面分未満とすることができる。
[0033] また、入力される画像信号のフレーム周波数 (垂直周波数）が 60Hzである場合は、 表示画面の全画素に対する初段のサブフレームの画像表示動作を、当該各画素に 対する画像信号の入力から 8. 3ms以内に行わせることで、画像信号の入力と実際 の画像表示との間のタイムラグが問題となることもなぐかつ、十分な動画表示品位を 得ることができる。この場合、より好ましくは 3. 3ms以内であり、画像信号の入力と実 際の画像表示との間のタイムラグがより一層問題となることもなぐかつ、より一層十分 な動画表示品位を得ることができる。
[0034] 本発明の表示装置の駆動制御装置においては、さらに、上記タイミング制御部は、 表示モジュールのデータ信号線駆動回路力 第 1〜第 nサブフレームの各表示信号 に応じた画素電圧が 1水平ライン分ずつ時分割で出力され、これに合わせて走査信 号線駆動回路力 選択信号が出力されるように、制御信号を生成する構成とすること ちでさる。
[0035] 例えば走査信号線の数が 100本で、第 1及び第 2の 2つのサブフレームに分割する 場合を例示して説明すると、上記構成では、データ信号線駆動回路力もは、まず、第 1走査信号線に対応する各画素の第 Nフレームの第 1サブフレームの表示信号に応 じた電圧値が各データ信号線に出力され、続いて、第 51走査信号線に対応する各 画素の第 N— 1フレームの第 2サブフレームの表示信号に応じた電圧値、第 2走査信 号線に対応する各画素の第 Nフレームの第 1サブフレームの表示信号に応じた電圧 値というように、各サブフレームの表示信号が 1走査ライン分ずつ時分割で出力され ていく。
[0036] 一方、走査信号線駆動回路からは、データ信号線駆動回路からの出力に応じて、 第 1走査信号線、第 51走査信号線、第 2走査信号線、第 52走査信号線、…というよ うに、走査信号線を垂直方向にグループ分けし、選択されるグループを順次 (この場 合は交互)切り換えながら、選択信号が出力される。
[0037] これにより、表示画面が分割され、画面毎に独立に表示可能な表示ジュールを用 いることなぐ画面分割されていない通常の表示モジュールを用いて、画面を擬似的 に 2分割したようにして、複数のサブフレームの画像表示動作を並行して行うことが可 能となる。
[0038] また、本発明の表示装置の駆動制御装置においては、入力される画像信号を格納 するフレームメモリの書き込みと読み出しとを制御するメモリ制御部をさらに含み、上 記メモリ制御部は、任意の画素において第 nサブフレームの表示信号が生成されると 、該画素の画像信号が格納されていた上記フレームメモリの領域に、入力されてくる 別の画素の画像信号を書き込んでいく構成とすることもできる。
[0039] このような構成とすることで、入力画像信号を格納するフレームメモリとして、メモリ容 量の小さいものを用いることができる。あるいは、メモリ容量に余裕が生じることにより 、空 、て 、るメモリのアドレス空間を利用して別の機能 (例えば動画応答性能の改善 のためのオーバーシュート駆動など）を付加することもできる。
[0040] また、本発明の表示装置の駆動制御装置においては、さらに、上記信号生成部は 、第 1サブフレームの表示信号については、入力される画像信号を格納するフレーム メモリを介することなく入力される画像信号力もを生成し、第 2〜第 nサブフレームの 各表示信号については、上記フレームメモリに格納された画像信号を読み出すこと で生成する構成とすることもできる。
[0041] 表示方法として既に説明したように、これにより、フレームメモリに対するアクセス（書 き込み '読み出し）回数を少なくでき、上記フレームメモリのメモリバンド幅を減らすこと ができる。
[0042] また、本発明の表示装置の駆動制御装置では、上記タイミング制御部は、上記表 示画面の各水平ラインに対する第 Nフレームの画像信号が入力されて力 各水平ラ インに対して当該第 Nフレームの第 1サブフレームにて画素電圧が書き込まれるまで の遅延期間を、第 1サブフレームにおいては、入力される画像信号の 1フレームの期 間長が変化した場合でも変更せず、第 2〜第 nサブフレームにおいては、入力される 画像信号の 1フレームの期間長の変化が基準値未満の変化であれば変更せず、該 基準値以上の変化であれば変更する構成としてもよ!ヽ。
[0043] 例えば、テレビジョン受像機のチューナ一部や PCなどの表示装置の場合、画像信 号源 (外部入力装置）によっては、入力 1フレーム期間長がわずかにゆらぐ場合があ る。例えば入力 1フレーム総ライン数が標準の総ライン数 Tに対して、 T—3〜T+ 3の 間でランダムに変化するような場合がある。この程度の入力 1フレーム期間の変化に 対して、常に入力の 1フレーム総ライン数に追従して各サブフレーム期間長を微調整 することは制御回路のコスト上昇を伴うが、上記構成とすることで、このようなコスト上 昇を回避することができる。
[0044] 一方、本発明に係る表示装置は、上記表示装置の駆動制御装置の！/ヽずれかと、当 該駆動制御装置によって駆動される画素を含む表示モジュールとを備えていることを 特徴としている。また、当該構成にカロえて、テレビジョン放送を受信し、当該テレビジョ ン放送によって伝送された画像を示す画像信号を上記表示装置の駆動制御装置へ 入力する受像手段を備えていると共に、上記表示モジュールは、液晶表示モジユー ルであり、表示装置は、液晶テレビジョン受像機として動作してもよい。さらに、上記 構成に加えて、上記表示モジュール、液晶表示モジュールであり、上記表示装置の 駆動制御装置には、外部力も画像信号が入力されていると共に、表示装置は、当該 画像信号を示す画像を表示する液晶モニタ装置として動作してもよい。
[0045] 本発明の走査信号線駆動回路は、上記課題を解決するために、表示部に配設さ れた複数の走査信号線を駆動する走査信号線駆動回路であって、前段の走査信号 線がアクティブレベルに変化したクロック力 g (gは 2以上の整数)発後のクロックにて 次段の走査信号線をアクティブレベルに変化させる第 1の駆動モードを有することを 特徴としている。
[0046] 本発明の走査信号線駆動方法は、上記課題を解決するために、表示モジュールの 表示部に配設された複数の走査信号線を駆動する走査信号線駆方法であって、前 段の走査信号線がアクティブレベルに変化したクロック力 g (gは 2以上の整数)発後 のクロックにて次段の走査信号線をアクティブレベルに変化させる第 1の駆動モード を有することを特徴として 、る。
[0047] 上述したように、画面分割されて 、な 、通常の表示モジュールを用いて複数のサブ フレームの画像表示動作を並行して行うにあたり、走査信号線駆動回路では、走査 信号線を垂直方向にグループ分けし、選択されるグループを順次 (この場合は交互） 切り換えながら、選択信号が出力されることとなる。
[0048] このような場合、先ほどの例で説明すれば、第 1走査信号線 (前段の走査信号線） がアクティブレベルに変化したクロックの次のクロックでアクティブレベルに変化する のは、別のグループに属するの第 51走査信号線であって、第 2走査信号線 (次段の 走査信号線）はその次クロック、つまり、第 1走査信号線がアクティブレベルに変化し たクロックの 2発後のクロックにてアクティブレベルに変化することとなる。このように、 前段の走査信号線と次段の走査信号線との間では、グループ数 (サブフレーム数） に応じてクロックを飛ばす必要がある。
[0049] 上記構成では、第 1の駆動モードが搭載されているので、第 1走査信号線がァクテ イブレベルに変化したクロックから 2発後のクロックにて第 2走査信号線をアクティブレ ベルに変化させると 、つた駆動を容易に実現できる。
[0050] 本発明の走査信号線駆動回路は、さらに、第 1の駆動モードにおいて、各走査信 号線は、アクティブレベルに変化したクロックの次のクロックでインアクティブレベルに 変化するようになって ヽることを特徴とすることもできる。
[0051] 本発明の走査信号線駆動方法は、さらに、上記第 1の駆動モードでは、各走査信 号線を、アクティブレベルに変化したクロックの次のクロックでインアクティブレベルに 変ィ匕させることを特徴とすることちできる。
[0052] これにより、クロックとクロックとの間の期間だけ、走査信号線がアクティブレベルとな つて選択されるので、クロック周期で走査信号線を順次選択駆動することが可能とな る。
[0053] 本発明の走査信号線駆動回路は、さらに、縦続接続された複数の半導体チップよ り構成されており、上記第 1の駆動モードにおいては、前段の半導体チップは、駆動 を担う走査信号線のうちの最終段の走査信号線がアクティブレベルに変化したクロッ タカ 上記 g発後のクロックによって、次段の半導体チップにスタートパルスを出力す るようになって!/ヽることを特徴とすることもできる。
[0054] 近年、走査信号線駆動回路を複数の半導体チップを縦続させて構成することが行 われている力 このような場合も、このように、前段の半導体チップより、その最終段の 走査信号線をアクティブレベルに変化したクロック力 g発後のクロックにて次段の半 導体チップにスタートパルスを出力させることで、次段の半導体チップの初段の走査 信号線は、前段の半導体チップにおける最終段の走査信号線をアクティブレベルに 変化したクロック力も g発後のクロックによってアクティブレベルに変化し、第 1の駆動 モードを支障なく実現できる。
[0055] 本発明の走査信号線駆動回路は、さらに、前段の走査信号線がアクティブレベル に変化したクロックの次のクロックにて次段の走査信号線をアクティブレベルに変化さ せる第 2の駆動モードを有し、第 1の駆動モードと第 2の駆動モードとの切り替えが可 能であることを特徴とすることもできる。
[0056] 本発明の走査信号線駆動方法は、さらに、前段の走査信号線がアクティブレベル に変化したクロックの次のクロックにて次段の走査信号線をアクティブレベルに変化さ せる第 2の駆動モードをさらに有しており、駆動モードの切り替えが可能であることを 特徴とすることちでさる。
[0057] これにより、第 1の駆動モードと第 2の駆動モードとの切り替えが可能であるので、サ ブフレーム分割しな 、表示にも対応可能となる。
[0058] 本発明の走査信号線駆動回路及び方法は、さらに、上記 gが変更可能に設けられ て 、ることを特徴とすることもできる。
[0059] 上述したように、 gはサブフレーム数に応じて決まるもので、サブフレーム数が 2であ れば g = 2、サブフレーム数が 3であれば g = 3となる。したがって、このように gを切り 替え可能な構成としておくことで、サブフレーム数の異なる表示にも対応可能となる。 [0060] このような gの変更は、スィッチでユーザが表示対象画像に応じて切り換えるように してもょ 、し、表示対象画像によってサブフレーム数が別途設定されて 、る表示装置 であれば、入力画像信号の種類を判別して、該入力画像信号がフレーム分割される 際のサブフレーム数を特定し、特定結果に応じて gを切り換えるようにしてもよ!/、。
[0061] 本発明に係る表示モジュールは、上記走査信号線駆動回路のいずれかを備えて 、ることを特徴として 、る。
[0062] 本発明の表示方法は、以上のように、入力される画像信号の 1フレームを第 1〜第 n サブフレーム (nは 2以上の整数）に時分割して画像を表示する表示方法であって、 第 Nフレーム (Nは 2以上の整数)の第 1サブフレームの画像表示期間と、少なくとも 当該第 Nフレームの第 2サブフレームの画像表示期間及び第 N— 1フレームの第 nサ ブフレームの画像表示期間とを一部重複させて、各サブフレームにおいて表示画面 の全水平ラインに対して画素電圧を書き込む期間を入力される画像信号の 1フレー ムの画像信号入力期間と等しくし、かつ、各水平ラインに対する第 Nフレームの画像 信号が入力されて力 各水平ラインに対して当該第 Nフレームの第 1サブフレームに て画素電圧が書き込まれるまでの遅延期間を、入力される画像信号の 1フレームの 期間の半分よりも短くする、より好ましくは 20%よりも短くする構成である。
[0063] 本発明の表示装置の駆動制御装置は、以上のように、入力される画像信号の 1フレ 一ムを第 1〜第 nサブフレーム (nは 2以上の整数）に時分割して画像を表示させる表 示装置の駆動制御装置あって、入力される画像信号より第 1〜第 nサブフレームの各 表示信号を生成する信号生成部と、表示モジュールの表示画面に第 1〜第 nサブフ レームの各表示信号を用いた画像表示を行わせるための制御信号を生成するタイミ ング制御部とを備え、上記タイミング制御部は、第 Nフレーム (Nは 2以上の整数)の 第 1サブフレームの画像表示期間と、少なくとも当該第 Nフレームの第 2サブフレーム の画像表示期間及び第 N— 1フレームの第 nサブフレームの画像表示期間とを一部 重複させて、各サブフレームにお!/、て表示画面の全水平ラインに対して画素電圧を 書き込む期間を入力される画像信号の 1フレームの画像信号入力期間と等しくし、か つ、各水平ラインに対する第 Nフレームの画像信号が入力されて力 各水平ラインに 対して当該第 Nフレームの第 1サブフレームにて画素電圧が書き込まれるまでの遅 延期間を、入力される画像信号の 1フレームの期間の半分よりも短くなるように、より 好ましくは入力される画像信号の 1フレームの期間の 20%よりも短くなるように、制御 信号を生成する構成である。
[0064] これにより、フレームをサブフレームに時分割して駆動しても、画像信号の入力から 画像表示までのタイムラグが少なぐしカゝも、入力される画像信号を格納するフレーム メモリのコストを抑えることのできる表示方法、表示装置の駆動制御回路を提供するこ とができると!、う効果を奏する。
図面の簡単な説明
[0065] [図 1]本発明の実施形態を示すものであり、画像表示装置の要部構成を示すブロック 図である。
[図 2]上記画像表示装置に設けられたコントローラ LSIの構成例を示す回路図である
[図 3]上記画像表示装置に設けられた制御装置が入力画像信号を処理して出力する 出力表示信号と入力画像信号との関係を示す説明図である。
[図 4]第 Nフレームの第 1サブフレームの表示動作と第 N— 1フレームの第 2サブフレ ームの表示動作とが並行して行われている状態にある、制御装置の各部と、表示モ ジュールにおけるソースドライバ部及びゲートドライバ部の動作タイミングを示すタイミ ングチャートである。
[図 5]入力される画像信号 (入力画像信号)と出力される表示信号 (出力表示信号)の タイミングと、フレームメモリへの書込み、読出しの状態を示す説明図である。
[図 6]時分割駆動を行う画像表示装置において入力階調レベルと出力階調レベルと の関係を示す図である
[図 7] (a) , (b)は、インパルス駆動によって動画ボケの抑制効果が得られる理由を示 す図である。
[図 8]従来例構成を示すもので、入力画像信号を処理して出力する出力表示信号と 入力画像信号との関係を示す説明図である。
符号の説明
[0066] 1 画像表示装置 (表示装置） 2 画素アレイ
10 制御装置 (制御駆動装置）
11 フレームメモリ
12 メモリコントローラ (メモリ制御部）
13 タイミングコントローラ（タイミング制御部）
15 サブフレーム別割諧調変換ブロック (信号生成部)
16 ラインメモリ
19 表示モジユーノレ
発明を実施するための最良の形態
[0067] 本発明の一実施形態につ!、て図 1に基づ!/、て説明すると以下の通りである。
[0068] すなわち、本実施形態に係る表示装置 (以下、本画像表示装置）は、フレームをサ ブフレームに時分割して駆動しても、画像信号の入力から画像表示までのタイムラグ が少なぐし力も、入力される画像信号を格納するフレームメモリのコストを抑えること のできる表示装置である。
[0069] 例えば、テレビジョン受像機や、パーソナルコンピュータに接続される表示モニタと して、好適に使用できる。なお、テレビジョン受像機が受像するテレビジョン放送の一 例としては、地上波テレビジョン放送、 BS(Broadcasting Satellite)ディジタル放送や C S(Communication Satellite)ディジタル放送などの人工衛星を用いた放送、あるいは 、ケーブルテレビテレビジョン放送などが挙げられる。
[0070] 本画像表示装置は、図 1に示すように、表示モジュール 19と制御装置 (駆動制御装 置） 10とを備えている。表示モジュール 19には、 EL表示モジュールや液晶表示モジ ユール等、ホールド表示型の表示モジュールを用いることができる力 本画像表示装 置では液晶表示モジュールを使用して 、る。
[0071] 表示モジュール 19は、マトリクス状に配された複数の画素を有する画素アレイ 20を 備えている。各画素は、画素アレイ 20に設けられたソース信号線 (データ信号線) SL l〜SLnとゲート信号線 (走査信号線) GLl〜GLmとの交点に、アクティブ素子と共 に配されている。各画素（正確には画素電極）には、アクティブ素子（図では TFT)に て、対応するゲート信号線 GLが選択されている期間だけ、対応するソース信号線 SL に印加されて ヽる電圧が書き込まれる。
[0072] 上記画素アレイ 20の周囲には、ソース信号線 SLl〜SLnを駆動するソースドライバ 部 (データ信号線駆動回路） 21と、ゲート信号線 GLl〜GLmを駆動するゲートドライ バ部（走査信号線駆動回路） 23とが備えられている。
[0073] ゲートドライバ部 23は、各ゲート信号線 GLl〜GLmへ、例えば、電圧信号など、選 択期間か否かを示す信号を出力する。その際、ゲートドライバ部 23は、選択期間を 示す信号を出力するゲート信号線 GLを、制御装置 10からの制御信号であるゲートク ロック信号 GCKやゲートスタートパルス信号 GSPなどのタイミング信号に基づいて変 更する。これにより、各ゲート信号線 GLl〜GLmは、予め定められたタイミングで選 択駆動される。
[0074] そして、本画像表示装置のゲートドライバ部 23は、ゲートクロック GCKの入カタイミ ングで順次オンするのではなぐ前段のゲート信号線 GLがアクティブレベルに変化し たゲートクロック力も g (gは 2以上の整数)発後のゲートクロックにて次段のゲート信号 線 GLをアクティブレベルに変化させると 、つたクロック飛ばしモード (第 1の駆動モー ド）を有している。なお、クロック飛ばしモードについては後述する。
[0075] 一方、ソースドライバ部 21は、ソース信号線 SLl〜SLnを駆動して、表示信号の示 す電圧をソース信号線 SLl〜SLnに与える。ここでソースドライバ部 21は、制御装置 10より時分割で入力される各画素への表示信号を、所定のタイミングでサンプリング するなどして、それぞれ抽出する。そして、ソースドライバ部 21は、ゲートドライバ部 2 3が、選択中のゲート信号線 GLに対応する各画素へ、各ソース信号線 SLl〜SLn を介して、各々の表示信号に応じた出力信号を出力する。
[0076] なお、ソースドライバ部 21は、制御装置 10からの制御信号であるソースクロック信 号 SCKやソーススタートパルス信号 SSP、ラッチパルス信号 LSなどのタイミング信号 に基づいて、上記サンプリングタイミングや出力信号の出力タイミングを決定する。
[0077] なお、画素アレイ 20における各画素は、自らに対応するゲート信号線 GLが選択さ れている間に、自らに対応するソース信号線 SLl〜SLnに与えられた出力信号に応 じて、発光する際の輝度や透過率などを調整して、自らの明るさを決定する。
[0078] また、本画像表示装置の場合、これらソースドライバ部 21及びゲートドライバ部 23 は、それぞれ複数の半導体チップが縦続接続された構成である。
[0079] ソースドライバ部 21は、それぞれ 1チップよりなる第 1〜第 4の 4つのソースドライバ が縦続接続された構成であり、全部で n本ある画素アレイ 20のソース信号線 SLを、 それぞれが nZ4本ずつ駆動するようになって 、る。
[0080] 制御装置 10からの表示信号とソーススタートパルス信号 SSPとは、第 1ソースドライ バに入力され、第 2ソースドライノく、第 3ソースドライバ、第 4ソースドライバの順に送ら れる。また、制御装置 10からのソースクロック信号 SCKとラッチパルス信号 LSとは、 第 1〜第 4の 4つの信号線ドライバそれぞれに共通に入力されている。
[0081] ゲートドライバ部 23は、それぞれ 1チップよりなる第 1〜第 3の 3つのゲードライバが 縦続接続された構成であり、全部で m本ある画素アレイ 20におけるゲート信号線 GL を、それぞれが mZ3本ずつ駆動するようになって 、る。
[0082] 制御装置 10からのゲートスタートパルス信号 GSPは、第 1ゲートドライバに入力され 、第 2ゲートドライバ、第 3ゲートドライバの順に送られる。また、制御装置 10からのゲ 一トクロック信号 GCKは、第 1〜第 3の 3つのゲートドライバそれぞれに共通に入力さ れている。
[0083] 一方、制御装置 10は、上記表示モジュール 19の表示動作を制御するもので、外 部より入力される画像信号 (入力画像信号)及び制御信号 (入力制御信号)を用いて 、表示モジュール 19を駆動するための表示信号と、上記したソースクロック信号 SCK やソーススタートパルス信号 SSP等の制御信号を出力するものである。
[0084] 本画像表示装置では、フレームをサブフレームに時分割して表示するサブフレーム 表示を採用しているので、制御装置 10は、表示モジュール 19に供給する表示信号 を、複数のサブフレームの表示信号として生成する。ここでは、サブフレーム数を 2と し、時間的に早い方のサブフレームを第 1サブフレームとし、時間的に遅い方を第 2 サブフレームとする。
[0085] さらに、本画像表示装置の場合、第 Nフレームの第 1サブフレームの画像表示期間 と、第 Nフレームの第 2サブフレームの画像表示期間及び第 N— 1フレームの第 2サ ブフレームの画像表示期間とを一部重複させて、各サブフレームにおいて表示画面 の全水平ラインに対して画素電圧を書き込む期間を入力される画像信号の 1フレー ムの画像信号入力期間と等しくし、かつ、各水平ラインに対する第 Nフレームの画像 信号が入力されて力 各水平ラインに対して第 Nフレームの第 1サブフレームにて画 素電圧が書き込まれるまでの遅延期間を、入力される画像信号の 1フレームの期間 の半分よりも短くする、ここではより好ましい構成として、入力される画像信号の 1フレ ームの期間の 20%よりも短くするようになっており、制御装置 10は、表示モジュール 19においてこのような画像表示動作が行われるように、制御信号を生成して出力す る。
[0086] なお、サブフレーム数が例えば 4の場合は、各サブフレームの開始のタイミングにも よるが、第 Nフレームの第 1サブフレームの画像表示期間と、第 Nフレームの第 2サブ フレーム、第 3サブフレーム、第 N—1フレームの第 3サブフレーム、及び第 4サブフレ ーム（最終段のサブフレーム）の各画像表示期間とがー部重複する。
[0087] なお、このような制御装置 10に対して入力画像信号及び入力制御信号を伝送する 画像信号源としては、例えば、本画像表示装置がテレビジョン受像機である場合は、 テレビジョン放送を受信し、当該テレビジョン放送によって伝送された画像を示す画 像信号を生成するチューナー (受像手段)を挙げることができる。また、本画像表示 装置が表示モニタの場合、上記画像信号源として、例えば、パーソナルコンピュータ などが挙げられる。
[0088] 次に、上記制御装置 10の構成及び動作についてより詳細に説明する。図 1に示す ように、本画像表示装置の制御装置 10は、フレームメモリ 11と、コントローラ LSI18と からなる。このうち、コントローラ LSI18には、図 2に示すように、ラインメモリ 16、メモリ コントローラ 12、タイミングコントローラ 13、データセレクタ 14、及びサブフレーム別諧 調変換回路 15が搭載されて ヽる。
[0089] 画像信号源より送られる画像信号 (入力画像信号）は、コントローラ LSI18の入力 段に設けられたラインメモリ 16に、 1ラインずつ（1水平ラインずつ）書き込まれ、書き 込まれた画像信号は、以降の時分割伝送処理のために、 2倍の伝送周波数で読み 出されて、メモリコントローラ 12とデータセレクタ 14とに伝送される。
[0090] メモリコントローラ (メモリ制御部） 12は、フレームメモリ 11に対する書き込みと読み 出しとを制御するものであり、ラインメモリ 16から読み出された画像信号を、 1ライン分 ずつフレームメモリ 11へ書き込むと共に、並行して時分割にフレームメモリ 11から画 像信号を読み出し、読み出した画像信号をデータセレクタ 14に伝送する。
[0091] データセレクタ 14は、第 1サブフレームに対応する画像信号を出力する場合はライ ンメモリ 16から伝送されてくる画像信号を選択し、第 2サブフレームに対応する画像 信号を出力する場合は、フレームメモリ 11から読み出された画像信号を選択する。
[0092] サブフレーム別階調変換回路 15は、本発明における信号生成部であり、入力され る画像信号より、例えば動画ボケの改善を意図して複数のサブフレームの表示信号 を生成し、表示モジュール 19へと出力するものである。
[0093] サブフレーム別諧調変換回路 15は、 LUT (ルックアップテーブル)などを使用して、 データセレクタ 14より伝送される画像信号に応じて画像信号の階調値を変換する処 理を行うものである。 LUTは、サブフレーム数に応じて搭載され、ここでは、前段用と 後段用の 2つが搭載されている。なお、これらサブフレーム別諧調変換回路 15にお けるサブフレーム処理にっ 、ての詳細につ 、ては後述する。
[0094] このような上記ラインメモリ 16からの画像信号の読み出しを始め、メモリコントローラ 12によるフレームメモリ 11へのアクセス動作や、データセレクタ 14、及びサブフレー ム別諧調変換回路 15における動作タイミング等は、タイミングコントローラ 13にて制 御される。このタイミングコントローラ 13が、本発明におけるタイミング制御部としての 機能を有しており、サブフレーム別諧調変換回路 15にて生成された表示信号の出力 を始め、表示モジュール 19に与える上述した各制御信号 (クロック信号 SCKゃスタ ートパルス信号 SSP、ラッチパルス信号 LS、ゲートクロック信号 GCK、ゲートスタート パルス信号 GSP)の出力を制御するものである。
[0095] 図 3に、制御装置 10に入力される画像信号と制御装置 10より出力される表示信号 の時間軸上の関係を示す。ここでは、入力画像信号の 1フレームが表示ライン数 (水 平ライン数） 1080本、垂直帰線期間ライン数 45よりなる場合を例示している。
[0096] 本画像表示装置では、第 Nフレームの画像は、第 1サブフレームの画像表示と第 2 サブフレームの画像表示とで表示される力 図 3に示すように、第 Nフレームの第 1サ ブフレームの表示は、その前半にて 1つ前のフレームである第 N— 1フレームの第 2 サブフレームの後半表示と並行して行われており、第 Nフレームの第 1サブフレーム の後半は、第 Nフレームの第 2サブフレームの前半表示と並行して行われて!/、る。
[0097] この場合、各サブフレームの垂直表示動作期間は入力画像信号の 1フレームの垂 直入力期間（1フレーム期間）と同じとなる。そして、ここでは、表示画面の全画素に対 する第 1サブフレームの画像表示動作力 各画素に対する入力画像信号の入力から
、可能な限り遅延のないように行われている。
[0098] 図 4に、第 Nフレームの第 1サブフレームの表示動作と第 N— 1フレームの第 2サブ フレームの表示動作とが並行して行われている状態にある、制御装置 10の各部と、 表示モジュール 19におけるソースドライバ部 21及びゲートドライバ部 23の動作タイミ ングを示す。
[0099] 制御装置 10におけるコントローラ LSI18は、表示モジュール 19における上記ソー スドライバ部 21に対してソーススタートパルス信号 SSPを出力して、ソースドライバ部 21内部のシフトレジスタを初期化した後、ソースクロック信号 SCKに同期させて 1ライ ン分（1水平ライン分でありゲート信号線 GL1ライン分である）の表示信号を出力する 。出力された 1ライン分の表示信号は、縦続接続された第 1〜第 4ソースドライバ内部 のシフトレジスタへ順次伝送されて保持される。
[0100] 次に、コントローラ LSI18からラッチパルス信号が出力されると、各ソースドライバ内 部の各シフトレジスタの階調値が画素電圧に変換されてそれぞれのソース信号線 SL より出力される。
[0101] コントローラ LSI18に第 Nフレーム第 1ラインの画像信号が入力されたとき、上記動 作により、第 1〜第 4の各ソースドライバからは、第 Nフレーム第 1サブフレームの第 1 ラインに対応する画素の表示信号に応じた画素電圧が出力される。本表示装置では 、第 Nフレーム第 1ラインの画像信号の入力完了から数えて 2発後のラッチパルスに よって第 1〜第 4の各ソースドライバから、第 Nフレーム第 1サブフレームの第 1ライン に対応する画素の表示信号に応じた画素電圧が出力される。
[0102] この直前に、コントローラ LSI18力 ゲートクロック信号 GCKと共にゲートスタートパ ルス信号 GSPを出力すると、第 1ゲートドライバに接続される画素アレイ 20における 第 1ラインに対応する第 1ゲート信号線 GL1がアクティブとなり、第 1ゲート信号線 GL 1に対応する各画素の TFTがオンされて、各ソース信号線 SLより出力された画素電 圧が各画素に印加されて液晶の透過率を更新し、 1ライン目の画像表示走査が行わ れる。
[0103] コントローラ LSI18による次のゲートクロック GCKの出力にて、第 1ゲートドライバは インアクティブとなる。そして、このタイミングで、第 2ゲートドライバに接続されている 第 564ラインに対応する第 564ゲート信号線 GL564がアクティブとなるとともに、各ソ ースドライバからは第 N—1フレームの第 2サブフレームの第 564ラインに対応する各 画素の画素電圧が出力される。
[0104] さらに、次のゲートクロック GCKの出力にて、第 2ゲートドライバに接続されている第 564ゲート信号線 GL564がインアクティブとなり、このタイミングで、第 1ゲートドライ バの第 2ラインに対応する第 2ゲート信号線 GL2がアクティブとなり、各ソースドライバ 力 は第 Nフレームの第 1サブフレームの第 2ラインに対応する各画素の画素電圧が 出力される。
[0105] 以降、同様に、第 565ライン、第 3ライン目、第 566ライン、第 4ライン…というように、 順次対応するゲート信号線 GLが選択されて画素電圧がかきこまれて ヽくことで、フレ ーム周波数 60Hzの入力画像に対して、第 1と第 2の 2つのサブフレームを生成した フレーム周波数 120Hz (倍速)の表示走査を行うことができる。
[0106] このように、本画像表示装置では、第 Nフレーム（Nは 2以上の整数）の第 1サブフレ ームの画像表示期間と、少なくとも当該第 Nフレームの第 2サブフレームの画像表示 期間及び第 N— 1フレームの第 nサブフレーム (最終段のサブフレーム）の画像表示 期間とを一部重複させているので、サブフレームの表示信号を作成するために画像 信号を格納しておくフレームメモリ 11に必要とされるメモリ容量を減らすことができる。
[0107] つまり、画像信号は、最終段のサブフレームの表示信号が作成されるまでは、フレ ームメモリ 11に蓄積しておく必要があるため、サブフレーム数 2の場合は、第 1サブフ レームの画像表示動作後に第 2サブフレームの画像表示動作を行うというように、各 サブフレームの画像表示動作を順に行っていくと、上記フレームメモリ 11には、最終 段のサブフレームである第 2サブフレームの表示信号を作成するまで、 1フレーム分 の画像信号を全て蓄積しておくことが必要となる。
[0108] これに対し、上記構成のように、複数のサブフレームの画像表示動作を並行して行 うことで、最終段のサブフレームである第 2サブフレームの表示信号を生成し終えた 水平ラインの画像信号にっ 、ては、その水平ラインに割り当てられて 、たメモリ領域 に、入力されてくる別の水平ラインの画像信号を上書きしていくことができ、水平ライ ン間でメモリ領域の共用が可能となる。
[0109] 図 4を参照して具体的に説明すると、本画像表示装置の場合、ラインメモリ 16に入 力されラインメモリ 16から倍速で読み出された第 Nフレーム第 1ラインの画像信号は、 第 1サブフレームの表示用にサブフレーム別階調変換回路 15を経て表示モジユー ル 19へ出力される一方、フレームメモリ 11へ書込まれている。これは、第 2サブフレ ームの表示のためであり、第 Nフレーム第 2サブフレーム第 1ラインの表示がされるま でフレームメモリ 11内に保持しておく必要がある。
[0110] 一方、上記第 Nフレーム第 1ラインの画像信号を書き込む前にフレームメモリ 11か ら読み出されているのは、第 N—1フレーム第 563ラインの画像信号である力 これは 第 N— 1フレームの第 2サブフレーム用で読み出した後は必要のない画像信号デー タである。したがって、第 Nフレーム第 1ラインの画像信号はこの、第 N— 1フレーム第 563ラインの画像信号が格納されていたアドレスに上書きしても構わない。同様に第 Nフレーム第 2ラインの画像信号は第 N—1フレーム第 564ラインの画像信号が格納 されて 、たアドレスに上書きしても構わな!/、。
[0111] 図 5に、入力される画像信号 (入力画像信号)と出力される表示信号 (出力表示信 号)のタイミングと、フレームメモリ 11への書き込み、読み出しの状態を示す。図面上 部の斜め矢印は入力画像信号を示し、図面下部の斜め矢印は第 1および第 2サブフ レームの出力表示信号を示す。また、中央の帯線の図面はフレームメモリ 11の使用 領域を示し、例えば第 N— 1フレーム第 563ラインの信号を保持していた領域には、 第 Nフレーム第 1ライン、第 Nフレーム第 563ラインの信号が順次上書きされている様 子がわかる。
[0112] 入力画像信号力もフレームメモリ 11へ伸びる破線矢印はフレームメモリ 11への書き 込みを、フレームメモリ 11から第 2サブフレームの出力表示信号へ伸びる鎖線矢印 はフレームメモリ 11からの読み出しを、入力画像信号から第 1サブフレームの出力表 示信号へ伸びる細矢印はフレームメモリ 11を介さな 、信号の流れをそれぞれ示して いる。
[0113] 本画像表示装置においては、第 1サブフレームと第 2サブフレームの各期間長が均 一になるように構成しているため、言い換えれば、全水平ラインに対する当該サブフ レームの画素電圧書込みから次のサブフレームの画素電圧書込みまでの期間が第 1と第 2サブフレームで等しくなるように構成しているため、第 1サブフレームの第 1ライ ン表示開始力も第 2サブフレームの第 1ライン表示開始までの遅延は（1080+45) /2 = 562. 5ラインとなる。この場合、図 5に示すように画像信号を保持するフレーム メモリの領域として第 1ライン力も第 518ラインまではそれぞれ、第 563ライン力も第 1 080ライン用の保持領域と共有でき、必要なフレームメモリ領域は 562ライン分となる 。つまり前段と後段のサブフレーム期間長を均等にした場合、必要なフレームメモリ 容量は (入力表示期間ライン数 +入力帰線期間ライン数) Z2程度 0. 5フレーム分 となる。
[0114] 上記メモリコントローラ 12では、このように、任意のラインにおいて最終段のサブフレ ームの表示信号が生成されると、該ラインの画像信号が格納されて 、たフレームメモ リ 11の領域に、入力されてくる別のラインの画像信号を書き込んで 、くように構成さ れている。
[0115] なお、このように、必要なメモリ容量はサブフレーム数によって決まり、帰線期間の 長さによって若干異なる力 サブフレーム数力 の場合、約（N— 1)ZNフレーム分と なり、サブフレーム数 2の場合は 1フレーム分の約 1Z2、サブフレーム数 3の場合は 1 フレーム分の約 2Z3となる。
[0116] し力も、ここでは表示画面の全画素に対する初段のサブフレームの画像表示動作 を、当該各画素に対する入力画像信号の入力から、可能な限り遅延のないように行 つているので、画像信号が入力してから、 1フレーム期間待つことなぐ該画像信号の 画像表示が行われるので、画像信号の入力と実際に画像が表示されるまでのタイム ラグも問題にならない程度に小さくなり、テレビジョン受像機等であっても、表示画像 と音声とにズレが出るようなことがなぐ音声を遅延させる回路等も不要になる。また、 PCやゲーム機など入力操作に対して即座に画面表示の更新を行う必要のある機器 類の画像表示装置として使用する場合にも、操作に対してタイムラグによる影響の少 ない画像表示が可能となる。
[0117] 表示画面の全画素に対する初段のサブフレームの画像表示動作を、当該各画素 に対する入力画像信号の入力から、該入力画像信号のフレーム期間の半分よりも、 より好ましくは 20%よりも短 、時間に行わせることで、タイムラグを問題な!/、程度とで きる。
[0118] しかも、本画像表示装置では、第 2サブフレームの表示信号はフレームメモリ 11に 格納された画像信号を読み出すことで生成するものの、初段である第 1サブフレーム の表示信号は、入力画像信号をラインメモリ 16にー且格納することでフレームメモリ 1 1を介することなく生成しているので、フレームメモリ 11に対するアクセス（書き込み' 読み出し）回数を少なくでき、フレームメモリ 11のメモリバンド幅を減らすことができる
[0119] ここでは、フレームメモリ 11に対して、入力 1画面の書き込みと、出力 1画面の読出 しを並行して行うだけでよ!、ので、入力画像信号の伝送周波数 (ドットクロック周波数 ) =F (Hz)、 1画素当りのデータビット数 =Dとすると、これに必要なメモリバンド'、幅は 、 FD + FD = 2FD (bps)となり、図 8の従来の駆動方法 (5FD)に比べて大幅に少なく することができる。
[0120] 本画像表示装置は 60Hzと 50Hzの 2種類の入力フレーム周波数に対応しており、 上記制御装置 10は入力のフレーム周波数の変更 (すなわち 1フレーム期間長の変 更）に応じて、各水平ラインに対する画像信号の入力から第 1サブフレームの表示動 作までの時間を変更することで、第 1サブフレームと第 2サブフレームの表示期間長 が等しくなるように制御して 、る。
[0121] このことにより、入力のフレーム周波数が変更されて 1フレーム期間長が変更された 場合においても 1フレーム期間内における各サブフレーム期間の時間比率は変らな いため、各サブフレーム毎の表示輝度の 1フレーム期間での時間積分量は変化しな い。このため各サブフレーム用の階調変換値をフレーム周波数によらず共通とする事 ができ、階調変換手段のコストを抑えることができる。
[0122] なお、表示モジュールの応答性能によっては動画ボケの改善効果を向上させるた めに各サブフレームの期間長を均等としない場合も考えられ、この場合はコストアツ プを伴っても入力フレーム周波数に応じた階調変換値を用意することになり、本発明 はサブフレーム期間を均等とする場合に限定されるものではない。
[0123] 一方、 TV受像機のチューナ一部や PCなど本画像表示装置に対する外部入力装 置によっては、入力 1フレーム期間長がわずかにゆらぐ場合がある。例えば入力 1フ レーム総ライン数が標準の総ライン数 Tに対して、 T— 3〜T+ 3の間でランダムに変 化するような場合がある。この程度の入力 1フレーム期間の変化に対して、常に入力 の 1フレーム総ライン数に追従して各サブフレーム期間長を微調整する事は制御回 路のコスト上昇を伴う。そこでこの程度の入力 1フレーム期間の変化に対しては総ライ ン数の標準値 Τを基準に各水平ラインに対する画像信号の入力力 第 2サブフレー ムの各水平ライン表示動作までの時間を設定し変更しない。
[0124] 上記制御装置 10においては入力 1フレーム総ライン数の基準値として 60Hz用の Τ 1と 50Hz用の T2を備えて!/ヽる。
[0125] 次に、このような駆動を可能にするゲートドライバ部 23について説明する。
[0126] 上述したゲートドライバ部 23は、第 1ゲート信号線 GL1がアクティブレベルに変化し たゲートクロックから g (gは 2以上の整数であり、上では g = 2)発後のゲートクロックに て次段の第 2ゲート信号線 GL2をアクティブレベルに変化させる、クロック飛ばしモー ドを有するものである。
[0127] したがって、該クロック飛ばしモードを用いることで、図 4に示したような、第 1ゲート 信号線 GL1がアクティブレベルに変化したゲートクロックから 2発後のゲートクロックに て第 2ゲート信号線 GL2をアクティブレベルに変化させるといった駆動が可能となる。
[0128] また、上記ゲートドライバ部 23は、縦続接続された第 1〜第 3のゲートドライバより構 成されているが、この場合、図 4の第 1ゲートドライノくから第 2ゲートドライバへのゲート スタートパルス GSPの出力タイミングに示すように、第 1ゲートドライバは、最終ゲート 信号線 GLである第 360ゲート信号線 GL360をアクティブとした後、次のゲートクロッ クにて当該ゲート信号線 GL360をインアクティブとし、インアクティブとなつたさらに次 のゲートクロックのタイミングで後段の第 2ゲートドライバへゲートスタートパノレス GSP を出力するようになっている。
[0129] このようにすることで、第 2ゲートドライバの初段のゲート信号線 GL361からは、前 段のゲート信号線 GL360がインアクティブとなったゲートクロックの次のゲートクロック のタイミングでアクティブレベルに変化するようになり、このようなゲートドライバクロック 飛ばしモードにおいても、接続された 3つのゲートドライバはあた力も一つのゲートド ライバであるかのように連続的にゲート信号線制御を行うことができる。
[0130] また、ゲートドライバ部 23を構成する各ゲートドライバでは、サブフレーム分割しな い表示にも対応可能となるように、このようなクロック飛ばしモードと、第 1ゲート信号 線 GL1がアクティブレベルに変化したゲートクロックの次のゲートクロックにて第 2ゲ ート信号線 GL2をアクティブレベルに変化させる通常モード (第 2の駆動モード）との 切り替えを可能としておくことが好ましい。
[0131] また、ゲートドライバ部 23を構成する各ゲートドライバでは、 gが変更可能に設けら れていることが好ましい。つまり、 gはサブフレーム数に応じて決まるものであり、サブ フレーム数が 2であれば g = 2、サブフレーム数が 3であれば g = 3となる。したがって、 このように gを切り替え可能な構成としておくことで、サブフレーム数の異なる表示にも 対応可能となる。
[0132] このような gの変更は、スィッチでユーザが表示対象画像に応じて切り換えるように してもょ 、し、表示対象画像によってサブフレーム数が別途設定されて 、る表示装置 であれば、入力画像信号の種類を判別して、該入力画像信号がフレーム分割される 際のサブフレーム数を特定し、特定結果に応じて gを切り換えるようにしてもよ!/、。
[0133] 以降、上記制御装置 10に備えられる、サブフレーム別諧調変換回路 15における画 像信号より複数のサブフレーム表示信号を生成する処理について説明する。
[0134] サブフレーム別諧調変換回路 15は、特に図示してはいないが、画像信号を第 1サ ブフレームの表示信号に変換するための対応表である前段 LUT (look-up table)と、 画像信号を第 2サブフレームの表示信号に変換するための対応表である後段 LUT とを備えている。
[0135] 上記前段及び後段の各 LUTに格納されて 、る値は、以下のように設定されて!、る 。なお、ここでは、第 2サブフレームの表示信号が第 1サブフレームの表示信号よりも 高 、輝度を示すように設定した例を示すが、逆であってもよ 、。
[0136] すなわち、画像信号の階調が予め定められた閾値以下の階調（閾値の示す輝度と 同じかより低い輝度）を示している場合、第 1サブフレームの表示信号の値は、暗表 示用に定められた範囲内の値に設定され、第 2サブフレームの表示信号の値は、当 該第 1サブフレームの表示信号の値と画像信号の階調値とに応じた値に設定されて いる。なお、暗表示用の範囲は、暗表示用に予め定められた階調以下の階調であり 、当該暗表示用に予め定められた階調が最低輝度を示している場合は、最低輝度を 示す階調 (黒)である。
[0137] これとは逆に、画像信号の階調が予め定められた閾値よりも明るい階調（閾値の示 す輝度よりも高い輝度)を示している場合、第 2サブフレームの表示信号の値は、明 表示用に定められた範囲内の値に設定され、第 1サブフレームの表示信号の値は、 当該第 2サブフレームの表示信号の値と上記画像信号の階調とに応じた値に設定さ れている。なお、明表示用の範囲は、明表示用に予め定められた階調以上の階調で あり、当該明表示用に予め定められた階調が最高輝度を示している場合は、最高輝 度を示す階調（白）である。
[0138] 上記のようなサブフレーム別諧調変換回路 15に入力される画像信号の階調に応じ て、第 1サブフレームと第 2サブフレームの表示階調に変換する場合の一例を図 6に 示す。
[0139] 入力画像信号の階調レベルが大きい場合には、両方のサブフレームに入力画像 信号の階調レベルを配分する。この時、入力階調レベルが最大の場合と最小の場合 との輝度積分値の差を最大限に確保する。また、コントラスト比の低下を避けつつィ ンパルス化を図るために、可能な限り、第 2サブフレームに大きな出力階調レベルを 配分し、第 1サブフレームに小さな出力階調レベルを配分する。
[0140] この結果、あるフレームにおける、ある画素の画像信号が、上記閾値以下の階調を 示している場合、すなわち、低輝度領域では、当該フレームにおける当該画素の輝 度の高低は、主として、第 2サブフレームの表示信号の値の大小によって制御される
[0141] したがって、該画素の表示状態を、当該フレームのうち、少なくとも第 1サブフレーム の期間には、暗表示状態にすることができる。これにより、あるフレームにおける画像 信号の階調が低輝度領域の階調を示しているときに、当該フレームにおける画素の 発光状態を、 CRT (Cathode-Ray Tube)のようなインパルス型発光に近づけることが でき、画素アレイ 20に動画表示する際の画質を向上できる。
[0142] ここで、インパルス駆動によって動画ボケの抑制効果が得られる理由について、図 7 (a) (b)を参照して簡単に説明すると以下の通りである。
[0143] 図 7 (a)は、ホールド駆動時において輝度の異なる 2つの領域の境界線が移動する 様子を、縦軸を時間、横軸を位置として表した図である。同様に、図 7 (b)は、インパ ルス駆動時において輝度の異なる 2つの領域の境界線が移動する様子を表した図 である。尚、インパルス駆動を示す図 7 (b)の図において、サブフレームの分割数は 2 分割、その分割比は 1： 1の等分割とする。
[0144] このように境界線が移動する場合、観察者の視線は境界線の移動に伴って移動す る、すなわち、図 7 (a)において観察者の視線は矢印 101 · 102で表される。そして、 上記境界線付近にぉ 、て観察者に見える輝度分布は、視線の移動に沿って表示輝 度を時間積分したものとなる。このため、図 7 (a)において、矢印 101よりも左側の領 域では境界線よりも左側の領域と同輝度に知覚され、矢印 102よりも右側の領域で は境界線よりも右側の領域と同輝度に知覚される。一方で、矢印 101と矢印 102との 間の領域では、輝度がなだらかに増加するように知覚されるため、この部分が画像ボ ケとして認識される。
[0145] 同様に、図 7 (b)に示すインノ ルス駆動の場合、境界線付近において観察者に見 える輝度分布では、矢印 103と矢印 104との間の領域で画像ボケが発生する.し力し ながら、その傾斜は図 7 (a)に示すホールド駆動の場合と比べて急峻となっており、 画像ボケが軽減されて ヽることが分力ゝる。
[0146] この結果、あるフレームにおける、ある画素の画像信号が、上記閾値以下の階調を 示している場合、すなわち、低輝度領域では、当該フレームにおける当該画素の輝 度の高低は、主として、第 2サブフレームの表示信号の値の大小によって制御される 。したがって、該画素の表示状態を、当該フレームのうち、少なくとも第 1サブフレーム の期間には、暗表示状態にすることができる。これにより、あるフレームにおける画像 信号の階調が低輝度領域の階調を示しているときに、当該フレームにおける画素の 発光状態を、 CRT (Cathode-Ray Tube)のようなインパルス型発光に近づけることが でき、画素アレイ 20に動画表示する際の画質を向上できる。
[0147] また、あるフレームにおける、画素への画像信号の階調が、上記閾値よりも高い階 調を示している場合、すなわち、高輝度領域では、当該フレームにおける上記画素 の輝度の高低は、主として、第 1サブフレームの表示信号の値の大小によって制御さ れる。したがって、第 1及び第 2のサブフレームの輝度を略等分に割り振る構成と比 較して、画素の第 1サブフレームにおける輝度と、第 2サブフレームにおける輝度との 差を大きく設定できる。この結果、あるフレームにおける画像信号の階調が高輝度領 域の階調を示しているときにも、殆どの場合で、当該フレームにおける画素の発光状 態をインパルス型発光に近づけることができ、画素アレイ 20に動画表示する際の画 質を向上できる。
[0148] なお、本実施形態にぉ 、ては、インパルス駆動を行うことによる動画ボケの軽減を 目的に時分割階調変換を行っているが、本発明においては階調の変換方法につい て特定されるものではなぐ入力の 1フレームを複数のサブフレームに時分割して表 示駆動を行うようなあらゆる画像表示装置について適用できる。
産業上の利用の可能性
[0149] 本発明によれば、液晶テレビジョン受像機や液晶モニタをはじめとする種々の表示 装置の駆動装置として、広く好適に使用できる。

Claims

請求の範囲
[1] 入力される画像信号の 1フレームを第 1〜第 nサブフレーム (nは 2以上の整数）に時 分割して画像を表示する表示方法であって、
第 Nフレーム (Nは 2以上の整数)の第 1サブフレームの画像表示期間と、少なくとも 当該第 Nフレームの第 2サブフレームの画像表示期間及び第 N— 1フレームの第 nサ ブフレームの画像表示期間とを一部重複させて、各サブフレームにおいて表示画面 の全水平ラインに対して画素電圧を書き込む期間を入力される画像信号の 1フレー ムの画像信号入力期間と等しくし、かつ、
各水平ラインに対する第 Nフレームの画像信号が入力されて力 各水平ラインに対 して当該第 Nフレームの第 1サブフレームにて画素電圧が書き込まれるまでの遅延 期間を、入力される画像信号の 1フレームの期間の半分よりも短くすることを特徴とす る表示方法。
[2] 入力される画像信号の 1フレームを第 1〜第 nサブフレーム (nは 2以上の整数）に時 分割して画像を表示する表示方法であって、
第 Nフレーム (Nは 2以上の整数)の第 1サブフレームの画像表示期間と、少なくとも 当該第 Nフレームの第 2サブフレームの画像表示期間及び第 N— 1フレームの第 nサ ブフレームの画像表示期間とを一部重複させて、各サブフレームにおいて表示画面 の全水平ラインに対して画素電圧を書き込む期間を入力される画像信号の 1フレー ムの画像信号入力期間と等しくし、かつ、
各水平ラインに対する第 Nフレームの画像信号が入力されて力 各水平ラインに対 して当該第 Nフレームの第 1サブフレームにて画素電圧が書き込まれるまでの遅延 期間を、入力される画像信号の 1フレームの期間の 20%よりも短くすることを特徴とす る表示方法。
[3] 第 1サブフレームの表示信号は、入力される画像信号を格納するフレームメモリを 介することなく入力される画像信号から生成し、第 2〜第 nサブフレームの各表示信 号は、上記フレームメモリに格納された画像信号を読み出すことで生成することを特 徴とする請求項 1又は 2に記載の表示方法。
[4] 画面上の各水平ラインに対して当該サブフレームの画素電圧書き込み力も次のサ ブフレームの画素電圧書き込みまでの期間長が、上記第 1〜第 nサブフレームにお V、て等し 、ことを特徴とする請求項 1又は 2に記載の表示方法。
[5] 入力される画像信号の 1フレームを第 1〜第 nサブフレーム (nは 2以上の整数）に時 分割して画像を表示させる表示装置の駆動制御装置あって、
入力される画像信号より第 1〜第 nサブフレームの各表示信号を生成する信号生成 部と、
表示モジュールの表示画面に第 1〜第 nサブフレームの各表示信号を用 、た画像 表示を行わせるための制御信号を生成するタイミング制御部とを備え、
上記タイミング制御部は、第 Nフレーム (Nは 2以上の整数）の第 1サブフレームの画 像表示期間と、少なくとも当該第 Nフレームの第 2サブフレームの画像表示期間及び 第 N— 1フレームの第 nサブフレームの画像表示期間とを一部重複させて、各サブフ レームにおいて表示画面の全水平ラインに対して画素電圧を書き込む期間を入力さ れる画像信号の 1フレームの画像信号入力期間と等しくし、かつ、各水平ラインに対 する第 Nフレームの画像信号が入力されて力 各水平ラインに対して当該第 Nフレー ムの第 1サブフレームにて画素電圧が書き込まれるまでの遅延期間を、入力される画 像信号の 1フレームの期間の半分よりも短くなるように、制御信号を生成することを特 徴とする表示装置の駆動制御装置。
[6] 入力される画像信号の 1フレームを第 1〜第 nサブフレーム (nは 2以上の整数）に時 分割して画像を表示させる表示装置の駆動制御装置あって、
入力される画像信号より第 1〜第 nサブフレームの各表示信号を生成する信号生成 部と、
表示モジュールの表示画面に第 1〜第 nサブフレームの各表示信号を用 、た画像 表示を行わせるための制御信号を生成するタイミング制御部とを備え、
上記タイミング制御部は、第 Nフレーム (Nは 2以上の整数）の第 1サブフレームの画 像表示期間と、少なくとも当該第 Nフレームの第 2サブフレームの画像表示期間及び 第 N— 1フレームの第 nサブフレームの画像表示期間とを一部重複させて、各サブフ レームにおいて表示画面の全水平ラインに対して画素電圧を書き込む期間を入力さ れる画像信号の 1フレームの画像信号入力期間と等しくし、かつ、各水平ラインに対 する第 Nフレームの画像信号が入力されて力 各水平ラインに対して当該第 Nフレー ムの第 1サブフレームにて画素電圧が書き込まれるまでの遅延期間を、入力される画 像信号の 1フレームの期間の 20%よりも短くなるように、制御信号を生成することを特 徴とする表示装置の駆動制御装置。
[7] 上記タイミング制御部は、表示モジュールのデータ信号線駆動回路力 第 1〜第 n サブフレームの各表示信号に応じた画素電圧が 1水平ライン分ずつ時分割で出力さ れ、これに合わせて走査信号線駆動回路力 選択信号が出力されるように、制御信 号を生成することを特徴とする請求項 5又は 6に記載の表示装置の駆動制御装置。
[8] 入力される画像信号を格納するフレームメモリの書き込みと読み出しとを制御するメ モリ制御部をさらに含み、
上記メモリ制御部は、任意の画素において第 nサブフレームの表示信号が生成され ると、該画素の画像信号が格納されていた上記フレームメモリの領域に、入力されて くる別の画素の画像信号を書き込んでいくことを特徴とする請求項 5又は 6に記載の 表示装置の駆動制御装置。
[9] 入力される画像信号を格納するフレームメモリにおける、静止画 1フレームの該画 像信号に対応した 1フレームの画面表示を行う際に使用するアドレス空間容量が、 1 画面分の 50%以上 1画面分未満であることを特徴とする請求項 5又は 6に記載の表 示装置の駆動制御装置。
[10] 上記信号生成部は、第 1サブフレームの表示信号については、入力される画像信 号を格納するフレームメモリを介することなく入力される画像信号から生成し、第 2〜 第 nサブフレームの各表示信号にっ 、ては、上記フレームメモリに格納された画像信 号を読み出すことで生成することを特徴とする請求項 5又は 6に記載の表示装置の駆 動制御装置。
[11] 上記タイミング制御部は、上記表示画面の各水平ラインに対する第 Nフレームの画 像信号が入力されて力 各水平ラインに対して当該第 Nフレームの第 1サブフレーム にて画素電圧が書き込まれるまでの遅延期間を、
第 1サブフレームにおいては、入力される画像信号の 1フレームの期間長が変化し た場合でも変更せず、 第 2〜第 nサブフレームにおいては、入力される画像信号の 1フレームの期間長の 変化が基準値未満の変化であれば変更せず、該基準値以上の変化であれば変更 することを特徴とする請求項 5又は 6に記載の表示装置の駆動制御装置。
[12] 請求項 5〜11のいずれか一項に記載の表示装置の駆動制御装置と、
当該駆動制御装置によって駆動が制御される表示モジュールとを備えていることを 特徴とする表示装置。
[13] テレビジョン放送を受信し、当該テレビジョン放送によって伝送された画像を示す画 像信号を上記駆動制御装置へ入力する受像手段を備えていると共に、
上記表示モジュールは、液晶表示モジュールであり、
液晶テレビジョン受像機として動作することを特徴とする請求項 12に記載の表示装 置。
[14] 上記表示モジュールは、液晶表示モジュールであり、
上記制御装置には、外部力 画像信号が入力されていると共に、
当該画像信号が示す画像を表示する液晶モニタ装置として動作することを特徴と する請求項 12に記載の表示装置。
[15] 表示モジュールの表示部に配設された複数の走査信号線を駆動する走査信号線 駆動回路であって、
前段の走査信号線がアクティブレベルに変化したクロック力 g (gは 2以上の整数） 発後のクロックにて次段の走査信号線をアクティブレベルに変化させる第 1の駆動モ ードを有することを特徴とする走査信号線駆動回路。
[16] 上記第 1の駆動モードにおいて、各走査信号線は、アクティブレベルに変化したク ロックの次のクロックでインアクティブレベルに変化するようになって 、ることを特徴と する請求項 15に記載の走査信号線駆動回路。
[17] 縦続接続された複数の半導体チップより構成されており、
上記第 1の駆動モードにおいては、前段の半導体チップは、駆動を担う走査信号 線のうちの最終段の走査信号線がアクティブレベルに変化したクロック力 上記 g発 後のクロックによって次段の半導体チップにスタートパルスを出力するようになってい ることを特徴とする請求項 15に記載の走査信号線駆動回路。
[18] 前段の走査信号線がアクティブレベルに変化したクロックの次のクロックにて次段の 走査信号線をアクティブレベルに変化させる第 2の駆動モードをさらに有し、 第 1の駆動モードと第 2の駆動モードとの切り替えが可能であることを特徴とする請 求項 15に記載の走査信号線駆動回路。
[19] 上記 gが変更可能に設けられていることを特徴とする請求項 15に記載の走査信号 線駆動回路。
[20] 請求項 15〜19のいずれか 1項に記載の走査信号線駆動回路を備えることを特徴 とする表示モジュール。
[21] テレビジョン放送を受信し、当該テレビジョン放送によって伝送された画像を示す画 像信号を表示装置の駆動制御装置へ入力する受像手段を備えていると共に、 請求項 20に記載の表示モジュールを備え、該表示モジュールは液晶表示モジュ ールであり、
液晶テレビジョン受像機として動作することを特徴とする表示装置。
[22] 請求項 20に記載の表示モジュールを備え、該表示モジュールは液晶表示モジュ ールであり、表示装置の駆動制御装置には、外部から画像信号が入力され、当該画 像信号が示す画像を表示する液晶モニタ装置として動作することを特徴とする表示 装置。
[23] 表示モジュールの表示部に配設された複数の走査信号線を駆動する走査信号線 駆動方法であって、
前段の走査信号線がアクティブレベルに変化したクロック力 g (gは 2以上の整数） 発後のクロックにて次段の走査信号線をアクティブレベルに変化させる第 1の駆動モ ードを有することを特徴とする走査信号線駆動方法。
[24] 上記第 1の駆動モードでは、各走査信号線を、アクティブレベルに変化したクロック の次のクロックでインアクティブレベルに変化させることを特徴とする請求項 23に記載 の走査信号線駆動方法。
[25] 前段の走査信号線がアクティブレベルに変化したクロックの次のクロックにて次段の 走査信号線をアクティブレベルに変化させる第 2の駆動モードをさらに有しており、駆 動モードの切り替えが可能であることを特徴とする走査信号線駆動方法。 上記 gが変更可能に設けられていることを特徴とする請求項 23に記載の走査信号 線駆動方法。
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