JP2002305752A - 映像信号処理装置 - Google Patents

映像信号処理装置

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JP2002305752A JP2001174645A JP2001174645A JP2002305752A JP 2002305752 A JP2002305752 A JP 2002305752A JP 2001174645 A JP2001174645 A JP 2001174645A JP 2001174645 A JP2001174645 A JP 2001174645A JP 2002305752 A JP2002305752 A JP 2002305752A
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義浩 本間
Yuji Eiki
裕二 栄木
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Abstract

(57)【要約】 【課題】 表示系処理のASICを小さくする。 【解決手段】 リサイズ回路20は、撮像素子10の出
力画像を液晶表示パネル40用にリサイズし、その出力
画像データはメモリインターフェース22、FIFOメ
モリ26、点順次変換回路30及び同期信号付加回路3
2を介してP/S変換器34に入力する。P/S変換器
34は、8ビットパラレルデータを1乃至4本のシリア
ルデータに変換して、LCD制御回路36に印加する。
LCD制御回路36は、入力するシリアルデータをパラ
レル化し、アナログ画像信号に変換して液晶表示パネル
40に印加する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばデジタルカ
メラなどの撮像装置に用いて好適な映像表示用の映像信
号処理装置に関する。
【0002】
【従来の技術】図27は、従来の撮像装置の概略構成ブ
ロック図を示す。撮像素子1010は光学像を画像信号
に変換し、A/D変換器1012は、撮像素子1010
のアナログ出力をディジタル信号に変換する。撮像信号
処理回路1014は、A/D変換器1012の出力デー
タに色キャリア除去、アパーチャ補正及びガンマ処理等
を施して輝度信号を作り、同時に色補間、マトリクス変
換、ガンマ処理及びゲイン調整等を施して色差信号を作
り、YUV形式の映像データを形成する。
【0003】メモリインターフェース1016はメモリ
1018に対する書込み回路1016a及び読出し回路
1016bを具備し、撮像信号処理回路1014からの
映像データをメモリ1018に書き込み、メモリ101
8に記憶される映像データを読み出して表示系信号処理
回路1020に出力する。
【0004】表示系信号処理回路1020は、YUV形
式の映像データを輝度成分Yと変調色差成分、いわゆる
変調クロマ成分C信号に分離し、それぞれD/A変換器
1022Y,1022Cに印加する。D/A変換器10
22Yは表示系信号処理回路1020からの輝度データ
をアナログ信号に変換し、ローパスフィルタ(LPF)
1024YはD/A変換器1022Yの出力から高周波
ノイズ成分を除去し、LPF1024Yの出力は、混合
回路1026及びLCD制御回路1028に印加され
る。また、D/A変換器1122Cは表示系信号処理回
路1020からの変調クロマデータをアナログ信号に変
換し、バンドパスフィルタ(BPF)1024CがD/
A変換器1024Cの出力から変調クロマ成分の周波数
成分のみを抽出し、BPF1024Cの出力は、混合回
路1026及びLCD制御回路1028に印加される。
【0005】混合回路1026は、LPF1024Yか
らの輝度信号とBPF1024Cからの変調クロマ信号
を加算してコンポジットビデオ信号を生成する。ビデオ
アンプ1030は混合回路1026から出力されるコン
ポジットビデオ信号を増幅して、TVモニタ1032に
印加する。TVモニタ1032の画面上に、撮像素子1
010による撮影画像が表示される。
【0006】LCD制御回路1028は、水晶振動子1
034からのサブキャリア周波数に従いLPF1024
Yからの輝度信号Y及びBPF1024Cからの変調ク
ロマ信号CをRGB信号に変換し、駆動パルスと共に液
晶表示パネル1036に印加する。液晶表示パネル10
36はその画面上に、撮像素子1010による撮影画像
を表示する。
【0007】図28は、別の従来例の概略構成ブロック
図を示す。撮像素子1110、A/D変換器1112、
撮像信号処理回路1114、メモリインターフェース1
116、書込み回路1116a、読出し回路1116b
及びメモリ1118の作用は、図27に示す従来例の撮
像素子1010、A/D変換器1012、撮像信号処理
回路1014、メモリインターフェース1016、書込
み回路1016a、読出し回路1016b及びメモリ1
018の作用とそれぞれ同じであり、同様にYUV系の
映像データが表示系信号処理回路1120に印加され
る。
【0008】表示系信号処理回路1120は、YUV形
式の映像データから、輝度成分Y、輝度成分と変調クロ
マ信号Cを加算したコンポジットビデオ信号CV、青色
成分Bから輝度成分を除去した色差信号U(=B−
Y)、及び赤色成分Rから輝度成分Yを除去した色差信
号V(=R−Y)を生成し、出力する。
【0009】D/A変換器1122aは表示系信号処理
回路1120からのコンポジットビデオデータをアナロ
グ信号に変換し、ローパスフィルタ(LPF)1124
aはD/A変換器1122aの出力から高周波ノイズ成
分を除去する。LPF1124aの出力は、ビデオアン
プ1126により増幅されてTVモニタ1128に印加
される。
【0010】また、D/A変換器1122b,1122
c,1122dはそれぞれ、表示系信号処理回路112
0からの輝度データ、色差データU及び色差データVを
アナログ信号に変換し、LPF1124b,1124
c,1124dは、それぞれD/A変換器1122b,
1122c,1122dの出力から高周波ノイズ成分を
除去する。LPF1124b,1124c,1124d
の出力波LCD制御回路1130に印加される。LPF
1124c,1124dの通過帯域は通常、1.5MH
z乃至2MHzである。
【0011】LCD制御回路1130は、LPF112
4bからの輝度信号Y及びLPF1124c,1124
dからの色差信号U,VからRGB信号を生成し、駆動
パルスと共に液晶表示パネル1132に印加する。液晶
表示パネル1132は、その画面上に、撮像素子111
0による撮影画像を表示する。
【0012】
【発明が解決しようとする課題】しかしながら、図27
に示す従来例では、変調クロマ信号CからRGB信号を
生成するためにサブキャリア周波数の水晶発振器103
4が必要となる。これは、装置の部品点数を増加させ
る。また、複数の異なる映像信号方式に対処するには、
各映像信号方式に応じて回路構成を異ならせる必要があ
る。
【0013】カラー・テレビジョンの映像信号方式とし
ては、周知のように、日本及び米国等で採用されている
NTSC(National Television
System Commitee)方式と、欧州等で採
用されているPAL(Phase Alternati
on by Line color televisi
on)方式がある。サブキャリアの搬送周波数は、NT
SC方式の場合で約3.58MHz、PAL方式の場合
で約4.43MHzとされている。従って、映像信号方
式がNTSC方式の場合とPAL方式の場合とでは、同
一の水晶発振器を使用することができない。その結果、
回路構成を異ならせる必要があり、部品点数の増加を招
き、更には、異なる回路構成のために別々の調整が必要
になり、生産効率(量産性)が悪くなる。
【0014】図28に示す従来例では、輝度信号Yと2
つの色差信号U,VからRGB信号を生成しているの
で、サブキャリア周波数の水晶発振器が必要にならな
い。この点では部品点数を削減できる。しかも、LCD
制御回路1130を映像方式の如何に係わらず同一構成
とすることができ、従って、図27に示す従来例よりも
量産性にも優れ、しかも高画質化を図ることができる。
【0015】しかし、図28に示す従来例では、上述の
如く、輝度信号Y及び色差信号U,Vに基づいてRGB
信号を生成するので、液晶表示のために3個のD/A変
換器1122b,1122c,1122dが必要にな
る。また、TVモニタと液晶表示パネルに同時に画像を
表示するには、コンポジットビデオ信号CVを加えて4
種類の信号を出力しなければならず、そのために4個の
D/A変換器1122a,1122b,1122c,1
122dが必要になる。3乃至4個のD/A変換器を含
めてASIC(Application Specif
ic Integrated Circuit)化する
場合、回路規模が大きくなるという問題点がある。
【0016】更に、ASICで微細化が進むと、ASI
Cコアの電源電圧が低電圧化するため、常に所定レベル
のアナログ出力を必要とするため、D/A変換器の回路
規模が相対的に大きくなることになり、多数のD/A変
換器をASIC化するのは実際上、非常に困難になる。
【0017】本発明は、このような問題点に鑑みなされ
たものであり、D/A変換器の数を減らせる映像信号処
理装置を提示することを目的とする。
【0018】
【課題を解決するための手段】本発明に係る映像信号処
理装置は、入力画像データをリサイズする第1のリサイ
ズ手段と、当該第1のリサイズ手段から出力される画像
データを記憶する第1の記憶手段と、当該第1の記憶手
段から読み出される画像データを一時的に記憶する記憶
手段であって書き込みと読み出しを非同期に実行自在な
第2の記憶手段と、当該第2の記憶手段から読み出され
る画像データに所定の処理を施す処理手段と、当該処理
手段からの画像データを、当該画像データのビット数よ
りも少ない数のシリアル信号に変換するパラレル/シリ
アル変換手段とを具備することを特徴とする。
【0019】本発明に係る映像信号処理装置はまた、入
力画像データをリサイズする第1のリサイズ手段と、当
該第1のリサイズ手段から出力される画像データを記憶
する第1の記憶手段と、当該第1の記憶手段から読み出
される画像データを一時的に記憶する記憶手段であって
書き込みと読み出しを非同期に実行自在な第2の記憶手
段と、当該第2の記憶手段から読み出される画像データ
に所定の信号処理を施しTV映像信号を生成するTV信
号処理手段と、当該第2の記憶手段から読み出される画
像データにローパスフィルタ処理を施すローパスフィル
タ手段と、当該ローパスフィルタ手段からの画像データ
を所定画像表示フォーマットに適したデータ形式に変換
するデータ変換手段とを具備することを特徴とする。
【0020】本発明に係る映像信号処理装置はまた、入
力画像データをリサイズする第1のリサイズ手段と、当
該第1のリサイズ手段から出力される画像データを記憶
する第1の記憶手段と、当該第1の記憶手段から読み出
される画像データに所定の信号処理を施しTV映像信号
を生成するTV信号処理手段と、当該第1の記憶手段か
ら読み出される画像データにフィルタ処理を施すフィル
タ手段と、当該フィルタ手段からの画像データをRGB
データ形式に変換するデータ変換手段と、当該データ変
換手段からのRGBデータをRGB点順次信号に変換す
る点順次変換手段と、当該点順次変換手段からののRG
B点順次信号データをリサイズする第2のリサイズ手段
とを具備することを特徴とする。
【0021】本発明に係る映像信号処理装置はまた、撮
像手段から出力された画像データをRGBデータ形式に
変換するデータ変換手段と、前記データ変換手段によっ
てRGBデータ形式に変換された画像データをRGB点
順次信号に変換する点順次変換手段と、前記点順次変換
手段から出力されるRGB点順次信号において、該RG
B点順次信号の出力先の画像表示部に対応してRGBの
各信号が出力される順番を切り換える切換信号を入力す
る入力手段とを有することを特徴とする。
【0022】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
【0023】(第1実施例)図1は、本発明の第1実施
例の概略構成ブロック図を示す。10は光学像を電気信
号に変換する撮像素子、12は撮像素子10からのアナ
ログ画像信号をディジタル信号に変換するA/D変換
器、14は、A/D変換器12の出力データに色キャリ
ア除去、アパーチャ補正及びガンマ処理等を施して輝度
信号を作り、同時に色補間、マトリクス変換、ガンマ処
理及びゲイン調整等を施して色差信号を作り、YUV形
式の映像データを形成する撮像信号処理回路、16は、
水晶発振器(例えば、発振周波数36MHz)18の出
力に従い撮像素子10、A/D変換器12及び撮像信号
処理回路14が必要とするクロック及びタイミング信号
を生成し、撮像素子10、A/D変換器12及び撮像信
号処理回路14に供給するタイミング発生回路である。
【0024】20は、撮像信号処理回路14からの画像
データを表示サイズにリサイズするリサイズ回路、22
は、メモリ(DRAM)24に対する書込み回路22a
及び読出し回路22bを具備し、リサイズ回路20から
の映像データをメモリ24に書き込み、メモリ24に記
憶される映像データを読み出すメモリインターフェース
である。画像表示用のメモリ空間(いわゆるVRAM)
がメモリ24上に割り当てられる。
【0025】VRAMにおける画像データの格納形式に
は、Y:U:V=4:2:2とY:U:V=4:1:1
の2通りがある。輝度信号Yと色差信号U/Vがそれぞ
れ8ビットデータであるとすると、Y:U:V=4:
2:2場合、 上位バイトデータ=Y0Y1Y2Y3Y4Y5Y6Y7
・・・ 下位バイトデータ=U0V0U2V2U4V4U6V6
・・・ というように、VRAMにデータが格納される。これに
対し、Y:U:V=4:1:1の場合には、 上位バイトデータ:Y0Y1Y3Y4Y5Y7・・・ 下位バイトデータ)U0V0Y2U4V4Y6・・・ というように、VRAMにデータが格納される。
【0026】Y:U:V=4:1:1のデータ量はY:
U:V=4:2:2のデータ量の3/4になる。TVモ
ニタ及び液晶表示パネルの画像表示の帯域ならば、Y:
U:V=4:1:1で十分なデータ量である。従って、
メモリ容量及びデータ転送効率の観点で最適なVRAM
は、Y:U:V=4:1:1の格納形式に対応できれば
よいことになる。但し、Y:U:V=4:2:2の格納
形式は、輝度成分Yと色差成分UVがデータの上位と下
位に分離されているので、処理しやすい。本実施例で
は、VRAMのデータ格納形式ではどちらでも良いが、
ここでは便宜上、Y:U:V=4:2:2の格納形式で
あるとする。
【0027】本実施の形態において、撮像素子10が2
00万画素相当であるとすると、撮像信号処理回路14
の1画面当たりの出力データ量は、水平1600画素、
垂直1200画素に相当するものになる。リサイズ回路
20は、撮像信号処理回路14の出力データを表示に適
したVRAMサイズにリサイズして、メモリ24のVR
AMに格納する。例えば、液晶表示パネルの表示領域が
水平(H):521ドット、垂直(V):218ドット
の場合、この画面サイズに合うようにVRAMのサイズ
を設定すると共に、リサイズ回路20による出力画面サ
イズを水平521画素、垂直218ラインに設定する。
また、これとは異なるドット数の液晶表示パネルを使用
する場合には、それに合わせてリサイズ回路20の出力
サイズの設定を変更する。
【0028】撮像素子によっては、垂直方向の画素を2
画素加算して読み出すことが可能であり、その場合に
は、垂直600画素の読出しになり、感度とフレームレ
ートの向上を図ることができる。通常、VRAMの垂直
サイズは300ライン以下なので、撮像素子からの読出
し時に、垂直方向の4画素を加算したり、2画素加算・
2画素捨てを行なうことで、撮像素子の読出しのフレー
ムレートを更に上げる。
【0029】26は、メモリインターフェース22から
出力される映像データを異なるデータレートに変換する
ための緩衝用のFIFO(ファーストイン・ファースト
アウト)メモリである。詳細は後述するが、FIFOメ
モリ26は、メモリインターフェース22からの18M
Hzのデータ列を11.04MHzのデータ列に変換す
る。
【0030】28は、FIFOメモリ26からのYUV
形式の映像データをRGB形式にマトリクス変換するY
UV/RGB変換器、30はYUV/RGB変換器28
のRGBの並列出力をRGB点順次形式に変換する点順
次変換器、32は点順次変換器30のRGB点順次信号
出力に同期信号を付加する同期信号付加回路、34は同
期信号付加回路32から出力される同期信号付きの8ビ
ットパラレルのRGB点順次信号を1乃至4ビット程度
のシリアル信号に変換するP/S変換器である。
【0031】36は、P/S変換器34からの映像デー
タを発振器38からのクロックに従ってパラレル化し、
液晶表示パネル40に印加して画像表示させるLCD制
御回路である。42は、LCD制御回路36からの4
4.16MHz又は22.08MHzクロックに従い表
示用同期信号を発生する表示用同期信号発生回路であ
る。LCD制御回路36から出力される44.16MH
z又は22.08MHzクロックは、FIFOメモリ2
6、YUV/RGB変換器28、点順次変換器30、同
期信号付加回路32、P/S変換器34及び表示用同期
信号発生回路42に印加される。表示用同期信号発生回
路42の発生する同期信号は、メモリインターフェース
22の読出し回路22b、FIFOメモリ26、YUV
/RGB変換器28、点順次変換器30、同期信号付加
回路32及びP/S変換器34に印加される。
【0032】図2は、FIFOメモリ26の構成例を示
す。入力端子50には、メモリインターフェース22か
らライトデータの有効を示すVALIDフラグが入力
し、入力端子52には、メモリインターフェース22か
らライトデータDATAが入力し、入力端子54には、
書込みクロックWR_CKが入力し、入力端子56には
FIFOメモリ26からの読出しタイミングを規定する
リードフラグが入力し、入力端子58には読出しクロッ
クRD_CKが入力する。
【0033】VALIDフラグが’1’のとき、入力端
子52に映像データが入力し、VALIDフラグが’
0’のとき、入力端子52には映像データが入力しな
い。書込みクロックWR_CKは、本実施例では、タイ
ミング発生回路16から出力される36MHzを2分周
した18MHzのクロックである。書込みWR_CKの
レートとVALIDフラグのレートは、必ずしも一致し
ていない。FIFOメモリ26へのデータ書込みのレー
トは、撮像素子10から映像データを読み出すレートに
ほぼ一致しており、書込みWR_CKのレートは、FI
FOメモリ26へのデータ書込みのレートとは無関係で
ある。
【0034】ラッチ回路60は、VALIDフラグが’
1’のときに、入力端子52のデータを取り込む。書込
みアドレス発生回路62は、VILIDフラグが’1’
のときに書込みクロックWR_CKに従ってインクリメ
ントされる書込みアドレスを発生する。読出しアドレス
発生回路64は、読出しフラグが‘1’のときに読出し
クロックRD_CKに従ってインクリメントされる読出
しクロックを発生する。
【0035】66は、データ書込み用のポートとデータ
読出し用のポートを具備するSRAMであり、データ書
込みポートWR_DTに入力データラッチ回路60の出
力データが入力し、書込みクロックポートWR_CKに
入力端子54からの書込みクロックWR_CKが入力
し、書込みアドレスポートWR_ADRに書込みアドレ
ス発生回路62の出力が入力し、読出しクロックポート
RD_CKに入力端子58からの読出しクロックRD_
CKが入力し、読出しアドレスポートRD_ADRに読
出しアドレス発生回路64の出力が入力する。SRAM
66は、書込みクロックWR_CKに従い、書込みアド
レス発生回路62の発生する書込みアドレスが示すアド
レスに入力データラッチ回路60からのデータを書き込
む。
【0036】SRAM66はまた、入力端子56の読出
しフラグが‘1’のときに、読出しクロックRD_CK
に従い、読出しアドレス発生回路64からの読出しアド
レスの示すアドレスからデータを読み出して読出しデー
タ出力ポートRD_DTから出力するが、入力端子56
の読出しフラグが‘0’のときにはデータを読み出さな
い。読出しフラグは、液晶表示パネル40のドットクロ
ック11.04MHzに等しいレートで変化する。読出
しクロックRD_CKは、その11.04MHzのn倍
であり、nは2又は4になる。従って、書込みクロック
WR_CKと読出しクロックRD_CKは完全に非同期
である。
【0037】輝度信号ラッチ回路68は、読出しクロッ
クRD_CKに従い、SRAM66の出力データの内の
輝度データを取り込み、色差信号ラッチ回路70は、読
出しクロックRD_CKに従い、SRAM66の出力デ
ータの内の色差データを取り込む。輝度信号ラッチ回路
68と色差信号ラッチ回路70は、これらの出力がY:
U:V=4:2:2になるような構成になっている。メ
モリ24上のVRAMがY:U:V=4:2:2のデー
タ形式で構成されている場合、SRAM66の出力の上
位バイトが輝度データで、下位バイトが色差(UV)デ
ータになるので、出力データのビット分配で輝度データ
と色差(UV)データを簡単に分離でき、Y:U:V=
4:2:2のデータ形式になる。メモリ24上のVRA
MがY:U:V=4:1:1のデータ形式で構成されて
いる場合、SRAM66の出力を読出しアドレス毎に区
別してY:U:V=4:1:1データ形式をY:U:V
=4:2:2のデータ形式へ変換するように輝度信号ラ
ッチ回路68及び色差信号ラッチ回路70を構成する。
つまり、輝度信号ラッチ回路68は、読出しアドレスに
従い、SRAM66の出力データの上位と下位に存在す
る輝度データを取り込み、色差信号ラッチ回路70は、
読出しアドレスに従い、SRAM66の出力データの下
位バイトだけに存在する色差データを取り込む。これに
より、Y:U:V=4:2:2の形式にできる。
【0038】図2に示すようなFIFOメモリ26の構
成により、タイミング発生回路16の出力クロックを2
分周した18MHzのデータレートを、液晶表示パネル
40のドットクロック11.04MHzのレートに変換
する。
【0039】図3は、点順次変換器30の概略構成ブロ
ック図を示し、図4は、その動作タイミングを示す。セ
レクタ80は、切替え制御信号color_CHGが
‘0’のときGデータを選択し、切替え制御信号col
or_CHGが‘1’のときBデータを選択する。セレ
クタ82は、切替え制御信号color_CHGが
‘0’のときBデータを選択し、切替え制御信号col
or_CHGが‘1’のときGデータを選択する。セレ
クタ84は、液晶表示パネル40のドットクロックと同
じレートの切替え制御信号color_countに従
い、Rデータ、セレクタ80の出力又はセレクタ82の
出力を選択する。
【0040】切替え制御信号color_count
は、液晶表示パネル40のドットクロックのレートで
‘00’,‘01,’,‘10’の3値を循環するアッ
プカウンタ(図示せず。)により生成される。このアッ
プカウンタの初期値をライン毎に任意に変更すること
で、図4に示すように、モード#0〜#2とモード#3
〜#5を切り替えることができる。切替え制御信号co
lor_CHGにより、GデータとBデータのどちらを
先にするかを選択できる。その結果として、図4及び以
下に例示するように、 モード#0:R,G,B,R,G,B,・・・ モード#1:G,B,R,G,B,R,・・・ モード#2:B,R,G,B,R,G,・・・ モード#3:R,B,G,R,B,G,・・・ モード#4:B,G,R,B,G,R,・・・ モード#5:G,R,B,G,R,B,・・・ の6種類の変換モードを選択できる。
【0041】図5及び図6を参照して、同期信号付加回
路32の動作を説明する。図5は、映像期間と垂直ブラ
ンキング期間の模式図を示し、図6は、水平ブランキン
グ期間内のE_RGB,S_RGBの一例を示す。
【0042】図5で、86は、液晶表示パネル40に表
示される映像と表示されないブランキング部分との関係
を平面図で示す図であり、上部と中央部に垂直ブランキ
ング期間が存在し、左側に水平ブランキング期間が存在
する。映像表示されるRGBデータは、水平521画
素、垂直218ライン内にある。88は、水平方向に注
目した1ラインのタイミングを示す。E_RGBはRG
Bデータの終わりを示し、S_RGBはRGBデータの
始まりを示す。図6は、E_RGB及びS_RGBのデ
ータ構造とデータ例を示す。FFhと00hをマーカに
してブランキングか否かを判別する。従って、RGBデ
ータ部分では、FFh及び00Hが存在しないように予
め処理されている。
【0043】図6を詳細に説明すると、最初のFFhに
続いて00hが2回続くのがマーカになり、その次のデ
ータに垂直ブランキングか水平ブランキングかを判別す
るビットがある。V=‘0’のとき、RGBデータに対
するものであることを示し、V=‘1’のとき、垂直ブ
ランキングに対するものであることを示す。H=‘0’
は、RGBデータの始まりを示し、H=‘1’はRGB
データの終わりを示す。水平ブランキング期間内で、E
_RGB及びS_RGB以外の部分は、03Hで埋めら
れる。
【0044】図7は、P/S変換器34の概略構成ブロ
ック図を示し、図8は、そのタイミング図を示す。図7
及び図8を参照して、P/S変換器34の動作を詳細に
説明する。入力端子90に、8ビットのRGB点順次デ
ータの各ビットb0〜b7が並列に入力し、入力端子9
2には液晶表示パネル40のドットクロック(11.0
4MHz)相当のデータ切替え制御信号DATA_CH
Gが入力する。フリップフロップ(FF)94,98,
102,106,110,114,118,122は、
LCD制御回路36からのクロック(44.16MH
z)で動作する。セレクタ96,100,104,11
2,116,120は、データ切替え制御信号DATA
_CHGに従って、切り替わる。データ切替え制御信号
DATA_CHGは、LCD制御回路36からのクロッ
ク(44.16MHz)の4クロック中の1クロック
を’1’にすることで形成される。
【0045】フリップフロップ106の出力が出力端子
108から出力され、フリップフロップ122の出力が
出力端子124から出力される。図7に示す構成では、
8ビットパラレルデータ2本のシリアルデータに変換し
ている。これにより、LCD制御回路36へのデータ配
線本数を削減している。図8に示すように、液晶表示パ
ネル40のドットクロック(11.04MHz)のレー
トで入力するRGB点順次信号が、データ切替え制御信
号DATA_CHG=’1’のときに一斉に各FF9
4,98,102,106,110,114,118,
122に取り込まれる。44.16MHzのクロックに
同期して、出力端子108からb7,b6,b5,b4
が順に出力され、出力端子124からb3,b2,b
1,b0が順に出力される。
【0046】図9は、8ビットパラレルデータを4本の
シリアル信号に変換する場合のP/S変換器34の概略
構成ブロック図を示し、図10は、その動作タイミング
図を示す。入力端子130に、8ビットのRGB点順次
データの各ビットb0〜b7が並列に入力し、入力端子
132には液晶表示パネル40のドットクロック(1
1.04MHz)相当のデータ切替え制御信号DATA
_CHGが入力する。
【0047】フリップフロップ134〜148は、LC
D制御回路36からの22.08MHzのクロックに従
って動作し、入力端子132に入力するデータ切替え制
御信号DATA_CHGが‘1’のときに、入力端子1
30に入力する各ビットb0〜b7をラッチする。セレ
クタ150〜156は、データ切替え制御信号DATA
_CHGが‘1’のときに、フリップフロップ134,
136,138,140の出力を選択し、データ切替え
制御信号DATA_CHGが‘0’のときに、フリップ
フロップ142,144,146,148の出力を選択
する。フリップフロップ158〜164は、LCD制御
回路36からの22.08MHzのクロックに従って動
作し、それぞれ、セレクタ150〜156の選択データ
をラッチし、出力端子166〜172に出力する。
【0048】図9に示す構成では、図10に示すよう
に、液晶表示パネル40のドットクロック(11.04
MHz)のレートで入力するRGB点順次信号が、DA
TA_CHG=’1’で一斉にフリップフロップ134
〜148に取り込まれる。そして、22.08MHzの
クロックに同期して、出力端子166からb7とb3が
交互に出力され、出力端子168からb6とb2が交互
に出力され、出力端子170からb5とb1が交互に出
力され、出力端子172からb4とb0が交互に出力さ
れる。このようにして、8ビットパラレルデータが4つ
のシリアルデータに変換される。
【0049】P/S変換器34及びこれより前段の回路
をASIC化する前提では、P/S変換器34からLC
D制御回路36への信号線数を減らすことが重要であ
る。8ビットパラレル信号を1ビットのシリアル信号に
変換できれば、効果的である。他方、P/S変換器34
で信号線数を1/nにすると、LCD制御回路36から
クロックのn倍の周波数(1ビットシリアルに変換した
場合にはn=8であり、88.32MHzになる。)の
クロックでP/S変換器34を動作させる必要が生じ、
クロックの高速化により、回路規模が増大するだけでな
く、タイミング設計が難しくなる。従って、P/S変換
器34からLCD制御回路36への信号線数を最適に選
択する必要がある。
【0050】図11は、LCD制御回路36の概略構成
ブロック図を示す。S/P変換器180は、P/S変換
器34からのシリアルRGB点順次信号をパラレルRG
B信号に変換し、D/A変換器182はS/P変換器1
80の出力データをアナログ信号に変換する。同時化回
路184は、D/A変換器182から出力されるパラレ
ルRGB信号をR,G,Bの各成分に分離して同時化
し、バッファアンプ186R,186G,186Bによ
り液晶表示パネル40に合致する電圧レベルに調整し
て、液晶表示パネル40に印加する。同期分離回路18
8は、P/S変換器34からのシリアルデータから水平
同期信号及び垂直同期信号を分離し、液晶表示パネル4
0に印加する。LCD制御回路36は他に、液晶表示パ
ネル40の液晶表示素子を駆動する駆動パルスを発生し
て液晶表示パネル40に印加する。
【0051】図12は、LCD制御回路36の別の構成
例を示す。S/P変換器190は、P/S変換器34か
らのシリアルRGB点順次信号をパラレルRGB信号に
変換し、同時化回路192が、S/P変換器190から
出力されるパラレルRGB信号を同時化する。ラッチ回
路194R,194G,194Bは、同時化回路192
からのRデータ、Gデータ及びBデータをそれぞれラッ
チし、D/A変換器196R,196G,196Bがそ
れぞれラッチ回路194R,194G,194Bの出力
データをアナログ信号に変換する。バッファアンプ19
8R,198G,198Bが、それぞれ、D/A変換器
196R,196G,196Bの出力を液晶表示パネル
40に合致する電圧レベルに調整して、液晶表示パネル
40に印加する。
【0052】図11に示す構成では、D/A変換器の数
が少ないので、回路規模が比較的小さくなるが、アナロ
グ信号での高速な同時化が難しく、良い特性を得にく
い。逆に、図12に示す構成では、ディジタル信号でR
GB信号を同時化するので、所望の特性を得やすく、回
路構成も簡易になるが、3個のD/A変換器が必要とな
るので、回路規模が増大する。周囲の状況に応じてLC
D制御回路36の最適な構成を選択すれば良い。
【0053】図13は、S/P変換器180,190の
概略構成ブロック図を示す。ここでは、図7に対応し
て、2つのシリアル信号を8ビットパラレル信号に変換
する構成例を示してある。図13に示す構成は、基本的
に、図7に示す構成でのP/S変換とは逆の変換を実現
するものである。図14は、図13に示す構成の動作タ
イミング図を示す。
【0054】入力端子200,202には、液晶表示パ
ネル40のドットクロックレート(11.04MHz)
でデータが入力する。入力端子200の入力データは、
シリアル接続されるフリップフロップ204,206,
208からなるシフトレジスタに入力し、入力端子20
2の入力データは、シリアル接続されるフリップフロッ
プ210,212,214からなるシフトレジスタに入
力する。
【0055】図14に示すように、ゲート付きフリップ
フロップ216,218,220,222はそれぞれ、
フリップフロップ208,206及び204の出力並び
に入力端子200の入力データを、上述の信号DATA
_CHGが’1’のときに一斉に取り込む。フリップフ
ロップ216〜222の出力が、8ビットパラレル信号
のビットb7〜b4になっている。同様に、ゲート付き
フリップフロップ224,226,228,230はそ
れぞれ、フリップフロップ214,212及び220の
出力並びに入力端子202の入力データを上述の信号D
ATA_CHGが’1’のときに一斉に取り込む。フリ
ップフロップ224〜230の出力が、8ビットパラレ
ル信号のビットb3〜b0になっている。
【0056】図13に示す構成では、信号DATA_C
HGのタイミングを基にシリアル信号をパラレル信号に
変換している。しかし、入力シリアル信号をデーコード
して、水平ブランキング中のE_RGB又はS_RGB
を判別し、そのタイミングに従って4ビットカウンタを
リセットして、信号DATA_CHGに相当する信号を
形成できるので、外部からDATA_CHG信号を導入
しなくても、同様のS/P変換を実現できる。
【0057】発振器38は、例えば、液晶表示パネル4
0のドットクロックが11.04MHzの場合で、P/
S変換器34が2本のシリアル出力を具備するときに
は、11.04MHz×4=44.16MHzで発振
し、P/S変換器34が4本のシリアル出力を具備する
ときには、11.04MHz×2=22.08MHzで
発振する。
【0058】表示用同期信号発生回路42は、LCD制
御回路36からのクロック(11.04MHz×4=4
4.16MHz)に従い各種のタイミング信号、例え
ば、FIFOメモリ26のデータ読出しタイミング信
号、及びYUV/RGB変換器28、点順次変換器3
0、同期信号付加回路32及びP/S変換器34へのド
ットクロックのタイミング信号を発生し、供給する。
【0059】メモリ24上に構成するVRAMに格納さ
れる画像データを乱れること無しに液晶表示パネル40
上に正しく画像表示するには、FIFOメモリ26でデ
ータレートを変換した後、LCD制御回路36からのド
ットクロックでRGBシリアル点順次信号を形成する必
要がある。
【0060】図1に示す実施例の動作を説明する。撮像
素子10の出力信号は、A/D変換器12によりディジ
タル信号に変換されて、撮像信号処理回路14に入力す
る。撮像信号処理回路14は、入力画像データに、色キ
ャリア除去、アパーチャ補正及びガンマ変換等の処理を
施して輝度データYを生成し、色補間、マトリクス変換
及びガンマ変換等の処理を施して色差データU(=B−
Y),V(=R−Y)を生成する。撮像信号処理回路1
4の出力データは、Y:U:V=4:2:2の格納形式
で、画面左上から順に、 上位バイトデータ:Y0Y1Y2Y3Y4Y5Y6Y7
・・・ 下位バイトデータ:U0V0U2V2U4V4U6V6
・・・ というように、水平1600画素及び垂直300画素で
リサイズ回路20に入力する。この場合、撮像素子10
の電荷信号は、垂直方向に2画素加算2画素捨てで読み
出される。
【0061】リサイズ回路20は、撮像信号処理回路1
4からの輝度データ及び色差データを、水平521画
素、垂直218ラインのVRAMサイズにリサイズし、
メモリインターフェース22を介してメモリ24に書き
込む。メモリインターフェース22は、VRAM書込み
のタイミングと完全に非同期の液晶表示パネル40の表
示タイミングでメモリ24上のVRAMデータを読み出
し、FIFOメモリ26へ入力する。VRAMからの読
出しでは、書込み時のVRAMサイズと同じサイズの同
じエリアのデータを読み出す。
【0062】メモリ24へのデータ書き込みの際の、リ
サイズ回路20、メモリインターフェース22及びメモ
リ24の動作クロックは、タイミング発生回路16の発
振器18の36MHz出力と同期しているが、非同期で
あってもよい。リサイズ回路20、メモリインターフェ
ース22、及びメモリ24のクロックがタイミング発生
回路16の発振器18の出力と非同期の場合、撮像信号
処理回路14の出力段に出力データを非同期にリサイズ
回路20に転送する回路を組み込めばよい。その場合で
も、平均的なVRAM書込みのレートは、撮像素子10
からのデータ読出しレートに等しくなり、液晶表パネル
40の表示レートとはまったく非同期になる。
【0063】FIFOメモリ26は、先に説明したよう
に、データ書込みとは非同期にデータを読み出せる。こ
の実施例では、FIFOメモリ26への書込みは、発振
器18の出力周波数36MHzを2分周した18MHz
で行われ、読出しは、LCD制御回路36からの22.
08MHzのクロックに従って行われる。これにより、
液晶表示パネル40のドットクロックに依存せずに、撮
像素子10の駆動クロックを決定でき、逆に、撮像素子
10の駆動クロックに依存せずに、液晶表示パネル40
のドットクロックを任意に選択でき、システム設計時に
パフォーマンスの自由な設定が可能になる。
【0064】表示用同期信号発生回路42は、LCD制
御回路36からのクロックに従って各種のタイミング信
号を生成し、FIFOメモリ26、YUV/RGB変換
器28、点順次化回路30、同期信号付加回路34及び
P/S変換器34に印加する。
【0065】YUV/RGB変換器28は、FIFOメ
モリ26から読み出されたY:U:V=4:2:2形式
のデータを下記式に従ってRGB形式に変換する。すな
わち、 R=V+Y=R−Y+Y B=U+Y=B−Y+Y G=1.6949×Y−(0.5085×R+0.18
64×B) である。
【0066】点順次変換器30は、YUV/RGB変換
器28からのRデータ、Gデータ及びGBデータをRG
B点順次信号に変換する。この時、点順次化信号上での
RGBの順序は、LCD制御回路36内の同時化回路1
84又は同192の同時化順序と合わせる必要がある。
そこで、本実施例では、図3に示すように、点順次信号
でのR,G,Bの順序をモード#0〜#5の6種類の中
から任意に選択できるようになっている。つまり、LC
D制御回路36内の同時化回路184又は同192が、
点順次信号をRGBの順で同時化する場合には、点順次
変換器30は、モード#0でRGBデータを点同時化す
るように制御される。
【0067】同期信号付加回路32は、点同時化回路3
0から出力されるRGB点順次信号のブランキング期間
に、ブランキングコード及び同期信号コードを埋め込
む。同期信号付加回路32は同時に、映像データがFF
hと00hのデータ値を含まないように、リミッタをか
ける。P/S変換器34は、同期信号付加回路32から
出力される8ビットのパラレルデータを2本又は4本の
シリアルデータに変換する。
【0068】LCD制御回路36は、P/S変換器34
からの2本又は4本のシリアルデータを8ビットパラレ
ルデータに変換し、アナログ信号に変換し、R信号、G
信号及びB信号を同時化し、それぞれの電圧レベルを調
整して、駆動パルスと共に液晶表示パネル40に印加す
る。これにより、撮像素子10に入射する光学像が、可
視画像として液晶表示パネル40の画面上に表示され
る。このようにパラレル画像データのビット数よりも少
ないビット数のシリアル信号に変換して(例えば、24
ビットのパラレルデータを、R,G,Bそれぞれ8ビッ
トのシリアルデータにする。)D/A変換するので、D
/A変換器の数を減らして、回路規模を小さくできる。
【0069】(第2実施例)図15は、本発明の第2実
施例の概略構成ブロック図を示す。この実施例では、撮
像素子に入射する光学像を液晶表示パネルとTVモニタ
の両方に同時に表示させることができる。
【0070】310は光学像を電気信号に変換する撮像
素子、312は撮像素子310からのアナログ画像信号
をディジタル信号に変換するA/D変換器、314は、
A/D変換器312の出力データに色キャリア除去、ア
パーチャ補正及びガンマ処理等を施して輝度信号を作
り、同時に色補間、マトリクス変換、ガンマ処理及びゲ
イン調整等を施して色差信号を作り、YUV形式の映像
データを形成する撮像信号処理回路、316は、水晶発
振器(例えば、発振周波数36MHz)318の出力に
従い撮像素子310、A/D変換器312及び撮像信号
処理回路314が必要とするクロック及びタイミング信
号を生成し、撮像素子310、A/D変換器312及び
撮像信号処理回路314に供給するタイミング発生回路
である。
【0071】320は、撮像信号処理回路314からの
画像データをTVモニタの表示サイズ(NTSCの場合
で、720×480程度)にリサイズするリサイズ回
路、322は、メモリ(DRAM)324に対する書込
み回路322a及び読出し回路322bを具備し、リサ
イズ回路320からの映像データをメモリ324に書き
込み、メモリ324に記憶される映像データを読み出す
メモリインターフェースである。画像表示用のメモリ空
間(いわゆるVRAM)がメモリ324上に割り当てら
れる。第1実施例の場合と同様に、VRAMにおける画
像データの格納形式には、Y:U:V=4:2:2と
Y:U:V=4:1:1の2通りがあるが、この実施例
では、Y:U:V=4:2:2の形式を採用する。32
6は、メモリインターフェース322から出力される映
像データを異なるデータレートに変換するための緩衝用
のFIFOメモリである。
【0072】327は、FIFOメモリ326からの映
像データを液晶表示パネルに適した表示サイズ(例え
ば、521×218画素)に変換するリサイズ回路、3
28は、リサイズ回路327からのYUV形式の映像デ
ータをRGB形式に変換するYUV/RGB変換器、3
30はYUV/RGB変換器328のRGBの並列出力
をRGB点順次形式に変換する点順次変換器、331
は、点順次変換器330のRGB点順次信号出力を別の
クロックに同期させるクロックシフタ、332は、クロ
ックシフタ331からのRGB点順次信号に同期信号を
付加する同期信号付加回路、334は同期信号付加回路
332から出力される同期信号付きの8ビットパラレル
のRGB点順次信号を1乃至4ビット程度のシリアル信
号に変換するP/S変換器である。336は、P/S変
換器334からの映像データを発振器338からのクロ
ックに従ってパラレル化し、液晶表示パネル340に印
加して画像表示させるLCD制御回路である。
【0073】342は、FIFOメモリ326からのY
UV形式の映像信号から輝度信号Yと変調クロマ信号C
を生成し、その輝度信号Yと変調クロマ信号Cを加算し
てコンポジット映像データを生成して出力するTV系信
号処理回路、344はTV系信号処理回路342からの
コンポジット映像データをアナログ信号に変換するD/
A変換器、346は、D/A変換器344の出力信号か
ら高周波ノイズ成分を除去するローパスフィルタ(LP
F)、348は、LPF346の出力を増幅するビデオ
アンプ、350はビデオアンプ348から出力されるコ
ンポジット映像信号を画像表示するTVモニタである。
【0074】352は、付属する発振器354の出力に
従い、メモリインターフェース322の読出し回路32
2b及びFIFOメモリ326に読出しタイミング信号
を供給し、リサイズ回路327、YUV/RGB変換器
328、点順次変換器330、TV系信号処理回路34
2及びD/A変換器344のそれぞれに表示用のタイミ
ング信号を供給する表示用同期信号発生回路である。発
振器354は27MHzで発振し、FIFOメモリ32
6に対する読出しタイミング信号は、その27MHzの
クロックに同期している。表示用同期信号発生回路35
2は、発振器354の27MHzのクロックを2分周し
た13.5MHzのクロックをD/A変換器344に印
加し、D/A変換器344は、そのクロックでTV系信
号処理回路342からのコンポジット映像データをアナ
ログ信号に変換する。
【0075】図15に示す実施例の動作を説明する。撮
像素子310、A/D変換器312、撮像信号処理回路
314、リサイズ回路320及びメモリインターフェー
ス322からなる部分は、図1に示す実施例の対応部分
と同様に動作する。但し、リサイズ回路320の出力画
像サイズは、NTSC方式の表示用に、水平720画
素、垂直242ライン(フィールド表示)である。
【0076】FIFOメモリ326への書込みは、第1
実施例と同様に、タイミング発生回路316からの18
MHzのレートで行われるが、読出しは、第1実施例と
は異なり、表示用同期信号発生回路352の発振器35
4からの27MHzクロックに同期して実行される。
【0077】TV系信号処理回路342は、FIFOメ
モリ326から読み出されるYUV形式の映像データか
ら、TV表示用の同期信号付き輝度データY+Sと、N
TSC方式又はPAL方式にそれぞれ準拠する変調クロ
マ信号Cを生成し、その同期信号付き輝度データY+S
と変調クロマ信号Cを加算してコンポジット映像データ
CVに生成する。D/A変換器344は、TV系信号処
理回路342からのコンポジット映像データをアナログ
信号に変換し、LPF346はD/A変換器344の出
力から映像信号帯域外の高周波ノイズ成分を除去する。
ビデオアンプ348は、LPF346の出力信号のゲイ
ンレベルを調整し出力インピーダンスをTV規格に合わ
せて、TVモニタ350に印加する。これにより、撮像
素子310の光学像が可視表示される。表示用同期信号
発生回路352は、このTV表示用の各種タイミング信
号を発生する。
【0078】一方、リサイズ回路327は、FIFOメ
モリ326から読み出された映像データを、TVの表示
サイズ(水平720×垂直242)から液晶表示パネル
340の表示サイズ(水平521×垂直218)にリサ
イズする。なお、リサイズ回路327に入力される映像
データは既にTVの表示サイズにリサイズされているた
め、リサイズ回路327の回路規模が小さくて済む。Y
UV/RGB変換器328は、YUV/RGB変換器2
8と異なり、後述するNTSCやPAL方式のYUVデ
ータをRGBデータに変換するものであり、リサイズ回
路327から出力されるYUV形式の画映像データをR
GB形式に変換する。点順次化回路330は、回路32
8のRGB出力を点順次化する。点順次化回路330
は、表示用同期信号発生回路352からの27MHzク
ロックに従って動作し、その点順次化RGBデータは、
LCD制御回路336のクロックに同期させるためのク
ロックシフタ331を介して同期信号付加回路332に
入力する。
【0079】同期信号付加回路332は、同期信号付加
回路32と同様に、入力データに液晶表示用の同期コー
ドを付加し、P/S変換器334は、P/S変換器34
と同様に、同期信号付加回路332からの8ビットパラ
レルデータを2本又は4本のシリアルデータに変換し
て、LCD制御回路336に印加する。
【0080】LCD制御回路336は、LCD制御回路
36と同様に、P/S変換器334からのRGB点順次
シリアルデータをR,G,Bの各アナログ信号に変換し
て液晶表示パネル340に印加する。
【0081】(第3実施例)図16は、本発明の第3実
施例の概略構成ブロック図を示す。撮像素子410、A
/D変換器412、撮像信号処理回路414、タイミン
グ発生回路416、発振器418、リサイズ回路42
0、メモリインターフェース422、メモリ424及び
FIFOメモリ426の作用は、それぞれ、図15に示
す実施例の撮像素子310、A/D変換器312、撮像
信号処理回路314、タイミング発生回路316、発振
器318、リサイズ回路320、メモリインターフェー
ス322、メモリ324及びFIFOメモリ326の作
用と同じである。
【0082】428は、FIFOメモリ426からのY
UV形式の映像信号から輝度信号Yと変調クロマ信号C
を生成し、その輝度信号Yと変調クロマ信号Cを加算し
てコンポジット映像データを生成して出力するTV系信
号処理回路、430は、TV系信号処理回路428から
のコンポジット映像データに同期信号を付加する同期信
号付加回路、432は同期信号付加回路430から出力
される同期信号付きの8ビットパラレルのコンポジット
映像データを1乃至4ビット程度のシリアル信号に変換
するP/S変換器である。434は、P/S変換器43
2からのシリアル映像データをパラレル化し、アナログ
信号に変換してTVモニタ436に印加する外部表示制
御回路である。
【0083】438は、外部表示制御回路434からの
クロックに従い、メモリインターフェース422の読出
し回路422b及びFIFOメモリ426に読出しタイ
ミング信号を供給し、TV系信号処理回路428、同期
信号付加回路430及びP/S変換器432のそれぞれ
に表示用のタイミング信号を供給する表示用同期信号発
生回路である。
【0084】図17は、外部表示制御回路434の概略
構成ブロック図を示す。S/P変換器440はP/S変
換器432からの1乃至4本のシリアルデータを8ビッ
トパラレルデータに変換し、D/A変換器442がS/
P変換器440の出力データをアナログ信号に変換す
る。同期分離回路444は、P/S変換器432からの
1乃至4本のシリアルデータから水平同期信号、垂直同
期信号及び複合同期信号を分離する。加算器446は、
D/A変換器442の出力に、同期分離回路444から
の複合同期信号を加算する。加算器446の出力信号
は、LPF448により高周波のノイズ成分を除去さ
れ、ビデオアンプ450により増幅及びインピーダンス
整合されて、TVモニタ436に印加される。
【0085】図16に示す実施例の動作を説明する。撮
像素子410、A/D変換器412、撮像信号処理回路
414、リサイズ回路420、メモリインターフェース
422、メモリ424及びFIFOメモリ426からな
る部分は、図15に示す実施例の対応部分と同様に動作
する。
【0086】TV系信号処理回路428は、FIFOメ
モリ326から読み出されるYUV形式の映像データか
ら、輝度データYと、NTSC方式又はPAL方式にそ
れぞれ準拠する変調クロマ信号Cを生成し、その輝度デ
ータYと変調クロマ信号Cを加算してコンポジット映像
データCVに生成する。
【0087】同期信号付加回路430は、TV系信号処
理回路428の出力データにTV表示用の同期コードを
付加し、P/S変換器432は、P/S変換器34と同
様に、同期信号付加回路430からの8ビットパラレル
データを2本又は4本のシリアルデータに変換して、外
部表示制御回路434に印加する。
【0088】外部表示制御回路434は、P/S変換器
432からのシリアルデータをアナログコンポジット映
像信号に変換してTVモニタ436に印加する。
【0089】第3実施例を第2実施例のように液晶表示
パネルとTVモニタの同時表示に発展させ、ASIC内
のD/A変換器を完全排除し、LCD制御回路と外部表
示制御回路を融合させてもよい。
【0090】(第4実施例)図18は、本発明の第4実
施例の概略構成ブロック図を示す。この実施例では、第
2実施例に対し、液晶表示パネルが280×220画素
程度のTVモニタより大幅に解像度が低い場合に、液晶
表示パネルとTVモニタの両方に同時にきれいな画像を
表示させることができる。
【0091】510は光学像を電気信号に変換する撮像
素子、512は撮像素子510からのアナログ画像信号
をディジタル信号に変換するA/D変換器、514は、
A/D変換器512の出力データに色キャリア除去、ア
パーチャ補正及びガンマ処理等を施して輝度信号を作
り、同時に色補間、マトリクス変換、ガンマ処理及びゲ
イン調整等を施して色差信号を作り、YUV形式の映像
データを形成する撮像信号処理回路、516は、水晶発
振器(例えば、発振周波数36MHz)518の出力に
従い撮像素子510、A/D変換器512及び撮像信号
処理回路514が必要とするクロック及びタイミング信
号を生成し、撮像素子510、A/D変換器512及び
撮像信号処理回路514に供給するタイミング発生回路
である。
【0092】520は、撮像信号処理回路514からの
画像データをTVモニタの表示サイズ(後述するTV_
CLK=13.5MHzのNTSCの場合で720×4
84、TV_CLK=14.31818MHzのNTS
C場合で752×484、TV_CLK=14.187
5MHzのPAL場合で736×576)にリサイズす
るリサイズ回路、522は、メモリ(DRAM)524
に対する書込み回路522a及び読出し回路522bを
具備し、リサイズ回路520からの映像データをメモリ
524に書き込み、メモリ524に記憶される映像デー
タを読み出すメモリインターフェースである。525
は、メモリインターフェース522から出力される映像
データを異なるデータレートに変換するための緩衝用の
FIFOメモリである。
【0093】画像表示用のメモリ空間(いわゆるVRA
M)がメモリ524上に割り当てられる。第1実施例の
場合と同様に、VRAMにおける画像データの格納形式
には、Y:U:V=4:2:2とY:U:V=4:1:
1の2通りがあるが、この実施例では、Y:U:V=
4:1:1の形式の場合について記載する。つまりリサ
イズ回路520内で撮像信号処理514からのYUV=
422の信号形式を、リサイズ変換後にYUV=411
のデータ形式に変換して、メモリインターフェース52
2へ出力する。YUV411形式のVRAMを構成する
ことにより、メモリ524及び/又はFIFO525の
メモリサイズとメモリデータ転送量を削減できる。
【0094】526は、FIFOメモリ525からのY
UV411形式をYUV422形式に変換するためのY
UV422変換器であり、YUV422変換器526の
出力は、第1実施例で説明したYUV422のデータ形
式になる。又、YUV422変換器526は、下記の関
係式に従い、YUV422変換直後にNTSC又はPA
L方式のYUV信号にレベルを変換する。すなわち、 (YUV変換式−1) Y=0.299R+0.587G+0.114B U=0.493(B−Y) V=0.877(R−Y) である。
【0095】一方、ディジタルビデオカメラ又はディジ
タルカメラで採用されているRec.ITU−R B
T.601−5規格でのレベル関係式は、 (YUV変換式−2) Y=0.299R+0.587G+0.114B U=0.564(B−Y) V=0.713(R−Y) であり、両者では異なっている。後述のYUV形式から
RGB形式へ変換する場合、上記のNTSC又はPAL
方式(YUV変換式−1)の関係式の逆変換になる。
【0096】542は、YUV422変換器526から
のYUV422形式の映像信号から輝度信号Yと変調ク
ロマ信号Cを生成し、その輝度信号Yと変調クロマ信号
Cを加算してコンポジット映像データを生成して出力す
るTV系信号処理回路、544はTV系信号処理回路5
42からのコンポジット映像データをアナログ信号に変
換するD/A変換器、546は、D/A変換器544の
出力信号から高周波ノイズ成分を除去するローパスフィ
ルタ(LPF)、548は、LPF546の出力を増幅
するビデオアンプ、550はビデオアンプ548から出
力されるコンポジット映像信号を画像表示するTVモニ
タである。
【0097】552は、付属する発振器554のクロッ
クに従い、メモリインターフェース522の読出し回路
522b及びFIFOメモリ525に読出しタイミング
信号を供給し、YUV422変換器526、可変LPF
527、YUV/RGB変換器528、LCD_CLK
発生回路530、点順次変換器532、TV系信号処理
回路542及びD/A変換器544のそれぞれに表示用
のタイミング信号又はクロックTV_CLKを供給する
表示用同期信号発生回路である。発振器554は、例え
ば27MHzで発振し、表示用同期信号発生回路552
は、発振器554の27MHzのクロックを2分周した
13.5MHzをクロックTV_CLKとしてD/A変
換器544に印加する。D/A変換器544は、そのク
ロックに従いTV系信号処理回路542からのコンポジ
ット映像データをアナログ信号に変換する。
【0098】クロックTV_CLKとして、13.5M
Hz、14.31818MHz又は14.1875MH
zの3種類の周波数が考えられる。その理由を説明す
る。NTSC方式の水平同期の周波数(fH)とサブキ
ャリアの周波数(fsc)は、それぞれ、 fH=4.5/286(MHz) fsc=(455/2)fH であり、fHとfscの両方を発生させるのに都合の良
い発振周波数fNTSCは、 fNTSC=910fH=14.31818(MHz) になる。水平映像期間は52.625μ秒なので、水平
画素サイズ(Hsize)は、 Hsize=52.625(μ秒)×14.31818(MHz) =753.92 になる。8画素単位で切りの良い752画素を水平画素
サイズとする。
【0099】また、PAL方式の水平同期の周波数(f
H)とサブキャリアの周波数(fsc)は、それぞれ、 fH=50×625/2(Hz) fsc=(1135/4)fH+25(Hz) であり、fHとfscの両方を発生させるのに都合の良
い発振周波数は簡単に見つからないので、fNTSCの周波
数に近く、且つfHを発生させるのに都合の良い周波数
(fPAL)は、 fPAL=908fH=14.1875(MHz) になる。水平映像期間は52.0μ秒なので、水平画素
サイズ(Hsize)は、 Hsize=52.0(μ秒)×14.1875(MHz) =737.75 になる。8画素単位で切りの良い736画素を水平画素
サイズとする。
【0100】Rec.ITU−R BT.656−4規
格を基にすると、 fsc=13.5(MHz) であり、水平画素サイズは、525/60方式及び62
5/50方式ともに、720画素になる。
【0101】従って、クロックTV_CLKの周波数に
より、表示用同期信号発生回路552からのタイミング
信号及びメモリ524のVRAMサイズが異なる。例え
ば、NSTC又はPAL方式のTV規格に合わせると、
クロックTV_CLKが13.5MHzの場合、NTC
S方式のVRAMサイズは、水平720×垂直484の
フレーム画、又は水平720×垂直242のフィールド
画の構成になり、PAL方式のVRAMサイズは、水平
720×垂直576のフレーム画又は水平720×垂直
288のフィールド画の構成になる。クロックTV_C
LKが14.31818MHzの場合のNTCS方式の
VRAMサイズは、水平752×垂直484のフレーム
画又は水平752×垂直242のフィールド画の構成に
なる。クロックTV_CLKが14.1875MHzの
場合のPAL方式のVRAMサイズは、水平736×垂
直576のフレーム画又は水平736×垂直288のフ
ィールド画の構成になる。
【0102】可変LPF527は、YUV422変換回
路526からの映像データ(例えば、720×484画
素)を液晶表示パネル(例えば、280×220ドッ
ト)にきれいに表示するためのローパスフィルタであ
る。可変LPF527により、エイリアス等のノイズを
削減したきれいな映像を液晶パネルに表示できる。ま
た、可変LPF527は、周波数特性を変更可能であ
る。例えば、液晶表示パネルの表示解像度に合わせてこ
の周波数特性を変えることで、液晶表示画質の最適化を
図れる。
【0103】528は、可変LPF527からのYUV
形式の映像データをRGB形式に変換するYUV/RG
B変換器であり、第1実施例のYUV/RGB変換器2
8とは異なり、前述のNTSC又はPAL方式のYUV
データをRGB形式のデータに変換する。
【0104】530はクロックTV_CLKから液晶表
示用クロックLCD_CLKを発生するLCD_CLK
発生回路であり、13.5MHz、14.31818M
Hz又は14.1875MHz等のクロックTV_CL
Kから液晶表示のドットに合わせ、且つクロックを間引
いた歯抜けクロックを生成することでクロック周波数を
低減する。例えば、クロックTV_CLKの周波数が1
3.5MHzであるとき、VRAMフィールドデータは
720×242画素であり、液晶パネルの280×22
0ドットで表示するためには、水平画素を(280/7
20)=(7/18)に間引く必要がある。その場合の
タイミングを図22に示す。
【0105】図22では、18個のクロックTV_CL
Kから11クロックを間引き、7クロックを抽出するこ
とで、(7/18)倍のクロックを生成している。11
クロックを間引く方法は、いくつか考えられる。ここで
は、1・2・1・2・1・2・2の歯抜けを行い、11
クロックの間引きを実現している。可能な限り均等に間
引いたほうがきれいな液晶表示になる。
【0106】図示していないが、クロックTV_CLK
の周波数が14.31818MHzであるときには、V
RAMフィールドデータは752×242画素である。
これを液晶パネルの280×220ドットで表示するた
めには、水平画素を(280/752)=(35/9
4)に間引く必要がある。この場合、94個のクロック
TV_CLKから1・2・2・1・2・2・1・2・2
・1・2・2・1・2・2・1・2・2・1・2・2・
1・2・2・1・2・2・1・2・2・2・1・2・2
・2の歯抜けを行って、59クロックを間引けばよい。
【0107】クロックTV_CLKの周波数が14.1
875MHzのときには、VRAMフィールドデータは
736×242画素である。液晶パネルの280×22
0ドットで表示するためには、水平画素を(280/7
37)=(35/92)に間引く必要がある。この場
合、92個のクロックTV_CLKから1・2・1・2
・2・1・2・2・1・2・1・2・2・1・2・2・
1・2・1・2・2・1・2・2・1・2・2・1・2
・1・2・2・1・2・2の歯抜けを行って、57クロ
ックを間引けばよい。
【0108】(280/720)=(7/18)=(3
5/90)になり、クロックTV_CLKの周波数が1
3.5MHz、14.31818MHz又は14.18
75MHzどれであっても、間引き率の分子が35にな
るので、実際の回路では、分母のカウンタと間引きの間
隔を切り替えるだけで、3種類のどの周波数のクロック
TV_CLKにも対応可能な回路を実現できる。
【0109】点順次回路532は、YUV/RGB変換
器528のRGBの並列出力をRGB点順次形式に変換
する。クロックLCD_CLKに従ってRGBを切り替
えることで、データを間引いている。これは、実質上の
リサイズとデータレートの変換に相当する。点順次回路
532は、YUV/RGB変換器528の出力を液晶表
示(例えば、280×220ドット)のデータに変換す
る。
【0110】フリップフロップ534は、点順次変換器
532の出力をクロックLCD_CLKの立下りで取り
込み、出力する。LCD制御回路536は、フリップフ
ロップ534からの映像データをクロックLCD_CL
Kに従い液晶表示パネル540に印加して画像表示させ
る。
【0111】図19は、可変LPF527の内部回路構
成を示す。608はYUV422変換器526からの8
ビット輝度信号Yの入力端子、610,612,61
4,616はクロックTV_CLKで動作するフロップ
フロップ、618は入力端子608からの遅延なしの輝
度信号に係数Aを乗算する乗算器、620は1クロック
遅延のフリップフロップ610の出力に係数Bを乗算す
る乗算器、622は2クロック遅延のフリップフロップ
612の出力に係数Cを乗算する乗算器である。乗算器
618,620,622の係数A,B,Cとして、例え
ば0から255までの任意の数値を設定できる。
【0112】624は、乗算器618の出力と乗算器6
20の出力を加算する加算器、626は乗算器622の
出力と加算器624の出力を加算する加算器、628は
加算器626の出力に係数(A+B+C)の逆数を乗算
する乗算器(又は、係数A+B+Cの値で除算する除算
器)である。フリップフロップ614は、乗算器628
の出力データをクロックTV_CLKに従い取り込み、
Yデータの各ビット値の遅延をそろえ、フリップフロッ
プ616は、Y信号を1クロック遅延して、UV信号と
の遅延タイミングを揃える。素子610〜626からな
る部分は、輝度信号用の3タップデジタルフィルタを構
成する。出力端子630から、低域ろ波されたY信号が
出力される。
【0113】例えば、係数A=1、B=2、C=1のと
き、伝達係数[121]でクロックTV_CLKの1/
2周波数ポイントに零点を持つLPFを構成できる。A
=1、B=0、C=1のとき、伝達係数[101]でク
ロックTV_CLKの1/4周波数ポイントに零点を持
つノッチフィルタを構成できる。A=1、B=6、C=
1のとき、伝達係数[161]でクロックTV_CLK
の1/2周波数ポイントが1/2ゲインになるLPFを
構成できる。このように、輝度信号に対し3タップの任
意のLPFを構成できる。
【0114】648はYUV422変換器526からの
8ビット点順次UV信号の入力端子であり、650,6
52,654,656,658はクロックTV_CLK
で動作するフロップフロップ、660は入力端子648
からの遅延無しのUV信号に係数Dを乗算する乗算器、
662は2クロック遅延のフリップフロップ652の出
力に係数Eを乗算する乗算器、664は4クロック遅延
のフリップフロップ656の出力に係数Fを乗算する乗
算器である。乗算器660,662,664の係数D,
E,Fとして、例えば0から255までの任意の数値を
設定できる。
【0115】666は乗算器660の出力と乗算器66
2の出力を加算する加算器、668は乗算器664出力
と加算器666の出力を加算する加算器、670は加算
器668の出力に係数(D+E+F)の逆数を乗算する
乗算器(又は、係数D+E+Fの値で除算する除算器)
である。フリップフロップ658は、乗算器670の出
力データをクロックTV_CLKに従い取り込み、UV
データの各ビットの遅延をそろえて出力する。素子65
0乃至670からなる部分はUV信号用の5タップデジ
タルフィルタを構成する。出力端子658から、低域ろ
波されたUV信号が出力される。
【0116】例えば、係数D=1、E=2、F=1のと
き、伝達係数[10201]でクロックTV_CLKの
1/4周波数ポイントに零点を持つノッチフィルタを構
成できる。A=1、B=6、C=1のとき、伝達係数
[10601]でクロックTV_CLKの1/4周波数
ポイントのゲインが1/2になるノッチフィルタを構成
できる。
【0117】このように、UV点順次信号のUデータ及
びVデータのそれぞれに対し、5タップのデジタルフィ
ルタを構成できる。輝度信号のデジタルフィルタが3タ
ップであるなに対し、UV信号のデジタルフィルタを5
タップで構成しているのは、UV信号が点順次信号なの
で、1画素置きの同色データを演算する必要があり、信
号帯域も輝度信号に対し半分なので特性的に適している
からである。
【0118】図20は、YUV/RGB変換器528の
内部回路構成を示す。NTSC又はPAL方式のYUV
信号をRGBに変換する関係式は、以下の通りである。
即ち、 Y=0.299R+0.587G+0.114B U=0.493(B−Y) V=0.877(R−Y) であるので、この逆変換は、 R=Y+(1/0.877)V =Y+(292/256)V B=Y+(1/0.493)U =Y+(519/256)U G=(1/0.587)Y−(0.299/0.587)R −(0.114/0.587)B =Y−(0.299/0.587)(292/256)V −(0.114/0.587)(519/256)U =Y−(149V+101U)/256 となる。
【0119】図20は、この変換式を実現する。710
はLPF527からの輝度信号Yの入力端子、712は
可変LPF527からの点順次UV信号の入力端子、7
14は表示用SSG552からのUV点順次信号のUV
識別信号UV_SELの入力端子、716はクロックT
V_CLKの1クロック分、遅延させるフリップフロッ
プ、718はUV識別信号UV_SEがL(低)のとき
にU信号を取り込むフリップフロップ、720はUV識
別信号UV_SELがH(高)のときにV信号を取り込
むフリップフロップである。
【0120】722はR信号を算出するためにV信号に
固定値(292/256)を乗算する係数乗算器、72
4はB信号を算出するためにU信号に固定値(519/
256)を乗算する係数乗算器、726はG信号を算出
するためにV信号に固定値(149)を乗算する係数乗
算器、728はG信号を算出するためにU信号に固定値
(101)を乗算する係数乗算器である。
【0121】730は係数乗算器726の出力と係数乗
算器728の出力を加算する加算器、732は加算器7
30の出力データを8ビット下位方向へビットシフトす
るシフタ、734はフリップフロップ716のY信号出
力からシフタ732の出力を減算する減算器である。7
36は係数乗算器724の出力とフリップフロップ71
6のY信号出力を加算する加算器、738は係数乗算器
722の出力とフリップフロップ716のY信号出力を
加算する加算器である。
【0122】750,752,754はそれぞれ、負の
値まで表現しているR,G及びB信号を正値にリミット
するリミッタ、760,762,764はそれぞれ、R
リミッタ750、Gリミッタ752及びBリミッタ75
4の出力データをクロックTV_CLKに従って取り込
むフリップフロップである。
【0123】以上の構成により、YUV信号がRGB形
式に変換される。出力端子770からR信号が出力さ
れ、出力端子772からG信号が出力され、出力端子7
74からB信号が出力される。
【0124】クロックTV_CLKの周波数が13.5
MHzである場合の、図18に示す実施例の動作を説明
する。但し、撮像素子510からFIFO525の出力
までの動作は、第2実施例の動作とほぼ同じであるが、
リサイズ回路520内にYUV422形式からYUV4
11形式へ変換する回路があり、この変換回路はU/V
のデータを半分に間引き輝度Yのデータ詰めを行えばよ
い。また、TV系信号処理回路542からTVモニタ5
50までの信号の流れは第2実施例と同じなので、説明
を省略する。
【0125】YUV422変換器526は、FIFO5
25から出力されるYUV411形式のデータのUV信
号を平均値補間して、YUV422形式に変換する。Y
UV422変換器526の出力が可変LPF527に入
力され、ここで、前述の通りY信号とUV信号は、それ
ぞれに適したLPF処理を施され、信号の帯域を制限さ
れて、YUV/RGB変換器528に入力する。
【0126】YUV/RGB変換器528からLCD制
御回路536の入力までのタイミングを図21に示す。
図21を参照して、本実施例の動作を説明する。
【0127】図21で、BLK信号は、表示用同期信号
発生回路552からLCD_CLK発生回路530へ送
られるブランキング信号であり、LCD_CLK発生回
路530は、これをクロックLCD_CLKの発生タイ
ミングの同期信号として使用する。BLK信号がHのと
き、クロックLCD_CLKはクロックTV_CLKを
7/18に間引いたものとなる。BLK信号がLのと
き、LCD_CLK発生回路530は、ブランキング中
に必要なクロックを供給するようにプログラマブルにク
ロックLCD_CLKを発生する。このBLK信号は、
FIFO525のブランキング信号と共通の信号でもよ
いが、その場合、FIFO525から点順次変換器53
2の入力までの遅延を考慮して、LCD_CLK発生回
路530での同期タイミングを取る必要がある。
【0128】図21では、クロックTV_CLKは、表
示用同期信号発生回路552から出力される13.5M
Hzのクロックである。Y、U/V及びUV_SELの
各信号は、YUV/RGB変換器528の入力である。
YFF、UFF及びVFFはそれぞれ、YUV/RGB変換器
528内のフリップフロップ716,718,720の
出力信号である。R信号、G信号及びB信号はそれぞ
れ、YUV/RGB変換器528のR出力、G出力及び
B出力である。RGB_SELは、点順次変換器532
に入力するR信号、G信号及びB信号のどれを選択して
いるかを示す信号であり、クロックLCD_CLKの立
下りに同期して切り替わる。
【0129】RGB_SEL信号は、第1実施例で説明
したように、 モード#0:R,G,B,R,G,B,・・・ モード#1:G,B,R,G,B,R,・・・ モード#2:B,R,G,B,R,G,・・・ モード#3:R,B,G,R,B,G,・・・ モード#4:B,G,R,B,G,R,・・・ モード#5:G,R,B,G,R,B,・・・ の6種類の変換モードを選択でき、液晶パネルのドット
カラー配列(デルタ配列及びストライプ配列など)に合
わせてモードを選択する。ライン毎にモードが異なって
も対応できる。図21は、モード#0の場合を示す。
【0130】クロックLCD_CLKは、前述のように
LCD_CLK発生回路530でクロックTV_CLK
を7/18に間引いたクロックからなる。RGB_FF
は、フリップフロップ534の出力を示す。図21は、
クロックTV_CLKのクロック0からクロック19ま
での期間を示しており、そのクロック0の立ち上がりに
同期してY信号にY0、U/V信号にU0が入力され、
クロック1の立ち上がりに同期してY信号にY1、U/
V信号にV1が入力される。以降、クロックTV_CL
Kが立ち上がる都度、Y信号にはY2、Y3、・・・、
U/V信号にはU2、V3、・・・が入力される。
【0131】YFF信号は、Y信号に1クロック遅れて、
Y0、Y1、・・・となり、UFF信号は、クロックTV
_CLKの立ち上がりに同期して、UV_SELがLの
ときのU/V信号のU信号部分をラッチした信号からな
り、VFF信号は、クロックTV_CLKの立ち上がりに
同期して、UV_SELがHのときのU/V信号のV信
号部分をラッチした信号からなる。
【0132】R信号は、YUV/RGB変換器528で
R=Y+(292/256)Vの変換により生成され、
クロックTV_CLKの立ち上がりに同期して2クロッ
ク目からR0、R1、R2、・・・と出力される。G信
号は、YUV/RGB変換器528でG=Y−(149
V+101U)/256の変換により生成され、クロッ
クTV_CLKの立ち上がりに同期して2クロック目か
らG0、G1、G2、・・・と出力される。B信号は、
YUV/RGB変換器528でB=Y+(519/25
6)Uの変換により生成され、クロックTV_CLKの
立ち上がりに同期して2クロック目からB0、B1、B
2、・・・と出力される。
【0133】RGB_SEL信号が選択する色をクロッ
クLCD_CLKの立下りでラッチしたのが、RGB_
FF信号である。クロックLCD_CLKの1クロック
目でR1をラッチし、2クロック目でG4をラッチし、
3クロック目でB6をラッチしている。以降、R/G/
Bを順に切り替えて、繰り返しラッチしていく。このR
GB_FF534の出力信号が、液晶表示用の水平28
0ドットに変換された信号になる。
【0134】クロックLCD_CLKは、ゲートされた
クロック(Gated Clock)なので、クロック
発生時の遅延が懸念される。また、LCD制御回路53
6がクロックLCD_CLKの立ち上がりでデータを取
り込めば、セットアップ/ホールドに余裕ができる。こ
れらの観点から、図21に示すように、点順次変換器5
32の切替え及びフリップフロップ534からのRGB
_FF信号出力を、クロックLCD_CLKの立下りに
同期させている。タイミング的な関係次第では、実回路
のプロセスに拠るところが支配的だが、点順次変換器5
32の切替え及びフリップフロップ534のRGB_F
F出力をクロックLCD_CLKの立ち上がりに同期さ
せても良い。
【0135】フリップフロップ534のRGB_FF信
号出力はLCD制御回路536に入力する。LCD制御
回路536は、液晶表示に一致したRGB点順次データ
を、液晶パネル540に表示できるように駆動する。L
CD制御回路536はまた、フリップフロップ534の
出力を電圧/電流変換し、液晶表示パネル540へ出力
してもよい。液晶表示パネル540は、表示能力の28
0×220ドットで、入力画像データを可視画像画像と
して表示する。LCD制御回路536は、LCD制御回
路336でのLCD用クロックと異なり、LCD_CL
K発生回路530からのLCD_CLKに同期して動作
する。
【0136】(第5実施例)図23は、本発明の第5実
施例の概略構成ブロック図を示す。この実施例では、第
4実施例に対し、RGB点順次後のデータをバイリニア
演算を施してリサイズデータを生成することで、空間的
に連続した画像データを得ることができ、よりきれいな
画像を液晶表示パネル上に表示させることができる。ま
た、第2実施例に対し、RGB点順次後にリサイズを行
うことで、RGB各色でリサイズ回路を有することなく
リサイズ回路を1つで構成することができ、回路規模を
削減できる。
【0137】800は光学像を電気信号に変換する撮像
素子、802は撮像素子800からのアナログ画像信号
をディジタル信号に変換するA/D変換器、808はク
ロックシフタ、804は、水晶発振器(例えば、発振周
波数36MHz)806の出力に従い撮像素子800、
A/D変換器802及びクロックシフタ808が必要と
するクロック及びタイミング信号を生成するタイミング
発生回路(TG)である。
【0138】クロックシフタ808は、発振器806に
同期しているA/D変換器802の出力データを、撮像
信号処理回路810以降の後段回路のTV_CLKに同
期するデータへ乗り換えるための回路である。クロック
シフタ808は、第2実施例のクロックシフタ331と
同じ作用の回路である。例えば、第1実施例上のFIF
O26などを構成した回路で実現可能だが、FIFO2
6のSRAMをフリップフロップに置き換えて、段数の
少ないFIFOとして構成している。
【0139】810は、クロックシフタ808の出力デ
ータに色キャリア除去、アパーチャ補正及びガンマ処理
等を施して輝度信号を作り、同時に色補間、マトリクス
変換、ガンマ処理及びゲイン調整等を施して色差信号を
作り、YUV形式の映像データを形成する撮像信号処理
回路であり、第4実施例の撮像信号処理回路514と同
じ作用を具備する。
【0140】812は、撮像信号処理回路810からの
画像データをリサイズするリサイズ回路であり、第4実
施例上のリサイズ回路520と同じ作用の回路である。
818は、メモリ(DRAM)820に対する書込み回
路814及び読出し回路816を具備し、リサイズ回路
812からの映像データをメモリ820に書き込み、メ
モリ820に記憶される映像データを読み出すメモリイ
ンターフェースであり、第4実施例上のメモリインター
フェース522と同じ作用の回路である。
【0141】第1実施例及び第4実施例の場合と同様
に、画像表示用のメモリ空間(いわゆるVRAM)はメ
モリ820上に割り当てられ、前述の通りVRAMにお
ける画像データの格納形式には、Y:U:V=4:2:
2とY:U:V=4:1:1の2通りがある。この実施
例では、Y:U:V=4:2:2の形式のVRAMの場
合について記載する。つまり、リサイズ回路812内で
撮像信号処理回路810からのYUV=422の信号形
式を、メモリインターフェース818を通して、DRA
M820に書き込み、VRAMを構成する。
【0142】840は第4実施例と同じ作用のTV系信
号処理回路、842はTV系信号処理回路840からの
コンポジット映像データをアナログ信号に変換するD/
A変換器、844はD/A変換器842の出力信号から
高周波ノイズ成分を除去するローパスフィルタ(LP
F)、846はLPF844の出力を増幅するビデオア
ンプ、848はビデオアンプ846から出力されるコン
ポジット映像信号を画像表示するTVモニタである。
【0143】830は、付属する発振器832のクロッ
クを基に表示用のタイミング信号を生成する表示用同期
信号発生回路である。表示用同期信号発生回路830
は、クロックシフタ813、撮像信号処理回路810、
リサイズ回路812、メモリインターフェース818、
可変フィルタ822、YUV/RGB変換器824、L
CD_CLK発生回路834、点順次変換器826、T
V系信号処理回路840及びD/A変換器842のそれ
ぞれに表示用のタイミング信号又はTV_CLKを供給
する。
【0144】発振器832は、例えば27MHzで発振
し、表示用同期信号発生回路830は、発振器832の
27MHzのクロックを2分周した13.5MHzをT
V_CLKとしてD/A変換器842に印加する。D/
A変換器842は、そのクロックに従いTV系信号処理
回路840からのコンポジット映像データをアナログ信
号に変換する。TV_CLKとして、13.5MHz、
14.31818MHz及び14.1875MHzの3
種類の周波数が考えられる。その理由は、第4実施例で
述べた通りである。
【0145】822は、メモリインターフェース818
からの映像データ(例えば、720×484画素)を液
晶表示パネル(例えば、280×220ドット)にきれ
いに表示するための可変フィルタ回路で、第4実施例上
の可変LPF527に準じた構成の回路であって、例え
ばフィルタのタップ数が7タップに増えた回路である。
可変フィルタ822により、エイリアス等のノイズを削
減したり、中間帯域を持ち上げ解像感をあげたりしてき
れいな映像を液晶パネルに表示できる。また、可変フィ
ルタ822は、周波数特性を変更可能である。例えば、
液晶表示パネルの表示解像度に合わせてこの周波数特性
を変えることで、液晶表示画質の最適化を図れる。
【0146】824は、可変フィルタ822からのYU
V形式の映像データをRGB形式に変換するYUV/R
GB変換器であり、第4実施例のYUV/RGB変換器
528と同じ回路構成によりYUVデータをRGB形式
のデータに変換する。
【0147】826は、YUV/RGB変換器824の
出力RGB信号をRGBに点順次化する点順次化回路で
あり、第4実施例の場合とは異なる。828は、RGB
点順次化回路826からのRGB点順次信号をバイリニ
ア演算による補間を行いながらリサイズする線形補間リ
サイズ回路である。834は、TV_CLKから液晶表
示用クロックであるLCD_CLKを発生するLCD_
CLK発生回路であり、第4実施例のLCD_CLK発
生回路530と多少異なり、線形補間リサイズ回路82
8の出力に合わせて、TV_CLKを間引いた歯抜けク
ロックを生成する。
【0148】図24は、RGB点順次化回路826、線
形補間リサイズ回路828及びLCD_CLK発生回路
834を複合した回路構成図を示し、図25はそのタイ
ミング図を示す。図24及び図25を参照して、これら
の動作を説明する。
【0149】図24において、902,904はそれぞ
れ図3のセレクタ80,82と同様に動作し、RGB入
力のGとBを選択するセレクタである。908はアンド
回路であり、垂直ラインのカウンタの最下位ビットのV
_COUNT(0)に対して、ライン切り替え制御信号
GB_L_CHGとの論理積によりラインごとのGB,
BGの切り替えを制御する。また、906は排他的論理
和(XOR)回路であり、アンド回路908の出力に対し
て逆転切り替え制御信号GB_INVとの排他的論理和
により、反転するか否かを制御する。このライン切り替
え制御信号GB_L_CHGと逆転切り替え制御信号G
B_INVは、0と1のどちらかを選んで固定値を設定
することにより、第1実施例で述べた図3上のCOLO
R_CHG信号と同様な信号を生成する。
【0150】910は、入力R信号をTV_CLKで取
り込むフリップフロップ、912は、セレクタ902か
らのG信号又はB信号をTV_CLKで取り込むフリッ
プフロップ、914は、セレクタ904からのB信号又
はG信号をTV_CLKで取り込むフリップフロップで
ある。916は、図3のセレクタ84と同じ作用のセレ
クタ、918は図3のセレクタ84と同じ作用のセレク
タである。但し、ここでは、フリップフロップ910,
912,914のそれぞれの前後の信号をセレクタ91
6とセレクタ918で切り替えて、連続した2点のデー
タを後段の線形補間リサイズ回路926(828)へ出
力する。その連続した2点のデータがRGBの点順次で
切り替わっている。
【0151】920は、第1実施例のcolor_co
untと同様の信号を生成する回路であり、別途設定で
きるレジスタ1ST_LINE_STとレジスタ2ND
_LINE_STの値により、第1ライン(奇数列)と
第2ライン(偶数列)の始まりの色が指定される。その
値は、LCD表示パネル838のデルタ配列に適応させ
るように、動作に先立って予め設定される。さらに、図
4に示すように、RGB各色信号の出力順を第1ライ
ン,第2ラインのそれぞれについて設定する。この設定
方法については第1の実施例において述べたとおりであ
る。図24の回路910〜920が、RGB点順次化回
路826に相当する。線形補間リサイズ回路828は、
RGB点順次化回路826からの連続する2点のデータ
入力を、予め設定してあるリサイズ率によりリサイズ後
の位相を算出して、バイリニア演算で補間データを出力
する。
【0152】図25のタイミング図を参照して、7/9
倍時のバイリニア補間でのリサイズ動作例を説明する。
7/9倍では、入力9画素に対し7画素を出力する。図
25は、上から、回路の動作クロック「TV_CL
K」、入力データの位相をカウントする「分母カウンタ
値」(0〜8を繰り返しカウントする)、分母の値の9
を入力1画素ごとに加算していく「分母加算」値、分母
加算値を分子7で除算した「分母加算/分子の商」値、
「分母加算/分子の余」値、分母加算/分子値が0又は
8以上の時の「□印」、セレクタ918の入力の「デー
タ位相」、出力の「データ位相」、「出力カウンタ」
(0〜6を繰り返す)、データが出力されない1CK前
のゲート信号「REDUCE_GATE」、データが出
力されないタイミングのゲート信号「LCD_CLK_
FLG」、LCD_CLK_FLGでゲートされた出力
クロック「LCD_CLK」の順で示している。
【0153】出力データの位相の算出方法は、図25の
「分母加算/分子の余」で決定される。図24の回路9
22は、入力カウントと分母加算と出力カウント等から
図25の「分母加算/分子の余」値を算出する回路であ
る。回路922では、図25の「分母カウンタ値」、
「分母加算」及び「分母加算/分子の商」で示す値を内
部で演算し、「分母加算/分子の余」値を算出する。9
24は、「分母加算/分子の余」値を入力データに乗算
するための補間係数に正規化する補間係数算出回路であ
り、926は線形補間演算回路である。つまり、線形補
間演算回路926は、乗算係数をKとすると、 a×K+b×(K−1)=(a+b)×K−b を演算する回路である。
【0154】図24に示すように、セレクタ916の出
力データを(a)とし、セレクタ918の出力データ
(b)と表現すると、図25の第1画素では、 前の「分母加算/分子の余」=7 なので、出力データは、 (a):(b)=0:7 出力=(b) で算出される。
【0155】次に、第2画素では、前の「分母加算/分
子の余」=(0に等しいか、8以上)の時の□印であ
り、図中にも第1と第2の間に出力位相が存在していな
いので、出力されない。
【0156】第3画素では、 前の「分母加算/分子の余」=2 なので、出力データは、 (a):(b)=5:2 出力=((a)×5/7)+((b)×2/7) で算出される。
【0157】第4画素では、 前の「分母加算/分子の余」=4 なので、 (a):(b)=3:4 出力=((a)×3/7)+((b)×4/7) で算出される。
【0158】第5画素では、 前の「分母加算/分子の余」=6 なので、 (a):(b)=1:6 出力=((a)×1/7)+((b)×6/7) で算出される。
【0159】第6画素では、前の「分母加算/分子の
余」=(0に等しいか、8以上)の時の□印であり、図
中にも第1と第2の間に出力位相が存在していないの
で、出力されない。
【0160】第7画素では、 前の「分母加算/分子の余」=1 なので、 (a):(b)=6:1 出力=((a)×6/7)+((b)×1/7) で算出される。
【0161】第8画素では、 前の「分母加算/分子の余」=3 なので、 (a):(b)=4:3 出力=((a)×4/7)+((b)×3/7) で算出される。
【0162】第9画素では、 前の「分母加算/分子の余」=5 なので、 (a):(b)=2:5 出力=((a)×2/7)+((b)×5/7) で算出される。
【0163】以降、同様の繰り返しになる。
【0164】出力画素が存在しない位相では、LCD_
CLK_FLG=Lowになり、LCD_CLKを発生
させないようにする。
【0165】線形補間演算回路926からのRGB点順
次データは、LCD_CLK_FLG=Hの時にTV_
CLKで取り込まれるフリップフロップ930で保持さ
れ、有効なデータのみが出力される。同時にこの出力に
タイミングをあわせるために、フリップフロップ928
が、LCD_CLK_FLG信号を遅延したLCD_C
LK_G信号を生成し、そのLCD_CLK_G信号に
よりTV_CLKをゲートしてLCD_CLKを発生す
る。
【0166】このように、LCD_CLK_G信号でT
V_CLKをゲートしてLCD_CLKを発生すること
で、線形補間リサイズ回路828の出力データに対応し
たクロックを発生する。すなわち、LCD_CLK発生
回路834は、RGB点順次リサイズ後のデータに対応
して、TV_CLKを間引いた歯抜けクロックに従い、
液晶表示用クロックLCD_CLKを発生する。
【0167】図23で、836はLCD制御回路であ
り、838はRGBデルタ配列を持つ液晶パネルであ
る。それぞれ、第4実施例のLCD制御回路536とL
CDパネル540と同じ作用の回路である。第1及び第
2実施例で説明したLCD制御回路36及び336は、
内部に同期分離回路188を備えているが、LCD制御
回路836及び536では、具備していない。図示して
いないが、水平垂直の同期信号をあわせ持つコンポジッ
トシンク(CSYNC)及びコンポジットブランキング
(CBLK)等の信号が表示用SSG830からLCD
制御836へ送られる。LCD制御回路836内では、
これらCSYNC又はCBLKを用いて、表示するため
の有効な画像データのクロックと画像データでないクロ
ックを切り分けて液晶パネル838に画像を表示させ
る。
【0168】LCD制御回路836は、LCD制御回路
36及び336が備えていたS/P変換器440を具備
していない。それは、線形補間リサイズ回路828の出
力が、RGB点順次の8ビットパラレル信号なので、L
CD制御回路836において8ビットのパラレルRGB
点順次信号を受け取るから、S/P変換器が不要になる
からである。
【0169】逆に、線形補間リサイズ回路828の出力
で、RGB点順次の8ビットパラレル信号を前述のよう
に4ビット又は2ビットのシリアルデータにP/S変換
した場合には、LCD制御回路836の内部にS/P変
換器を備え、受け取ったシリアルデータをRGB点順次
の8ビットパラレル信号に逆変換する必要がある。第1
実施例と同様、周囲の状況に応じて線形補間リサイズ回
路828とLCD制御回路836の間で最適な構成を選
択すれば良い。
【0170】(第6実施例)図26は、本発明の第6実
施例の概略構成ブロック図を示す。この実施例では、第
5実施例に対し、FIFO850とPLL回路900を
設け、TV表示系回路のクロック(TV_CLK)と、
撮像信号処理系(撮像信号処理回路860、第1のリサ
イズ回路862及びメモリI/F868)のクロックが
非同期の場合のシステム構成になっている。
【0171】図26において、撮像素子850、A/D
変換器852、TG854、発振器856、クロックシ
フタ858、撮像信号処理回路860、リサイズ回路8
62、メモリI/F868及びDRAM870は、それ
ぞれ、図23に示す撮像素子800、A/D変換器80
2、TG804、発振器806、クロックシフタ80
8、撮像信号処理回路810、リサイズ回路812、メ
モリI/F818及びDRAM820と同じ作用の回路
であり、これらは、図23の実施例と同様に動作する。
【0172】872は、第1、第2、第3及び第4の実
施例で説明したFIFO26、FIFO326、FIF
O426及びFIFO525と同じ作用の回路で、メモ
リインターフェースから出力される映像データを異なる
データレートに変換するための緩衝用のFIFO(ファ
ーストイン・ファーストアウト)メモリである。
【0173】874は、第4実施例(図18)における
YUV422変換器526と同じ作用の回路であるが、
本実施例では、第4実施例の場合と異なり、VRAMに
おける画像データの格納形式がY:U:V=4:1:1
の形式を採用する。従って、YUV422変換器874
は、DRAM870上のVRAMからYUV411形式
で読み出したデータをYUV422形式へ変換する。回
路874はまた、前述するようなNTSC又はPAL方
式のYUV信号のレベルへの変換も行っている。
【0174】可変フィルタ876、YUV/RGB変換
878、点順次化回路880、線形補間リサイズ回路8
82、表示系SSG884、TV_CLKの源発振器8
86、LCD_CLK発生回路888、LCD制御回路
890、LCDパネル892、TV系信号処理回路89
4、D/A変換器896、LPF897、ビデオアンプ
898及びTVモニタ899は、それぞれ、図23に示
す実施例の可変フィルタ822、YUV/RGB変換8
24、点順次化回路826、線形補間リサイズ回路82
8、表示系SSG830、TV_CLKの源発振器83
2、LCD_CLK発生回路834、LCD制御回路8
36、LCDパネル838、TV系信号処理回路84
0、D/A変換器842、LPF844、ビデオアンプ
846及びTVモニタ848と同じ作用の回路であり、
これらは図23の実施例と同様に動作する。
【0175】900は、表示用SSG884からのTV
_CLKをM/N倍(M,Nは整数、M≠N)にするP
LL回路である。PLL回路900でのM/Nは、TG
854からの撮像素子850のデータ読み出しレート及
び表示用SSG884からのTV表示用のTV_CLK
とは独立して、システムの処理パフォーマンス及び消費
電流に依存して決められる。従って、撮像素子駆動用発
振器856、TV表示用源発振器886及びPLL回路
900の出力クロックの3種類のクロックは、完全に非
同期の関係にある。本実施例では、発振器の削減のため
にPLL回路900を用いているが、PLL回路900
の変わりに別の水晶発振器を備えて、撮像素子850、
リサイズ回路862及びメモリI/F868などを駆動
する構成にしても良い。
【0176】上述の3種類の非同期クロックを用いたシ
ステムでデータ送受を実現するために、クロックシフタ
858とFIFO872が存在している。クロックシフ
タ858は、撮像クロック856系の信号を撮像信号処
理回路858及びメモリI/F868系の信号に、デー
タを乗り換えている。FIFO872はまた、撮像信号
処理回路858及びメモリI/F868系の信号をTV
表示系の信号へ乗り換えている。
【0177】FIFO872でTV表示系のクロックに
乗り換えられたデータは、YUV422変換回路874
でYUV422形式(いわゆる輝度と色差を別のデータ
ビット)に変換される。そのデータに対し、第5実施例
で述べたように、可変フィルタ822が、エイリアス等
のノイズを削減したり、中間帯域を持ち上げて解像感を
あげ、YUV/RGB変換器878は、可変フィルタ8
22からのYUV形式の映像データをRGB形式に変換
する。
【0178】第5実施例で述べたように、YUV/RG
B変換器878の出力RGB信号を、点順次化回路88
0がRGBの時系列に点順次化し、線形補間リサイズ回
路882が、空間的に連続したデータ系列でLCDパネ
ル892の表示サイズにリサイズする。LCD_CLK
発生回路888は、RGB点順次リサイズ後のデータに
対応してTV_CLKを間引いた歯抜けクロックで、液
晶表示用クロックLCD_CLKを発生し、LCD制御
回路890へ供給する。
【0179】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、LCD制御回路とのインターフェ
ースをディジタルインターフェースとすることで、その
前段回路からD/A変換器を無くすことができる、前段
回路をASIC化した場合にその回路規模を縮小でき、
コストを低減できる。
【0180】TVモニタと液晶表示パネルに同時に画像
表示する場合、それぞれの表示サイズに合わせるように
事前に画像をリサイズするので、共に視野率100%
で、表示能力を最大限に活かしたきれいな映像を表示で
きる。
【0181】上述の各表示サイズに合わせるリサイズに
おいて、線形補間で空間的に連続したデータのリサイズ
を行うので、各表示能力に適応したきれいな映像を表示
できる。更に、液晶表示用のリサイズでは、RGBに点
順次化した後で行うことで、リサイズ回路の回路規模を
削減でき、コストを低減できる。
【0182】外部表示制御回路を設けることにより、T
Vモニタへの表示の場合もASIC内のD/A変換器を
除去でき、ASICの回路規模を縮小でき、更なる低コ
スト化を図ることが出来る。
【図面の簡単な説明】
【図1】 本発明の第1実施例の概略構成ブロック図で
ある。
【図2】 FIFOメモリ26の構成例である。
【図3】 点順次変換器30の概略構成ブロック図であ
る。
【図4】 点順次変換器30の動作タイミング図であ
る。
【図5】 映像期間とブランキング期間の模式図であ
る。
【図6】 水平ブランキング期間内のE_RGB,S_
RGBの一例である。
【図7】 P/S変換器34の概略構成ブロック図であ
る。
【図8】 P/S変換器34のタイミング図である。
【図9】 8ビットパラレルデータを4本のシリアル信
号に変換する場合のP/S変換器34の概略構成ブロッ
ク図である。
【図10】 図9に示す構成の動作タイミング図であ
る。
【図11】 LCD制御回路36の概略構成ブロック図
である。
【図12】 LCD制御回路36の別の構成例の概略構
成ブロック図である。
【図13】 S/P変換器180,190の概略構成ブ
ロック図である。
【図14】 図13に示す構成の動作タイミング図であ
る。
【図15】 本発明の第2実施例の概略構成ブロック図
である。
【図16】 本発明の第3実施例の概略構成ブロック図
である。
【図17】 外部表示制御回路434の概略構成ブロッ
ク図である。
【図18】 本発明の第4実施例の概略構成ブロック図
である。
【図19】 可変LPF527の概略構成ブロック図で
ある。
【図20】 YUV/RGB変換器528の概略構成ブ
ロック図である。
【図21】 図18及び図20に示す構成の動作タイミ
ング図である。
【図22】 LCD_CLK発生回路530の動作タイ
ミング図である。
【図23】本発明の第5実施例の概略構成ブロック図で
ある。
【図24】点順次化回路826とリニア−補間リサイズ
回路828とLCD_CLK発生回路834を複合化し
た回路ブロック図。
【図25】図24の各信号タイミング図。
【図26】本発明の第6実施例の概略構成ブロック図で
ある。
【図27】 従来の撮像装置の概略構成ブロック図であ
る。
【図28】 別の従来例の概略構成ブロック図である。
【符号の説明】
10:撮像素子 12:A/D変換器 14:撮像信号処理回路 16:タイミング発生回路 18:水晶発振器 20:リサイズ回路 22:メモリインターフェース 22a:書込み回路 22b:読出し回路 24:メモリ 26:FIFOメモリ 28:YUV/RGB変換器 30:点順次変換器 32:同期信号付加回路 34:P/S変換器 36:LCD制御回路 38:発振器 40:液晶表示パネル 42:表示用同期信号発生回路 50,52,54,56,58:入力端子 60:ラッチ回路 62:書込みアドレス発生回路 64:読出しアドレス発生回路 66:SRAM 68:輝度信号ラッチ回路 70:色差信号ラッチ回路 80,82,84:セレクタ 90,92:入力端子 94:フリップフロップ 96:セレクタ 98:フリップフロップ 100:セレクタ 102:フリップフロップ 104:セレクタ 106:フリップフロップ 108:出力端子 110:フリップフロップ 112:セレクタ 114:フリップフロップ 116:セレクタ 118:フリップフロップ 120:セレクタ 122:フリップフロップ 124:出力端子 130,132:入力端子 134〜148:フリップフロップ 150〜156:セレクタ 158〜164:フリップフロップ 166〜172:出力端子 180:S/P変換器 182:D/A変換器 184:同時化回路 186R,186G,186B:バッファアンプ 188:同期分離回路 190:S/P変換器 192:同時化回路 194R,194G,194B:ラッチ回路 196R,196G,196B:D/A変換器 198R,198G,198B:バッファアンプ 200,202:入力端子 204,206,208:フリップフロップ 210,212,214:フリップフロップ 216,218,220,222:ゲート付きフリップ
フロップ 224,226,228,230:ゲート付きフリップ
フロップ 310:撮像素子 312:A/D変換器 314:撮像信号処理回路 316:タイミング発生回路 318:発振器 320:リサイズ回路 322:メモリインターフェース 322a:書込み回路 322b:読出し回路 324:メモリ 326:FIFOメモリ 327:リサイズ回路 328:YUV/RGB変換器 330:点順次変換器 331:クロックシフタ 332:同期信号付加回路 334:P/S変換器 336:LCD制御回路 338:発振器 340:液晶表示パネル 342:TV系信号処理回路 344:D/A変換器 346:ローパスフィルタ(LPF) 348:ビデオアンプ 350:TVモニタ 352:表示用同期信号発生回路 354:発振器 410:撮像素子 412:A/D変換器 414:撮像信号処理回路 416:タイミング発生回路 418:発振器 420:リサイズ回路 422:メモリインターフェース 422a:書込み回路 422b:読出し回路 424:メモリ 426:FIFOメモリ 428:TV系信号処理回路 430:同期信号付加回路 432:P/S変換器 434:外部表示制御回路 436:TVモニタ 438:表示用同期信号発生回路 440:S/P変換器 442:D/A変換器 444:同期分離回路 446:加算器 448:LPF 450:ビデオアンプ 510:撮像素子 512:A/D変換器 514:撮像信号処理回路 516:タイミング発生回路 518:発振器 520:リサイズ回路 522:メモリインターフェース 522a:書込み回路 522b:読出し回路 524:メモリ 525:FIFOメモリ 526:YUV422変換器 527:VARIABLE−LPF 528:YUV/RGB変換器 530:LCD_CLK発生回路 532:点順次変換器 534:フリップフロップ 536:LCD制御回路 538:発振器 540:液晶表示パネル 542:TV系信号処理回路 544:D/A変換器 546:ローパスフィルタ(LPF) 548:ビデオアンプ 550:TVモニタ 552:表示用同期信号発生回路 554:発振器 608,648:入力端子 610,612,614,616:フリップフロップ 650,652,654,656,658:フリップフ
ロップ 618,620,622:乗算器 660,662,664:乗算器 628,670:除算器 624,626,666,668:加算器 630,672:出力端子 710,712,714:入力端子 716:フリップフロップ 718,720:ゲート付きフリップフロップ 722,724,726,728:乗算器 730:加算器 732:シフタ 734:減算器 736,738:加算器 750,752,754:リミッタ 760,762,764:フリップフロップ 770,772,774:出力端子 800:撮像素子 802:A/D変換器 804:タイミング発生回路 806:発振器 808:クロックシフタ 810:撮像信号処理回路 812:リサイズ回路 814:書込み回路 816:読出し回路 818:メモリインターフェース 820:メモリ 822:可変フィルタ 824:YUV/RGB変換器 826:点順次変換器 828:RGB点順次リニア−補間リサイズ回路 830:表示用同期信号発生回路 832:発振器 834:LCD_CLK発生回路 836:LCD制御回路 838:液晶表示パネル 840:TV系信号処理回路 842:D/A変換器 844:ローパスフィルタ(LPF) 846:ビデオアンプ 848:TV モニタ 850:撮像素子 852:A/D変換器 854:タイミング発生回路 856:発振器 858:クロックシフタ 860:撮像信号処理回路 862:リサイズ回路 864:書込み回路 866:読出し回路 868:メモリインターフェース 870:メモリ 872:FIFOメモリ 874:YUV422変換器 876:可変フィルタ 878:YUV/RGB変換器 880:点順次変換器 882:RGB点順次線形補間リサイズ回路 884:表示用同期信号発生回路 886:発振器 888:LCD_CLK発生回路 890:LCD制御回路 892:液晶表示パネル 894:TV系信号処理回路 896:D/A変換器 897:ローパスフィルタ(LPF) 898:ビデオアンプ 899:TVモニタ 900:PLL回路 902:セレクタ 904:セレクタ 906:排他的論理和(XOR)回路 908:アンド(AND)回路 910:フリップフロップ 912:フリップフロップ 914:フリップフロップ 916:4入力セレクタ 918:4入力セレクタ 920:3カウンタ 922:線形補間値算出回路及びクロック間引きフラグ
発生回路 924:補間係数算出回路 926:線形補間演算回路 928:ゲート付きフリップフロップ 930:ゲート付きフリップフロップ 1010:撮像素子 1012:A/D変換器 1014:撮像信号処理回路 1016:メモリインターフェース 1016a:書込み回路 1016b:読出し回路 1018:メモリ 1020:表示系信号処理回路 1022Y,1122C:D/A変換器 1024Y:ローパスフィルタ(LPF) 1024C:バンドパスフィルタ(BPF) 1026:混合回路 1028:LCD制御回路 1030:ビデオアンプ 1032:TVモニタ 1034:水晶振動子 1036:液晶表示パネル 1110:撮像素子 1112:A/D変換器 1114:撮像信号処理回路 1116:メモリインターフェース 1116a:書込み回路 1116b:読出し回路 1118:メモリ 1120:表示系信号処理回路 1122a,1122b,1122c,1122d:D
/A変換器 1124a,1124b,1124c,1124d:ロ
ーパスフィルタ(LPF) 1126:ビデオアンプ 1128:TVモニタ 1130:LCD制御回路 1132:液晶表示パネル
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5C022 AC03 AC11 AC42 AC69 5C066 AA01 AA11 BA01 CA02 DA01 DC00 DD01 DD06 GA01 GA02 GB01 HA02 JA01 KB02 KB03 KC01 KE07 KE11 KE16 KM02 KM13

Claims (40)

    【特許請求の範囲】
  1. 【請求項1】 入力画像データをリサイズする第1のリ
    サイズ手段と、当該第1のリサイズ手段から出力される
    画像データを記憶する第1の記憶手段と、当該第1の記
    憶手段から読み出される画像データを一時的に記憶する
    記憶手段であって書き込みと読み出しを非同期に実行自
    在な第2の記憶手段と、当該第2の記憶手段から読み出
    される画像データに所定の処理を施す処理手段と、当該
    処理手段からの画像データを、当該画像データのビット
    数よりも少ない数のシリアル信号に変換するパラレル/
    シリアル変換手段とを具備することを特徴とする映像信
    号処理装置。
  2. 【請求項2】 当該処理手段が、当該第2の記憶手段か
    ら読み出される画像データをRGB形式に変換する変換
    手段を有する請求項1に記載の映像信号処理装置。
  3. 【請求項3】 当該処理手段が、当該変換手段から出力
    されるRGBデータを点順次信号に変換する点順次変換
    手段を具備する請求項2に記載の映像信号処理装置。
  4. 【請求項4】 当該処理手段が、当該点順次変換手段で
    点順次化されるRGB信号に同期信号を付加する同期信
    号付加手段を具備する請求項3に記載の映像信号処理装
    置。
  5. 【請求項5】 更に、パラレル/シリアル変換手段から
    出力されるシリアルデータをアナログ画像信号に変換す
    る表示制御手段と、当該表示制御手段からのアナログ画
    像信号を画像表示する画像表示手段を具備する請求項4
    に記載の映像信号処理装置。
  6. 【請求項6】 当該入力画像データが輝度成分と色差成
    分からなる請求項1乃至5の何れか1項に記載の映像信
    号処理装置。
  7. 【請求項7】 当該処理手段が、当該第2の記憶手段か
    ら読み出される画像データをリサイズする第2のリサイ
    ズ手段を具備し、更に、当該第2の記憶手段から読み出
    される画像データに所定の信号処理を施す信号処理手段
    と、当該信号処理手段から出力される画像データをアナ
    ログ信号に変換するD/A変換手段とを有する請求項1
    に記載の映像信号処置装置。
  8. 【請求項8】 当該処理手段が更に、当該第2のリサイ
    ズ手段からの画像データをRGB形式に変換する変換手
    段を具備する請求項7に記載の映像信号処理装置。
  9. 【請求項9】 更に、当該D/A変換手段のアナログ出
    力信号を帯域制限する帯域制限手段と、当該帯域制限手
    段の出力を増幅するアンプ手段と、当該アンプ手段の出
    力画像を可視表示する第2の表示手段とを有し、当該第
    1の表示手段と当該第2の表示手段で画像を同時表示で
    きる請求項7又は8に記載の映像信号処理装置。
  10. 【請求項10】 当該入力画像データが輝度成分と色差
    成分からなる請求項7乃至9の何れか1項に記載の映像
    信号処理装置。
  11. 【請求項11】 当該処理手段が、当該第2の記憶手段
    から読み出される画像データをコンポジット形式に変換
    する手段である請求項7に記載の映像信号処理装置。
  12. 【請求項12】 当該処理手段が、当該第2の記憶手段
    から読み出される画像データをコンポジット形式に変換
    する変換手段と、当該変換手段から出力されるコンポジ
    ット信号に同期信号を付加する同期信号付加手段を具備
    し、更に、パラレル/シリアル変換手段から出力される
    シリアルデータをアナログ画像信号に変換する表示制御
    手段と、当該表示制御手段からのアナログ画像信号を画
    像表示する画像表示手段を具備する請求項1に記載の映
    像信号処理装置。
  13. 【請求項13】 当該第2の記憶手段の記憶容量が、当
    該第1の記憶手段の記憶容量より小さい記憶容量である
    請求項1乃至12の何れか1項に記載の映像信号処理装
    置。
  14. 【請求項14】 当該点順次変換手段のRGB出力点順
    次列を、当該画像表示手段のRGB点順次列に合わせる
    ことを特徴とする請求項5又は6に記載の映像信号処理
    装置。
  15. 【請求項15】 当該第1のリサイズ手段の出力画像サ
    イズが、当該画像表示手段の表示画素サイズに合うよう
    に当該第1のリサイズ手段のリサイズ率を可変できる請
    求項5又は6に記載の映像信号処理装置。
  16. 【請求項16】 入力画像データをリサイズする第1の
    リサイズ手段と、当該第1のリサイズ手段から出力され
    る画像データを記憶する第1の記憶手段と、当該第1の
    記憶手段から読み出される画像データを一時的に記憶す
    る記憶手段であって書き込みと読み出しを非同期に実行
    自在な第2の記憶手段と、当該第2の記憶手段から読み
    出される画像データに所定の信号処理を施しTV映像信
    号を生成するTV信号処理手段と、当該第2の記憶手段
    から読み出される画像データにローパスフィルタ処理を
    施すローパスフィルタ手段と、当該ローパスフィルタ手
    段からの画像データを所定画像表示フォーマットのデー
    タ形式に変換するデータ変換手段とを具備することを特
    徴とする映像信号処理装置。
  17. 【請求項17】 当該TV信号処理手段の発振クロック
    が14.31818MHzであり、当該第1のリサイズ
    手段から出力される画像データの水平サイズが752画
    素であり、当該所定画像表示フォーマットの水平画素数
    が752画素より少なく、当該ローパスフィルタ手段が
    当該所定画像表示フォーマットでの画像表示に適したロ
    ーパスフィルタ処理を施す請求項16に記載の映像信号
    処理装置。
  18. 【請求項18】 当該データ変換手段が、当該所定画像
    表示フォーマットでの画像表示に適した画像データに変
    換する請求項17に記載の映像信号処理装置。
  19. 【請求項19】 当該TV信号処理手段の発振クロック
    が14.1875MHzであり、当該第1のリサイズ手
    段から出力される画像データの水平サイズが736画素
    であり、当該所定画像表示フォーマットの水平画素数が
    736画素より少なく、当該ローパスフィルタ手段が当
    該所定画像表示フォーマットでの画像表示に適したロー
    パスフィルタ処理を施す請求項16に記載の映像信号処
    理装置。
  20. 【請求項20】 当該データ変換手段が、当該所定画像
    表示フォーマットでの画像表示に適した画像データに変
    換する請求項19に記載の映像信号処理装置。
  21. 【請求項21】 当該TV信号処理手段の発振クロック
    が13.5MHzであり、当該第1のリサイズ手段から
    出力される画像データの水平サイズが720画素であ
    り、当該所定画像表示フォーマットの水平画素数が72
    0画素より少なく、当該ローパスフィルタ手段が当該所
    定画像表示フォーマットでの画像表示に適したローパス
    フィルタ処理を施す請求項16に記載の映像信号処理装
    置。
  22. 【請求項22】 当該データ変換手段が、当該所定画像
    表示フォーマットでの画像表示に適した画像データに変
    換する請求項21に記載の映像信号処理装置。
  23. 【請求項23】 当該所定画像表示フォーマットの変更
    に伴い、当該ローパスフィルタ処理の特性を変更できる
    請求項16に記載の映像信号処理装置。
  24. 【請求項24】 当該所定画像表示フォーマットの水平
    ドット数が528ドットの場合の画像表示に適したロー
    パスフィルタ処理を施す請求項16又は23に記載の映
    像信号処理装置。
  25. 【請求項25】 当該所定画像表示フォーマットの水平
    ドット数が220ドットの場合の画像表示に適したロー
    パスフィルタ処理を施す請求項16又は23に記載の映
    像信号処理装置。
  26. 【請求項26】 当該TV信号処理手段の発振クロック
    が14.31818MHzであり、当該第1のリサイズ
    手段から出力される画像データの水平サイズが752画
    素である場合に、当該所定画像表示フォーマットでの画
    像表示に適した当該ローパスフィルタ処理を施す請求項
    23乃至25の何れか1項に記載の映像信号処理装置。
  27. 【請求項27】 当該TV信号処理手段の発振クロック
    が14.1875MHzであり、当該第1のリサイズ手
    段から出力される画像データの水平サイズが736画素
    である場合に、当該所定画像表示フォーマットでの画像
    表示に適した当該ローパスフィルタ処理を施す請求項2
    3乃至25の何れか1項に記載の映像信号処理装置。
  28. 【請求項28】 当該TV信号処理手段の発振クロック
    が13.5MHzであり、当該第1のリサイズ手段から
    出力される画像データの水平サイズが720画素である
    場合に、当該所定画像表示フォーマットでの画像表示に
    適した当該ローパスフィルタ処理を施す請求項23乃至
    25の何れか1項に記載の映像信号処理装置。
  29. 【請求項29】 入力画像データをリサイズする第1の
    リサイズ手段と、 当該第1のリサイズ手段から出力される画像データを記
    憶する第1の記憶手段と、 当該第1の記憶手段から読み出される画像データに所定
    の信号処理を施しTV映像信号を生成するTV信号処理
    手段と、 当該第1の記憶手段から読み出される画像データにフィ
    ルタ処理を施すフィルタ手段と、 当該フィルタ手段からの画像データをRGBデータ形式
    に変換するデータ変換手段と、 当該データ変換手段からのRGBデータをRGB点順次
    信号に変換する点順次変換手段と、 当該点順次変換手段からのRGB点順次信号データをリ
    サイズする第2のリサイズ手段とを具備することを特徴
    とする映像信号処理装置。
  30. 【請求項30】 更に、当該第2のリサイズ手段からの
    RGB点順次データ出力のタイミングに合わせて、同期
    クロックを発生するクロック発生手段を具備する請求項
    29に記載の映像信号処理装置。
  31. 【請求項31】 当該クロック発生手段が、当該第2の
    リサイズ手段への入力のタイミングクロックを間引くこ
    とで当該同期クロックを発生する請求項30に記載の映
    像信号処理装置。
  32. 【請求項32】 当該点順次変換手段が、連続する2点
    のRとGとBの各色それぞれのデータを出力し、それを
    当該第2のリサイズ手段において、リサイズ率に適応し
    た各時点の補間位相を算出し、当該各連続2点から各補
    間位相に合わせて線形補間演算でリサイズ後のデータを
    出力する請求項29又は30に記載の映像信号処理装
    置。
  33. 【請求項33】 当該点順次変換手段が、連続する2点
    のRとGとBの各色それぞれのデータを出力し、それを
    当該第2のリサイズ手段において、リサイズ率に適応し
    た各時点の補間位相を算出し、当該各連続2点から各補
    間位相に合わせて線形補間演算でリサイズ後のデータを
    出力すると同時に、当該第2のリサイズ手段からのRG
    B点順次データ出力のタイミングに合わせて、同期クロ
    ックを発生させるクロック発生手段において、当該第2
    のリサイズ手段への入力のタイミングクロックを間引い
    て、当該第2のリサイズ手段からのRGB点順次データ
    出力のタイミングに合わせて、同期クロックを発生させ
    ることで、時間的には不連続だが空間的には連続してい
    るRGB点順次データを出力する請求項29に記載の映
    像信号処理装置。
  34. 【請求項34】 当該点順次変換手段が、LCD表示デ
    バイスのデルタ配列に対応するようにRGBの点順次変
    換を行う請求項29乃至33の何れか1項に記載の映像
    信号処理装置。
  35. 【請求項35】 当該フィルタ手段は、当該第1の記憶
    手段から読み出される画像データを一時的に記憶する記
    憶手段であって書き込みと読み出しを非同期に実行自在
    な第2の記憶手段を具備し、当該第2の記憶手段から読
    み出される画像データに当該フィルタ処理を施す請求項
    29乃至34の何れか1項に記載の映像信号処理装置。
  36. 【請求項36】 当該第2の記憶手段の出力データのク
    ロックに対し、M/N倍(但し、M,Nは整数であり、
    MはNと等しくない。)の周波数を当該第2の記憶手段
    の入力データのクロックとする請求項35に記載の映像
    信号処理装置。
  37. 【請求項37】 更に、所望の被写体像が結像されてそ
    の画像に応じた画像信号を出力する撮像素子と、当該撮
    像素子からのアナログデータを第1の発振器からのクロ
    ックに同期してデジタルデータに変換するA/D変換器
    と、当該A/D変換器からのデジタルデータを当該第1
    の発振器のクロックとは非同期な第2の発振器からのク
    ロックに同期したデータへ変換する非同期データ取り込
    み手段とを具備する請求項29乃至36の何れか1項に
    記載の映像信号処理装置。
  38. 【請求項38】 撮像手段から出力された画像データを
    RGBデータ形式に変換するデータ変換手段と、 前記データ変換手段によってRGBデータ形式に変換さ
    れた画像データをRGB点順次信号に変換する点順次変
    換手段と、 前記点順次変換手段から出力されるRGB点順次信号に
    おいて、該RGB点順次信号の出力先の画像表示部に対
    応してRGBの各信号が出力される順番を切り換える切
    換信号を入力する入力手段とを有することを特徴とする
    映像信号処理装置。
  39. 【請求項39】 請求項38において、前記入力手段
    は、RGB点順次信号の奇数列および偶数列のそれぞれ
    について、RGBの各信号が出力される順番を切り換え
    る切り換え信号を入力することを特徴とする映像信号処
    理装置。
  40. 【請求項40】 請求項38において、前記入力手段
    は、RGB,GBR,BRG,RBG,BGR,GRB
    のいずれか1つの順番に切り換える信号を入力すること
    を特徴とする映像信号処理装置。
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