JP2002305752A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JP2002305752A JP2002305752A JP2001174645A JP2001174645A JP2002305752A JP 2002305752 A JP2002305752 A JP 2002305752A JP 2001174645 A JP2001174645 A JP 2001174645A JP 2001174645 A JP2001174645 A JP 2001174645A JP 2002305752 A JP2002305752 A JP 2002305752A
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Abstract
(57)【要約】
【課題】 表示系処理のＡＳＩＣを小さくする。
【解決手段】 リサイズ回路２０は、撮像素子１０の出
力画像を液晶表示パネル４０用にリサイズし、その出力
画像データはメモリインターフェース２２、ＦＩＦＯメ
モリ２６、点順次変換回路３０及び同期信号付加回路３
２を介してＰ／Ｓ変換器３４に入力する。Ｐ／Ｓ変換器
３４は、８ビットパラレルデータを１乃至４本のシリア
ルデータに変換して、ＬＣＤ制御回路３６に印加する。
ＬＣＤ制御回路３６は、入力するシリアルデータをパラ
レル化し、アナログ画像信号に変換して液晶表示パネル
４０に印加する。
力画像を液晶表示パネル４０用にリサイズし、その出力
画像データはメモリインターフェース２２、ＦＩＦＯメ
モリ２６、点順次変換回路３０及び同期信号付加回路３
２を介してＰ／Ｓ変換器３４に入力する。Ｐ／Ｓ変換器
３４は、８ビットパラレルデータを１乃至４本のシリア
ルデータに変換して、ＬＣＤ制御回路３６に印加する。
ＬＣＤ制御回路３６は、入力するシリアルデータをパラ
レル化し、アナログ画像信号に変換して液晶表示パネル
４０に印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばデジタルカ
メラなどの撮像装置に用いて好適な映像表示用の映像信
号処理装置に関する。
メラなどの撮像装置に用いて好適な映像表示用の映像信
号処理装置に関する。
【０００２】
【従来の技術】図２７は、従来の撮像装置の概略構成ブ
ロック図を示す。撮像素子１０１０は光学像を画像信号
に変換し、Ａ／Ｄ変換器１０１２は、撮像素子１０１０
のアナログ出力をディジタル信号に変換する。撮像信号
処理回路１０１４は、Ａ／Ｄ変換器１０１２の出力デー
タに色キャリア除去、アパーチャ補正及びガンマ処理等
を施して輝度信号を作り、同時に色補間、マトリクス変
換、ガンマ処理及びゲイン調整等を施して色差信号を作
り、ＹＵＶ形式の映像データを形成する。
ロック図を示す。撮像素子１０１０は光学像を画像信号
に変換し、Ａ／Ｄ変換器１０１２は、撮像素子１０１０
のアナログ出力をディジタル信号に変換する。撮像信号
処理回路１０１４は、Ａ／Ｄ変換器１０１２の出力デー
タに色キャリア除去、アパーチャ補正及びガンマ処理等
を施して輝度信号を作り、同時に色補間、マトリクス変
換、ガンマ処理及びゲイン調整等を施して色差信号を作
り、ＹＵＶ形式の映像データを形成する。
【０００３】メモリインターフェース１０１６はメモリ
１０１８に対する書込み回路１０１６ａ及び読出し回路
１０１６ｂを具備し、撮像信号処理回路１０１４からの
映像データをメモリ１０１８に書き込み、メモリ１０１
８に記憶される映像データを読み出して表示系信号処理
回路１０２０に出力する。
１０１８に対する書込み回路１０１６ａ及び読出し回路
１０１６ｂを具備し、撮像信号処理回路１０１４からの
映像データをメモリ１０１８に書き込み、メモリ１０１
８に記憶される映像データを読み出して表示系信号処理
回路１０２０に出力する。
【０００４】表示系信号処理回路１０２０は、ＹＵＶ形
式の映像データを輝度成分Ｙと変調色差成分、いわゆる
変調クロマ成分Ｃ信号に分離し、それぞれＤ／Ａ変換器
１０２２Ｙ，１０２２Ｃに印加する。Ｄ／Ａ変換器１０
２２Ｙは表示系信号処理回路１０２０からの輝度データ
をアナログ信号に変換し、ローパスフィルタ（ＬＰＦ）
１０２４ＹはＤ／Ａ変換器１０２２Ｙの出力から高周波
ノイズ成分を除去し、ＬＰＦ１０２４Ｙの出力は、混合
回路１０２６及びＬＣＤ制御回路１０２８に印加され
る。また、Ｄ／Ａ変換器１１２２Ｃは表示系信号処理回
路１０２０からの変調クロマデータをアナログ信号に変
換し、バンドパスフィルタ（ＢＰＦ）１０２４ＣがＤ／
Ａ変換器１０２４Ｃの出力から変調クロマ成分の周波数
成分のみを抽出し、ＢＰＦ１０２４Ｃの出力は、混合回
路１０２６及びＬＣＤ制御回路１０２８に印加される。
式の映像データを輝度成分Ｙと変調色差成分、いわゆる
変調クロマ成分Ｃ信号に分離し、それぞれＤ／Ａ変換器
１０２２Ｙ，１０２２Ｃに印加する。Ｄ／Ａ変換器１０
２２Ｙは表示系信号処理回路１０２０からの輝度データ
をアナログ信号に変換し、ローパスフィルタ（ＬＰＦ）
１０２４ＹはＤ／Ａ変換器１０２２Ｙの出力から高周波
ノイズ成分を除去し、ＬＰＦ１０２４Ｙの出力は、混合
回路１０２６及びＬＣＤ制御回路１０２８に印加され
る。また、Ｄ／Ａ変換器１１２２Ｃは表示系信号処理回
路１０２０からの変調クロマデータをアナログ信号に変
換し、バンドパスフィルタ（ＢＰＦ）１０２４ＣがＤ／
Ａ変換器１０２４Ｃの出力から変調クロマ成分の周波数
成分のみを抽出し、ＢＰＦ１０２４Ｃの出力は、混合回
路１０２６及びＬＣＤ制御回路１０２８に印加される。
【０００５】混合回路１０２６は、ＬＰＦ１０２４Ｙか
らの輝度信号とＢＰＦ１０２４Ｃからの変調クロマ信号
を加算してコンポジットビデオ信号を生成する。ビデオ
アンプ１０３０は混合回路１０２６から出力されるコン
ポジットビデオ信号を増幅して、ＴＶモニタ１０３２に
印加する。ＴＶモニタ１０３２の画面上に、撮像素子１
０１０による撮影画像が表示される。
らの輝度信号とＢＰＦ１０２４Ｃからの変調クロマ信号
を加算してコンポジットビデオ信号を生成する。ビデオ
アンプ１０３０は混合回路１０２６から出力されるコン
ポジットビデオ信号を増幅して、ＴＶモニタ１０３２に
印加する。ＴＶモニタ１０３２の画面上に、撮像素子１
０１０による撮影画像が表示される。
【０００６】ＬＣＤ制御回路１０２８は、水晶振動子１
０３４からのサブキャリア周波数に従いＬＰＦ１０２４
Ｙからの輝度信号Ｙ及びＢＰＦ１０２４Ｃからの変調ク
ロマ信号ＣをＲＧＢ信号に変換し、駆動パルスと共に液
晶表示パネル１０３６に印加する。液晶表示パネル１０
３６はその画面上に、撮像素子１０１０による撮影画像
を表示する。
０３４からのサブキャリア周波数に従いＬＰＦ１０２４
Ｙからの輝度信号Ｙ及びＢＰＦ１０２４Ｃからの変調ク
ロマ信号ＣをＲＧＢ信号に変換し、駆動パルスと共に液
晶表示パネル１０３６に印加する。液晶表示パネル１０
３６はその画面上に、撮像素子１０１０による撮影画像
を表示する。
【０００７】図２８は、別の従来例の概略構成ブロック
図を示す。撮像素子１１１０、Ａ／Ｄ変換器１１１２、
撮像信号処理回路１１１４、メモリインターフェース１
１１６、書込み回路１１１６ａ、読出し回路１１１６ｂ
及びメモリ１１１８の作用は、図２７に示す従来例の撮
像素子１０１０、Ａ／Ｄ変換器１０１２、撮像信号処理
回路１０１４、メモリインターフェース１０１６、書込
み回路１０１６ａ、読出し回路１０１６ｂ及びメモリ１
０１８の作用とそれぞれ同じであり、同様にＹＵＶ系の
映像データが表示系信号処理回路１１２０に印加され
る。
図を示す。撮像素子１１１０、Ａ／Ｄ変換器１１１２、
撮像信号処理回路１１１４、メモリインターフェース１
１１６、書込み回路１１１６ａ、読出し回路１１１６ｂ
及びメモリ１１１８の作用は、図２７に示す従来例の撮
像素子１０１０、Ａ／Ｄ変換器１０１２、撮像信号処理
回路１０１４、メモリインターフェース１０１６、書込
み回路１０１６ａ、読出し回路１０１６ｂ及びメモリ１
０１８の作用とそれぞれ同じであり、同様にＹＵＶ系の
映像データが表示系信号処理回路１１２０に印加され
る。
【０００８】表示系信号処理回路１１２０は、ＹＵＶ形
式の映像データから、輝度成分Ｙ、輝度成分と変調クロ
マ信号Ｃを加算したコンポジットビデオ信号ＣＶ、青色
成分Ｂから輝度成分を除去した色差信号Ｕ（＝Ｂ−
Ｙ）、及び赤色成分Ｒから輝度成分Ｙを除去した色差信
号Ｖ（＝Ｒ−Ｙ）を生成し、出力する。
式の映像データから、輝度成分Ｙ、輝度成分と変調クロ
マ信号Ｃを加算したコンポジットビデオ信号ＣＶ、青色
成分Ｂから輝度成分を除去した色差信号Ｕ（＝Ｂ−
Ｙ）、及び赤色成分Ｒから輝度成分Ｙを除去した色差信
号Ｖ（＝Ｒ−Ｙ）を生成し、出力する。
【０００９】Ｄ／Ａ変換器１１２２ａは表示系信号処理
回路１１２０からのコンポジットビデオデータをアナロ
グ信号に変換し、ローパスフィルタ（ＬＰＦ）１１２４
ａはＤ／Ａ変換器１１２２ａの出力から高周波ノイズ成
分を除去する。ＬＰＦ１１２４ａの出力は、ビデオアン
プ１１２６により増幅されてＴＶモニタ１１２８に印加
される。
回路１１２０からのコンポジットビデオデータをアナロ
グ信号に変換し、ローパスフィルタ（ＬＰＦ）１１２４
ａはＤ／Ａ変換器１１２２ａの出力から高周波ノイズ成
分を除去する。ＬＰＦ１１２４ａの出力は、ビデオアン
プ１１２６により増幅されてＴＶモニタ１１２８に印加
される。
【００１０】また、Ｄ／Ａ変換器１１２２ｂ，１１２２
ｃ，１１２２ｄはそれぞれ、表示系信号処理回路１１２
０からの輝度データ、色差データＵ及び色差データＶを
アナログ信号に変換し、ＬＰＦ１１２４ｂ，１１２４
ｃ，１１２４ｄは、それぞれＤ／Ａ変換器１１２２ｂ，
１１２２ｃ，１１２２ｄの出力から高周波ノイズ成分を
除去する。ＬＰＦ１１２４ｂ，１１２４ｃ，１１２４ｄ
の出力波ＬＣＤ制御回路１１３０に印加される。ＬＰＦ
１１２４ｃ，１１２４ｄの通過帯域は通常、１．５ＭＨ
ｚ乃至２ＭＨｚである。
ｃ，１１２２ｄはそれぞれ、表示系信号処理回路１１２
０からの輝度データ、色差データＵ及び色差データＶを
アナログ信号に変換し、ＬＰＦ１１２４ｂ，１１２４
ｃ，１１２４ｄは、それぞれＤ／Ａ変換器１１２２ｂ，
１１２２ｃ，１１２２ｄの出力から高周波ノイズ成分を
除去する。ＬＰＦ１１２４ｂ，１１２４ｃ，１１２４ｄ
の出力波ＬＣＤ制御回路１１３０に印加される。ＬＰＦ
１１２４ｃ，１１２４ｄの通過帯域は通常、１．５ＭＨ
ｚ乃至２ＭＨｚである。
【００１１】ＬＣＤ制御回路１１３０は、ＬＰＦ１１２
４ｂからの輝度信号Ｙ及びＬＰＦ１１２４ｃ，１１２４
ｄからの色差信号Ｕ，ＶからＲＧＢ信号を生成し、駆動
パルスと共に液晶表示パネル１１３２に印加する。液晶
表示パネル１１３２は、その画面上に、撮像素子１１１
０による撮影画像を表示する。
４ｂからの輝度信号Ｙ及びＬＰＦ１１２４ｃ，１１２４
ｄからの色差信号Ｕ，ＶからＲＧＢ信号を生成し、駆動
パルスと共に液晶表示パネル１１３２に印加する。液晶
表示パネル１１３２は、その画面上に、撮像素子１１１
０による撮影画像を表示する。
【００１２】
【発明が解決しようとする課題】しかしながら、図２７
に示す従来例では、変調クロマ信号ＣからＲＧＢ信号を
生成するためにサブキャリア周波数の水晶発振器１０３
４が必要となる。これは、装置の部品点数を増加させ
る。また、複数の異なる映像信号方式に対処するには、
各映像信号方式に応じて回路構成を異ならせる必要があ
る。
に示す従来例では、変調クロマ信号ＣからＲＧＢ信号を
生成するためにサブキャリア周波数の水晶発振器１０３
４が必要となる。これは、装置の部品点数を増加させ
る。また、複数の異なる映像信号方式に対処するには、
各映像信号方式に応じて回路構成を異ならせる必要があ
る。
【００１３】カラー・テレビジョンの映像信号方式とし
ては、周知のように、日本及び米国等で採用されている
ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ
Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｅｅ）方式と、欧州等で採
用されているＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉ
ｏｎ ｂｙ Ｌｉｎｅ ｃｏｌｏｒ ｔｅｌｅｖｉｓｉ
ｏｎ）方式がある。サブキャリアの搬送周波数は、ＮＴ
ＳＣ方式の場合で約３．５８ＭＨｚ、ＰＡＬ方式の場合
で約４．４３ＭＨｚとされている。従って、映像信号方
式がＮＴＳＣ方式の場合とＰＡＬ方式の場合とでは、同
一の水晶発振器を使用することができない。その結果、
回路構成を異ならせる必要があり、部品点数の増加を招
き、更には、異なる回路構成のために別々の調整が必要
になり、生産効率（量産性）が悪くなる。
ては、周知のように、日本及び米国等で採用されている
ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ
Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｅｅ）方式と、欧州等で採
用されているＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉ
ｏｎ ｂｙ Ｌｉｎｅ ｃｏｌｏｒ ｔｅｌｅｖｉｓｉ
ｏｎ）方式がある。サブキャリアの搬送周波数は、ＮＴ
ＳＣ方式の場合で約３．５８ＭＨｚ、ＰＡＬ方式の場合
で約４．４３ＭＨｚとされている。従って、映像信号方
式がＮＴＳＣ方式の場合とＰＡＬ方式の場合とでは、同
一の水晶発振器を使用することができない。その結果、
回路構成を異ならせる必要があり、部品点数の増加を招
き、更には、異なる回路構成のために別々の調整が必要
になり、生産効率（量産性）が悪くなる。
【００１４】図２８に示す従来例では、輝度信号Ｙと２
つの色差信号Ｕ，ＶからＲＧＢ信号を生成しているの
で、サブキャリア周波数の水晶発振器が必要にならな
い。この点では部品点数を削減できる。しかも、ＬＣＤ
制御回路１１３０を映像方式の如何に係わらず同一構成
とすることができ、従って、図２７に示す従来例よりも
量産性にも優れ、しかも高画質化を図ることができる。
つの色差信号Ｕ，ＶからＲＧＢ信号を生成しているの
で、サブキャリア周波数の水晶発振器が必要にならな
い。この点では部品点数を削減できる。しかも、ＬＣＤ
制御回路１１３０を映像方式の如何に係わらず同一構成
とすることができ、従って、図２７に示す従来例よりも
量産性にも優れ、しかも高画質化を図ることができる。
【００１５】しかし、図２８に示す従来例では、上述の
如く、輝度信号Ｙ及び色差信号Ｕ，Ｖに基づいてＲＧＢ
信号を生成するので、液晶表示のために３個のＤ／Ａ変
換器１１２２ｂ，１１２２ｃ，１１２２ｄが必要にな
る。また、ＴＶモニタと液晶表示パネルに同時に画像を
表示するには、コンポジットビデオ信号ＣＶを加えて４
種類の信号を出力しなければならず、そのために４個の
Ｄ／Ａ変換器１１２２ａ，１１２２ｂ，１１２２ｃ，１
１２２ｄが必要になる。３乃至４個のＤ／Ａ変換器を含
めてＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化する
場合、回路規模が大きくなるという問題点がある。
如く、輝度信号Ｙ及び色差信号Ｕ，Ｖに基づいてＲＧＢ
信号を生成するので、液晶表示のために３個のＤ／Ａ変
換器１１２２ｂ，１１２２ｃ，１１２２ｄが必要にな
る。また、ＴＶモニタと液晶表示パネルに同時に画像を
表示するには、コンポジットビデオ信号ＣＶを加えて４
種類の信号を出力しなければならず、そのために４個の
Ｄ／Ａ変換器１１２２ａ，１１２２ｂ，１１２２ｃ，１
１２２ｄが必要になる。３乃至４個のＤ／Ａ変換器を含
めてＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化する
場合、回路規模が大きくなるという問題点がある。
【００１６】更に、ＡＳＩＣで微細化が進むと、ＡＳＩ
Ｃコアの電源電圧が低電圧化するため、常に所定レベル
のアナログ出力を必要とするため、Ｄ／Ａ変換器の回路
規模が相対的に大きくなることになり、多数のＤ／Ａ変
換器をＡＳＩＣ化するのは実際上、非常に困難になる。
Ｃコアの電源電圧が低電圧化するため、常に所定レベル
のアナログ出力を必要とするため、Ｄ／Ａ変換器の回路
規模が相対的に大きくなることになり、多数のＤ／Ａ変
換器をＡＳＩＣ化するのは実際上、非常に困難になる。
【００１７】本発明は、このような問題点に鑑みなされ
たものであり、Ｄ／Ａ変換器の数を減らせる映像信号処
理装置を提示することを目的とする。
たものであり、Ｄ／Ａ変換器の数を減らせる映像信号処
理装置を提示することを目的とする。
【００１８】
【課題を解決するための手段】本発明に係る映像信号処
理装置は、入力画像データをリサイズする第１のリサイ
ズ手段と、当該第１のリサイズ手段から出力される画像
データを記憶する第１の記憶手段と、当該第１の記憶手
段から読み出される画像データを一時的に記憶する記憶
手段であって書き込みと読み出しを非同期に実行自在な
第２の記憶手段と、当該第２の記憶手段から読み出され
る画像データに所定の処理を施す処理手段と、当該処理
手段からの画像データを、当該画像データのビット数よ
りも少ない数のシリアル信号に変換するパラレル／シリ
アル変換手段とを具備することを特徴とする。
理装置は、入力画像データをリサイズする第１のリサイ
ズ手段と、当該第１のリサイズ手段から出力される画像
データを記憶する第１の記憶手段と、当該第１の記憶手
段から読み出される画像データを一時的に記憶する記憶
手段であって書き込みと読み出しを非同期に実行自在な
第２の記憶手段と、当該第２の記憶手段から読み出され
る画像データに所定の処理を施す処理手段と、当該処理
手段からの画像データを、当該画像データのビット数よ
りも少ない数のシリアル信号に変換するパラレル／シリ
アル変換手段とを具備することを特徴とする。
【００１９】本発明に係る映像信号処理装置はまた、入
力画像データをリサイズする第１のリサイズ手段と、当
該第１のリサイズ手段から出力される画像データを記憶
する第１の記憶手段と、当該第１の記憶手段から読み出
される画像データを一時的に記憶する記憶手段であって
書き込みと読み出しを非同期に実行自在な第２の記憶手
段と、当該第２の記憶手段から読み出される画像データ
に所定の信号処理を施しＴＶ映像信号を生成するＴＶ信
号処理手段と、当該第２の記憶手段から読み出される画
像データにローパスフィルタ処理を施すローパスフィル
タ手段と、当該ローパスフィルタ手段からの画像データ
を所定画像表示フォーマットに適したデータ形式に変換
するデータ変換手段とを具備することを特徴とする。
力画像データをリサイズする第１のリサイズ手段と、当
該第１のリサイズ手段から出力される画像データを記憶
する第１の記憶手段と、当該第１の記憶手段から読み出
される画像データを一時的に記憶する記憶手段であって
書き込みと読み出しを非同期に実行自在な第２の記憶手
段と、当該第２の記憶手段から読み出される画像データ
に所定の信号処理を施しＴＶ映像信号を生成するＴＶ信
号処理手段と、当該第２の記憶手段から読み出される画
像データにローパスフィルタ処理を施すローパスフィル
タ手段と、当該ローパスフィルタ手段からの画像データ
を所定画像表示フォーマットに適したデータ形式に変換
するデータ変換手段とを具備することを特徴とする。
【００２０】本発明に係る映像信号処理装置はまた、入
力画像データをリサイズする第１のリサイズ手段と、当
該第１のリサイズ手段から出力される画像データを記憶
する第１の記憶手段と、当該第１の記憶手段から読み出
される画像データに所定の信号処理を施しＴＶ映像信号
を生成するＴＶ信号処理手段と、当該第１の記憶手段か
ら読み出される画像データにフィルタ処理を施すフィル
タ手段と、当該フィルタ手段からの画像データをＲＧＢ
データ形式に変換するデータ変換手段と、当該データ変
換手段からのＲＧＢデータをＲＧＢ点順次信号に変換す
る点順次変換手段と、当該点順次変換手段からののＲＧ
Ｂ点順次信号データをリサイズする第２のリサイズ手段
とを具備することを特徴とする。
力画像データをリサイズする第１のリサイズ手段と、当
該第１のリサイズ手段から出力される画像データを記憶
する第１の記憶手段と、当該第１の記憶手段から読み出
される画像データに所定の信号処理を施しＴＶ映像信号
を生成するＴＶ信号処理手段と、当該第１の記憶手段か
ら読み出される画像データにフィルタ処理を施すフィル
タ手段と、当該フィルタ手段からの画像データをＲＧＢ
データ形式に変換するデータ変換手段と、当該データ変
換手段からのＲＧＢデータをＲＧＢ点順次信号に変換す
る点順次変換手段と、当該点順次変換手段からののＲＧ
Ｂ点順次信号データをリサイズする第２のリサイズ手段
とを具備することを特徴とする。
【００２１】本発明に係る映像信号処理装置はまた、撮
像手段から出力された画像データをＲＧＢデータ形式に
変換するデータ変換手段と、前記データ変換手段によっ
てＲＧＢデータ形式に変換された画像データをＲＧＢ点
順次信号に変換する点順次変換手段と、前記点順次変換
手段から出力されるＲＧＢ点順次信号において、該ＲＧ
Ｂ点順次信号の出力先の画像表示部に対応してＲＧＢの
各信号が出力される順番を切り換える切換信号を入力す
る入力手段とを有することを特徴とする。
像手段から出力された画像データをＲＧＢデータ形式に
変換するデータ変換手段と、前記データ変換手段によっ
てＲＧＢデータ形式に変換された画像データをＲＧＢ点
順次信号に変換する点順次変換手段と、前記点順次変換
手段から出力されるＲＧＢ点順次信号において、該ＲＧ
Ｂ点順次信号の出力先の画像表示部に対応してＲＧＢの
各信号が出力される順番を切り換える切換信号を入力す
る入力手段とを有することを特徴とする。
【００２２】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００２３】（第１実施例）図１は、本発明の第１実施
例の概略構成ブロック図を示す。１０は光学像を電気信
号に変換する撮像素子、１２は撮像素子１０からのアナ
ログ画像信号をディジタル信号に変換するＡ／Ｄ変換
器、１４は、Ａ／Ｄ変換器１２の出力データに色キャリ
ア除去、アパーチャ補正及びガンマ処理等を施して輝度
信号を作り、同時に色補間、マトリクス変換、ガンマ処
理及びゲイン調整等を施して色差信号を作り、ＹＵＶ形
式の映像データを形成する撮像信号処理回路、１６は、
水晶発振器（例えば、発振周波数３６ＭＨｚ）１８の出
力に従い撮像素子１０、Ａ／Ｄ変換器１２及び撮像信号
処理回路１４が必要とするクロック及びタイミング信号
を生成し、撮像素子１０、Ａ／Ｄ変換器１２及び撮像信
号処理回路１４に供給するタイミング発生回路である。
例の概略構成ブロック図を示す。１０は光学像を電気信
号に変換する撮像素子、１２は撮像素子１０からのアナ
ログ画像信号をディジタル信号に変換するＡ／Ｄ変換
器、１４は、Ａ／Ｄ変換器１２の出力データに色キャリ
ア除去、アパーチャ補正及びガンマ処理等を施して輝度
信号を作り、同時に色補間、マトリクス変換、ガンマ処
理及びゲイン調整等を施して色差信号を作り、ＹＵＶ形
式の映像データを形成する撮像信号処理回路、１６は、
水晶発振器（例えば、発振周波数３６ＭＨｚ）１８の出
力に従い撮像素子１０、Ａ／Ｄ変換器１２及び撮像信号
処理回路１４が必要とするクロック及びタイミング信号
を生成し、撮像素子１０、Ａ／Ｄ変換器１２及び撮像信
号処理回路１４に供給するタイミング発生回路である。
【００２４】２０は、撮像信号処理回路１４からの画像
データを表示サイズにリサイズするリサイズ回路、２２
は、メモリ（ＤＲＡＭ）２４に対する書込み回路２２ａ
及び読出し回路２２ｂを具備し、リサイズ回路２０から
の映像データをメモリ２４に書き込み、メモリ２４に記
憶される映像データを読み出すメモリインターフェース
である。画像表示用のメモリ空間（いわゆるＶＲＡＭ）
がメモリ２４上に割り当てられる。
データを表示サイズにリサイズするリサイズ回路、２２
は、メモリ（ＤＲＡＭ）２４に対する書込み回路２２ａ
及び読出し回路２２ｂを具備し、リサイズ回路２０から
の映像データをメモリ２４に書き込み、メモリ２４に記
憶される映像データを読み出すメモリインターフェース
である。画像表示用のメモリ空間（いわゆるＶＲＡＭ）
がメモリ２４上に割り当てられる。
【００２５】ＶＲＡＭにおける画像データの格納形式に
は、Ｙ：Ｕ：Ｖ＝４：２：２とＹ：Ｕ：Ｖ＝４：１：１
の２通りがある。輝度信号Ｙと色差信号Ｕ／Ｖがそれぞ
れ８ビットデータであるとすると、Ｙ：Ｕ：Ｖ＝４：
２：２場合、 上位バイトデータ＝Ｙ０Ｙ１Ｙ２Ｙ３Ｙ４Ｙ５Ｙ６Ｙ７
・・・ 下位バイトデータ＝Ｕ０Ｖ０Ｕ２Ｖ２Ｕ４Ｖ４Ｕ６Ｖ６
・・・ というように、ＶＲＡＭにデータが格納される。これに
対し、Ｙ：Ｕ：Ｖ＝４：１：１の場合には、 上位バイトデータ：Ｙ０Ｙ１Ｙ３Ｙ４Ｙ５Ｙ７・・・ 下位バイトデータ）Ｕ０Ｖ０Ｙ２Ｕ４Ｖ４Ｙ６・・・ というように、ＶＲＡＭにデータが格納される。
は、Ｙ：Ｕ：Ｖ＝４：２：２とＹ：Ｕ：Ｖ＝４：１：１
の２通りがある。輝度信号Ｙと色差信号Ｕ／Ｖがそれぞ
れ８ビットデータであるとすると、Ｙ：Ｕ：Ｖ＝４：
２：２場合、 上位バイトデータ＝Ｙ０Ｙ１Ｙ２Ｙ３Ｙ４Ｙ５Ｙ６Ｙ７
・・・ 下位バイトデータ＝Ｕ０Ｖ０Ｕ２Ｖ２Ｕ４Ｖ４Ｕ６Ｖ６
・・・ というように、ＶＲＡＭにデータが格納される。これに
対し、Ｙ：Ｕ：Ｖ＝４：１：１の場合には、 上位バイトデータ：Ｙ０Ｙ１Ｙ３Ｙ４Ｙ５Ｙ７・・・ 下位バイトデータ）Ｕ０Ｖ０Ｙ２Ｕ４Ｖ４Ｙ６・・・ というように、ＶＲＡＭにデータが格納される。
【００２６】Ｙ：Ｕ：Ｖ＝４：１：１のデータ量はＹ：
Ｕ：Ｖ＝４：２：２のデータ量の３／４になる。ＴＶモ
ニタ及び液晶表示パネルの画像表示の帯域ならば、Ｙ：
Ｕ：Ｖ＝４：１：１で十分なデータ量である。従って、
メモリ容量及びデータ転送効率の観点で最適なＶＲＡＭ
は、Ｙ：Ｕ：Ｖ＝４：１：１の格納形式に対応できれば
よいことになる。但し、Ｙ：Ｕ：Ｖ＝４：２：２の格納
形式は、輝度成分Ｙと色差成分ＵＶがデータの上位と下
位に分離されているので、処理しやすい。本実施例で
は、ＶＲＡＭのデータ格納形式ではどちらでも良いが、
ここでは便宜上、Ｙ：Ｕ：Ｖ＝４：２：２の格納形式で
あるとする。
Ｕ：Ｖ＝４：２：２のデータ量の３／４になる。ＴＶモ
ニタ及び液晶表示パネルの画像表示の帯域ならば、Ｙ：
Ｕ：Ｖ＝４：１：１で十分なデータ量である。従って、
メモリ容量及びデータ転送効率の観点で最適なＶＲＡＭ
は、Ｙ：Ｕ：Ｖ＝４：１：１の格納形式に対応できれば
よいことになる。但し、Ｙ：Ｕ：Ｖ＝４：２：２の格納
形式は、輝度成分Ｙと色差成分ＵＶがデータの上位と下
位に分離されているので、処理しやすい。本実施例で
は、ＶＲＡＭのデータ格納形式ではどちらでも良いが、
ここでは便宜上、Ｙ：Ｕ：Ｖ＝４：２：２の格納形式で
あるとする。
【００２７】本実施の形態において、撮像素子１０が２
００万画素相当であるとすると、撮像信号処理回路１４
の１画面当たりの出力データ量は、水平１６００画素、
垂直１２００画素に相当するものになる。リサイズ回路
２０は、撮像信号処理回路１４の出力データを表示に適
したＶＲＡＭサイズにリサイズして、メモリ２４のＶＲ
ＡＭに格納する。例えば、液晶表示パネルの表示領域が
水平（Ｈ）：５２１ドット、垂直（Ｖ）：２１８ドット
の場合、この画面サイズに合うようにＶＲＡＭのサイズ
を設定すると共に、リサイズ回路２０による出力画面サ
イズを水平５２１画素、垂直２１８ラインに設定する。
また、これとは異なるドット数の液晶表示パネルを使用
する場合には、それに合わせてリサイズ回路２０の出力
サイズの設定を変更する。
００万画素相当であるとすると、撮像信号処理回路１４
の１画面当たりの出力データ量は、水平１６００画素、
垂直１２００画素に相当するものになる。リサイズ回路
２０は、撮像信号処理回路１４の出力データを表示に適
したＶＲＡＭサイズにリサイズして、メモリ２４のＶＲ
ＡＭに格納する。例えば、液晶表示パネルの表示領域が
水平（Ｈ）：５２１ドット、垂直（Ｖ）：２１８ドット
の場合、この画面サイズに合うようにＶＲＡＭのサイズ
を設定すると共に、リサイズ回路２０による出力画面サ
イズを水平５２１画素、垂直２１８ラインに設定する。
また、これとは異なるドット数の液晶表示パネルを使用
する場合には、それに合わせてリサイズ回路２０の出力
サイズの設定を変更する。
【００２８】撮像素子によっては、垂直方向の画素を２
画素加算して読み出すことが可能であり、その場合に
は、垂直６００画素の読出しになり、感度とフレームレ
ートの向上を図ることができる。通常、ＶＲＡＭの垂直
サイズは３００ライン以下なので、撮像素子からの読出
し時に、垂直方向の４画素を加算したり、２画素加算・
２画素捨てを行なうことで、撮像素子の読出しのフレー
ムレートを更に上げる。
画素加算して読み出すことが可能であり、その場合に
は、垂直６００画素の読出しになり、感度とフレームレ
ートの向上を図ることができる。通常、ＶＲＡＭの垂直
サイズは３００ライン以下なので、撮像素子からの読出
し時に、垂直方向の４画素を加算したり、２画素加算・
２画素捨てを行なうことで、撮像素子の読出しのフレー
ムレートを更に上げる。
【００２９】２６は、メモリインターフェース２２から
出力される映像データを異なるデータレートに変換する
ための緩衝用のＦＩＦＯ（ファーストイン・ファースト
アウト）メモリである。詳細は後述するが、ＦＩＦＯメ
モリ２６は、メモリインターフェース２２からの１８Ｍ
Ｈｚのデータ列を１１．０４ＭＨｚのデータ列に変換す
る。
出力される映像データを異なるデータレートに変換する
ための緩衝用のＦＩＦＯ（ファーストイン・ファースト
アウト）メモリである。詳細は後述するが、ＦＩＦＯメ
モリ２６は、メモリインターフェース２２からの１８Ｍ
Ｈｚのデータ列を１１．０４ＭＨｚのデータ列に変換す
る。
【００３０】２８は、ＦＩＦＯメモリ２６からのＹＵＶ
形式の映像データをＲＧＢ形式にマトリクス変換するＹ
ＵＶ／ＲＧＢ変換器、３０はＹＵＶ／ＲＧＢ変換器２８
のＲＧＢの並列出力をＲＧＢ点順次形式に変換する点順
次変換器、３２は点順次変換器３０のＲＧＢ点順次信号
出力に同期信号を付加する同期信号付加回路、３４は同
期信号付加回路３２から出力される同期信号付きの８ビ
ットパラレルのＲＧＢ点順次信号を１乃至４ビット程度
のシリアル信号に変換するＰ／Ｓ変換器である。
形式の映像データをＲＧＢ形式にマトリクス変換するＹ
ＵＶ／ＲＧＢ変換器、３０はＹＵＶ／ＲＧＢ変換器２８
のＲＧＢの並列出力をＲＧＢ点順次形式に変換する点順
次変換器、３２は点順次変換器３０のＲＧＢ点順次信号
出力に同期信号を付加する同期信号付加回路、３４は同
期信号付加回路３２から出力される同期信号付きの８ビ
ットパラレルのＲＧＢ点順次信号を１乃至４ビット程度
のシリアル信号に変換するＰ／Ｓ変換器である。
【００３１】３６は、Ｐ／Ｓ変換器３４からの映像デー
タを発振器３８からのクロックに従ってパラレル化し、
液晶表示パネル４０に印加して画像表示させるＬＣＤ制
御回路である。４２は、ＬＣＤ制御回路３６からの４
４．１６ＭＨｚ又は２２．０８ＭＨｚクロックに従い表
示用同期信号を発生する表示用同期信号発生回路であ
る。ＬＣＤ制御回路３６から出力される４４．１６ＭＨ
ｚ又は２２．０８ＭＨｚクロックは、ＦＩＦＯメモリ２
６、ＹＵＶ／ＲＧＢ変換器２８、点順次変換器３０、同
期信号付加回路３２、Ｐ／Ｓ変換器３４及び表示用同期
信号発生回路４２に印加される。表示用同期信号発生回
路４２の発生する同期信号は、メモリインターフェース
２２の読出し回路２２ｂ、ＦＩＦＯメモリ２６、ＹＵＶ
／ＲＧＢ変換器２８、点順次変換器３０、同期信号付加
回路３２及びＰ／Ｓ変換器３４に印加される。
タを発振器３８からのクロックに従ってパラレル化し、
液晶表示パネル４０に印加して画像表示させるＬＣＤ制
御回路である。４２は、ＬＣＤ制御回路３６からの４
４．１６ＭＨｚ又は２２．０８ＭＨｚクロックに従い表
示用同期信号を発生する表示用同期信号発生回路であ
る。ＬＣＤ制御回路３６から出力される４４．１６ＭＨ
ｚ又は２２．０８ＭＨｚクロックは、ＦＩＦＯメモリ２
６、ＹＵＶ／ＲＧＢ変換器２８、点順次変換器３０、同
期信号付加回路３２、Ｐ／Ｓ変換器３４及び表示用同期
信号発生回路４２に印加される。表示用同期信号発生回
路４２の発生する同期信号は、メモリインターフェース
２２の読出し回路２２ｂ、ＦＩＦＯメモリ２６、ＹＵＶ
／ＲＧＢ変換器２８、点順次変換器３０、同期信号付加
回路３２及びＰ／Ｓ変換器３４に印加される。
【００３２】図２は、ＦＩＦＯメモリ２６の構成例を示
す。入力端子５０には、メモリインターフェース２２か
らライトデータの有効を示すＶＡＬＩＤフラグが入力
し、入力端子５２には、メモリインターフェース２２か
らライトデータＤＡＴＡが入力し、入力端子５４には、
書込みクロックＷＲ＿ＣＫが入力し、入力端子５６には
ＦＩＦＯメモリ２６からの読出しタイミングを規定する
リードフラグが入力し、入力端子５８には読出しクロッ
クＲＤ＿ＣＫが入力する。
す。入力端子５０には、メモリインターフェース２２か
らライトデータの有効を示すＶＡＬＩＤフラグが入力
し、入力端子５２には、メモリインターフェース２２か
らライトデータＤＡＴＡが入力し、入力端子５４には、
書込みクロックＷＲ＿ＣＫが入力し、入力端子５６には
ＦＩＦＯメモリ２６からの読出しタイミングを規定する
リードフラグが入力し、入力端子５８には読出しクロッ
クＲＤ＿ＣＫが入力する。
【００３３】ＶＡＬＩＤフラグが’１’のとき、入力端
子５２に映像データが入力し、ＶＡＬＩＤフラグが’
０’のとき、入力端子５２には映像データが入力しな
い。書込みクロックＷＲ＿ＣＫは、本実施例では、タイ
ミング発生回路１６から出力される３６ＭＨｚを２分周
した１８ＭＨｚのクロックである。書込みＷＲ＿ＣＫの
レートとＶＡＬＩＤフラグのレートは、必ずしも一致し
ていない。ＦＩＦＯメモリ２６へのデータ書込みのレー
トは、撮像素子１０から映像データを読み出すレートに
ほぼ一致しており、書込みＷＲ＿ＣＫのレートは、ＦＩ
ＦＯメモリ２６へのデータ書込みのレートとは無関係で
ある。
子５２に映像データが入力し、ＶＡＬＩＤフラグが’
０’のとき、入力端子５２には映像データが入力しな
い。書込みクロックＷＲ＿ＣＫは、本実施例では、タイ
ミング発生回路１６から出力される３６ＭＨｚを２分周
した１８ＭＨｚのクロックである。書込みＷＲ＿ＣＫの
レートとＶＡＬＩＤフラグのレートは、必ずしも一致し
ていない。ＦＩＦＯメモリ２６へのデータ書込みのレー
トは、撮像素子１０から映像データを読み出すレートに
ほぼ一致しており、書込みＷＲ＿ＣＫのレートは、ＦＩ
ＦＯメモリ２６へのデータ書込みのレートとは無関係で
ある。
【００３４】ラッチ回路６０は、ＶＡＬＩＤフラグが’
１’のときに、入力端子５２のデータを取り込む。書込
みアドレス発生回路６２は、ＶＩＬＩＤフラグが’１’
のときに書込みクロックＷＲ＿ＣＫに従ってインクリメ
ントされる書込みアドレスを発生する。読出しアドレス
発生回路６４は、読出しフラグが‘１’のときに読出し
クロックＲＤ＿ＣＫに従ってインクリメントされる読出
しクロックを発生する。
１’のときに、入力端子５２のデータを取り込む。書込
みアドレス発生回路６２は、ＶＩＬＩＤフラグが’１’
のときに書込みクロックＷＲ＿ＣＫに従ってインクリメ
ントされる書込みアドレスを発生する。読出しアドレス
発生回路６４は、読出しフラグが‘１’のときに読出し
クロックＲＤ＿ＣＫに従ってインクリメントされる読出
しクロックを発生する。
【００３５】６６は、データ書込み用のポートとデータ
読出し用のポートを具備するＳＲＡＭであり、データ書
込みポートＷＲ＿ＤＴに入力データラッチ回路６０の出
力データが入力し、書込みクロックポートＷＲ＿ＣＫに
入力端子５４からの書込みクロックＷＲ＿ＣＫが入力
し、書込みアドレスポートＷＲ＿ＡＤＲに書込みアドレ
ス発生回路６２の出力が入力し、読出しクロックポート
ＲＤ＿ＣＫに入力端子５８からの読出しクロックＲＤ＿
ＣＫが入力し、読出しアドレスポートＲＤ＿ＡＤＲに読
出しアドレス発生回路６４の出力が入力する。ＳＲＡＭ
６６は、書込みクロックＷＲ＿ＣＫに従い、書込みアド
レス発生回路６２の発生する書込みアドレスが示すアド
レスに入力データラッチ回路６０からのデータを書き込
む。
読出し用のポートを具備するＳＲＡＭであり、データ書
込みポートＷＲ＿ＤＴに入力データラッチ回路６０の出
力データが入力し、書込みクロックポートＷＲ＿ＣＫに
入力端子５４からの書込みクロックＷＲ＿ＣＫが入力
し、書込みアドレスポートＷＲ＿ＡＤＲに書込みアドレ
ス発生回路６２の出力が入力し、読出しクロックポート
ＲＤ＿ＣＫに入力端子５８からの読出しクロックＲＤ＿
ＣＫが入力し、読出しアドレスポートＲＤ＿ＡＤＲに読
出しアドレス発生回路６４の出力が入力する。ＳＲＡＭ
６６は、書込みクロックＷＲ＿ＣＫに従い、書込みアド
レス発生回路６２の発生する書込みアドレスが示すアド
レスに入力データラッチ回路６０からのデータを書き込
む。
【００３６】ＳＲＡＭ６６はまた、入力端子５６の読出
しフラグが‘１’のときに、読出しクロックＲＤ＿ＣＫ
に従い、読出しアドレス発生回路６４からの読出しアド
レスの示すアドレスからデータを読み出して読出しデー
タ出力ポートＲＤ＿ＤＴから出力するが、入力端子５６
の読出しフラグが‘０’のときにはデータを読み出さな
い。読出しフラグは、液晶表示パネル４０のドットクロ
ック１１．０４ＭＨｚに等しいレートで変化する。読出
しクロックＲＤ＿ＣＫは、その１１．０４ＭＨｚのｎ倍
であり、ｎは２又は４になる。従って、書込みクロック
ＷＲ＿ＣＫと読出しクロックＲＤ＿ＣＫは完全に非同期
である。
しフラグが‘１’のときに、読出しクロックＲＤ＿ＣＫ
に従い、読出しアドレス発生回路６４からの読出しアド
レスの示すアドレスからデータを読み出して読出しデー
タ出力ポートＲＤ＿ＤＴから出力するが、入力端子５６
の読出しフラグが‘０’のときにはデータを読み出さな
い。読出しフラグは、液晶表示パネル４０のドットクロ
ック１１．０４ＭＨｚに等しいレートで変化する。読出
しクロックＲＤ＿ＣＫは、その１１．０４ＭＨｚのｎ倍
であり、ｎは２又は４になる。従って、書込みクロック
ＷＲ＿ＣＫと読出しクロックＲＤ＿ＣＫは完全に非同期
である。
【００３７】輝度信号ラッチ回路６８は、読出しクロッ
クＲＤ＿ＣＫに従い、ＳＲＡＭ６６の出力データの内の
輝度データを取り込み、色差信号ラッチ回路７０は、読
出しクロックＲＤ＿ＣＫに従い、ＳＲＡＭ６６の出力デ
ータの内の色差データを取り込む。輝度信号ラッチ回路
６８と色差信号ラッチ回路７０は、これらの出力がＹ：
Ｕ：Ｖ＝４：２：２になるような構成になっている。メ
モリ２４上のＶＲＡＭがＹ：Ｕ：Ｖ＝４：２：２のデー
タ形式で構成されている場合、ＳＲＡＭ６６の出力の上
位バイトが輝度データで、下位バイトが色差（ＵＶ）デ
ータになるので、出力データのビット分配で輝度データ
と色差（ＵＶ）データを簡単に分離でき、Ｙ：Ｕ：Ｖ＝
４：２：２のデータ形式になる。メモリ２４上のＶＲＡ
ＭがＹ：Ｕ：Ｖ＝４：１：１のデータ形式で構成されて
いる場合、ＳＲＡＭ６６の出力を読出しアドレス毎に区
別してＹ：Ｕ：Ｖ＝４：１：１データ形式をＹ：Ｕ：Ｖ
＝４：２：２のデータ形式へ変換するように輝度信号ラ
ッチ回路６８及び色差信号ラッチ回路７０を構成する。
つまり、輝度信号ラッチ回路６８は、読出しアドレスに
従い、ＳＲＡＭ６６の出力データの上位と下位に存在す
る輝度データを取り込み、色差信号ラッチ回路７０は、
読出しアドレスに従い、ＳＲＡＭ６６の出力データの下
位バイトだけに存在する色差データを取り込む。これに
より、Ｙ：Ｕ：Ｖ＝４：２：２の形式にできる。
クＲＤ＿ＣＫに従い、ＳＲＡＭ６６の出力データの内の
輝度データを取り込み、色差信号ラッチ回路７０は、読
出しクロックＲＤ＿ＣＫに従い、ＳＲＡＭ６６の出力デ
ータの内の色差データを取り込む。輝度信号ラッチ回路
６８と色差信号ラッチ回路７０は、これらの出力がＹ：
Ｕ：Ｖ＝４：２：２になるような構成になっている。メ
モリ２４上のＶＲＡＭがＹ：Ｕ：Ｖ＝４：２：２のデー
タ形式で構成されている場合、ＳＲＡＭ６６の出力の上
位バイトが輝度データで、下位バイトが色差（ＵＶ）デ
ータになるので、出力データのビット分配で輝度データ
と色差（ＵＶ）データを簡単に分離でき、Ｙ：Ｕ：Ｖ＝
４：２：２のデータ形式になる。メモリ２４上のＶＲＡ
ＭがＹ：Ｕ：Ｖ＝４：１：１のデータ形式で構成されて
いる場合、ＳＲＡＭ６６の出力を読出しアドレス毎に区
別してＹ：Ｕ：Ｖ＝４：１：１データ形式をＹ：Ｕ：Ｖ
＝４：２：２のデータ形式へ変換するように輝度信号ラ
ッチ回路６８及び色差信号ラッチ回路７０を構成する。
つまり、輝度信号ラッチ回路６８は、読出しアドレスに
従い、ＳＲＡＭ６６の出力データの上位と下位に存在す
る輝度データを取り込み、色差信号ラッチ回路７０は、
読出しアドレスに従い、ＳＲＡＭ６６の出力データの下
位バイトだけに存在する色差データを取り込む。これに
より、Ｙ：Ｕ：Ｖ＝４：２：２の形式にできる。
【００３８】図２に示すようなＦＩＦＯメモリ２６の構
成により、タイミング発生回路１６の出力クロックを２
分周した１８ＭＨｚのデータレートを、液晶表示パネル
４０のドットクロック１１．０４ＭＨｚのレートに変換
する。
成により、タイミング発生回路１６の出力クロックを２
分周した１８ＭＨｚのデータレートを、液晶表示パネル
４０のドットクロック１１．０４ＭＨｚのレートに変換
する。
【００３９】図３は、点順次変換器３０の概略構成ブロ
ック図を示し、図４は、その動作タイミングを示す。セ
レクタ８０は、切替え制御信号ｃｏｌｏｒ＿ＣＨＧが
‘０’のときＧデータを選択し、切替え制御信号ｃｏｌ
ｏｒ＿ＣＨＧが‘１’のときＢデータを選択する。セレ
クタ８２は、切替え制御信号ｃｏｌｏｒ＿ＣＨＧが
‘０’のときＢデータを選択し、切替え制御信号ｃｏｌ
ｏｒ＿ＣＨＧが‘１’のときＧデータを選択する。セレ
クタ８４は、液晶表示パネル４０のドットクロックと同
じレートの切替え制御信号ｃｏｌｏｒ＿ｃｏｕｎｔに従
い、Ｒデータ、セレクタ８０の出力又はセレクタ８２の
出力を選択する。
ック図を示し、図４は、その動作タイミングを示す。セ
レクタ８０は、切替え制御信号ｃｏｌｏｒ＿ＣＨＧが
‘０’のときＧデータを選択し、切替え制御信号ｃｏｌ
ｏｒ＿ＣＨＧが‘１’のときＢデータを選択する。セレ
クタ８２は、切替え制御信号ｃｏｌｏｒ＿ＣＨＧが
‘０’のときＢデータを選択し、切替え制御信号ｃｏｌ
ｏｒ＿ＣＨＧが‘１’のときＧデータを選択する。セレ
クタ８４は、液晶表示パネル４０のドットクロックと同
じレートの切替え制御信号ｃｏｌｏｒ＿ｃｏｕｎｔに従
い、Ｒデータ、セレクタ８０の出力又はセレクタ８２の
出力を選択する。
【００４０】切替え制御信号ｃｏｌｏｒ＿ｃｏｕｎｔ
は、液晶表示パネル４０のドットクロックのレートで
‘００’，‘０１，’，‘１０’の３値を循環するアッ
プカウンタ（図示せず。）により生成される。このアッ
プカウンタの初期値をライン毎に任意に変更すること
で、図４に示すように、モード＃０〜＃２とモード＃３
〜＃５を切り替えることができる。切替え制御信号ｃｏ
ｌｏｒ＿ＣＨＧにより、ＧデータとＢデータのどちらを
先にするかを選択できる。その結果として、図４及び以
下に例示するように、 モード＃０：Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，・・・ モード＃１：Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，・・・ モード＃２：Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，・・・ モード＃３：Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，・・・ モード＃４：Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，・・・ モード＃５：Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，・・・ の６種類の変換モードを選択できる。
は、液晶表示パネル４０のドットクロックのレートで
‘００’，‘０１，’，‘１０’の３値を循環するアッ
プカウンタ（図示せず。）により生成される。このアッ
プカウンタの初期値をライン毎に任意に変更すること
で、図４に示すように、モード＃０〜＃２とモード＃３
〜＃５を切り替えることができる。切替え制御信号ｃｏ
ｌｏｒ＿ＣＨＧにより、ＧデータとＢデータのどちらを
先にするかを選択できる。その結果として、図４及び以
下に例示するように、 モード＃０：Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，・・・ モード＃１：Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，・・・ モード＃２：Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，・・・ モード＃３：Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，・・・ モード＃４：Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，・・・ モード＃５：Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，・・・ の６種類の変換モードを選択できる。
【００４１】図５及び図６を参照して、同期信号付加回
路３２の動作を説明する。図５は、映像期間と垂直ブラ
ンキング期間の模式図を示し、図６は、水平ブランキン
グ期間内のＥ＿ＲＧＢ，Ｓ＿ＲＧＢの一例を示す。
路３２の動作を説明する。図５は、映像期間と垂直ブラ
ンキング期間の模式図を示し、図６は、水平ブランキン
グ期間内のＥ＿ＲＧＢ，Ｓ＿ＲＧＢの一例を示す。
【００４２】図５で、８６は、液晶表示パネル４０に表
示される映像と表示されないブランキング部分との関係
を平面図で示す図であり、上部と中央部に垂直ブランキ
ング期間が存在し、左側に水平ブランキング期間が存在
する。映像表示されるＲＧＢデータは、水平５２１画
素、垂直２１８ライン内にある。８８は、水平方向に注
目した１ラインのタイミングを示す。Ｅ＿ＲＧＢはＲＧ
Ｂデータの終わりを示し、Ｓ＿ＲＧＢはＲＧＢデータの
始まりを示す。図６は、Ｅ＿ＲＧＢ及びＳ＿ＲＧＢのデ
ータ構造とデータ例を示す。ＦＦｈと００ｈをマーカに
してブランキングか否かを判別する。従って、ＲＧＢデ
ータ部分では、ＦＦｈ及び００Ｈが存在しないように予
め処理されている。
示される映像と表示されないブランキング部分との関係
を平面図で示す図であり、上部と中央部に垂直ブランキ
ング期間が存在し、左側に水平ブランキング期間が存在
する。映像表示されるＲＧＢデータは、水平５２１画
素、垂直２１８ライン内にある。８８は、水平方向に注
目した１ラインのタイミングを示す。Ｅ＿ＲＧＢはＲＧ
Ｂデータの終わりを示し、Ｓ＿ＲＧＢはＲＧＢデータの
始まりを示す。図６は、Ｅ＿ＲＧＢ及びＳ＿ＲＧＢのデ
ータ構造とデータ例を示す。ＦＦｈと００ｈをマーカに
してブランキングか否かを判別する。従って、ＲＧＢデ
ータ部分では、ＦＦｈ及び００Ｈが存在しないように予
め処理されている。
【００４３】図６を詳細に説明すると、最初のＦＦｈに
続いて００ｈが２回続くのがマーカになり、その次のデ
ータに垂直ブランキングか水平ブランキングかを判別す
るビットがある。Ｖ＝‘０’のとき、ＲＧＢデータに対
するものであることを示し、Ｖ＝‘１’のとき、垂直ブ
ランキングに対するものであることを示す。Ｈ＝‘０’
は、ＲＧＢデータの始まりを示し、Ｈ＝‘１’はＲＧＢ
データの終わりを示す。水平ブランキング期間内で、Ｅ
＿ＲＧＢ及びＳ＿ＲＧＢ以外の部分は、０３Ｈで埋めら
れる。
続いて００ｈが２回続くのがマーカになり、その次のデ
ータに垂直ブランキングか水平ブランキングかを判別す
るビットがある。Ｖ＝‘０’のとき、ＲＧＢデータに対
するものであることを示し、Ｖ＝‘１’のとき、垂直ブ
ランキングに対するものであることを示す。Ｈ＝‘０’
は、ＲＧＢデータの始まりを示し、Ｈ＝‘１’はＲＧＢ
データの終わりを示す。水平ブランキング期間内で、Ｅ
＿ＲＧＢ及びＳ＿ＲＧＢ以外の部分は、０３Ｈで埋めら
れる。
【００４４】図７は、Ｐ／Ｓ変換器３４の概略構成ブロ
ック図を示し、図８は、そのタイミング図を示す。図７
及び図８を参照して、Ｐ／Ｓ変換器３４の動作を詳細に
説明する。入力端子９０に、８ビットのＲＧＢ点順次デ
ータの各ビットｂ０〜ｂ７が並列に入力し、入力端子９
２には液晶表示パネル４０のドットクロック（１１．０
４ＭＨｚ）相当のデータ切替え制御信号ＤＡＴＡ＿ＣＨ
Ｇが入力する。フリップフロップ（ＦＦ）９４，９８，
１０２，１０６，１１０，１１４，１１８，１２２は、
ＬＣＤ制御回路３６からのクロック（４４．１６ＭＨ
ｚ）で動作する。セレクタ９６，１００，１０４，１１
２，１１６，１２０は、データ切替え制御信号ＤＡＴＡ
＿ＣＨＧに従って、切り替わる。データ切替え制御信号
ＤＡＴＡ＿ＣＨＧは、ＬＣＤ制御回路３６からのクロッ
ク（４４．１６ＭＨｚ）の４クロック中の１クロック
を’１’にすることで形成される。
ック図を示し、図８は、そのタイミング図を示す。図７
及び図８を参照して、Ｐ／Ｓ変換器３４の動作を詳細に
説明する。入力端子９０に、８ビットのＲＧＢ点順次デ
ータの各ビットｂ０〜ｂ７が並列に入力し、入力端子９
２には液晶表示パネル４０のドットクロック（１１．０
４ＭＨｚ）相当のデータ切替え制御信号ＤＡＴＡ＿ＣＨ
Ｇが入力する。フリップフロップ（ＦＦ）９４，９８，
１０２，１０６，１１０，１１４，１１８，１２２は、
ＬＣＤ制御回路３６からのクロック（４４．１６ＭＨ
ｚ）で動作する。セレクタ９６，１００，１０４，１１
２，１１６，１２０は、データ切替え制御信号ＤＡＴＡ
＿ＣＨＧに従って、切り替わる。データ切替え制御信号
ＤＡＴＡ＿ＣＨＧは、ＬＣＤ制御回路３６からのクロッ
ク（４４．１６ＭＨｚ）の４クロック中の１クロック
を’１’にすることで形成される。
【００４５】フリップフロップ１０６の出力が出力端子
１０８から出力され、フリップフロップ１２２の出力が
出力端子１２４から出力される。図７に示す構成では、
８ビットパラレルデータ２本のシリアルデータに変換し
ている。これにより、ＬＣＤ制御回路３６へのデータ配
線本数を削減している。図８に示すように、液晶表示パ
ネル４０のドットクロック（１１．０４ＭＨｚ）のレー
トで入力するＲＧＢ点順次信号が、データ切替え制御信
号ＤＡＴＡ＿ＣＨＧ＝’１’のときに一斉に各ＦＦ９
４，９８，１０２，１０６，１１０，１１４，１１８，
１２２に取り込まれる。４４．１６ＭＨｚのクロックに
同期して、出力端子１０８からｂ７，ｂ６，ｂ５，ｂ４
が順に出力され、出力端子１２４からｂ３，ｂ２，ｂ
１，ｂ０が順に出力される。
１０８から出力され、フリップフロップ１２２の出力が
出力端子１２４から出力される。図７に示す構成では、
８ビットパラレルデータ２本のシリアルデータに変換し
ている。これにより、ＬＣＤ制御回路３６へのデータ配
線本数を削減している。図８に示すように、液晶表示パ
ネル４０のドットクロック（１１．０４ＭＨｚ）のレー
トで入力するＲＧＢ点順次信号が、データ切替え制御信
号ＤＡＴＡ＿ＣＨＧ＝’１’のときに一斉に各ＦＦ９
４，９８，１０２，１０６，１１０，１１４，１１８，
１２２に取り込まれる。４４．１６ＭＨｚのクロックに
同期して、出力端子１０８からｂ７，ｂ６，ｂ５，ｂ４
が順に出力され、出力端子１２４からｂ３，ｂ２，ｂ
１，ｂ０が順に出力される。
【００４６】図９は、８ビットパラレルデータを４本の
シリアル信号に変換する場合のＰ／Ｓ変換器３４の概略
構成ブロック図を示し、図１０は、その動作タイミング
図を示す。入力端子１３０に、８ビットのＲＧＢ点順次
データの各ビットｂ０〜ｂ７が並列に入力し、入力端子
１３２には液晶表示パネル４０のドットクロック（１
１．０４ＭＨｚ）相当のデータ切替え制御信号ＤＡＴＡ
＿ＣＨＧが入力する。
シリアル信号に変換する場合のＰ／Ｓ変換器３４の概略
構成ブロック図を示し、図１０は、その動作タイミング
図を示す。入力端子１３０に、８ビットのＲＧＢ点順次
データの各ビットｂ０〜ｂ７が並列に入力し、入力端子
１３２には液晶表示パネル４０のドットクロック（１
１．０４ＭＨｚ）相当のデータ切替え制御信号ＤＡＴＡ
＿ＣＨＧが入力する。
【００４７】フリップフロップ１３４〜１４８は、ＬＣ
Ｄ制御回路３６からの２２．０８ＭＨｚのクロックに従
って動作し、入力端子１３２に入力するデータ切替え制
御信号ＤＡＴＡ＿ＣＨＧが‘１’のときに、入力端子１
３０に入力する各ビットｂ０〜ｂ７をラッチする。セレ
クタ１５０〜１５６は、データ切替え制御信号ＤＡＴＡ
＿ＣＨＧが‘１’のときに、フリップフロップ１３４，
１３６，１３８，１４０の出力を選択し、データ切替え
制御信号ＤＡＴＡ＿ＣＨＧが‘０’のときに、フリップ
フロップ１４２，１４４，１４６，１４８の出力を選択
する。フリップフロップ１５８〜１６４は、ＬＣＤ制御
回路３６からの２２．０８ＭＨｚのクロックに従って動
作し、それぞれ、セレクタ１５０〜１５６の選択データ
をラッチし、出力端子１６６〜１７２に出力する。
Ｄ制御回路３６からの２２．０８ＭＨｚのクロックに従
って動作し、入力端子１３２に入力するデータ切替え制
御信号ＤＡＴＡ＿ＣＨＧが‘１’のときに、入力端子１
３０に入力する各ビットｂ０〜ｂ７をラッチする。セレ
クタ１５０〜１５６は、データ切替え制御信号ＤＡＴＡ
＿ＣＨＧが‘１’のときに、フリップフロップ１３４，
１３６，１３８，１４０の出力を選択し、データ切替え
制御信号ＤＡＴＡ＿ＣＨＧが‘０’のときに、フリップ
フロップ１４２，１４４，１４６，１４８の出力を選択
する。フリップフロップ１５８〜１６４は、ＬＣＤ制御
回路３６からの２２．０８ＭＨｚのクロックに従って動
作し、それぞれ、セレクタ１５０〜１５６の選択データ
をラッチし、出力端子１６６〜１７２に出力する。
【００４８】図９に示す構成では、図１０に示すよう
に、液晶表示パネル４０のドットクロック（１１．０４
ＭＨｚ）のレートで入力するＲＧＢ点順次信号が、ＤＡ
ＴＡ＿ＣＨＧ＝’１’で一斉にフリップフロップ１３４
〜１４８に取り込まれる。そして、２２．０８ＭＨｚの
クロックに同期して、出力端子１６６からｂ７とｂ３が
交互に出力され、出力端子１６８からｂ６とｂ２が交互
に出力され、出力端子１７０からｂ５とｂ１が交互に出
力され、出力端子１７２からｂ４とｂ０が交互に出力さ
れる。このようにして、８ビットパラレルデータが４つ
のシリアルデータに変換される。
に、液晶表示パネル４０のドットクロック（１１．０４
ＭＨｚ）のレートで入力するＲＧＢ点順次信号が、ＤＡ
ＴＡ＿ＣＨＧ＝’１’で一斉にフリップフロップ１３４
〜１４８に取り込まれる。そして、２２．０８ＭＨｚの
クロックに同期して、出力端子１６６からｂ７とｂ３が
交互に出力され、出力端子１６８からｂ６とｂ２が交互
に出力され、出力端子１７０からｂ５とｂ１が交互に出
力され、出力端子１７２からｂ４とｂ０が交互に出力さ
れる。このようにして、８ビットパラレルデータが４つ
のシリアルデータに変換される。
【００４９】Ｐ／Ｓ変換器３４及びこれより前段の回路
をＡＳＩＣ化する前提では、Ｐ／Ｓ変換器３４からＬＣ
Ｄ制御回路３６への信号線数を減らすことが重要であ
る。８ビットパラレル信号を１ビットのシリアル信号に
変換できれば、効果的である。他方、Ｐ／Ｓ変換器３４
で信号線数を１／ｎにすると、ＬＣＤ制御回路３６から
クロックのｎ倍の周波数（１ビットシリアルに変換した
場合にはｎ＝８であり、８８．３２ＭＨｚになる。）の
クロックでＰ／Ｓ変換器３４を動作させる必要が生じ、
クロックの高速化により、回路規模が増大するだけでな
く、タイミング設計が難しくなる。従って、Ｐ／Ｓ変換
器３４からＬＣＤ制御回路３６への信号線数を最適に選
択する必要がある。
をＡＳＩＣ化する前提では、Ｐ／Ｓ変換器３４からＬＣ
Ｄ制御回路３６への信号線数を減らすことが重要であ
る。８ビットパラレル信号を１ビットのシリアル信号に
変換できれば、効果的である。他方、Ｐ／Ｓ変換器３４
で信号線数を１／ｎにすると、ＬＣＤ制御回路３６から
クロックのｎ倍の周波数（１ビットシリアルに変換した
場合にはｎ＝８であり、８８．３２ＭＨｚになる。）の
クロックでＰ／Ｓ変換器３４を動作させる必要が生じ、
クロックの高速化により、回路規模が増大するだけでな
く、タイミング設計が難しくなる。従って、Ｐ／Ｓ変換
器３４からＬＣＤ制御回路３６への信号線数を最適に選
択する必要がある。
【００５０】図１１は、ＬＣＤ制御回路３６の概略構成
ブロック図を示す。Ｓ／Ｐ変換器１８０は、Ｐ／Ｓ変換
器３４からのシリアルＲＧＢ点順次信号をパラレルＲＧ
Ｂ信号に変換し、Ｄ／Ａ変換器１８２はＳ／Ｐ変換器１
８０の出力データをアナログ信号に変換する。同時化回
路１８４は、Ｄ／Ａ変換器１８２から出力されるパラレ
ルＲＧＢ信号をＲ，Ｇ，Ｂの各成分に分離して同時化
し、バッファアンプ１８６Ｒ，１８６Ｇ，１８６Ｂによ
り液晶表示パネル４０に合致する電圧レベルに調整し
て、液晶表示パネル４０に印加する。同期分離回路１８
８は、Ｐ／Ｓ変換器３４からのシリアルデータから水平
同期信号及び垂直同期信号を分離し、液晶表示パネル４
０に印加する。ＬＣＤ制御回路３６は他に、液晶表示パ
ネル４０の液晶表示素子を駆動する駆動パルスを発生し
て液晶表示パネル４０に印加する。
ブロック図を示す。Ｓ／Ｐ変換器１８０は、Ｐ／Ｓ変換
器３４からのシリアルＲＧＢ点順次信号をパラレルＲＧ
Ｂ信号に変換し、Ｄ／Ａ変換器１８２はＳ／Ｐ変換器１
８０の出力データをアナログ信号に変換する。同時化回
路１８４は、Ｄ／Ａ変換器１８２から出力されるパラレ
ルＲＧＢ信号をＲ，Ｇ，Ｂの各成分に分離して同時化
し、バッファアンプ１８６Ｒ，１８６Ｇ，１８６Ｂによ
り液晶表示パネル４０に合致する電圧レベルに調整し
て、液晶表示パネル４０に印加する。同期分離回路１８
８は、Ｐ／Ｓ変換器３４からのシリアルデータから水平
同期信号及び垂直同期信号を分離し、液晶表示パネル４
０に印加する。ＬＣＤ制御回路３６は他に、液晶表示パ
ネル４０の液晶表示素子を駆動する駆動パルスを発生し
て液晶表示パネル４０に印加する。
【００５１】図１２は、ＬＣＤ制御回路３６の別の構成
例を示す。Ｓ／Ｐ変換器１９０は、Ｐ／Ｓ変換器３４か
らのシリアルＲＧＢ点順次信号をパラレルＲＧＢ信号に
変換し、同時化回路１９２が、Ｓ／Ｐ変換器１９０から
出力されるパラレルＲＧＢ信号を同時化する。ラッチ回
路１９４Ｒ，１９４Ｇ，１９４Ｂは、同時化回路１９２
からのＲデータ、Ｇデータ及びＢデータをそれぞれラッ
チし、Ｄ／Ａ変換器１９６Ｒ，１９６Ｇ，１９６Ｂがそ
れぞれラッチ回路１９４Ｒ，１９４Ｇ，１９４Ｂの出力
データをアナログ信号に変換する。バッファアンプ１９
８Ｒ，１９８Ｇ，１９８Ｂが、それぞれ、Ｄ／Ａ変換器
１９６Ｒ，１９６Ｇ，１９６Ｂの出力を液晶表示パネル
４０に合致する電圧レベルに調整して、液晶表示パネル
４０に印加する。
例を示す。Ｓ／Ｐ変換器１９０は、Ｐ／Ｓ変換器３４か
らのシリアルＲＧＢ点順次信号をパラレルＲＧＢ信号に
変換し、同時化回路１９２が、Ｓ／Ｐ変換器１９０から
出力されるパラレルＲＧＢ信号を同時化する。ラッチ回
路１９４Ｒ，１９４Ｇ，１９４Ｂは、同時化回路１９２
からのＲデータ、Ｇデータ及びＢデータをそれぞれラッ
チし、Ｄ／Ａ変換器１９６Ｒ，１９６Ｇ，１９６Ｂがそ
れぞれラッチ回路１９４Ｒ，１９４Ｇ，１９４Ｂの出力
データをアナログ信号に変換する。バッファアンプ１９
８Ｒ，１９８Ｇ，１９８Ｂが、それぞれ、Ｄ／Ａ変換器
１９６Ｒ，１９６Ｇ，１９６Ｂの出力を液晶表示パネル
４０に合致する電圧レベルに調整して、液晶表示パネル
４０に印加する。
【００５２】図１１に示す構成では、Ｄ／Ａ変換器の数
が少ないので、回路規模が比較的小さくなるが、アナロ
グ信号での高速な同時化が難しく、良い特性を得にく
い。逆に、図１２に示す構成では、ディジタル信号でＲ
ＧＢ信号を同時化するので、所望の特性を得やすく、回
路構成も簡易になるが、３個のＤ／Ａ変換器が必要とな
るので、回路規模が増大する。周囲の状況に応じてＬＣ
Ｄ制御回路３６の最適な構成を選択すれば良い。
が少ないので、回路規模が比較的小さくなるが、アナロ
グ信号での高速な同時化が難しく、良い特性を得にく
い。逆に、図１２に示す構成では、ディジタル信号でＲ
ＧＢ信号を同時化するので、所望の特性を得やすく、回
路構成も簡易になるが、３個のＤ／Ａ変換器が必要とな
るので、回路規模が増大する。周囲の状況に応じてＬＣ
Ｄ制御回路３６の最適な構成を選択すれば良い。
【００５３】図１３は、Ｓ／Ｐ変換器１８０，１９０の
概略構成ブロック図を示す。ここでは、図７に対応し
て、２つのシリアル信号を８ビットパラレル信号に変換
する構成例を示してある。図１３に示す構成は、基本的
に、図７に示す構成でのＰ／Ｓ変換とは逆の変換を実現
するものである。図１４は、図１３に示す構成の動作タ
イミング図を示す。
概略構成ブロック図を示す。ここでは、図７に対応し
て、２つのシリアル信号を８ビットパラレル信号に変換
する構成例を示してある。図１３に示す構成は、基本的
に、図７に示す構成でのＰ／Ｓ変換とは逆の変換を実現
するものである。図１４は、図１３に示す構成の動作タ
イミング図を示す。
【００５４】入力端子２００，２０２には、液晶表示パ
ネル４０のドットクロックレート（１１．０４ＭＨｚ）
でデータが入力する。入力端子２００の入力データは、
シリアル接続されるフリップフロップ２０４，２０６，
２０８からなるシフトレジスタに入力し、入力端子２０
２の入力データは、シリアル接続されるフリップフロッ
プ２１０，２１２，２１４からなるシフトレジスタに入
力する。
ネル４０のドットクロックレート（１１．０４ＭＨｚ）
でデータが入力する。入力端子２００の入力データは、
シリアル接続されるフリップフロップ２０４，２０６，
２０８からなるシフトレジスタに入力し、入力端子２０
２の入力データは、シリアル接続されるフリップフロッ
プ２１０，２１２，２１４からなるシフトレジスタに入
力する。
【００５５】図１４に示すように、ゲート付きフリップ
フロップ２１６，２１８，２２０，２２２はそれぞれ、
フリップフロップ２０８，２０６及び２０４の出力並び
に入力端子２００の入力データを、上述の信号ＤＡＴＡ
＿ＣＨＧが’１’のときに一斉に取り込む。フリップフ
ロップ２１６〜２２２の出力が、８ビットパラレル信号
のビットｂ７〜ｂ４になっている。同様に、ゲート付き
フリップフロップ２２４，２２６，２２８，２３０はそ
れぞれ、フリップフロップ２１４，２１２及び２２０の
出力並びに入力端子２０２の入力データを上述の信号Ｄ
ＡＴＡ＿ＣＨＧが’１’のときに一斉に取り込む。フリ
ップフロップ２２４〜２３０の出力が、８ビットパラレ
ル信号のビットｂ３〜ｂ０になっている。
フロップ２１６，２１８，２２０，２２２はそれぞれ、
フリップフロップ２０８，２０６及び２０４の出力並び
に入力端子２００の入力データを、上述の信号ＤＡＴＡ
＿ＣＨＧが’１’のときに一斉に取り込む。フリップフ
ロップ２１６〜２２２の出力が、８ビットパラレル信号
のビットｂ７〜ｂ４になっている。同様に、ゲート付き
フリップフロップ２２４，２２６，２２８，２３０はそ
れぞれ、フリップフロップ２１４，２１２及び２２０の
出力並びに入力端子２０２の入力データを上述の信号Ｄ
ＡＴＡ＿ＣＨＧが’１’のときに一斉に取り込む。フリ
ップフロップ２２４〜２３０の出力が、８ビットパラレ
ル信号のビットｂ３〜ｂ０になっている。
【００５６】図１３に示す構成では、信号ＤＡＴＡ＿Ｃ
ＨＧのタイミングを基にシリアル信号をパラレル信号に
変換している。しかし、入力シリアル信号をデーコード
して、水平ブランキング中のＥ＿ＲＧＢ又はＳ＿ＲＧＢ
を判別し、そのタイミングに従って４ビットカウンタを
リセットして、信号ＤＡＴＡ＿ＣＨＧに相当する信号を
形成できるので、外部からＤＡＴＡ＿ＣＨＧ信号を導入
しなくても、同様のＳ／Ｐ変換を実現できる。
ＨＧのタイミングを基にシリアル信号をパラレル信号に
変換している。しかし、入力シリアル信号をデーコード
して、水平ブランキング中のＥ＿ＲＧＢ又はＳ＿ＲＧＢ
を判別し、そのタイミングに従って４ビットカウンタを
リセットして、信号ＤＡＴＡ＿ＣＨＧに相当する信号を
形成できるので、外部からＤＡＴＡ＿ＣＨＧ信号を導入
しなくても、同様のＳ／Ｐ変換を実現できる。
【００５７】発振器３８は、例えば、液晶表示パネル４
０のドットクロックが１１．０４ＭＨｚの場合で、Ｐ／
Ｓ変換器３４が２本のシリアル出力を具備するときに
は、１１．０４ＭＨｚ×４＝４４．１６ＭＨｚで発振
し、Ｐ／Ｓ変換器３４が４本のシリアル出力を具備する
ときには、１１．０４ＭＨｚ×２＝２２．０８ＭＨｚで
発振する。
０のドットクロックが１１．０４ＭＨｚの場合で、Ｐ／
Ｓ変換器３４が２本のシリアル出力を具備するときに
は、１１．０４ＭＨｚ×４＝４４．１６ＭＨｚで発振
し、Ｐ／Ｓ変換器３４が４本のシリアル出力を具備する
ときには、１１．０４ＭＨｚ×２＝２２．０８ＭＨｚで
発振する。
【００５８】表示用同期信号発生回路４２は、ＬＣＤ制
御回路３６からのクロック（１１．０４ＭＨｚ×４＝４
４．１６ＭＨｚ）に従い各種のタイミング信号、例え
ば、ＦＩＦＯメモリ２６のデータ読出しタイミング信
号、及びＹＵＶ／ＲＧＢ変換器２８、点順次変換器３
０、同期信号付加回路３２及びＰ／Ｓ変換器３４へのド
ットクロックのタイミング信号を発生し、供給する。
御回路３６からのクロック（１１．０４ＭＨｚ×４＝４
４．１６ＭＨｚ）に従い各種のタイミング信号、例え
ば、ＦＩＦＯメモリ２６のデータ読出しタイミング信
号、及びＹＵＶ／ＲＧＢ変換器２８、点順次変換器３
０、同期信号付加回路３２及びＰ／Ｓ変換器３４へのド
ットクロックのタイミング信号を発生し、供給する。
【００５９】メモリ２４上に構成するＶＲＡＭに格納さ
れる画像データを乱れること無しに液晶表示パネル４０
上に正しく画像表示するには、ＦＩＦＯメモリ２６でデ
ータレートを変換した後、ＬＣＤ制御回路３６からのド
ットクロックでＲＧＢシリアル点順次信号を形成する必
要がある。
れる画像データを乱れること無しに液晶表示パネル４０
上に正しく画像表示するには、ＦＩＦＯメモリ２６でデ
ータレートを変換した後、ＬＣＤ制御回路３６からのド
ットクロックでＲＧＢシリアル点順次信号を形成する必
要がある。
【００６０】図１に示す実施例の動作を説明する。撮像
素子１０の出力信号は、Ａ／Ｄ変換器１２によりディジ
タル信号に変換されて、撮像信号処理回路１４に入力す
る。撮像信号処理回路１４は、入力画像データに、色キ
ャリア除去、アパーチャ補正及びガンマ変換等の処理を
施して輝度データＹを生成し、色補間、マトリクス変換
及びガンマ変換等の処理を施して色差データＵ（＝Ｂ−
Ｙ），Ｖ（＝Ｒ−Ｙ）を生成する。撮像信号処理回路１
４の出力データは、Ｙ：Ｕ：Ｖ＝４：２：２の格納形式
で、画面左上から順に、 上位バイトデータ：Ｙ０Ｙ１Ｙ２Ｙ３Ｙ４Ｙ５Ｙ６Ｙ７
・・・ 下位バイトデータ：Ｕ０Ｖ０Ｕ２Ｖ２Ｕ４Ｖ４Ｕ６Ｖ６
・・・ というように、水平１６００画素及び垂直３００画素で
リサイズ回路２０に入力する。この場合、撮像素子１０
の電荷信号は、垂直方向に２画素加算２画素捨てで読み
出される。
素子１０の出力信号は、Ａ／Ｄ変換器１２によりディジ
タル信号に変換されて、撮像信号処理回路１４に入力す
る。撮像信号処理回路１４は、入力画像データに、色キ
ャリア除去、アパーチャ補正及びガンマ変換等の処理を
施して輝度データＹを生成し、色補間、マトリクス変換
及びガンマ変換等の処理を施して色差データＵ（＝Ｂ−
Ｙ），Ｖ（＝Ｒ−Ｙ）を生成する。撮像信号処理回路１
４の出力データは、Ｙ：Ｕ：Ｖ＝４：２：２の格納形式
で、画面左上から順に、 上位バイトデータ：Ｙ０Ｙ１Ｙ２Ｙ３Ｙ４Ｙ５Ｙ６Ｙ７
・・・ 下位バイトデータ：Ｕ０Ｖ０Ｕ２Ｖ２Ｕ４Ｖ４Ｕ６Ｖ６
・・・ というように、水平１６００画素及び垂直３００画素で
リサイズ回路２０に入力する。この場合、撮像素子１０
の電荷信号は、垂直方向に２画素加算２画素捨てで読み
出される。
【００６１】リサイズ回路２０は、撮像信号処理回路１
４からの輝度データ及び色差データを、水平５２１画
素、垂直２１８ラインのＶＲＡＭサイズにリサイズし、
メモリインターフェース２２を介してメモリ２４に書き
込む。メモリインターフェース２２は、ＶＲＡＭ書込み
のタイミングと完全に非同期の液晶表示パネル４０の表
示タイミングでメモリ２４上のＶＲＡＭデータを読み出
し、ＦＩＦＯメモリ２６へ入力する。ＶＲＡＭからの読
出しでは、書込み時のＶＲＡＭサイズと同じサイズの同
じエリアのデータを読み出す。
４からの輝度データ及び色差データを、水平５２１画
素、垂直２１８ラインのＶＲＡＭサイズにリサイズし、
メモリインターフェース２２を介してメモリ２４に書き
込む。メモリインターフェース２２は、ＶＲＡＭ書込み
のタイミングと完全に非同期の液晶表示パネル４０の表
示タイミングでメモリ２４上のＶＲＡＭデータを読み出
し、ＦＩＦＯメモリ２６へ入力する。ＶＲＡＭからの読
出しでは、書込み時のＶＲＡＭサイズと同じサイズの同
じエリアのデータを読み出す。
【００６２】メモリ２４へのデータ書き込みの際の、リ
サイズ回路２０、メモリインターフェース２２及びメモ
リ２４の動作クロックは、タイミング発生回路１６の発
振器１８の３６ＭＨｚ出力と同期しているが、非同期で
あってもよい。リサイズ回路２０、メモリインターフェ
ース２２、及びメモリ２４のクロックがタイミング発生
回路１６の発振器１８の出力と非同期の場合、撮像信号
処理回路１４の出力段に出力データを非同期にリサイズ
回路２０に転送する回路を組み込めばよい。その場合で
も、平均的なＶＲＡＭ書込みのレートは、撮像素子１０
からのデータ読出しレートに等しくなり、液晶表パネル
４０の表示レートとはまったく非同期になる。
サイズ回路２０、メモリインターフェース２２及びメモ
リ２４の動作クロックは、タイミング発生回路１６の発
振器１８の３６ＭＨｚ出力と同期しているが、非同期で
あってもよい。リサイズ回路２０、メモリインターフェ
ース２２、及びメモリ２４のクロックがタイミング発生
回路１６の発振器１８の出力と非同期の場合、撮像信号
処理回路１４の出力段に出力データを非同期にリサイズ
回路２０に転送する回路を組み込めばよい。その場合で
も、平均的なＶＲＡＭ書込みのレートは、撮像素子１０
からのデータ読出しレートに等しくなり、液晶表パネル
４０の表示レートとはまったく非同期になる。
【００６３】ＦＩＦＯメモリ２６は、先に説明したよう
に、データ書込みとは非同期にデータを読み出せる。こ
の実施例では、ＦＩＦＯメモリ２６への書込みは、発振
器１８の出力周波数３６ＭＨｚを２分周した１８ＭＨｚ
で行われ、読出しは、ＬＣＤ制御回路３６からの２２．
０８ＭＨｚのクロックに従って行われる。これにより、
液晶表示パネル４０のドットクロックに依存せずに、撮
像素子１０の駆動クロックを決定でき、逆に、撮像素子
１０の駆動クロックに依存せずに、液晶表示パネル４０
のドットクロックを任意に選択でき、システム設計時に
パフォーマンスの自由な設定が可能になる。
に、データ書込みとは非同期にデータを読み出せる。こ
の実施例では、ＦＩＦＯメモリ２６への書込みは、発振
器１８の出力周波数３６ＭＨｚを２分周した１８ＭＨｚ
で行われ、読出しは、ＬＣＤ制御回路３６からの２２．
０８ＭＨｚのクロックに従って行われる。これにより、
液晶表示パネル４０のドットクロックに依存せずに、撮
像素子１０の駆動クロックを決定でき、逆に、撮像素子
１０の駆動クロックに依存せずに、液晶表示パネル４０
のドットクロックを任意に選択でき、システム設計時に
パフォーマンスの自由な設定が可能になる。
【００６４】表示用同期信号発生回路４２は、ＬＣＤ制
御回路３６からのクロックに従って各種のタイミング信
号を生成し、ＦＩＦＯメモリ２６、ＹＵＶ／ＲＧＢ変換
器２８、点順次化回路３０、同期信号付加回路３４及び
Ｐ／Ｓ変換器３４に印加する。
御回路３６からのクロックに従って各種のタイミング信
号を生成し、ＦＩＦＯメモリ２６、ＹＵＶ／ＲＧＢ変換
器２８、点順次化回路３０、同期信号付加回路３４及び
Ｐ／Ｓ変換器３４に印加する。
【００６５】ＹＵＶ／ＲＧＢ変換器２８は、ＦＩＦＯメ
モリ２６から読み出されたＹ：Ｕ：Ｖ＝４：２：２形式
のデータを下記式に従ってＲＧＢ形式に変換する。すな
わち、 Ｒ＝Ｖ＋Ｙ＝Ｒ−Ｙ＋Ｙ Ｂ＝Ｕ＋Ｙ＝Ｂ−Ｙ＋Ｙ Ｇ＝１．６９４９×Ｙ−（０．５０８５×Ｒ＋０．１８
６４×Ｂ） である。
モリ２６から読み出されたＹ：Ｕ：Ｖ＝４：２：２形式
のデータを下記式に従ってＲＧＢ形式に変換する。すな
わち、 Ｒ＝Ｖ＋Ｙ＝Ｒ−Ｙ＋Ｙ Ｂ＝Ｕ＋Ｙ＝Ｂ−Ｙ＋Ｙ Ｇ＝１．６９４９×Ｙ−（０．５０８５×Ｒ＋０．１８
６４×Ｂ） である。
【００６６】点順次変換器３０は、ＹＵＶ／ＲＧＢ変換
器２８からのＲデータ、Ｇデータ及びＧＢデータをＲＧ
Ｂ点順次信号に変換する。この時、点順次化信号上での
ＲＧＢの順序は、ＬＣＤ制御回路３６内の同時化回路１
８４又は同１９２の同時化順序と合わせる必要がある。
そこで、本実施例では、図３に示すように、点順次信号
でのＲ，Ｇ，Ｂの順序をモード＃０〜＃５の６種類の中
から任意に選択できるようになっている。つまり、ＬＣ
Ｄ制御回路３６内の同時化回路１８４又は同１９２が、
点順次信号をＲＧＢの順で同時化する場合には、点順次
変換器３０は、モード＃０でＲＧＢデータを点同時化す
るように制御される。
器２８からのＲデータ、Ｇデータ及びＧＢデータをＲＧ
Ｂ点順次信号に変換する。この時、点順次化信号上での
ＲＧＢの順序は、ＬＣＤ制御回路３６内の同時化回路１
８４又は同１９２の同時化順序と合わせる必要がある。
そこで、本実施例では、図３に示すように、点順次信号
でのＲ，Ｇ，Ｂの順序をモード＃０〜＃５の６種類の中
から任意に選択できるようになっている。つまり、ＬＣ
Ｄ制御回路３６内の同時化回路１８４又は同１９２が、
点順次信号をＲＧＢの順で同時化する場合には、点順次
変換器３０は、モード＃０でＲＧＢデータを点同時化す
るように制御される。
【００６７】同期信号付加回路３２は、点同時化回路３
０から出力されるＲＧＢ点順次信号のブランキング期間
に、ブランキングコード及び同期信号コードを埋め込
む。同期信号付加回路３２は同時に、映像データがＦＦ
ｈと００ｈのデータ値を含まないように、リミッタをか
ける。Ｐ／Ｓ変換器３４は、同期信号付加回路３２から
出力される８ビットのパラレルデータを２本又は４本の
シリアルデータに変換する。
０から出力されるＲＧＢ点順次信号のブランキング期間
に、ブランキングコード及び同期信号コードを埋め込
む。同期信号付加回路３２は同時に、映像データがＦＦ
ｈと００ｈのデータ値を含まないように、リミッタをか
ける。Ｐ／Ｓ変換器３４は、同期信号付加回路３２から
出力される８ビットのパラレルデータを２本又は４本の
シリアルデータに変換する。
【００６８】ＬＣＤ制御回路３６は、Ｐ／Ｓ変換器３４
からの２本又は４本のシリアルデータを８ビットパラレ
ルデータに変換し、アナログ信号に変換し、Ｒ信号、Ｇ
信号及びＢ信号を同時化し、それぞれの電圧レベルを調
整して、駆動パルスと共に液晶表示パネル４０に印加す
る。これにより、撮像素子１０に入射する光学像が、可
視画像として液晶表示パネル４０の画面上に表示され
る。このようにパラレル画像データのビット数よりも少
ないビット数のシリアル信号に変換して（例えば、２４
ビットのパラレルデータを、Ｒ，Ｇ，Ｂそれぞれ８ビッ
トのシリアルデータにする。）Ｄ／Ａ変換するので、Ｄ
／Ａ変換器の数を減らして、回路規模を小さくできる。
からの２本又は４本のシリアルデータを８ビットパラレ
ルデータに変換し、アナログ信号に変換し、Ｒ信号、Ｇ
信号及びＢ信号を同時化し、それぞれの電圧レベルを調
整して、駆動パルスと共に液晶表示パネル４０に印加す
る。これにより、撮像素子１０に入射する光学像が、可
視画像として液晶表示パネル４０の画面上に表示され
る。このようにパラレル画像データのビット数よりも少
ないビット数のシリアル信号に変換して（例えば、２４
ビットのパラレルデータを、Ｒ，Ｇ，Ｂそれぞれ８ビッ
トのシリアルデータにする。）Ｄ／Ａ変換するので、Ｄ
／Ａ変換器の数を減らして、回路規模を小さくできる。
【００６９】（第２実施例）図１５は、本発明の第２実
施例の概略構成ブロック図を示す。この実施例では、撮
像素子に入射する光学像を液晶表示パネルとＴＶモニタ
の両方に同時に表示させることができる。
施例の概略構成ブロック図を示す。この実施例では、撮
像素子に入射する光学像を液晶表示パネルとＴＶモニタ
の両方に同時に表示させることができる。
【００７０】３１０は光学像を電気信号に変換する撮像
素子、３１２は撮像素子３１０からのアナログ画像信号
をディジタル信号に変換するＡ／Ｄ変換器、３１４は、
Ａ／Ｄ変換器３１２の出力データに色キャリア除去、ア
パーチャ補正及びガンマ処理等を施して輝度信号を作
り、同時に色補間、マトリクス変換、ガンマ処理及びゲ
イン調整等を施して色差信号を作り、ＹＵＶ形式の映像
データを形成する撮像信号処理回路、３１６は、水晶発
振器（例えば、発振周波数３６ＭＨｚ）３１８の出力に
従い撮像素子３１０、Ａ／Ｄ変換器３１２及び撮像信号
処理回路３１４が必要とするクロック及びタイミング信
号を生成し、撮像素子３１０、Ａ／Ｄ変換器３１２及び
撮像信号処理回路３１４に供給するタイミング発生回路
である。
素子、３１２は撮像素子３１０からのアナログ画像信号
をディジタル信号に変換するＡ／Ｄ変換器、３１４は、
Ａ／Ｄ変換器３１２の出力データに色キャリア除去、ア
パーチャ補正及びガンマ処理等を施して輝度信号を作
り、同時に色補間、マトリクス変換、ガンマ処理及びゲ
イン調整等を施して色差信号を作り、ＹＵＶ形式の映像
データを形成する撮像信号処理回路、３１６は、水晶発
振器（例えば、発振周波数３６ＭＨｚ）３１８の出力に
従い撮像素子３１０、Ａ／Ｄ変換器３１２及び撮像信号
処理回路３１４が必要とするクロック及びタイミング信
号を生成し、撮像素子３１０、Ａ／Ｄ変換器３１２及び
撮像信号処理回路３１４に供給するタイミング発生回路
である。
【００７１】３２０は、撮像信号処理回路３１４からの
画像データをＴＶモニタの表示サイズ（ＮＴＳＣの場合
で、７２０×４８０程度）にリサイズするリサイズ回
路、３２２は、メモリ（ＤＲＡＭ）３２４に対する書込
み回路３２２ａ及び読出し回路３２２ｂを具備し、リサ
イズ回路３２０からの映像データをメモリ３２４に書き
込み、メモリ３２４に記憶される映像データを読み出す
メモリインターフェースである。画像表示用のメモリ空
間（いわゆるＶＲＡＭ）がメモリ３２４上に割り当てら
れる。第１実施例の場合と同様に、ＶＲＡＭにおける画
像データの格納形式には、Ｙ：Ｕ：Ｖ＝４：２：２と
Ｙ：Ｕ：Ｖ＝４：１：１の２通りがあるが、この実施例
では、Ｙ：Ｕ：Ｖ＝４：２：２の形式を採用する。３２
６は、メモリインターフェース３２２から出力される映
像データを異なるデータレートに変換するための緩衝用
のＦＩＦＯメモリである。
画像データをＴＶモニタの表示サイズ（ＮＴＳＣの場合
で、７２０×４８０程度）にリサイズするリサイズ回
路、３２２は、メモリ（ＤＲＡＭ）３２４に対する書込
み回路３２２ａ及び読出し回路３２２ｂを具備し、リサ
イズ回路３２０からの映像データをメモリ３２４に書き
込み、メモリ３２４に記憶される映像データを読み出す
メモリインターフェースである。画像表示用のメモリ空
間（いわゆるＶＲＡＭ）がメモリ３２４上に割り当てら
れる。第１実施例の場合と同様に、ＶＲＡＭにおける画
像データの格納形式には、Ｙ：Ｕ：Ｖ＝４：２：２と
Ｙ：Ｕ：Ｖ＝４：１：１の２通りがあるが、この実施例
では、Ｙ：Ｕ：Ｖ＝４：２：２の形式を採用する。３２
６は、メモリインターフェース３２２から出力される映
像データを異なるデータレートに変換するための緩衝用
のＦＩＦＯメモリである。
【００７２】３２７は、ＦＩＦＯメモリ３２６からの映
像データを液晶表示パネルに適した表示サイズ（例え
ば、５２１×２１８画素）に変換するリサイズ回路、３
２８は、リサイズ回路３２７からのＹＵＶ形式の映像デ
ータをＲＧＢ形式に変換するＹＵＶ／ＲＧＢ変換器、３
３０はＹＵＶ／ＲＧＢ変換器３２８のＲＧＢの並列出力
をＲＧＢ点順次形式に変換する点順次変換器、３３１
は、点順次変換器３３０のＲＧＢ点順次信号出力を別の
クロックに同期させるクロックシフタ、３３２は、クロ
ックシフタ３３１からのＲＧＢ点順次信号に同期信号を
付加する同期信号付加回路、３３４は同期信号付加回路
３３２から出力される同期信号付きの８ビットパラレル
のＲＧＢ点順次信号を１乃至４ビット程度のシリアル信
号に変換するＰ／Ｓ変換器である。３３６は、Ｐ／Ｓ変
換器３３４からの映像データを発振器３３８からのクロ
ックに従ってパラレル化し、液晶表示パネル３４０に印
加して画像表示させるＬＣＤ制御回路である。
像データを液晶表示パネルに適した表示サイズ（例え
ば、５２１×２１８画素）に変換するリサイズ回路、３
２８は、リサイズ回路３２７からのＹＵＶ形式の映像デ
ータをＲＧＢ形式に変換するＹＵＶ／ＲＧＢ変換器、３
３０はＹＵＶ／ＲＧＢ変換器３２８のＲＧＢの並列出力
をＲＧＢ点順次形式に変換する点順次変換器、３３１
は、点順次変換器３３０のＲＧＢ点順次信号出力を別の
クロックに同期させるクロックシフタ、３３２は、クロ
ックシフタ３３１からのＲＧＢ点順次信号に同期信号を
付加する同期信号付加回路、３３４は同期信号付加回路
３３２から出力される同期信号付きの８ビットパラレル
のＲＧＢ点順次信号を１乃至４ビット程度のシリアル信
号に変換するＰ／Ｓ変換器である。３３６は、Ｐ／Ｓ変
換器３３４からの映像データを発振器３３８からのクロ
ックに従ってパラレル化し、液晶表示パネル３４０に印
加して画像表示させるＬＣＤ制御回路である。
【００７３】３４２は、ＦＩＦＯメモリ３２６からのＹ
ＵＶ形式の映像信号から輝度信号Ｙと変調クロマ信号Ｃ
を生成し、その輝度信号Ｙと変調クロマ信号Ｃを加算し
てコンポジット映像データを生成して出力するＴＶ系信
号処理回路、３４４はＴＶ系信号処理回路３４２からの
コンポジット映像データをアナログ信号に変換するＤ／
Ａ変換器、３４６は、Ｄ／Ａ変換器３４４の出力信号か
ら高周波ノイズ成分を除去するローパスフィルタ（ＬＰ
Ｆ）、３４８は、ＬＰＦ３４６の出力を増幅するビデオ
アンプ、３５０はビデオアンプ３４８から出力されるコ
ンポジット映像信号を画像表示するＴＶモニタである。
ＵＶ形式の映像信号から輝度信号Ｙと変調クロマ信号Ｃ
を生成し、その輝度信号Ｙと変調クロマ信号Ｃを加算し
てコンポジット映像データを生成して出力するＴＶ系信
号処理回路、３４４はＴＶ系信号処理回路３４２からの
コンポジット映像データをアナログ信号に変換するＤ／
Ａ変換器、３４６は、Ｄ／Ａ変換器３４４の出力信号か
ら高周波ノイズ成分を除去するローパスフィルタ（ＬＰ
Ｆ）、３４８は、ＬＰＦ３４６の出力を増幅するビデオ
アンプ、３５０はビデオアンプ３４８から出力されるコ
ンポジット映像信号を画像表示するＴＶモニタである。
【００７４】３５２は、付属する発振器３５４の出力に
従い、メモリインターフェース３２２の読出し回路３２
２ｂ及びＦＩＦＯメモリ３２６に読出しタイミング信号
を供給し、リサイズ回路３２７、ＹＵＶ／ＲＧＢ変換器
３２８、点順次変換器３３０、ＴＶ系信号処理回路３４
２及びＤ／Ａ変換器３４４のそれぞれに表示用のタイミ
ング信号を供給する表示用同期信号発生回路である。発
振器３５４は２７ＭＨｚで発振し、ＦＩＦＯメモリ３２
６に対する読出しタイミング信号は、その２７ＭＨｚの
クロックに同期している。表示用同期信号発生回路３５
２は、発振器３５４の２７ＭＨｚのクロックを２分周し
た１３．５ＭＨｚのクロックをＤ／Ａ変換器３４４に印
加し、Ｄ／Ａ変換器３４４は、そのクロックでＴＶ系信
号処理回路３４２からのコンポジット映像データをアナ
ログ信号に変換する。
従い、メモリインターフェース３２２の読出し回路３２
２ｂ及びＦＩＦＯメモリ３２６に読出しタイミング信号
を供給し、リサイズ回路３２７、ＹＵＶ／ＲＧＢ変換器
３２８、点順次変換器３３０、ＴＶ系信号処理回路３４
２及びＤ／Ａ変換器３４４のそれぞれに表示用のタイミ
ング信号を供給する表示用同期信号発生回路である。発
振器３５４は２７ＭＨｚで発振し、ＦＩＦＯメモリ３２
６に対する読出しタイミング信号は、その２７ＭＨｚの
クロックに同期している。表示用同期信号発生回路３５
２は、発振器３５４の２７ＭＨｚのクロックを２分周し
た１３．５ＭＨｚのクロックをＤ／Ａ変換器３４４に印
加し、Ｄ／Ａ変換器３４４は、そのクロックでＴＶ系信
号処理回路３４２からのコンポジット映像データをアナ
ログ信号に変換する。
【００７５】図１５に示す実施例の動作を説明する。撮
像素子３１０、Ａ／Ｄ変換器３１２、撮像信号処理回路
３１４、リサイズ回路３２０及びメモリインターフェー
ス３２２からなる部分は、図１に示す実施例の対応部分
と同様に動作する。但し、リサイズ回路３２０の出力画
像サイズは、ＮＴＳＣ方式の表示用に、水平７２０画
素、垂直２４２ライン（フィールド表示）である。
像素子３１０、Ａ／Ｄ変換器３１２、撮像信号処理回路
３１４、リサイズ回路３２０及びメモリインターフェー
ス３２２からなる部分は、図１に示す実施例の対応部分
と同様に動作する。但し、リサイズ回路３２０の出力画
像サイズは、ＮＴＳＣ方式の表示用に、水平７２０画
素、垂直２４２ライン（フィールド表示）である。
【００７６】ＦＩＦＯメモリ３２６への書込みは、第１
実施例と同様に、タイミング発生回路３１６からの１８
ＭＨｚのレートで行われるが、読出しは、第１実施例と
は異なり、表示用同期信号発生回路３５２の発振器３５
４からの２７ＭＨｚクロックに同期して実行される。
実施例と同様に、タイミング発生回路３１６からの１８
ＭＨｚのレートで行われるが、読出しは、第１実施例と
は異なり、表示用同期信号発生回路３５２の発振器３５
４からの２７ＭＨｚクロックに同期して実行される。
【００７７】ＴＶ系信号処理回路３４２は、ＦＩＦＯメ
モリ３２６から読み出されるＹＵＶ形式の映像データか
ら、ＴＶ表示用の同期信号付き輝度データＹ＋Ｓと、Ｎ
ＴＳＣ方式又はＰＡＬ方式にそれぞれ準拠する変調クロ
マ信号Ｃを生成し、その同期信号付き輝度データＹ＋Ｓ
と変調クロマ信号Ｃを加算してコンポジット映像データ
ＣＶに生成する。Ｄ／Ａ変換器３４４は、ＴＶ系信号処
理回路３４２からのコンポジット映像データをアナログ
信号に変換し、ＬＰＦ３４６はＤ／Ａ変換器３４４の出
力から映像信号帯域外の高周波ノイズ成分を除去する。
ビデオアンプ３４８は、ＬＰＦ３４６の出力信号のゲイ
ンレベルを調整し出力インピーダンスをＴＶ規格に合わ
せて、ＴＶモニタ３５０に印加する。これにより、撮像
素子３１０の光学像が可視表示される。表示用同期信号
発生回路３５２は、このＴＶ表示用の各種タイミング信
号を発生する。
モリ３２６から読み出されるＹＵＶ形式の映像データか
ら、ＴＶ表示用の同期信号付き輝度データＹ＋Ｓと、Ｎ
ＴＳＣ方式又はＰＡＬ方式にそれぞれ準拠する変調クロ
マ信号Ｃを生成し、その同期信号付き輝度データＹ＋Ｓ
と変調クロマ信号Ｃを加算してコンポジット映像データ
ＣＶに生成する。Ｄ／Ａ変換器３４４は、ＴＶ系信号処
理回路３４２からのコンポジット映像データをアナログ
信号に変換し、ＬＰＦ３４６はＤ／Ａ変換器３４４の出
力から映像信号帯域外の高周波ノイズ成分を除去する。
ビデオアンプ３４８は、ＬＰＦ３４６の出力信号のゲイ
ンレベルを調整し出力インピーダンスをＴＶ規格に合わ
せて、ＴＶモニタ３５０に印加する。これにより、撮像
素子３１０の光学像が可視表示される。表示用同期信号
発生回路３５２は、このＴＶ表示用の各種タイミング信
号を発生する。
【００７８】一方、リサイズ回路３２７は、ＦＩＦＯメ
モリ３２６から読み出された映像データを、ＴＶの表示
サイズ（水平７２０×垂直２４２）から液晶表示パネル
３４０の表示サイズ（水平５２１×垂直２１８）にリサ
イズする。なお、リサイズ回路３２７に入力される映像
データは既にＴＶの表示サイズにリサイズされているた
め、リサイズ回路３２７の回路規模が小さくて済む。Ｙ
ＵＶ／ＲＧＢ変換器３２８は、ＹＵＶ／ＲＧＢ変換器２
８と異なり、後述するＮＴＳＣやＰＡＬ方式のＹＵＶデ
ータをＲＧＢデータに変換するものであり、リサイズ回
路３２７から出力されるＹＵＶ形式の画映像データをＲ
ＧＢ形式に変換する。点順次化回路３３０は、回路３２
８のＲＧＢ出力を点順次化する。点順次化回路３３０
は、表示用同期信号発生回路３５２からの２７ＭＨｚク
ロックに従って動作し、その点順次化ＲＧＢデータは、
ＬＣＤ制御回路３３６のクロックに同期させるためのク
ロックシフタ３３１を介して同期信号付加回路３３２に
入力する。
モリ３２６から読み出された映像データを、ＴＶの表示
サイズ（水平７２０×垂直２４２）から液晶表示パネル
３４０の表示サイズ（水平５２１×垂直２１８）にリサ
イズする。なお、リサイズ回路３２７に入力される映像
データは既にＴＶの表示サイズにリサイズされているた
め、リサイズ回路３２７の回路規模が小さくて済む。Ｙ
ＵＶ／ＲＧＢ変換器３２８は、ＹＵＶ／ＲＧＢ変換器２
８と異なり、後述するＮＴＳＣやＰＡＬ方式のＹＵＶデ
ータをＲＧＢデータに変換するものであり、リサイズ回
路３２７から出力されるＹＵＶ形式の画映像データをＲ
ＧＢ形式に変換する。点順次化回路３３０は、回路３２
８のＲＧＢ出力を点順次化する。点順次化回路３３０
は、表示用同期信号発生回路３５２からの２７ＭＨｚク
ロックに従って動作し、その点順次化ＲＧＢデータは、
ＬＣＤ制御回路３３６のクロックに同期させるためのク
ロックシフタ３３１を介して同期信号付加回路３３２に
入力する。
【００７９】同期信号付加回路３３２は、同期信号付加
回路３２と同様に、入力データに液晶表示用の同期コー
ドを付加し、Ｐ／Ｓ変換器３３４は、Ｐ／Ｓ変換器３４
と同様に、同期信号付加回路３３２からの８ビットパラ
レルデータを２本又は４本のシリアルデータに変換し
て、ＬＣＤ制御回路３３６に印加する。
回路３２と同様に、入力データに液晶表示用の同期コー
ドを付加し、Ｐ／Ｓ変換器３３４は、Ｐ／Ｓ変換器３４
と同様に、同期信号付加回路３３２からの８ビットパラ
レルデータを２本又は４本のシリアルデータに変換し
て、ＬＣＤ制御回路３３６に印加する。
【００８０】ＬＣＤ制御回路３３６は、ＬＣＤ制御回路
３６と同様に、Ｐ／Ｓ変換器３３４からのＲＧＢ点順次
シリアルデータをＲ，Ｇ，Ｂの各アナログ信号に変換し
て液晶表示パネル３４０に印加する。
３６と同様に、Ｐ／Ｓ変換器３３４からのＲＧＢ点順次
シリアルデータをＲ，Ｇ，Ｂの各アナログ信号に変換し
て液晶表示パネル３４０に印加する。
【００８１】（第３実施例）図１６は、本発明の第３実
施例の概略構成ブロック図を示す。撮像素子４１０、Ａ
／Ｄ変換器４１２、撮像信号処理回路４１４、タイミン
グ発生回路４１６、発振器４１８、リサイズ回路４２
０、メモリインターフェース４２２、メモリ４２４及び
ＦＩＦＯメモリ４２６の作用は、それぞれ、図１５に示
す実施例の撮像素子３１０、Ａ／Ｄ変換器３１２、撮像
信号処理回路３１４、タイミング発生回路３１６、発振
器３１８、リサイズ回路３２０、メモリインターフェー
ス３２２、メモリ３２４及びＦＩＦＯメモリ３２６の作
用と同じである。
施例の概略構成ブロック図を示す。撮像素子４１０、Ａ
／Ｄ変換器４１２、撮像信号処理回路４１４、タイミン
グ発生回路４１６、発振器４１８、リサイズ回路４２
０、メモリインターフェース４２２、メモリ４２４及び
ＦＩＦＯメモリ４２６の作用は、それぞれ、図１５に示
す実施例の撮像素子３１０、Ａ／Ｄ変換器３１２、撮像
信号処理回路３１４、タイミング発生回路３１６、発振
器３１８、リサイズ回路３２０、メモリインターフェー
ス３２２、メモリ３２４及びＦＩＦＯメモリ３２６の作
用と同じである。
【００８２】４２８は、ＦＩＦＯメモリ４２６からのＹ
ＵＶ形式の映像信号から輝度信号Ｙと変調クロマ信号Ｃ
を生成し、その輝度信号Ｙと変調クロマ信号Ｃを加算し
てコンポジット映像データを生成して出力するＴＶ系信
号処理回路、４３０は、ＴＶ系信号処理回路４２８から
のコンポジット映像データに同期信号を付加する同期信
号付加回路、４３２は同期信号付加回路４３０から出力
される同期信号付きの８ビットパラレルのコンポジット
映像データを１乃至４ビット程度のシリアル信号に変換
するＰ／Ｓ変換器である。４３４は、Ｐ／Ｓ変換器４３
２からのシリアル映像データをパラレル化し、アナログ
信号に変換してＴＶモニタ４３６に印加する外部表示制
御回路である。
ＵＶ形式の映像信号から輝度信号Ｙと変調クロマ信号Ｃ
を生成し、その輝度信号Ｙと変調クロマ信号Ｃを加算し
てコンポジット映像データを生成して出力するＴＶ系信
号処理回路、４３０は、ＴＶ系信号処理回路４２８から
のコンポジット映像データに同期信号を付加する同期信
号付加回路、４３２は同期信号付加回路４３０から出力
される同期信号付きの８ビットパラレルのコンポジット
映像データを１乃至４ビット程度のシリアル信号に変換
するＰ／Ｓ変換器である。４３４は、Ｐ／Ｓ変換器４３
２からのシリアル映像データをパラレル化し、アナログ
信号に変換してＴＶモニタ４３６に印加する外部表示制
御回路である。
【００８３】４３８は、外部表示制御回路４３４からの
クロックに従い、メモリインターフェース４２２の読出
し回路４２２ｂ及びＦＩＦＯメモリ４２６に読出しタイ
ミング信号を供給し、ＴＶ系信号処理回路４２８、同期
信号付加回路４３０及びＰ／Ｓ変換器４３２のそれぞれ
に表示用のタイミング信号を供給する表示用同期信号発
生回路である。
クロックに従い、メモリインターフェース４２２の読出
し回路４２２ｂ及びＦＩＦＯメモリ４２６に読出しタイ
ミング信号を供給し、ＴＶ系信号処理回路４２８、同期
信号付加回路４３０及びＰ／Ｓ変換器４３２のそれぞれ
に表示用のタイミング信号を供給する表示用同期信号発
生回路である。
【００８４】図１７は、外部表示制御回路４３４の概略
構成ブロック図を示す。Ｓ／Ｐ変換器４４０はＰ／Ｓ変
換器４３２からの１乃至４本のシリアルデータを８ビッ
トパラレルデータに変換し、Ｄ／Ａ変換器４４２がＳ／
Ｐ変換器４４０の出力データをアナログ信号に変換す
る。同期分離回路４４４は、Ｐ／Ｓ変換器４３２からの
１乃至４本のシリアルデータから水平同期信号、垂直同
期信号及び複合同期信号を分離する。加算器４４６は、
Ｄ／Ａ変換器４４２の出力に、同期分離回路４４４から
の複合同期信号を加算する。加算器４４６の出力信号
は、ＬＰＦ４４８により高周波のノイズ成分を除去さ
れ、ビデオアンプ４５０により増幅及びインピーダンス
整合されて、ＴＶモニタ４３６に印加される。
構成ブロック図を示す。Ｓ／Ｐ変換器４４０はＰ／Ｓ変
換器４３２からの１乃至４本のシリアルデータを８ビッ
トパラレルデータに変換し、Ｄ／Ａ変換器４４２がＳ／
Ｐ変換器４４０の出力データをアナログ信号に変換す
る。同期分離回路４４４は、Ｐ／Ｓ変換器４３２からの
１乃至４本のシリアルデータから水平同期信号、垂直同
期信号及び複合同期信号を分離する。加算器４４６は、
Ｄ／Ａ変換器４４２の出力に、同期分離回路４４４から
の複合同期信号を加算する。加算器４４６の出力信号
は、ＬＰＦ４４８により高周波のノイズ成分を除去さ
れ、ビデオアンプ４５０により増幅及びインピーダンス
整合されて、ＴＶモニタ４３６に印加される。
【００８５】図１６に示す実施例の動作を説明する。撮
像素子４１０、Ａ／Ｄ変換器４１２、撮像信号処理回路
４１４、リサイズ回路４２０、メモリインターフェース
４２２、メモリ４２４及びＦＩＦＯメモリ４２６からな
る部分は、図１５に示す実施例の対応部分と同様に動作
する。
像素子４１０、Ａ／Ｄ変換器４１２、撮像信号処理回路
４１４、リサイズ回路４２０、メモリインターフェース
４２２、メモリ４２４及びＦＩＦＯメモリ４２６からな
る部分は、図１５に示す実施例の対応部分と同様に動作
する。
【００８６】ＴＶ系信号処理回路４２８は、ＦＩＦＯメ
モリ３２６から読み出されるＹＵＶ形式の映像データか
ら、輝度データＹと、ＮＴＳＣ方式又はＰＡＬ方式にそ
れぞれ準拠する変調クロマ信号Ｃを生成し、その輝度デ
ータＹと変調クロマ信号Ｃを加算してコンポジット映像
データＣＶに生成する。
モリ３２６から読み出されるＹＵＶ形式の映像データか
ら、輝度データＹと、ＮＴＳＣ方式又はＰＡＬ方式にそ
れぞれ準拠する変調クロマ信号Ｃを生成し、その輝度デ
ータＹと変調クロマ信号Ｃを加算してコンポジット映像
データＣＶに生成する。
【００８７】同期信号付加回路４３０は、ＴＶ系信号処
理回路４２８の出力データにＴＶ表示用の同期コードを
付加し、Ｐ／Ｓ変換器４３２は、Ｐ／Ｓ変換器３４と同
様に、同期信号付加回路４３０からの８ビットパラレル
データを２本又は４本のシリアルデータに変換して、外
部表示制御回路４３４に印加する。
理回路４２８の出力データにＴＶ表示用の同期コードを
付加し、Ｐ／Ｓ変換器４３２は、Ｐ／Ｓ変換器３４と同
様に、同期信号付加回路４３０からの８ビットパラレル
データを２本又は４本のシリアルデータに変換して、外
部表示制御回路４３４に印加する。
【００８８】外部表示制御回路４３４は、Ｐ／Ｓ変換器
４３２からのシリアルデータをアナログコンポジット映
像信号に変換してＴＶモニタ４３６に印加する。
４３２からのシリアルデータをアナログコンポジット映
像信号に変換してＴＶモニタ４３６に印加する。
【００８９】第３実施例を第２実施例のように液晶表示
パネルとＴＶモニタの同時表示に発展させ、ＡＳＩＣ内
のＤ／Ａ変換器を完全排除し、ＬＣＤ制御回路と外部表
示制御回路を融合させてもよい。
パネルとＴＶモニタの同時表示に発展させ、ＡＳＩＣ内
のＤ／Ａ変換器を完全排除し、ＬＣＤ制御回路と外部表
示制御回路を融合させてもよい。
【００９０】（第４実施例）図１８は、本発明の第４実
施例の概略構成ブロック図を示す。この実施例では、第
２実施例に対し、液晶表示パネルが２８０×２２０画素
程度のＴＶモニタより大幅に解像度が低い場合に、液晶
表示パネルとＴＶモニタの両方に同時にきれいな画像を
表示させることができる。
施例の概略構成ブロック図を示す。この実施例では、第
２実施例に対し、液晶表示パネルが２８０×２２０画素
程度のＴＶモニタより大幅に解像度が低い場合に、液晶
表示パネルとＴＶモニタの両方に同時にきれいな画像を
表示させることができる。
【００９１】５１０は光学像を電気信号に変換する撮像
素子、５１２は撮像素子５１０からのアナログ画像信号
をディジタル信号に変換するＡ／Ｄ変換器、５１４は、
Ａ／Ｄ変換器５１２の出力データに色キャリア除去、ア
パーチャ補正及びガンマ処理等を施して輝度信号を作
り、同時に色補間、マトリクス変換、ガンマ処理及びゲ
イン調整等を施して色差信号を作り、ＹＵＶ形式の映像
データを形成する撮像信号処理回路、５１６は、水晶発
振器（例えば、発振周波数３６ＭＨｚ）５１８の出力に
従い撮像素子５１０、Ａ／Ｄ変換器５１２及び撮像信号
処理回路５１４が必要とするクロック及びタイミング信
号を生成し、撮像素子５１０、Ａ／Ｄ変換器５１２及び
撮像信号処理回路５１４に供給するタイミング発生回路
である。
素子、５１２は撮像素子５１０からのアナログ画像信号
をディジタル信号に変換するＡ／Ｄ変換器、５１４は、
Ａ／Ｄ変換器５１２の出力データに色キャリア除去、ア
パーチャ補正及びガンマ処理等を施して輝度信号を作
り、同時に色補間、マトリクス変換、ガンマ処理及びゲ
イン調整等を施して色差信号を作り、ＹＵＶ形式の映像
データを形成する撮像信号処理回路、５１６は、水晶発
振器（例えば、発振周波数３６ＭＨｚ）５１８の出力に
従い撮像素子５１０、Ａ／Ｄ変換器５１２及び撮像信号
処理回路５１４が必要とするクロック及びタイミング信
号を生成し、撮像素子５１０、Ａ／Ｄ変換器５１２及び
撮像信号処理回路５１４に供給するタイミング発生回路
である。
【００９２】５２０は、撮像信号処理回路５１４からの
画像データをＴＶモニタの表示サイズ（後述するＴＶ＿
ＣＬＫ＝１３．５ＭＨｚのＮＴＳＣの場合で７２０×４
８４、ＴＶ＿ＣＬＫ＝１４．３１８１８ＭＨｚのＮＴＳ
Ｃ場合で７５２×４８４、ＴＶ＿ＣＬＫ＝１４．１８７
５ＭＨｚのＰＡＬ場合で７３６×５７６）にリサイズす
るリサイズ回路、５２２は、メモリ（ＤＲＡＭ）５２４
に対する書込み回路５２２ａ及び読出し回路５２２ｂを
具備し、リサイズ回路５２０からの映像データをメモリ
５２４に書き込み、メモリ５２４に記憶される映像デー
タを読み出すメモリインターフェースである。５２５
は、メモリインターフェース５２２から出力される映像
データを異なるデータレートに変換するための緩衝用の
ＦＩＦＯメモリである。
画像データをＴＶモニタの表示サイズ（後述するＴＶ＿
ＣＬＫ＝１３．５ＭＨｚのＮＴＳＣの場合で７２０×４
８４、ＴＶ＿ＣＬＫ＝１４．３１８１８ＭＨｚのＮＴＳ
Ｃ場合で７５２×４８４、ＴＶ＿ＣＬＫ＝１４．１８７
５ＭＨｚのＰＡＬ場合で７３６×５７６）にリサイズす
るリサイズ回路、５２２は、メモリ（ＤＲＡＭ）５２４
に対する書込み回路５２２ａ及び読出し回路５２２ｂを
具備し、リサイズ回路５２０からの映像データをメモリ
５２４に書き込み、メモリ５２４に記憶される映像デー
タを読み出すメモリインターフェースである。５２５
は、メモリインターフェース５２２から出力される映像
データを異なるデータレートに変換するための緩衝用の
ＦＩＦＯメモリである。
【００９３】画像表示用のメモリ空間（いわゆるＶＲＡ
Ｍ）がメモリ５２４上に割り当てられる。第１実施例の
場合と同様に、ＶＲＡＭにおける画像データの格納形式
には、Ｙ：Ｕ：Ｖ＝４：２：２とＹ：Ｕ：Ｖ＝４：１：
１の２通りがあるが、この実施例では、Ｙ：Ｕ：Ｖ＝
４：１：１の形式の場合について記載する。つまりリサ
イズ回路５２０内で撮像信号処理５１４からのＹＵＶ＝
４２２の信号形式を、リサイズ変換後にＹＵＶ＝４１１
のデータ形式に変換して、メモリインターフェース５２
２へ出力する。ＹＵＶ４１１形式のＶＲＡＭを構成する
ことにより、メモリ５２４及び／又はＦＩＦＯ５２５の
メモリサイズとメモリデータ転送量を削減できる。
Ｍ）がメモリ５２４上に割り当てられる。第１実施例の
場合と同様に、ＶＲＡＭにおける画像データの格納形式
には、Ｙ：Ｕ：Ｖ＝４：２：２とＹ：Ｕ：Ｖ＝４：１：
１の２通りがあるが、この実施例では、Ｙ：Ｕ：Ｖ＝
４：１：１の形式の場合について記載する。つまりリサ
イズ回路５２０内で撮像信号処理５１４からのＹＵＶ＝
４２２の信号形式を、リサイズ変換後にＹＵＶ＝４１１
のデータ形式に変換して、メモリインターフェース５２
２へ出力する。ＹＵＶ４１１形式のＶＲＡＭを構成する
ことにより、メモリ５２４及び／又はＦＩＦＯ５２５の
メモリサイズとメモリデータ転送量を削減できる。
【００９４】５２６は、ＦＩＦＯメモリ５２５からのＹ
ＵＶ４１１形式をＹＵＶ４２２形式に変換するためのＹ
ＵＶ４２２変換器であり、ＹＵＶ４２２変換器５２６の
出力は、第１実施例で説明したＹＵＶ４２２のデータ形
式になる。又、ＹＵＶ４２２変換器５２６は、下記の関
係式に従い、ＹＵＶ４２２変換直後にＮＴＳＣ又はＰＡ
Ｌ方式のＹＵＶ信号にレベルを変換する。すなわち、 （ＹＵＶ変換式−１） Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｕ＝０．４９３（Ｂ−Ｙ） Ｖ＝０．８７７（Ｒ−Ｙ） である。
ＵＶ４１１形式をＹＵＶ４２２形式に変換するためのＹ
ＵＶ４２２変換器であり、ＹＵＶ４２２変換器５２６の
出力は、第１実施例で説明したＹＵＶ４２２のデータ形
式になる。又、ＹＵＶ４２２変換器５２６は、下記の関
係式に従い、ＹＵＶ４２２変換直後にＮＴＳＣ又はＰＡ
Ｌ方式のＹＵＶ信号にレベルを変換する。すなわち、 （ＹＵＶ変換式−１） Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｕ＝０．４９３（Ｂ−Ｙ） Ｖ＝０．８７７（Ｒ−Ｙ） である。
【００９５】一方、ディジタルビデオカメラ又はディジ
タルカメラで採用されているＲｅｃ．ＩＴＵ−Ｒ Ｂ
Ｔ．６０１−５規格でのレベル関係式は、 （ＹＵＶ変換式−２） Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｕ＝０．５６４（Ｂ−Ｙ） Ｖ＝０．７１３（Ｒ−Ｙ） であり、両者では異なっている。後述のＹＵＶ形式から
ＲＧＢ形式へ変換する場合、上記のＮＴＳＣ又はＰＡＬ
方式（ＹＵＶ変換式−１）の関係式の逆変換になる。
タルカメラで採用されているＲｅｃ．ＩＴＵ−Ｒ Ｂ
Ｔ．６０１−５規格でのレベル関係式は、 （ＹＵＶ変換式−２） Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｕ＝０．５６４（Ｂ−Ｙ） Ｖ＝０．７１３（Ｒ−Ｙ） であり、両者では異なっている。後述のＹＵＶ形式から
ＲＧＢ形式へ変換する場合、上記のＮＴＳＣ又はＰＡＬ
方式（ＹＵＶ変換式−１）の関係式の逆変換になる。
【００９６】５４２は、ＹＵＶ４２２変換器５２６から
のＹＵＶ４２２形式の映像信号から輝度信号Ｙと変調ク
ロマ信号Ｃを生成し、その輝度信号Ｙと変調クロマ信号
Ｃを加算してコンポジット映像データを生成して出力す
るＴＶ系信号処理回路、５４４はＴＶ系信号処理回路５
４２からのコンポジット映像データをアナログ信号に変
換するＤ／Ａ変換器、５４６は、Ｄ／Ａ変換器５４４の
出力信号から高周波ノイズ成分を除去するローパスフィ
ルタ（ＬＰＦ）、５４８は、ＬＰＦ５４６の出力を増幅
するビデオアンプ、５５０はビデオアンプ５４８から出
力されるコンポジット映像信号を画像表示するＴＶモニ
タである。
のＹＵＶ４２２形式の映像信号から輝度信号Ｙと変調ク
ロマ信号Ｃを生成し、その輝度信号Ｙと変調クロマ信号
Ｃを加算してコンポジット映像データを生成して出力す
るＴＶ系信号処理回路、５４４はＴＶ系信号処理回路５
４２からのコンポジット映像データをアナログ信号に変
換するＤ／Ａ変換器、５４６は、Ｄ／Ａ変換器５４４の
出力信号から高周波ノイズ成分を除去するローパスフィ
ルタ（ＬＰＦ）、５４８は、ＬＰＦ５４６の出力を増幅
するビデオアンプ、５５０はビデオアンプ５４８から出
力されるコンポジット映像信号を画像表示するＴＶモニ
タである。
【００９７】５５２は、付属する発振器５５４のクロッ
クに従い、メモリインターフェース５２２の読出し回路
５２２ｂ及びＦＩＦＯメモリ５２５に読出しタイミング
信号を供給し、ＹＵＶ４２２変換器５２６、可変ＬＰＦ
５２７、ＹＵＶ／ＲＧＢ変換器５２８、ＬＣＤ＿ＣＬＫ
発生回路５３０、点順次変換器５３２、ＴＶ系信号処理
回路５４２及びＤ／Ａ変換器５４４のそれぞれに表示用
のタイミング信号又はクロックＴＶ＿ＣＬＫを供給する
表示用同期信号発生回路である。発振器５５４は、例え
ば２７ＭＨｚで発振し、表示用同期信号発生回路５５２
は、発振器５５４の２７ＭＨｚのクロックを２分周した
１３．５ＭＨｚをクロックＴＶ＿ＣＬＫとしてＤ／Ａ変
換器５４４に印加する。Ｄ／Ａ変換器５４４は、そのク
ロックに従いＴＶ系信号処理回路５４２からのコンポジ
ット映像データをアナログ信号に変換する。
クに従い、メモリインターフェース５２２の読出し回路
５２２ｂ及びＦＩＦＯメモリ５２５に読出しタイミング
信号を供給し、ＹＵＶ４２２変換器５２６、可変ＬＰＦ
５２７、ＹＵＶ／ＲＧＢ変換器５２８、ＬＣＤ＿ＣＬＫ
発生回路５３０、点順次変換器５３２、ＴＶ系信号処理
回路５４２及びＤ／Ａ変換器５４４のそれぞれに表示用
のタイミング信号又はクロックＴＶ＿ＣＬＫを供給する
表示用同期信号発生回路である。発振器５５４は、例え
ば２７ＭＨｚで発振し、表示用同期信号発生回路５５２
は、発振器５５４の２７ＭＨｚのクロックを２分周した
１３．５ＭＨｚをクロックＴＶ＿ＣＬＫとしてＤ／Ａ変
換器５４４に印加する。Ｄ／Ａ変換器５４４は、そのク
ロックに従いＴＶ系信号処理回路５４２からのコンポジ
ット映像データをアナログ信号に変換する。
【００９８】クロックＴＶ＿ＣＬＫとして、１３．５Ｍ
Ｈｚ、１４．３１８１８ＭＨｚ又は１４．１８７５ＭＨ
ｚの３種類の周波数が考えられる。その理由を説明す
る。ＮＴＳＣ方式の水平同期の周波数（ｆＨ）とサブキ
ャリアの周波数（ｆｓｃ）は、それぞれ、 ｆＨ＝４．５／２８６（ＭＨｚ） ｆｓｃ＝（４５５／２）ｆＨ であり、ｆＨとｆｓｃの両方を発生させるのに都合の良
い発振周波数ｆNTSCは、 ｆNTSC＝９１０ｆＨ＝１４．３１８１８（ＭＨｚ） になる。水平映像期間は５２．６２５μ秒なので、水平
画素サイズ（Ｈsize）は、 Ｈsize＝５２．６２５（μ秒）×１４．３１８１８（ＭＨｚ） ＝７５３．９２ になる。８画素単位で切りの良い７５２画素を水平画素
サイズとする。
Ｈｚ、１４．３１８１８ＭＨｚ又は１４．１８７５ＭＨ
ｚの３種類の周波数が考えられる。その理由を説明す
る。ＮＴＳＣ方式の水平同期の周波数（ｆＨ）とサブキ
ャリアの周波数（ｆｓｃ）は、それぞれ、 ｆＨ＝４．５／２８６（ＭＨｚ） ｆｓｃ＝（４５５／２）ｆＨ であり、ｆＨとｆｓｃの両方を発生させるのに都合の良
い発振周波数ｆNTSCは、 ｆNTSC＝９１０ｆＨ＝１４．３１８１８（ＭＨｚ） になる。水平映像期間は５２．６２５μ秒なので、水平
画素サイズ（Ｈsize）は、 Ｈsize＝５２．６２５（μ秒）×１４．３１８１８（ＭＨｚ） ＝７５３．９２ になる。８画素単位で切りの良い７５２画素を水平画素
サイズとする。
【００９９】また、ＰＡＬ方式の水平同期の周波数（ｆ
Ｈ）とサブキャリアの周波数（ｆｓｃ）は、それぞれ、 ｆＨ＝５０×６２５／２（Ｈｚ） ｆｓｃ＝（１１３５／４）ｆＨ＋２５（Ｈｚ） であり、ｆＨとｆｓｃの両方を発生させるのに都合の良
い発振周波数は簡単に見つからないので、ｆNTSCの周波
数に近く、且つｆＨを発生させるのに都合の良い周波数
（ｆPAL）は、 ｆPAL＝９０８ｆＨ＝１４．１８７５（ＭＨｚ） になる。水平映像期間は５２．０μ秒なので、水平画素
サイズ（Ｈsize）は、 Ｈsize＝５２．０（μ秒）×１４．１８７５（ＭＨｚ） ＝７３７．７５ になる。８画素単位で切りの良い７３６画素を水平画素
サイズとする。
Ｈ）とサブキャリアの周波数（ｆｓｃ）は、それぞれ、 ｆＨ＝５０×６２５／２（Ｈｚ） ｆｓｃ＝（１１３５／４）ｆＨ＋２５（Ｈｚ） であり、ｆＨとｆｓｃの両方を発生させるのに都合の良
い発振周波数は簡単に見つからないので、ｆNTSCの周波
数に近く、且つｆＨを発生させるのに都合の良い周波数
（ｆPAL）は、 ｆPAL＝９０８ｆＨ＝１４．１８７５（ＭＨｚ） になる。水平映像期間は５２．０μ秒なので、水平画素
サイズ（Ｈsize）は、 Ｈsize＝５２．０（μ秒）×１４．１８７５（ＭＨｚ） ＝７３７．７５ になる。８画素単位で切りの良い７３６画素を水平画素
サイズとする。
【０１００】Ｒｅｃ．ＩＴＵ−Ｒ ＢＴ．６５６−４規
格を基にすると、 ｆｓｃ＝１３．５（ＭＨｚ） であり、水平画素サイズは、５２５／６０方式及び６２
５／５０方式ともに、７２０画素になる。
格を基にすると、 ｆｓｃ＝１３．５（ＭＨｚ） であり、水平画素サイズは、５２５／６０方式及び６２
５／５０方式ともに、７２０画素になる。
【０１０１】従って、クロックＴＶ＿ＣＬＫの周波数に
より、表示用同期信号発生回路５５２からのタイミング
信号及びメモリ５２４のＶＲＡＭサイズが異なる。例え
ば、ＮＳＴＣ又はＰＡＬ方式のＴＶ規格に合わせると、
クロックＴＶ＿ＣＬＫが１３．５ＭＨｚの場合、ＮＴＣ
Ｓ方式のＶＲＡＭサイズは、水平７２０×垂直４８４の
フレーム画、又は水平７２０×垂直２４２のフィールド
画の構成になり、ＰＡＬ方式のＶＲＡＭサイズは、水平
７２０×垂直５７６のフレーム画又は水平７２０×垂直
２８８のフィールド画の構成になる。クロックＴＶ＿Ｃ
ＬＫが１４．３１８１８ＭＨｚの場合のＮＴＣＳ方式の
ＶＲＡＭサイズは、水平７５２×垂直４８４のフレーム
画又は水平７５２×垂直２４２のフィールド画の構成に
なる。クロックＴＶ＿ＣＬＫが１４．１８７５ＭＨｚの
場合のＰＡＬ方式のＶＲＡＭサイズは、水平７３６×垂
直５７６のフレーム画又は水平７３６×垂直２８８のフ
ィールド画の構成になる。
より、表示用同期信号発生回路５５２からのタイミング
信号及びメモリ５２４のＶＲＡＭサイズが異なる。例え
ば、ＮＳＴＣ又はＰＡＬ方式のＴＶ規格に合わせると、
クロックＴＶ＿ＣＬＫが１３．５ＭＨｚの場合、ＮＴＣ
Ｓ方式のＶＲＡＭサイズは、水平７２０×垂直４８４の
フレーム画、又は水平７２０×垂直２４２のフィールド
画の構成になり、ＰＡＬ方式のＶＲＡＭサイズは、水平
７２０×垂直５７６のフレーム画又は水平７２０×垂直
２８８のフィールド画の構成になる。クロックＴＶ＿Ｃ
ＬＫが１４．３１８１８ＭＨｚの場合のＮＴＣＳ方式の
ＶＲＡＭサイズは、水平７５２×垂直４８４のフレーム
画又は水平７５２×垂直２４２のフィールド画の構成に
なる。クロックＴＶ＿ＣＬＫが１４．１８７５ＭＨｚの
場合のＰＡＬ方式のＶＲＡＭサイズは、水平７３６×垂
直５７６のフレーム画又は水平７３６×垂直２８８のフ
ィールド画の構成になる。
【０１０２】可変ＬＰＦ５２７は、ＹＵＶ４２２変換回
路５２６からの映像データ（例えば、７２０×４８４画
素）を液晶表示パネル（例えば、２８０×２２０ドッ
ト）にきれいに表示するためのローパスフィルタであ
る。可変ＬＰＦ５２７により、エイリアス等のノイズを
削減したきれいな映像を液晶パネルに表示できる。ま
た、可変ＬＰＦ５２７は、周波数特性を変更可能であ
る。例えば、液晶表示パネルの表示解像度に合わせてこ
の周波数特性を変えることで、液晶表示画質の最適化を
図れる。
路５２６からの映像データ（例えば、７２０×４８４画
素）を液晶表示パネル（例えば、２８０×２２０ドッ
ト）にきれいに表示するためのローパスフィルタであ
る。可変ＬＰＦ５２７により、エイリアス等のノイズを
削減したきれいな映像を液晶パネルに表示できる。ま
た、可変ＬＰＦ５２７は、周波数特性を変更可能であ
る。例えば、液晶表示パネルの表示解像度に合わせてこ
の周波数特性を変えることで、液晶表示画質の最適化を
図れる。
【０１０３】５２８は、可変ＬＰＦ５２７からのＹＵＶ
形式の映像データをＲＧＢ形式に変換するＹＵＶ／ＲＧ
Ｂ変換器であり、第１実施例のＹＵＶ／ＲＧＢ変換器２
８とは異なり、前述のＮＴＳＣ又はＰＡＬ方式のＹＵＶ
データをＲＧＢ形式のデータに変換する。
形式の映像データをＲＧＢ形式に変換するＹＵＶ／ＲＧ
Ｂ変換器であり、第１実施例のＹＵＶ／ＲＧＢ変換器２
８とは異なり、前述のＮＴＳＣ又はＰＡＬ方式のＹＵＶ
データをＲＧＢ形式のデータに変換する。
【０１０４】５３０はクロックＴＶ＿ＣＬＫから液晶表
示用クロックＬＣＤ＿ＣＬＫを発生するＬＣＤ＿ＣＬＫ
発生回路であり、１３．５ＭＨｚ、１４．３１８１８Ｍ
Ｈｚ又は１４．１８７５ＭＨｚ等のクロックＴＶ＿ＣＬ
Ｋから液晶表示のドットに合わせ、且つクロックを間引
いた歯抜けクロックを生成することでクロック周波数を
低減する。例えば、クロックＴＶ＿ＣＬＫの周波数が１
３．５ＭＨｚであるとき、ＶＲＡＭフィールドデータは
７２０×２４２画素であり、液晶パネルの２８０×２２
０ドットで表示するためには、水平画素を（２８０／７
２０）＝（７／１８）に間引く必要がある。その場合の
タイミングを図２２に示す。
示用クロックＬＣＤ＿ＣＬＫを発生するＬＣＤ＿ＣＬＫ
発生回路であり、１３．５ＭＨｚ、１４．３１８１８Ｍ
Ｈｚ又は１４．１８７５ＭＨｚ等のクロックＴＶ＿ＣＬ
Ｋから液晶表示のドットに合わせ、且つクロックを間引
いた歯抜けクロックを生成することでクロック周波数を
低減する。例えば、クロックＴＶ＿ＣＬＫの周波数が１
３．５ＭＨｚであるとき、ＶＲＡＭフィールドデータは
７２０×２４２画素であり、液晶パネルの２８０×２２
０ドットで表示するためには、水平画素を（２８０／７
２０）＝（７／１８）に間引く必要がある。その場合の
タイミングを図２２に示す。
【０１０５】図２２では、１８個のクロックＴＶ＿ＣＬ
Ｋから１１クロックを間引き、７クロックを抽出するこ
とで、（７／１８）倍のクロックを生成している。１１
クロックを間引く方法は、いくつか考えられる。ここで
は、１・２・１・２・１・２・２の歯抜けを行い、１１
クロックの間引きを実現している。可能な限り均等に間
引いたほうがきれいな液晶表示になる。
Ｋから１１クロックを間引き、７クロックを抽出するこ
とで、（７／１８）倍のクロックを生成している。１１
クロックを間引く方法は、いくつか考えられる。ここで
は、１・２・１・２・１・２・２の歯抜けを行い、１１
クロックの間引きを実現している。可能な限り均等に間
引いたほうがきれいな液晶表示になる。
【０１０６】図示していないが、クロックＴＶ＿ＣＬＫ
の周波数が１４．３１８１８ＭＨｚであるときには、Ｖ
ＲＡＭフィールドデータは７５２×２４２画素である。
これを液晶パネルの２８０×２２０ドットで表示するた
めには、水平画素を（２８０／７５２）＝（３５／９
４）に間引く必要がある。この場合、９４個のクロック
ＴＶ＿ＣＬＫから１・２・２・１・２・２・１・２・２
・１・２・２・１・２・２・１・２・２・１・２・２・
１・２・２・１・２・２・１・２・２・２・１・２・２
・２の歯抜けを行って、５９クロックを間引けばよい。
の周波数が１４．３１８１８ＭＨｚであるときには、Ｖ
ＲＡＭフィールドデータは７５２×２４２画素である。
これを液晶パネルの２８０×２２０ドットで表示するた
めには、水平画素を（２８０／７５２）＝（３５／９
４）に間引く必要がある。この場合、９４個のクロック
ＴＶ＿ＣＬＫから１・２・２・１・２・２・１・２・２
・１・２・２・１・２・２・１・２・２・１・２・２・
１・２・２・１・２・２・１・２・２・２・１・２・２
・２の歯抜けを行って、５９クロックを間引けばよい。
【０１０７】クロックＴＶ＿ＣＬＫの周波数が１４．１
８７５ＭＨｚのときには、ＶＲＡＭフィールドデータは
７３６×２４２画素である。液晶パネルの２８０×２２
０ドットで表示するためには、水平画素を（２８０／７
３７）＝（３５／９２）に間引く必要がある。この場
合、９２個のクロックＴＶ＿ＣＬＫから１・２・１・２
・２・１・２・２・１・２・１・２・２・１・２・２・
１・２・１・２・２・１・２・２・１・２・２・１・２
・１・２・２・１・２・２の歯抜けを行って、５７クロ
ックを間引けばよい。
８７５ＭＨｚのときには、ＶＲＡＭフィールドデータは
７３６×２４２画素である。液晶パネルの２８０×２２
０ドットで表示するためには、水平画素を（２８０／７
３７）＝（３５／９２）に間引く必要がある。この場
合、９２個のクロックＴＶ＿ＣＬＫから１・２・１・２
・２・１・２・２・１・２・１・２・２・１・２・２・
１・２・１・２・２・１・２・２・１・２・２・１・２
・１・２・２・１・２・２の歯抜けを行って、５７クロ
ックを間引けばよい。
【０１０８】（２８０／７２０）＝（７／１８）＝（３
５／９０）になり、クロックＴＶ＿ＣＬＫの周波数が１
３．５ＭＨｚ、１４．３１８１８ＭＨｚ又は１４．１８
７５ＭＨｚどれであっても、間引き率の分子が３５にな
るので、実際の回路では、分母のカウンタと間引きの間
隔を切り替えるだけで、３種類のどの周波数のクロック
ＴＶ＿ＣＬＫにも対応可能な回路を実現できる。
５／９０）になり、クロックＴＶ＿ＣＬＫの周波数が１
３．５ＭＨｚ、１４．３１８１８ＭＨｚ又は１４．１８
７５ＭＨｚどれであっても、間引き率の分子が３５にな
るので、実際の回路では、分母のカウンタと間引きの間
隔を切り替えるだけで、３種類のどの周波数のクロック
ＴＶ＿ＣＬＫにも対応可能な回路を実現できる。
【０１０９】点順次回路５３２は、ＹＵＶ／ＲＧＢ変換
器５２８のＲＧＢの並列出力をＲＧＢ点順次形式に変換
する。クロックＬＣＤ＿ＣＬＫに従ってＲＧＢを切り替
えることで、データを間引いている。これは、実質上の
リサイズとデータレートの変換に相当する。点順次回路
５３２は、ＹＵＶ／ＲＧＢ変換器５２８の出力を液晶表
示（例えば、２８０×２２０ドット）のデータに変換す
る。
器５２８のＲＧＢの並列出力をＲＧＢ点順次形式に変換
する。クロックＬＣＤ＿ＣＬＫに従ってＲＧＢを切り替
えることで、データを間引いている。これは、実質上の
リサイズとデータレートの変換に相当する。点順次回路
５３２は、ＹＵＶ／ＲＧＢ変換器５２８の出力を液晶表
示（例えば、２８０×２２０ドット）のデータに変換す
る。
【０１１０】フリップフロップ５３４は、点順次変換器
５３２の出力をクロックＬＣＤ＿ＣＬＫの立下りで取り
込み、出力する。ＬＣＤ制御回路５３６は、フリップフ
ロップ５３４からの映像データをクロックＬＣＤ＿ＣＬ
Ｋに従い液晶表示パネル５４０に印加して画像表示させ
る。
５３２の出力をクロックＬＣＤ＿ＣＬＫの立下りで取り
込み、出力する。ＬＣＤ制御回路５３６は、フリップフ
ロップ５３４からの映像データをクロックＬＣＤ＿ＣＬ
Ｋに従い液晶表示パネル５４０に印加して画像表示させ
る。
【０１１１】図１９は、可変ＬＰＦ５２７の内部回路構
成を示す。６０８はＹＵＶ４２２変換器５２６からの８
ビット輝度信号Ｙの入力端子、６１０，６１２，６１
４，６１６はクロックＴＶ＿ＣＬＫで動作するフロップ
フロップ、６１８は入力端子６０８からの遅延なしの輝
度信号に係数Ａを乗算する乗算器、６２０は１クロック
遅延のフリップフロップ６１０の出力に係数Ｂを乗算す
る乗算器、６２２は２クロック遅延のフリップフロップ
６１２の出力に係数Ｃを乗算する乗算器である。乗算器
６１８，６２０，６２２の係数Ａ，Ｂ，Ｃとして、例え
ば０から２５５までの任意の数値を設定できる。
成を示す。６０８はＹＵＶ４２２変換器５２６からの８
ビット輝度信号Ｙの入力端子、６１０，６１２，６１
４，６１６はクロックＴＶ＿ＣＬＫで動作するフロップ
フロップ、６１８は入力端子６０８からの遅延なしの輝
度信号に係数Ａを乗算する乗算器、６２０は１クロック
遅延のフリップフロップ６１０の出力に係数Ｂを乗算す
る乗算器、６２２は２クロック遅延のフリップフロップ
６１２の出力に係数Ｃを乗算する乗算器である。乗算器
６１８，６２０，６２２の係数Ａ，Ｂ，Ｃとして、例え
ば０から２５５までの任意の数値を設定できる。
【０１１２】６２４は、乗算器６１８の出力と乗算器６
２０の出力を加算する加算器、６２６は乗算器６２２の
出力と加算器６２４の出力を加算する加算器、６２８は
加算器６２６の出力に係数（Ａ＋Ｂ＋Ｃ）の逆数を乗算
する乗算器（又は、係数Ａ＋Ｂ＋Ｃの値で除算する除算
器）である。フリップフロップ６１４は、乗算器６２８
の出力データをクロックＴＶ＿ＣＬＫに従い取り込み、
Ｙデータの各ビット値の遅延をそろえ、フリップフロッ
プ６１６は、Ｙ信号を１クロック遅延して、ＵＶ信号と
の遅延タイミングを揃える。素子６１０〜６２６からな
る部分は、輝度信号用の３タップデジタルフィルタを構
成する。出力端子６３０から、低域ろ波されたＹ信号が
出力される。
２０の出力を加算する加算器、６２６は乗算器６２２の
出力と加算器６２４の出力を加算する加算器、６２８は
加算器６２６の出力に係数（Ａ＋Ｂ＋Ｃ）の逆数を乗算
する乗算器（又は、係数Ａ＋Ｂ＋Ｃの値で除算する除算
器）である。フリップフロップ６１４は、乗算器６２８
の出力データをクロックＴＶ＿ＣＬＫに従い取り込み、
Ｙデータの各ビット値の遅延をそろえ、フリップフロッ
プ６１６は、Ｙ信号を１クロック遅延して、ＵＶ信号と
の遅延タイミングを揃える。素子６１０〜６２６からな
る部分は、輝度信号用の３タップデジタルフィルタを構
成する。出力端子６３０から、低域ろ波されたＹ信号が
出力される。
【０１１３】例えば、係数Ａ＝１、Ｂ＝２、Ｃ＝１のと
き、伝達係数［１２１］でクロックＴＶ＿ＣＬＫの１／
２周波数ポイントに零点を持つＬＰＦを構成できる。Ａ
＝１、Ｂ＝０、Ｃ＝１のとき、伝達係数［１０１］でク
ロックＴＶ＿ＣＬＫの１／４周波数ポイントに零点を持
つノッチフィルタを構成できる。Ａ＝１、Ｂ＝６、Ｃ＝
１のとき、伝達係数［１６１］でクロックＴＶ＿ＣＬＫ
の１／２周波数ポイントが１／２ゲインになるＬＰＦを
構成できる。このように、輝度信号に対し３タップの任
意のＬＰＦを構成できる。
き、伝達係数［１２１］でクロックＴＶ＿ＣＬＫの１／
２周波数ポイントに零点を持つＬＰＦを構成できる。Ａ
＝１、Ｂ＝０、Ｃ＝１のとき、伝達係数［１０１］でク
ロックＴＶ＿ＣＬＫの１／４周波数ポイントに零点を持
つノッチフィルタを構成できる。Ａ＝１、Ｂ＝６、Ｃ＝
１のとき、伝達係数［１６１］でクロックＴＶ＿ＣＬＫ
の１／２周波数ポイントが１／２ゲインになるＬＰＦを
構成できる。このように、輝度信号に対し３タップの任
意のＬＰＦを構成できる。
【０１１４】６４８はＹＵＶ４２２変換器５２６からの
８ビット点順次ＵＶ信号の入力端子であり、６５０，６
５２，６５４，６５６，６５８はクロックＴＶ＿ＣＬＫ
で動作するフロップフロップ、６６０は入力端子６４８
からの遅延無しのＵＶ信号に係数Ｄを乗算する乗算器、
６６２は２クロック遅延のフリップフロップ６５２の出
力に係数Ｅを乗算する乗算器、６６４は４クロック遅延
のフリップフロップ６５６の出力に係数Ｆを乗算する乗
算器である。乗算器６６０，６６２，６６４の係数Ｄ，
Ｅ，Ｆとして、例えば０から２５５までの任意の数値を
設定できる。
８ビット点順次ＵＶ信号の入力端子であり、６５０，６
５２，６５４，６５６，６５８はクロックＴＶ＿ＣＬＫ
で動作するフロップフロップ、６６０は入力端子６４８
からの遅延無しのＵＶ信号に係数Ｄを乗算する乗算器、
６６２は２クロック遅延のフリップフロップ６５２の出
力に係数Ｅを乗算する乗算器、６６４は４クロック遅延
のフリップフロップ６５６の出力に係数Ｆを乗算する乗
算器である。乗算器６６０，６６２，６６４の係数Ｄ，
Ｅ，Ｆとして、例えば０から２５５までの任意の数値を
設定できる。
【０１１５】６６６は乗算器６６０の出力と乗算器６６
２の出力を加算する加算器、６６８は乗算器６６４出力
と加算器６６６の出力を加算する加算器、６７０は加算
器６６８の出力に係数（Ｄ＋Ｅ＋Ｆ）の逆数を乗算する
乗算器（又は、係数Ｄ＋Ｅ＋Ｆの値で除算する除算器）
である。フリップフロップ６５８は、乗算器６７０の出
力データをクロックＴＶ＿ＣＬＫに従い取り込み、ＵＶ
データの各ビットの遅延をそろえて出力する。素子６５
０乃至６７０からなる部分はＵＶ信号用の５タップデジ
タルフィルタを構成する。出力端子６５８から、低域ろ
波されたＵＶ信号が出力される。
２の出力を加算する加算器、６６８は乗算器６６４出力
と加算器６６６の出力を加算する加算器、６７０は加算
器６６８の出力に係数（Ｄ＋Ｅ＋Ｆ）の逆数を乗算する
乗算器（又は、係数Ｄ＋Ｅ＋Ｆの値で除算する除算器）
である。フリップフロップ６５８は、乗算器６７０の出
力データをクロックＴＶ＿ＣＬＫに従い取り込み、ＵＶ
データの各ビットの遅延をそろえて出力する。素子６５
０乃至６７０からなる部分はＵＶ信号用の５タップデジ
タルフィルタを構成する。出力端子６５８から、低域ろ
波されたＵＶ信号が出力される。
【０１１６】例えば、係数Ｄ＝１、Ｅ＝２、Ｆ＝１のと
き、伝達係数［１０２０１］でクロックＴＶ＿ＣＬＫの
１／４周波数ポイントに零点を持つノッチフィルタを構
成できる。Ａ＝１、Ｂ＝６、Ｃ＝１のとき、伝達係数
［１０６０１］でクロックＴＶ＿ＣＬＫの１／４周波数
ポイントのゲインが１／２になるノッチフィルタを構成
できる。
き、伝達係数［１０２０１］でクロックＴＶ＿ＣＬＫの
１／４周波数ポイントに零点を持つノッチフィルタを構
成できる。Ａ＝１、Ｂ＝６、Ｃ＝１のとき、伝達係数
［１０６０１］でクロックＴＶ＿ＣＬＫの１／４周波数
ポイントのゲインが１／２になるノッチフィルタを構成
できる。
【０１１７】このように、ＵＶ点順次信号のＵデータ及
びＶデータのそれぞれに対し、５タップのデジタルフィ
ルタを構成できる。輝度信号のデジタルフィルタが３タ
ップであるなに対し、ＵＶ信号のデジタルフィルタを５
タップで構成しているのは、ＵＶ信号が点順次信号なの
で、１画素置きの同色データを演算する必要があり、信
号帯域も輝度信号に対し半分なので特性的に適している
からである。
びＶデータのそれぞれに対し、５タップのデジタルフィ
ルタを構成できる。輝度信号のデジタルフィルタが３タ
ップであるなに対し、ＵＶ信号のデジタルフィルタを５
タップで構成しているのは、ＵＶ信号が点順次信号なの
で、１画素置きの同色データを演算する必要があり、信
号帯域も輝度信号に対し半分なので特性的に適している
からである。
【０１１８】図２０は、ＹＵＶ／ＲＧＢ変換器５２８の
内部回路構成を示す。ＮＴＳＣ又はＰＡＬ方式のＹＵＶ
信号をＲＧＢに変換する関係式は、以下の通りである。
即ち、 Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｕ＝０．４９３（Ｂ−Ｙ） Ｖ＝０．８７７（Ｒ−Ｙ） であるので、この逆変換は、 Ｒ＝Ｙ＋（１／０．８７７）Ｖ ＝Ｙ＋（２９２／２５６）Ｖ Ｂ＝Ｙ＋（１／０．４９３）Ｕ ＝Ｙ＋（５１９／２５６）Ｕ Ｇ＝（１／０．５８７）Ｙ−（０．２９９／０．５８７）Ｒ −（０．１１４／０．５８７）Ｂ ＝Ｙ−（０．２９９／０．５８７）（２９２／２５６）Ｖ −（０．１１４／０．５８７）（５１９／２５６）Ｕ ＝Ｙ−（１４９Ｖ＋１０１Ｕ）／２５６ となる。
内部回路構成を示す。ＮＴＳＣ又はＰＡＬ方式のＹＵＶ
信号をＲＧＢに変換する関係式は、以下の通りである。
即ち、 Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ Ｕ＝０．４９３（Ｂ−Ｙ） Ｖ＝０．８７７（Ｒ−Ｙ） であるので、この逆変換は、 Ｒ＝Ｙ＋（１／０．８７７）Ｖ ＝Ｙ＋（２９２／２５６）Ｖ Ｂ＝Ｙ＋（１／０．４９３）Ｕ ＝Ｙ＋（５１９／２５６）Ｕ Ｇ＝（１／０．５８７）Ｙ−（０．２９９／０．５８７）Ｒ −（０．１１４／０．５８７）Ｂ ＝Ｙ−（０．２９９／０．５８７）（２９２／２５６）Ｖ −（０．１１４／０．５８７）（５１９／２５６）Ｕ ＝Ｙ−（１４９Ｖ＋１０１Ｕ）／２５６ となる。
【０１１９】図２０は、この変換式を実現する。７１０
はＬＰＦ５２７からの輝度信号Ｙの入力端子、７１２は
可変ＬＰＦ５２７からの点順次ＵＶ信号の入力端子、７
１４は表示用ＳＳＧ５５２からのＵＶ点順次信号のＵＶ
識別信号ＵＶ＿ＳＥＬの入力端子、７１６はクロックＴ
Ｖ＿ＣＬＫの１クロック分、遅延させるフリップフロッ
プ、７１８はＵＶ識別信号ＵＶ＿ＳＥがＬ（低）のとき
にＵ信号を取り込むフリップフロップ、７２０はＵＶ識
別信号ＵＶ＿ＳＥＬがＨ（高）のときにＶ信号を取り込
むフリップフロップである。
はＬＰＦ５２７からの輝度信号Ｙの入力端子、７１２は
可変ＬＰＦ５２７からの点順次ＵＶ信号の入力端子、７
１４は表示用ＳＳＧ５５２からのＵＶ点順次信号のＵＶ
識別信号ＵＶ＿ＳＥＬの入力端子、７１６はクロックＴ
Ｖ＿ＣＬＫの１クロック分、遅延させるフリップフロッ
プ、７１８はＵＶ識別信号ＵＶ＿ＳＥがＬ（低）のとき
にＵ信号を取り込むフリップフロップ、７２０はＵＶ識
別信号ＵＶ＿ＳＥＬがＨ（高）のときにＶ信号を取り込
むフリップフロップである。
【０１２０】７２２はＲ信号を算出するためにＶ信号に
固定値（２９２／２５６）を乗算する係数乗算器、７２
４はＢ信号を算出するためにＵ信号に固定値（５１９／
２５６）を乗算する係数乗算器、７２６はＧ信号を算出
するためにＶ信号に固定値（１４９）を乗算する係数乗
算器、７２８はＧ信号を算出するためにＵ信号に固定値
（１０１）を乗算する係数乗算器である。
固定値（２９２／２５６）を乗算する係数乗算器、７２
４はＢ信号を算出するためにＵ信号に固定値（５１９／
２５６）を乗算する係数乗算器、７２６はＧ信号を算出
するためにＶ信号に固定値（１４９）を乗算する係数乗
算器、７２８はＧ信号を算出するためにＵ信号に固定値
（１０１）を乗算する係数乗算器である。
【０１２１】７３０は係数乗算器７２６の出力と係数乗
算器７２８の出力を加算する加算器、７３２は加算器７
３０の出力データを８ビット下位方向へビットシフトす
るシフタ、７３４はフリップフロップ７１６のＹ信号出
力からシフタ７３２の出力を減算する減算器である。７
３６は係数乗算器７２４の出力とフリップフロップ７１
６のＹ信号出力を加算する加算器、７３８は係数乗算器
７２２の出力とフリップフロップ７１６のＹ信号出力を
加算する加算器である。
算器７２８の出力を加算する加算器、７３２は加算器７
３０の出力データを８ビット下位方向へビットシフトす
るシフタ、７３４はフリップフロップ７１６のＹ信号出
力からシフタ７３２の出力を減算する減算器である。７
３６は係数乗算器７２４の出力とフリップフロップ７１
６のＹ信号出力を加算する加算器、７３８は係数乗算器
７２２の出力とフリップフロップ７１６のＹ信号出力を
加算する加算器である。
【０１２２】７５０，７５２，７５４はそれぞれ、負の
値まで表現しているＲ，Ｇ及びＢ信号を正値にリミット
するリミッタ、７６０，７６２，７６４はそれぞれ、Ｒ
リミッタ７５０、Ｇリミッタ７５２及びＢリミッタ７５
４の出力データをクロックＴＶ＿ＣＬＫに従って取り込
むフリップフロップである。
値まで表現しているＲ，Ｇ及びＢ信号を正値にリミット
するリミッタ、７６０，７６２，７６４はそれぞれ、Ｒ
リミッタ７５０、Ｇリミッタ７５２及びＢリミッタ７５
４の出力データをクロックＴＶ＿ＣＬＫに従って取り込
むフリップフロップである。
【０１２３】以上の構成により、ＹＵＶ信号がＲＧＢ形
式に変換される。出力端子７７０からＲ信号が出力さ
れ、出力端子７７２からＧ信号が出力され、出力端子７
７４からＢ信号が出力される。
式に変換される。出力端子７７０からＲ信号が出力さ
れ、出力端子７７２からＧ信号が出力され、出力端子７
７４からＢ信号が出力される。
【０１２４】クロックＴＶ＿ＣＬＫの周波数が１３．５
ＭＨｚである場合の、図１８に示す実施例の動作を説明
する。但し、撮像素子５１０からＦＩＦＯ５２５の出力
までの動作は、第２実施例の動作とほぼ同じであるが、
リサイズ回路５２０内にＹＵＶ４２２形式からＹＵＶ４
１１形式へ変換する回路があり、この変換回路はＵ／Ｖ
のデータを半分に間引き輝度Ｙのデータ詰めを行えばよ
い。また、ＴＶ系信号処理回路５４２からＴＶモニタ５
５０までの信号の流れは第２実施例と同じなので、説明
を省略する。
ＭＨｚである場合の、図１８に示す実施例の動作を説明
する。但し、撮像素子５１０からＦＩＦＯ５２５の出力
までの動作は、第２実施例の動作とほぼ同じであるが、
リサイズ回路５２０内にＹＵＶ４２２形式からＹＵＶ４
１１形式へ変換する回路があり、この変換回路はＵ／Ｖ
のデータを半分に間引き輝度Ｙのデータ詰めを行えばよ
い。また、ＴＶ系信号処理回路５４２からＴＶモニタ５
５０までの信号の流れは第２実施例と同じなので、説明
を省略する。
【０１２５】ＹＵＶ４２２変換器５２６は、ＦＩＦＯ５
２５から出力されるＹＵＶ４１１形式のデータのＵＶ信
号を平均値補間して、ＹＵＶ４２２形式に変換する。Ｙ
ＵＶ４２２変換器５２６の出力が可変ＬＰＦ５２７に入
力され、ここで、前述の通りＹ信号とＵＶ信号は、それ
ぞれに適したＬＰＦ処理を施され、信号の帯域を制限さ
れて、ＹＵＶ／ＲＧＢ変換器５２８に入力する。
２５から出力されるＹＵＶ４１１形式のデータのＵＶ信
号を平均値補間して、ＹＵＶ４２２形式に変換する。Ｙ
ＵＶ４２２変換器５２６の出力が可変ＬＰＦ５２７に入
力され、ここで、前述の通りＹ信号とＵＶ信号は、それ
ぞれに適したＬＰＦ処理を施され、信号の帯域を制限さ
れて、ＹＵＶ／ＲＧＢ変換器５２８に入力する。
【０１２６】ＹＵＶ／ＲＧＢ変換器５２８からＬＣＤ制
御回路５３６の入力までのタイミングを図２１に示す。
図２１を参照して、本実施例の動作を説明する。
御回路５３６の入力までのタイミングを図２１に示す。
図２１を参照して、本実施例の動作を説明する。
【０１２７】図２１で、ＢＬＫ信号は、表示用同期信号
発生回路５５２からＬＣＤ＿ＣＬＫ発生回路５３０へ送
られるブランキング信号であり、ＬＣＤ＿ＣＬＫ発生回
路５３０は、これをクロックＬＣＤ＿ＣＬＫの発生タイ
ミングの同期信号として使用する。ＢＬＫ信号がＨのと
き、クロックＬＣＤ＿ＣＬＫはクロックＴＶ＿ＣＬＫを
７／１８に間引いたものとなる。ＢＬＫ信号がＬのと
き、ＬＣＤ＿ＣＬＫ発生回路５３０は、ブランキング中
に必要なクロックを供給するようにプログラマブルにク
ロックＬＣＤ＿ＣＬＫを発生する。このＢＬＫ信号は、
ＦＩＦＯ５２５のブランキング信号と共通の信号でもよ
いが、その場合、ＦＩＦＯ５２５から点順次変換器５３
２の入力までの遅延を考慮して、ＬＣＤ＿ＣＬＫ発生回
路５３０での同期タイミングを取る必要がある。
発生回路５５２からＬＣＤ＿ＣＬＫ発生回路５３０へ送
られるブランキング信号であり、ＬＣＤ＿ＣＬＫ発生回
路５３０は、これをクロックＬＣＤ＿ＣＬＫの発生タイ
ミングの同期信号として使用する。ＢＬＫ信号がＨのと
き、クロックＬＣＤ＿ＣＬＫはクロックＴＶ＿ＣＬＫを
７／１８に間引いたものとなる。ＢＬＫ信号がＬのと
き、ＬＣＤ＿ＣＬＫ発生回路５３０は、ブランキング中
に必要なクロックを供給するようにプログラマブルにク
ロックＬＣＤ＿ＣＬＫを発生する。このＢＬＫ信号は、
ＦＩＦＯ５２５のブランキング信号と共通の信号でもよ
いが、その場合、ＦＩＦＯ５２５から点順次変換器５３
２の入力までの遅延を考慮して、ＬＣＤ＿ＣＬＫ発生回
路５３０での同期タイミングを取る必要がある。
【０１２８】図２１では、クロックＴＶ＿ＣＬＫは、表
示用同期信号発生回路５５２から出力される１３．５Ｍ
Ｈｚのクロックである。Ｙ、Ｕ／Ｖ及びＵＶ＿ＳＥＬの
各信号は、ＹＵＶ／ＲＧＢ変換器５２８の入力である。
ＹFF、ＵFF及びＶFFはそれぞれ、ＹＵＶ／ＲＧＢ変換器
５２８内のフリップフロップ７１６，７１８，７２０の
出力信号である。Ｒ信号、Ｇ信号及びＢ信号はそれぞ
れ、ＹＵＶ／ＲＧＢ変換器５２８のＲ出力、Ｇ出力及び
Ｂ出力である。ＲＧＢ＿ＳＥＬは、点順次変換器５３２
に入力するＲ信号、Ｇ信号及びＢ信号のどれを選択して
いるかを示す信号であり、クロックＬＣＤ＿ＣＬＫの立
下りに同期して切り替わる。
示用同期信号発生回路５５２から出力される１３．５Ｍ
Ｈｚのクロックである。Ｙ、Ｕ／Ｖ及びＵＶ＿ＳＥＬの
各信号は、ＹＵＶ／ＲＧＢ変換器５２８の入力である。
ＹFF、ＵFF及びＶFFはそれぞれ、ＹＵＶ／ＲＧＢ変換器
５２８内のフリップフロップ７１６，７１８，７２０の
出力信号である。Ｒ信号、Ｇ信号及びＢ信号はそれぞ
れ、ＹＵＶ／ＲＧＢ変換器５２８のＲ出力、Ｇ出力及び
Ｂ出力である。ＲＧＢ＿ＳＥＬは、点順次変換器５３２
に入力するＲ信号、Ｇ信号及びＢ信号のどれを選択して
いるかを示す信号であり、クロックＬＣＤ＿ＣＬＫの立
下りに同期して切り替わる。
【０１２９】ＲＧＢ＿ＳＥＬ信号は、第１実施例で説明
したように、 モード＃０：Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，・・・ モード＃１：Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，・・・ モード＃２：Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，・・・ モード＃３：Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，・・・ モード＃４：Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，・・・ モード＃５：Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，・・・ の６種類の変換モードを選択でき、液晶パネルのドット
カラー配列（デルタ配列及びストライプ配列など）に合
わせてモードを選択する。ライン毎にモードが異なって
も対応できる。図２１は、モード＃０の場合を示す。
したように、 モード＃０：Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，・・・ モード＃１：Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，・・・ モード＃２：Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，・・・ モード＃３：Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，・・・ モード＃４：Ｂ，Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，・・・ モード＃５：Ｇ，Ｒ，Ｂ，Ｇ，Ｒ，Ｂ，・・・ の６種類の変換モードを選択でき、液晶パネルのドット
カラー配列（デルタ配列及びストライプ配列など）に合
わせてモードを選択する。ライン毎にモードが異なって
も対応できる。図２１は、モード＃０の場合を示す。
【０１３０】クロックＬＣＤ＿ＣＬＫは、前述のように
ＬＣＤ＿ＣＬＫ発生回路５３０でクロックＴＶ＿ＣＬＫ
を７／１８に間引いたクロックからなる。ＲＧＢ＿ＦＦ
は、フリップフロップ５３４の出力を示す。図２１は、
クロックＴＶ＿ＣＬＫのクロック０からクロック１９ま
での期間を示しており、そのクロック０の立ち上がりに
同期してＹ信号にＹ０、Ｕ／Ｖ信号にＵ０が入力され、
クロック１の立ち上がりに同期してＹ信号にＹ１、Ｕ／
Ｖ信号にＶ１が入力される。以降、クロックＴＶ＿ＣＬ
Ｋが立ち上がる都度、Ｙ信号にはＹ２、Ｙ３、・・・、
Ｕ／Ｖ信号にはＵ２、Ｖ３、・・・が入力される。
ＬＣＤ＿ＣＬＫ発生回路５３０でクロックＴＶ＿ＣＬＫ
を７／１８に間引いたクロックからなる。ＲＧＢ＿ＦＦ
は、フリップフロップ５３４の出力を示す。図２１は、
クロックＴＶ＿ＣＬＫのクロック０からクロック１９ま
での期間を示しており、そのクロック０の立ち上がりに
同期してＹ信号にＹ０、Ｕ／Ｖ信号にＵ０が入力され、
クロック１の立ち上がりに同期してＹ信号にＹ１、Ｕ／
Ｖ信号にＶ１が入力される。以降、クロックＴＶ＿ＣＬ
Ｋが立ち上がる都度、Ｙ信号にはＹ２、Ｙ３、・・・、
Ｕ／Ｖ信号にはＵ２、Ｖ３、・・・が入力される。
【０１３１】ＹFF信号は、Ｙ信号に１クロック遅れて、
Ｙ０、Ｙ１、・・・となり、ＵFF信号は、クロックＴＶ
＿ＣＬＫの立ち上がりに同期して、ＵＶ＿ＳＥＬがＬの
ときのＵ／Ｖ信号のＵ信号部分をラッチした信号からな
り、ＶFF信号は、クロックＴＶ＿ＣＬＫの立ち上がりに
同期して、ＵＶ＿ＳＥＬがＨのときのＵ／Ｖ信号のＶ信
号部分をラッチした信号からなる。
Ｙ０、Ｙ１、・・・となり、ＵFF信号は、クロックＴＶ
＿ＣＬＫの立ち上がりに同期して、ＵＶ＿ＳＥＬがＬの
ときのＵ／Ｖ信号のＵ信号部分をラッチした信号からな
り、ＶFF信号は、クロックＴＶ＿ＣＬＫの立ち上がりに
同期して、ＵＶ＿ＳＥＬがＨのときのＵ／Ｖ信号のＶ信
号部分をラッチした信号からなる。
【０１３２】Ｒ信号は、ＹＵＶ／ＲＧＢ変換器５２８で
Ｒ＝Ｙ＋（２９２／２５６）Ｖの変換により生成され、
クロックＴＶ＿ＣＬＫの立ち上がりに同期して２クロッ
ク目からＲ０、Ｒ１、Ｒ２、・・・と出力される。Ｇ信
号は、ＹＵＶ／ＲＧＢ変換器５２８でＧ＝Ｙ−（１４９
Ｖ＋１０１Ｕ）／２５６の変換により生成され、クロッ
クＴＶ＿ＣＬＫの立ち上がりに同期して２クロック目か
らＧ０、Ｇ１、Ｇ２、・・・と出力される。Ｂ信号は、
ＹＵＶ／ＲＧＢ変換器５２８でＢ＝Ｙ＋（５１９／２５
６）Ｕの変換により生成され、クロックＴＶ＿ＣＬＫの
立ち上がりに同期して２クロック目からＢ０、Ｂ１、Ｂ
２、・・・と出力される。
Ｒ＝Ｙ＋（２９２／２５６）Ｖの変換により生成され、
クロックＴＶ＿ＣＬＫの立ち上がりに同期して２クロッ
ク目からＲ０、Ｒ１、Ｒ２、・・・と出力される。Ｇ信
号は、ＹＵＶ／ＲＧＢ変換器５２８でＧ＝Ｙ−（１４９
Ｖ＋１０１Ｕ）／２５６の変換により生成され、クロッ
クＴＶ＿ＣＬＫの立ち上がりに同期して２クロック目か
らＧ０、Ｇ１、Ｇ２、・・・と出力される。Ｂ信号は、
ＹＵＶ／ＲＧＢ変換器５２８でＢ＝Ｙ＋（５１９／２５
６）Ｕの変換により生成され、クロックＴＶ＿ＣＬＫの
立ち上がりに同期して２クロック目からＢ０、Ｂ１、Ｂ
２、・・・と出力される。
【０１３３】ＲＧＢ＿ＳＥＬ信号が選択する色をクロッ
クＬＣＤ＿ＣＬＫの立下りでラッチしたのが、ＲＧＢ＿
ＦＦ信号である。クロックＬＣＤ＿ＣＬＫの１クロック
目でＲ１をラッチし、２クロック目でＧ４をラッチし、
３クロック目でＢ６をラッチしている。以降、Ｒ／Ｇ／
Ｂを順に切り替えて、繰り返しラッチしていく。このＲ
ＧＢ＿ＦＦ５３４の出力信号が、液晶表示用の水平２８
０ドットに変換された信号になる。
クＬＣＤ＿ＣＬＫの立下りでラッチしたのが、ＲＧＢ＿
ＦＦ信号である。クロックＬＣＤ＿ＣＬＫの１クロック
目でＲ１をラッチし、２クロック目でＧ４をラッチし、
３クロック目でＢ６をラッチしている。以降、Ｒ／Ｇ／
Ｂを順に切り替えて、繰り返しラッチしていく。このＲ
ＧＢ＿ＦＦ５３４の出力信号が、液晶表示用の水平２８
０ドットに変換された信号になる。
【０１３４】クロックＬＣＤ＿ＣＬＫは、ゲートされた
クロック（Ｇａｔｅｄ Ｃｌｏｃｋ）なので、クロック
発生時の遅延が懸念される。また、ＬＣＤ制御回路５３
６がクロックＬＣＤ＿ＣＬＫの立ち上がりでデータを取
り込めば、セットアップ／ホールドに余裕ができる。こ
れらの観点から、図２１に示すように、点順次変換器５
３２の切替え及びフリップフロップ５３４からのＲＧＢ
＿ＦＦ信号出力を、クロックＬＣＤ＿ＣＬＫの立下りに
同期させている。タイミング的な関係次第では、実回路
のプロセスに拠るところが支配的だが、点順次変換器５
３２の切替え及びフリップフロップ５３４のＲＧＢ＿Ｆ
Ｆ出力をクロックＬＣＤ＿ＣＬＫの立ち上がりに同期さ
せても良い。
クロック（Ｇａｔｅｄ Ｃｌｏｃｋ）なので、クロック
発生時の遅延が懸念される。また、ＬＣＤ制御回路５３
６がクロックＬＣＤ＿ＣＬＫの立ち上がりでデータを取
り込めば、セットアップ／ホールドに余裕ができる。こ
れらの観点から、図２１に示すように、点順次変換器５
３２の切替え及びフリップフロップ５３４からのＲＧＢ
＿ＦＦ信号出力を、クロックＬＣＤ＿ＣＬＫの立下りに
同期させている。タイミング的な関係次第では、実回路
のプロセスに拠るところが支配的だが、点順次変換器５
３２の切替え及びフリップフロップ５３４のＲＧＢ＿Ｆ
Ｆ出力をクロックＬＣＤ＿ＣＬＫの立ち上がりに同期さ
せても良い。
【０１３５】フリップフロップ５３４のＲＧＢ＿ＦＦ信
号出力はＬＣＤ制御回路５３６に入力する。ＬＣＤ制御
回路５３６は、液晶表示に一致したＲＧＢ点順次データ
を、液晶パネル５４０に表示できるように駆動する。Ｌ
ＣＤ制御回路５３６はまた、フリップフロップ５３４の
出力を電圧／電流変換し、液晶表示パネル５４０へ出力
してもよい。液晶表示パネル５４０は、表示能力の２８
０×２２０ドットで、入力画像データを可視画像画像と
して表示する。ＬＣＤ制御回路５３６は、ＬＣＤ制御回
路３３６でのＬＣＤ用クロックと異なり、ＬＣＤ＿ＣＬ
Ｋ発生回路５３０からのＬＣＤ＿ＣＬＫに同期して動作
する。
号出力はＬＣＤ制御回路５３６に入力する。ＬＣＤ制御
回路５３６は、液晶表示に一致したＲＧＢ点順次データ
を、液晶パネル５４０に表示できるように駆動する。Ｌ
ＣＤ制御回路５３６はまた、フリップフロップ５３４の
出力を電圧／電流変換し、液晶表示パネル５４０へ出力
してもよい。液晶表示パネル５４０は、表示能力の２８
０×２２０ドットで、入力画像データを可視画像画像と
して表示する。ＬＣＤ制御回路５３６は、ＬＣＤ制御回
路３３６でのＬＣＤ用クロックと異なり、ＬＣＤ＿ＣＬ
Ｋ発生回路５３０からのＬＣＤ＿ＣＬＫに同期して動作
する。
【０１３６】（第５実施例）図２３は、本発明の第５実
施例の概略構成ブロック図を示す。この実施例では、第
４実施例に対し、ＲＧＢ点順次後のデータをバイリニア
演算を施してリサイズデータを生成することで、空間的
に連続した画像データを得ることができ、よりきれいな
画像を液晶表示パネル上に表示させることができる。ま
た、第２実施例に対し、ＲＧＢ点順次後にリサイズを行
うことで、ＲＧＢ各色でリサイズ回路を有することなく
リサイズ回路を１つで構成することができ、回路規模を
削減できる。
施例の概略構成ブロック図を示す。この実施例では、第
４実施例に対し、ＲＧＢ点順次後のデータをバイリニア
演算を施してリサイズデータを生成することで、空間的
に連続した画像データを得ることができ、よりきれいな
画像を液晶表示パネル上に表示させることができる。ま
た、第２実施例に対し、ＲＧＢ点順次後にリサイズを行
うことで、ＲＧＢ各色でリサイズ回路を有することなく
リサイズ回路を１つで構成することができ、回路規模を
削減できる。
【０１３７】８００は光学像を電気信号に変換する撮像
素子、８０２は撮像素子８００からのアナログ画像信号
をディジタル信号に変換するＡ／Ｄ変換器、８０８はク
ロックシフタ、８０４は、水晶発振器（例えば、発振周
波数３６ＭＨｚ）８０６の出力に従い撮像素子８００、
Ａ／Ｄ変換器８０２及びクロックシフタ８０８が必要と
するクロック及びタイミング信号を生成するタイミング
発生回路（ＴＧ）である。
素子、８０２は撮像素子８００からのアナログ画像信号
をディジタル信号に変換するＡ／Ｄ変換器、８０８はク
ロックシフタ、８０４は、水晶発振器（例えば、発振周
波数３６ＭＨｚ）８０６の出力に従い撮像素子８００、
Ａ／Ｄ変換器８０２及びクロックシフタ８０８が必要と
するクロック及びタイミング信号を生成するタイミング
発生回路（ＴＧ）である。
【０１３８】クロックシフタ８０８は、発振器８０６に
同期しているＡ／Ｄ変換器８０２の出力データを、撮像
信号処理回路８１０以降の後段回路のＴＶ＿ＣＬＫに同
期するデータへ乗り換えるための回路である。クロック
シフタ８０８は、第２実施例のクロックシフタ３３１と
同じ作用の回路である。例えば、第１実施例上のＦＩＦ
Ｏ２６などを構成した回路で実現可能だが、ＦＩＦＯ２
６のＳＲＡＭをフリップフロップに置き換えて、段数の
少ないＦＩＦＯとして構成している。
同期しているＡ／Ｄ変換器８０２の出力データを、撮像
信号処理回路８１０以降の後段回路のＴＶ＿ＣＬＫに同
期するデータへ乗り換えるための回路である。クロック
シフタ８０８は、第２実施例のクロックシフタ３３１と
同じ作用の回路である。例えば、第１実施例上のＦＩＦ
Ｏ２６などを構成した回路で実現可能だが、ＦＩＦＯ２
６のＳＲＡＭをフリップフロップに置き換えて、段数の
少ないＦＩＦＯとして構成している。
【０１３９】８１０は、クロックシフタ８０８の出力デ
ータに色キャリア除去、アパーチャ補正及びガンマ処理
等を施して輝度信号を作り、同時に色補間、マトリクス
変換、ガンマ処理及びゲイン調整等を施して色差信号を
作り、ＹＵＶ形式の映像データを形成する撮像信号処理
回路であり、第４実施例の撮像信号処理回路５１４と同
じ作用を具備する。
ータに色キャリア除去、アパーチャ補正及びガンマ処理
等を施して輝度信号を作り、同時に色補間、マトリクス
変換、ガンマ処理及びゲイン調整等を施して色差信号を
作り、ＹＵＶ形式の映像データを形成する撮像信号処理
回路であり、第４実施例の撮像信号処理回路５１４と同
じ作用を具備する。
【０１４０】８１２は、撮像信号処理回路８１０からの
画像データをリサイズするリサイズ回路であり、第４実
施例上のリサイズ回路５２０と同じ作用の回路である。
８１８は、メモリ（ＤＲＡＭ）８２０に対する書込み回
路８１４及び読出し回路８１６を具備し、リサイズ回路
８１２からの映像データをメモリ８２０に書き込み、メ
モリ８２０に記憶される映像データを読み出すメモリイ
ンターフェースであり、第４実施例上のメモリインター
フェース５２２と同じ作用の回路である。
画像データをリサイズするリサイズ回路であり、第４実
施例上のリサイズ回路５２０と同じ作用の回路である。
８１８は、メモリ（ＤＲＡＭ）８２０に対する書込み回
路８１４及び読出し回路８１６を具備し、リサイズ回路
８１２からの映像データをメモリ８２０に書き込み、メ
モリ８２０に記憶される映像データを読み出すメモリイ
ンターフェースであり、第４実施例上のメモリインター
フェース５２２と同じ作用の回路である。
【０１４１】第１実施例及び第４実施例の場合と同様
に、画像表示用のメモリ空間（いわゆるＶＲＡＭ）はメ
モリ８２０上に割り当てられ、前述の通りＶＲＡＭにお
ける画像データの格納形式には、Ｙ：Ｕ：Ｖ＝４：２：
２とＹ：Ｕ：Ｖ＝４：１：１の２通りがある。この実施
例では、Ｙ：Ｕ：Ｖ＝４：２：２の形式のＶＲＡＭの場
合について記載する。つまり、リサイズ回路８１２内で
撮像信号処理回路８１０からのＹＵＶ＝４２２の信号形
式を、メモリインターフェース８１８を通して、ＤＲＡ
Ｍ８２０に書き込み、ＶＲＡＭを構成する。
に、画像表示用のメモリ空間（いわゆるＶＲＡＭ）はメ
モリ８２０上に割り当てられ、前述の通りＶＲＡＭにお
ける画像データの格納形式には、Ｙ：Ｕ：Ｖ＝４：２：
２とＹ：Ｕ：Ｖ＝４：１：１の２通りがある。この実施
例では、Ｙ：Ｕ：Ｖ＝４：２：２の形式のＶＲＡＭの場
合について記載する。つまり、リサイズ回路８１２内で
撮像信号処理回路８１０からのＹＵＶ＝４２２の信号形
式を、メモリインターフェース８１８を通して、ＤＲＡ
Ｍ８２０に書き込み、ＶＲＡＭを構成する。
【０１４２】８４０は第４実施例と同じ作用のＴＶ系信
号処理回路、８４２はＴＶ系信号処理回路８４０からの
コンポジット映像データをアナログ信号に変換するＤ／
Ａ変換器、８４４はＤ／Ａ変換器８４２の出力信号から
高周波ノイズ成分を除去するローパスフィルタ（ＬＰ
Ｆ）、８４６はＬＰＦ８４４の出力を増幅するビデオア
ンプ、８４８はビデオアンプ８４６から出力されるコン
ポジット映像信号を画像表示するＴＶモニタである。
号処理回路、８４２はＴＶ系信号処理回路８４０からの
コンポジット映像データをアナログ信号に変換するＤ／
Ａ変換器、８４４はＤ／Ａ変換器８４２の出力信号から
高周波ノイズ成分を除去するローパスフィルタ（ＬＰ
Ｆ）、８４６はＬＰＦ８４４の出力を増幅するビデオア
ンプ、８４８はビデオアンプ８４６から出力されるコン
ポジット映像信号を画像表示するＴＶモニタである。
【０１４３】８３０は、付属する発振器８３２のクロッ
クを基に表示用のタイミング信号を生成する表示用同期
信号発生回路である。表示用同期信号発生回路８３０
は、クロックシフタ８１３、撮像信号処理回路８１０、
リサイズ回路８１２、メモリインターフェース８１８、
可変フィルタ８２２、ＹＵＶ／ＲＧＢ変換器８２４、Ｌ
ＣＤ＿ＣＬＫ発生回路８３４、点順次変換器８２６、Ｔ
Ｖ系信号処理回路８４０及びＤ／Ａ変換器８４２のそれ
ぞれに表示用のタイミング信号又はＴＶ＿ＣＬＫを供給
する。
クを基に表示用のタイミング信号を生成する表示用同期
信号発生回路である。表示用同期信号発生回路８３０
は、クロックシフタ８１３、撮像信号処理回路８１０、
リサイズ回路８１２、メモリインターフェース８１８、
可変フィルタ８２２、ＹＵＶ／ＲＧＢ変換器８２４、Ｌ
ＣＤ＿ＣＬＫ発生回路８３４、点順次変換器８２６、Ｔ
Ｖ系信号処理回路８４０及びＤ／Ａ変換器８４２のそれ
ぞれに表示用のタイミング信号又はＴＶ＿ＣＬＫを供給
する。
【０１４４】発振器８３２は、例えば２７ＭＨｚで発振
し、表示用同期信号発生回路８３０は、発振器８３２の
２７ＭＨｚのクロックを２分周した１３．５ＭＨｚをＴ
Ｖ＿ＣＬＫとしてＤ／Ａ変換器８４２に印加する。Ｄ／
Ａ変換器８４２は、そのクロックに従いＴＶ系信号処理
回路８４０からのコンポジット映像データをアナログ信
号に変換する。ＴＶ＿ＣＬＫとして、１３．５ＭＨｚ、
１４．３１８１８ＭＨｚ及び１４．１８７５ＭＨｚの３
種類の周波数が考えられる。その理由は、第４実施例で
述べた通りである。
し、表示用同期信号発生回路８３０は、発振器８３２の
２７ＭＨｚのクロックを２分周した１３．５ＭＨｚをＴ
Ｖ＿ＣＬＫとしてＤ／Ａ変換器８４２に印加する。Ｄ／
Ａ変換器８４２は、そのクロックに従いＴＶ系信号処理
回路８４０からのコンポジット映像データをアナログ信
号に変換する。ＴＶ＿ＣＬＫとして、１３．５ＭＨｚ、
１４．３１８１８ＭＨｚ及び１４．１８７５ＭＨｚの３
種類の周波数が考えられる。その理由は、第４実施例で
述べた通りである。
【０１４５】８２２は、メモリインターフェース８１８
からの映像データ（例えば、７２０×４８４画素）を液
晶表示パネル（例えば、２８０×２２０ドット）にきれ
いに表示するための可変フィルタ回路で、第４実施例上
の可変ＬＰＦ５２７に準じた構成の回路であって、例え
ばフィルタのタップ数が７タップに増えた回路である。
可変フィルタ８２２により、エイリアス等のノイズを削
減したり、中間帯域を持ち上げ解像感をあげたりしてき
れいな映像を液晶パネルに表示できる。また、可変フィ
ルタ８２２は、周波数特性を変更可能である。例えば、
液晶表示パネルの表示解像度に合わせてこの周波数特性
を変えることで、液晶表示画質の最適化を図れる。
からの映像データ（例えば、７２０×４８４画素）を液
晶表示パネル（例えば、２８０×２２０ドット）にきれ
いに表示するための可変フィルタ回路で、第４実施例上
の可変ＬＰＦ５２７に準じた構成の回路であって、例え
ばフィルタのタップ数が７タップに増えた回路である。
可変フィルタ８２２により、エイリアス等のノイズを削
減したり、中間帯域を持ち上げ解像感をあげたりしてき
れいな映像を液晶パネルに表示できる。また、可変フィ
ルタ８２２は、周波数特性を変更可能である。例えば、
液晶表示パネルの表示解像度に合わせてこの周波数特性
を変えることで、液晶表示画質の最適化を図れる。
【０１４６】８２４は、可変フィルタ８２２からのＹＵ
Ｖ形式の映像データをＲＧＢ形式に変換するＹＵＶ／Ｒ
ＧＢ変換器であり、第４実施例のＹＵＶ／ＲＧＢ変換器
５２８と同じ回路構成によりＹＵＶデータをＲＧＢ形式
のデータに変換する。
Ｖ形式の映像データをＲＧＢ形式に変換するＹＵＶ／Ｒ
ＧＢ変換器であり、第４実施例のＹＵＶ／ＲＧＢ変換器
５２８と同じ回路構成によりＹＵＶデータをＲＧＢ形式
のデータに変換する。
【０１４７】８２６は、ＹＵＶ／ＲＧＢ変換器８２４の
出力ＲＧＢ信号をＲＧＢに点順次化する点順次化回路で
あり、第４実施例の場合とは異なる。８２８は、ＲＧＢ
点順次化回路８２６からのＲＧＢ点順次信号をバイリニ
ア演算による補間を行いながらリサイズする線形補間リ
サイズ回路である。８３４は、ＴＶ＿ＣＬＫから液晶表
示用クロックであるＬＣＤ＿ＣＬＫを発生するＬＣＤ＿
ＣＬＫ発生回路であり、第４実施例のＬＣＤ＿ＣＬＫ発
生回路５３０と多少異なり、線形補間リサイズ回路８２
８の出力に合わせて、ＴＶ＿ＣＬＫを間引いた歯抜けク
ロックを生成する。
出力ＲＧＢ信号をＲＧＢに点順次化する点順次化回路で
あり、第４実施例の場合とは異なる。８２８は、ＲＧＢ
点順次化回路８２６からのＲＧＢ点順次信号をバイリニ
ア演算による補間を行いながらリサイズする線形補間リ
サイズ回路である。８３４は、ＴＶ＿ＣＬＫから液晶表
示用クロックであるＬＣＤ＿ＣＬＫを発生するＬＣＤ＿
ＣＬＫ発生回路であり、第４実施例のＬＣＤ＿ＣＬＫ発
生回路５３０と多少異なり、線形補間リサイズ回路８２
８の出力に合わせて、ＴＶ＿ＣＬＫを間引いた歯抜けク
ロックを生成する。
【０１４８】図２４は、ＲＧＢ点順次化回路８２６、線
形補間リサイズ回路８２８及びＬＣＤ＿ＣＬＫ発生回路
８３４を複合した回路構成図を示し、図２５はそのタイ
ミング図を示す。図２４及び図２５を参照して、これら
の動作を説明する。
形補間リサイズ回路８２８及びＬＣＤ＿ＣＬＫ発生回路
８３４を複合した回路構成図を示し、図２５はそのタイ
ミング図を示す。図２４及び図２５を参照して、これら
の動作を説明する。
【０１４９】図２４において、９０２，９０４はそれぞ
れ図３のセレクタ８０，８２と同様に動作し、ＲＧＢ入
力のＧとＢを選択するセレクタである。９０８はアンド
回路であり、垂直ラインのカウンタの最下位ビットのＶ
＿ＣＯＵＮＴ（０）に対して、ライン切り替え制御信号
ＧＢ＿Ｌ＿ＣＨＧとの論理積によりラインごとのＧＢ，
ＢＧの切り替えを制御する。また、９０６は排他的論理
和(ＸＯＲ)回路であり、アンド回路９０８の出力に対し
て逆転切り替え制御信号ＧＢ＿ＩＮＶとの排他的論理和
により、反転するか否かを制御する。このライン切り替
え制御信号ＧＢ＿Ｌ＿ＣＨＧと逆転切り替え制御信号Ｇ
Ｂ＿ＩＮＶは、０と１のどちらかを選んで固定値を設定
することにより、第１実施例で述べた図３上のＣＯＬＯ
Ｒ＿ＣＨＧ信号と同様な信号を生成する。
れ図３のセレクタ８０，８２と同様に動作し、ＲＧＢ入
力のＧとＢを選択するセレクタである。９０８はアンド
回路であり、垂直ラインのカウンタの最下位ビットのＶ
＿ＣＯＵＮＴ（０）に対して、ライン切り替え制御信号
ＧＢ＿Ｌ＿ＣＨＧとの論理積によりラインごとのＧＢ，
ＢＧの切り替えを制御する。また、９０６は排他的論理
和(ＸＯＲ)回路であり、アンド回路９０８の出力に対し
て逆転切り替え制御信号ＧＢ＿ＩＮＶとの排他的論理和
により、反転するか否かを制御する。このライン切り替
え制御信号ＧＢ＿Ｌ＿ＣＨＧと逆転切り替え制御信号Ｇ
Ｂ＿ＩＮＶは、０と１のどちらかを選んで固定値を設定
することにより、第１実施例で述べた図３上のＣＯＬＯ
Ｒ＿ＣＨＧ信号と同様な信号を生成する。
【０１５０】９１０は、入力Ｒ信号をＴＶ＿ＣＬＫで取
り込むフリップフロップ、９１２は、セレクタ９０２か
らのＧ信号又はＢ信号をＴＶ＿ＣＬＫで取り込むフリッ
プフロップ、９１４は、セレクタ９０４からのＢ信号又
はＧ信号をＴＶ＿ＣＬＫで取り込むフリップフロップで
ある。９１６は、図３のセレクタ８４と同じ作用のセレ
クタ、９１８は図３のセレクタ８４と同じ作用のセレク
タである。但し、ここでは、フリップフロップ９１０，
９１２,９１４のそれぞれの前後の信号をセレクタ９１
６とセレクタ９１８で切り替えて、連続した２点のデー
タを後段の線形補間リサイズ回路９２６（８２８）へ出
力する。その連続した２点のデータがＲＧＢの点順次で
切り替わっている。
り込むフリップフロップ、９１２は、セレクタ９０２か
らのＧ信号又はＢ信号をＴＶ＿ＣＬＫで取り込むフリッ
プフロップ、９１４は、セレクタ９０４からのＢ信号又
はＧ信号をＴＶ＿ＣＬＫで取り込むフリップフロップで
ある。９１６は、図３のセレクタ８４と同じ作用のセレ
クタ、９１８は図３のセレクタ８４と同じ作用のセレク
タである。但し、ここでは、フリップフロップ９１０，
９１２,９１４のそれぞれの前後の信号をセレクタ９１
６とセレクタ９１８で切り替えて、連続した２点のデー
タを後段の線形補間リサイズ回路９２６（８２８）へ出
力する。その連続した２点のデータがＲＧＢの点順次で
切り替わっている。
【０１５１】９２０は、第１実施例のｃｏｌｏｒ＿ｃｏ
ｕｎｔと同様の信号を生成する回路であり、別途設定で
きるレジスタ１ＳＴ＿ＬＩＮＥ＿ＳＴとレジスタ２ＮＤ
＿ＬＩＮＥ＿ＳＴの値により、第１ライン（奇数列）と
第２ライン（偶数列）の始まりの色が指定される。その
値は、ＬＣＤ表示パネル８３８のデルタ配列に適応させ
るように、動作に先立って予め設定される。さらに、図
４に示すように、ＲＧＢ各色信号の出力順を第１ライ
ン，第２ラインのそれぞれについて設定する。この設定
方法については第１の実施例において述べたとおりであ
る。図２４の回路９１０〜９２０が、ＲＧＢ点順次化回
路８２６に相当する。線形補間リサイズ回路８２８は、
ＲＧＢ点順次化回路８２６からの連続する２点のデータ
入力を、予め設定してあるリサイズ率によりリサイズ後
の位相を算出して、バイリニア演算で補間データを出力
する。
ｕｎｔと同様の信号を生成する回路であり、別途設定で
きるレジスタ１ＳＴ＿ＬＩＮＥ＿ＳＴとレジスタ２ＮＤ
＿ＬＩＮＥ＿ＳＴの値により、第１ライン（奇数列）と
第２ライン（偶数列）の始まりの色が指定される。その
値は、ＬＣＤ表示パネル８３８のデルタ配列に適応させ
るように、動作に先立って予め設定される。さらに、図
４に示すように、ＲＧＢ各色信号の出力順を第１ライ
ン，第２ラインのそれぞれについて設定する。この設定
方法については第１の実施例において述べたとおりであ
る。図２４の回路９１０〜９２０が、ＲＧＢ点順次化回
路８２６に相当する。線形補間リサイズ回路８２８は、
ＲＧＢ点順次化回路８２６からの連続する２点のデータ
入力を、予め設定してあるリサイズ率によりリサイズ後
の位相を算出して、バイリニア演算で補間データを出力
する。
【０１５２】図２５のタイミング図を参照して、７／９
倍時のバイリニア補間でのリサイズ動作例を説明する。
７／９倍では、入力９画素に対し７画素を出力する。図
２５は、上から、回路の動作クロック「ＴＶ＿ＣＬ
Ｋ」、入力データの位相をカウントする「分母カウンタ
値」（０〜８を繰り返しカウントする）、分母の値の９
を入力１画素ごとに加算していく「分母加算」値、分母
加算値を分子７で除算した「分母加算／分子の商」値、
「分母加算／分子の余」値、分母加算／分子値が０又は
８以上の時の「□印」、セレクタ９１８の入力の「デー
タ位相」、出力の「データ位相」、「出力カウンタ」
（０〜６を繰り返す）、データが出力されない１ＣＫ前
のゲート信号「ＲＥＤＵＣＥ＿ＧＡＴＥ」、データが出
力されないタイミングのゲート信号「ＬＣＤ＿ＣＬＫ＿
ＦＬＧ」、ＬＣＤ＿ＣＬＫ＿ＦＬＧでゲートされた出力
クロック「ＬＣＤ＿ＣＬＫ」の順で示している。
倍時のバイリニア補間でのリサイズ動作例を説明する。
７／９倍では、入力９画素に対し７画素を出力する。図
２５は、上から、回路の動作クロック「ＴＶ＿ＣＬ
Ｋ」、入力データの位相をカウントする「分母カウンタ
値」（０〜８を繰り返しカウントする）、分母の値の９
を入力１画素ごとに加算していく「分母加算」値、分母
加算値を分子７で除算した「分母加算／分子の商」値、
「分母加算／分子の余」値、分母加算／分子値が０又は
８以上の時の「□印」、セレクタ９１８の入力の「デー
タ位相」、出力の「データ位相」、「出力カウンタ」
（０〜６を繰り返す）、データが出力されない１ＣＫ前
のゲート信号「ＲＥＤＵＣＥ＿ＧＡＴＥ」、データが出
力されないタイミングのゲート信号「ＬＣＤ＿ＣＬＫ＿
ＦＬＧ」、ＬＣＤ＿ＣＬＫ＿ＦＬＧでゲートされた出力
クロック「ＬＣＤ＿ＣＬＫ」の順で示している。
【０１５３】出力データの位相の算出方法は、図２５の
「分母加算／分子の余」で決定される。図２４の回路９
２２は、入力カウントと分母加算と出力カウント等から
図２５の「分母加算／分子の余」値を算出する回路であ
る。回路９２２では、図２５の「分母カウンタ値」、
「分母加算」及び「分母加算／分子の商」で示す値を内
部で演算し、「分母加算／分子の余」値を算出する。９
２４は、「分母加算／分子の余」値を入力データに乗算
するための補間係数に正規化する補間係数算出回路であ
り、９２６は線形補間演算回路である。つまり、線形補
間演算回路９２６は、乗算係数をＫとすると、 ａ×Ｋ＋ｂ×（Ｋ−１）＝（ａ＋ｂ）×Ｋ−ｂ を演算する回路である。
「分母加算／分子の余」で決定される。図２４の回路９
２２は、入力カウントと分母加算と出力カウント等から
図２５の「分母加算／分子の余」値を算出する回路であ
る。回路９２２では、図２５の「分母カウンタ値」、
「分母加算」及び「分母加算／分子の商」で示す値を内
部で演算し、「分母加算／分子の余」値を算出する。９
２４は、「分母加算／分子の余」値を入力データに乗算
するための補間係数に正規化する補間係数算出回路であ
り、９２６は線形補間演算回路である。つまり、線形補
間演算回路９２６は、乗算係数をＫとすると、 ａ×Ｋ＋ｂ×（Ｋ−１）＝（ａ＋ｂ）×Ｋ−ｂ を演算する回路である。
【０１５４】図２４に示すように、セレクタ９１６の出
力データを（ａ）とし、セレクタ９１８の出力データ
（ｂ）と表現すると、図２５の第１画素では、 前の「分母加算／分子の余」＝７ なので、出力データは、 （ａ）：（ｂ）＝０：７ 出力＝（ｂ） で算出される。
力データを（ａ）とし、セレクタ９１８の出力データ
（ｂ）と表現すると、図２５の第１画素では、 前の「分母加算／分子の余」＝７ なので、出力データは、 （ａ）：（ｂ）＝０：７ 出力＝（ｂ） で算出される。
【０１５５】次に、第２画素では、前の「分母加算／分
子の余」＝（０に等しいか、８以上）の時の□印であ
り、図中にも第１と第２の間に出力位相が存在していな
いので、出力されない。
子の余」＝（０に等しいか、８以上）の時の□印であ
り、図中にも第１と第２の間に出力位相が存在していな
いので、出力されない。
【０１５６】第３画素では、 前の「分母加算／分子の余」＝２ なので、出力データは、 （ａ）：（ｂ）＝５：２ 出力＝（（ａ）×５／７）＋（（ｂ）×２／７） で算出される。
【０１５７】第４画素では、 前の「分母加算／分子の余」＝４ なので、 （ａ）：（ｂ）＝３：４ 出力＝（（ａ）×３／７）＋（（ｂ）×４／７） で算出される。
【０１５８】第５画素では、 前の「分母加算／分子の余」＝６ なので、 （ａ）：（ｂ）＝１：６ 出力＝（（ａ）×１／７）＋（（ｂ）×６／７） で算出される。
【０１５９】第６画素では、前の「分母加算／分子の
余」＝（０に等しいか、８以上）の時の□印であり、図
中にも第１と第２の間に出力位相が存在していないの
で、出力されない。
余」＝（０に等しいか、８以上）の時の□印であり、図
中にも第１と第２の間に出力位相が存在していないの
で、出力されない。
【０１６０】第７画素では、 前の「分母加算／分子の余」＝１ なので、 （ａ）：（ｂ）＝６：１ 出力＝（（ａ）×６／７）＋（（ｂ）×１／７） で算出される。
【０１６１】第８画素では、 前の「分母加算／分子の余」＝３ なので、 （ａ）：（ｂ）＝４：３ 出力＝（（ａ）×４／７）＋（（ｂ）×３／７） で算出される。
【０１６２】第９画素では、 前の「分母加算／分子の余」＝５ なので、 （ａ）：（ｂ）＝２：５ 出力＝（（ａ）×２／７）＋（（ｂ）×５／７） で算出される。
【０１６３】以降、同様の繰り返しになる。
【０１６４】出力画素が存在しない位相では、ＬＣＤ＿
ＣＬＫ＿ＦＬＧ＝Ｌｏｗになり、ＬＣＤ＿ＣＬＫを発生
させないようにする。
ＣＬＫ＿ＦＬＧ＝Ｌｏｗになり、ＬＣＤ＿ＣＬＫを発生
させないようにする。
【０１６５】線形補間演算回路９２６からのＲＧＢ点順
次データは、ＬＣＤ＿ＣＬＫ＿ＦＬＧ＝Ｈの時にＴＶ＿
ＣＬＫで取り込まれるフリップフロップ９３０で保持さ
れ、有効なデータのみが出力される。同時にこの出力に
タイミングをあわせるために、フリップフロップ９２８
が、ＬＣＤ＿ＣＬＫ＿ＦＬＧ信号を遅延したＬＣＤ＿Ｃ
ＬＫ＿Ｇ信号を生成し、そのＬＣＤ＿ＣＬＫ＿Ｇ信号に
よりＴＶ＿ＣＬＫをゲートしてＬＣＤ＿ＣＬＫを発生す
る。
次データは、ＬＣＤ＿ＣＬＫ＿ＦＬＧ＝Ｈの時にＴＶ＿
ＣＬＫで取り込まれるフリップフロップ９３０で保持さ
れ、有効なデータのみが出力される。同時にこの出力に
タイミングをあわせるために、フリップフロップ９２８
が、ＬＣＤ＿ＣＬＫ＿ＦＬＧ信号を遅延したＬＣＤ＿Ｃ
ＬＫ＿Ｇ信号を生成し、そのＬＣＤ＿ＣＬＫ＿Ｇ信号に
よりＴＶ＿ＣＬＫをゲートしてＬＣＤ＿ＣＬＫを発生す
る。
【０１６６】このように、ＬＣＤ＿ＣＬＫ＿Ｇ信号でＴ
Ｖ＿ＣＬＫをゲートしてＬＣＤ＿ＣＬＫを発生すること
で、線形補間リサイズ回路８２８の出力データに対応し
たクロックを発生する。すなわち、ＬＣＤ＿ＣＬＫ発生
回路８３４は、ＲＧＢ点順次リサイズ後のデータに対応
して、ＴＶ＿ＣＬＫを間引いた歯抜けクロックに従い、
液晶表示用クロックＬＣＤ＿ＣＬＫを発生する。
Ｖ＿ＣＬＫをゲートしてＬＣＤ＿ＣＬＫを発生すること
で、線形補間リサイズ回路８２８の出力データに対応し
たクロックを発生する。すなわち、ＬＣＤ＿ＣＬＫ発生
回路８３４は、ＲＧＢ点順次リサイズ後のデータに対応
して、ＴＶ＿ＣＬＫを間引いた歯抜けクロックに従い、
液晶表示用クロックＬＣＤ＿ＣＬＫを発生する。
【０１６７】図２３で、８３６はＬＣＤ制御回路であ
り、８３８はＲＧＢデルタ配列を持つ液晶パネルであ
る。それぞれ、第４実施例のＬＣＤ制御回路５３６とＬ
ＣＤパネル５４０と同じ作用の回路である。第１及び第
２実施例で説明したＬＣＤ制御回路３６及び３３６は、
内部に同期分離回路１８８を備えているが、ＬＣＤ制御
回路８３６及び５３６では、具備していない。図示して
いないが、水平垂直の同期信号をあわせ持つコンポジッ
トシンク（ＣＳＹＮＣ）及びコンポジットブランキング
（ＣＢＬＫ）等の信号が表示用ＳＳＧ８３０からＬＣＤ
制御８３６へ送られる。ＬＣＤ制御回路８３６内では、
これらＣＳＹＮＣ又はＣＢＬＫを用いて、表示するため
の有効な画像データのクロックと画像データでないクロ
ックを切り分けて液晶パネル８３８に画像を表示させ
る。
り、８３８はＲＧＢデルタ配列を持つ液晶パネルであ
る。それぞれ、第４実施例のＬＣＤ制御回路５３６とＬ
ＣＤパネル５４０と同じ作用の回路である。第１及び第
２実施例で説明したＬＣＤ制御回路３６及び３３６は、
内部に同期分離回路１８８を備えているが、ＬＣＤ制御
回路８３６及び５３６では、具備していない。図示して
いないが、水平垂直の同期信号をあわせ持つコンポジッ
トシンク（ＣＳＹＮＣ）及びコンポジットブランキング
（ＣＢＬＫ）等の信号が表示用ＳＳＧ８３０からＬＣＤ
制御８３６へ送られる。ＬＣＤ制御回路８３６内では、
これらＣＳＹＮＣ又はＣＢＬＫを用いて、表示するため
の有効な画像データのクロックと画像データでないクロ
ックを切り分けて液晶パネル８３８に画像を表示させ
る。
【０１６８】ＬＣＤ制御回路８３６は、ＬＣＤ制御回路
３６及び３３６が備えていたＳ／Ｐ変換器４４０を具備
していない。それは、線形補間リサイズ回路８２８の出
力が、ＲＧＢ点順次の８ビットパラレル信号なので、Ｌ
ＣＤ制御回路８３６において８ビットのパラレルＲＧＢ
点順次信号を受け取るから、Ｓ／Ｐ変換器が不要になる
からである。
３６及び３３６が備えていたＳ／Ｐ変換器４４０を具備
していない。それは、線形補間リサイズ回路８２８の出
力が、ＲＧＢ点順次の８ビットパラレル信号なので、Ｌ
ＣＤ制御回路８３６において８ビットのパラレルＲＧＢ
点順次信号を受け取るから、Ｓ／Ｐ変換器が不要になる
からである。
【０１６９】逆に、線形補間リサイズ回路８２８の出力
で、ＲＧＢ点順次の８ビットパラレル信号を前述のよう
に４ビット又は２ビットのシリアルデータにＰ／Ｓ変換
した場合には、ＬＣＤ制御回路８３６の内部にＳ／Ｐ変
換器を備え、受け取ったシリアルデータをＲＧＢ点順次
の８ビットパラレル信号に逆変換する必要がある。第１
実施例と同様、周囲の状況に応じて線形補間リサイズ回
路８２８とＬＣＤ制御回路８３６の間で最適な構成を選
択すれば良い。
で、ＲＧＢ点順次の８ビットパラレル信号を前述のよう
に４ビット又は２ビットのシリアルデータにＰ／Ｓ変換
した場合には、ＬＣＤ制御回路８３６の内部にＳ／Ｐ変
換器を備え、受け取ったシリアルデータをＲＧＢ点順次
の８ビットパラレル信号に逆変換する必要がある。第１
実施例と同様、周囲の状況に応じて線形補間リサイズ回
路８２８とＬＣＤ制御回路８３６の間で最適な構成を選
択すれば良い。
【０１７０】（第６実施例）図２６は、本発明の第６実
施例の概略構成ブロック図を示す。この実施例では、第
５実施例に対し、ＦＩＦＯ８５０とＰＬＬ回路９００を
設け、ＴＶ表示系回路のクロック（ＴＶ＿ＣＬＫ）と、
撮像信号処理系（撮像信号処理回路８６０、第1のリサ
イズ回路８６２及びメモリＩ／Ｆ８６８）のクロックが
非同期の場合のシステム構成になっている。
施例の概略構成ブロック図を示す。この実施例では、第
５実施例に対し、ＦＩＦＯ８５０とＰＬＬ回路９００を
設け、ＴＶ表示系回路のクロック（ＴＶ＿ＣＬＫ）と、
撮像信号処理系（撮像信号処理回路８６０、第1のリサ
イズ回路８６２及びメモリＩ／Ｆ８６８）のクロックが
非同期の場合のシステム構成になっている。
【０１７１】図２６において、撮像素子８５０、Ａ／Ｄ
変換器８５２、ＴＧ８５４、発振器８５６、クロックシ
フタ８５８、撮像信号処理回路８６０、リサイズ回路８
６２、メモリＩ／Ｆ８６８及びＤＲＡＭ８７０は、それ
ぞれ、図２３に示す撮像素子８００、Ａ／Ｄ変換器８０
２、ＴＧ８０４、発振器８０６、クロックシフタ８０
８、撮像信号処理回路８１０、リサイズ回路８１２、メ
モリＩ／Ｆ８１８及びＤＲＡＭ８２０と同じ作用の回路
であり、これらは、図２３の実施例と同様に動作する。
変換器８５２、ＴＧ８５４、発振器８５６、クロックシ
フタ８５８、撮像信号処理回路８６０、リサイズ回路８
６２、メモリＩ／Ｆ８６８及びＤＲＡＭ８７０は、それ
ぞれ、図２３に示す撮像素子８００、Ａ／Ｄ変換器８０
２、ＴＧ８０４、発振器８０６、クロックシフタ８０
８、撮像信号処理回路８１０、リサイズ回路８１２、メ
モリＩ／Ｆ８１８及びＤＲＡＭ８２０と同じ作用の回路
であり、これらは、図２３の実施例と同様に動作する。
【０１７２】８７２は、第１、第２、第３及び第４の実
施例で説明したＦＩＦＯ２６、ＦＩＦＯ３２６、ＦＩＦ
Ｏ４２６及びＦＩＦＯ５２５と同じ作用の回路で、メモ
リインターフェースから出力される映像データを異なる
データレートに変換するための緩衝用のＦＩＦＯ（ファ
ーストイン・ファーストアウト）メモリである。
施例で説明したＦＩＦＯ２６、ＦＩＦＯ３２６、ＦＩＦ
Ｏ４２６及びＦＩＦＯ５２５と同じ作用の回路で、メモ
リインターフェースから出力される映像データを異なる
データレートに変換するための緩衝用のＦＩＦＯ（ファ
ーストイン・ファーストアウト）メモリである。
【０１７３】８７４は、第４実施例（図１８）における
ＹＵＶ４２２変換器５２６と同じ作用の回路であるが、
本実施例では、第４実施例の場合と異なり、ＶＲＡＭに
おける画像データの格納形式がＹ：Ｕ：Ｖ＝４：１：１
の形式を採用する。従って、ＹＵＶ４２２変換器８７４
は、ＤＲＡＭ８７０上のＶＲＡＭからＹＵＶ４１１形式
で読み出したデータをＹＵＶ４２２形式へ変換する。回
路８７４はまた、前述するようなＮＴＳＣ又はＰＡＬ方
式のＹＵＶ信号のレベルへの変換も行っている。
ＹＵＶ４２２変換器５２６と同じ作用の回路であるが、
本実施例では、第４実施例の場合と異なり、ＶＲＡＭに
おける画像データの格納形式がＹ：Ｕ：Ｖ＝４：１：１
の形式を採用する。従って、ＹＵＶ４２２変換器８７４
は、ＤＲＡＭ８７０上のＶＲＡＭからＹＵＶ４１１形式
で読み出したデータをＹＵＶ４２２形式へ変換する。回
路８７４はまた、前述するようなＮＴＳＣ又はＰＡＬ方
式のＹＵＶ信号のレベルへの変換も行っている。
【０１７４】可変フィルタ８７６、ＹＵＶ／ＲＧＢ変換
８７８、点順次化回路８８０、線形補間リサイズ回路８
８２、表示系ＳＳＧ８８４、ＴＶ＿ＣＬＫの源発振器８
８６、ＬＣＤ＿ＣＬＫ発生回路８８８、ＬＣＤ制御回路
８９０、ＬＣＤパネル８９２、ＴＶ系信号処理回路８９
４、Ｄ／Ａ変換器８９６、ＬＰＦ８９７、ビデオアンプ
８９８及びＴＶモニタ８９９は、それぞれ、図２３に示
す実施例の可変フィルタ８２２、ＹＵＶ／ＲＧＢ変換８
２４、点順次化回路８２６、線形補間リサイズ回路８２
８、表示系ＳＳＧ８３０、ＴＶ＿ＣＬＫの源発振器８３
２、ＬＣＤ＿ＣＬＫ発生回路８３４、ＬＣＤ制御回路８
３６、ＬＣＤパネル８３８、ＴＶ系信号処理回路８４
０、Ｄ／Ａ変換器８４２、ＬＰＦ８４４、ビデオアンプ
８４６及びＴＶモニタ８４８と同じ作用の回路であり、
これらは図２３の実施例と同様に動作する。
８７８、点順次化回路８８０、線形補間リサイズ回路８
８２、表示系ＳＳＧ８８４、ＴＶ＿ＣＬＫの源発振器８
８６、ＬＣＤ＿ＣＬＫ発生回路８８８、ＬＣＤ制御回路
８９０、ＬＣＤパネル８９２、ＴＶ系信号処理回路８９
４、Ｄ／Ａ変換器８９６、ＬＰＦ８９７、ビデオアンプ
８９８及びＴＶモニタ８９９は、それぞれ、図２３に示
す実施例の可変フィルタ８２２、ＹＵＶ／ＲＧＢ変換８
２４、点順次化回路８２６、線形補間リサイズ回路８２
８、表示系ＳＳＧ８３０、ＴＶ＿ＣＬＫの源発振器８３
２、ＬＣＤ＿ＣＬＫ発生回路８３４、ＬＣＤ制御回路８
３６、ＬＣＤパネル８３８、ＴＶ系信号処理回路８４
０、Ｄ／Ａ変換器８４２、ＬＰＦ８４４、ビデオアンプ
８４６及びＴＶモニタ８４８と同じ作用の回路であり、
これらは図２３の実施例と同様に動作する。
【０１７５】９００は、表示用ＳＳＧ８８４からのＴＶ
＿ＣＬＫをＭ／Ｎ倍（Ｍ，Ｎは整数、Ｍ≠Ｎ）にするＰ
ＬＬ回路である。ＰＬＬ回路９００でのＭ／Ｎは、ＴＧ
８５４からの撮像素子８５０のデータ読み出しレート及
び表示用ＳＳＧ８８４からのＴＶ表示用のＴＶ＿ＣＬＫ
とは独立して、システムの処理パフォーマンス及び消費
電流に依存して決められる。従って、撮像素子駆動用発
振器８５６、ＴＶ表示用源発振器８８６及びＰＬＬ回路
９００の出力クロックの３種類のクロックは、完全に非
同期の関係にある。本実施例では、発振器の削減のため
にＰＬＬ回路９００を用いているが、ＰＬＬ回路９００
の変わりに別の水晶発振器を備えて、撮像素子８５０、
リサイズ回路８６２及びメモリＩ／Ｆ８６８などを駆動
する構成にしても良い。
＿ＣＬＫをＭ／Ｎ倍（Ｍ，Ｎは整数、Ｍ≠Ｎ）にするＰ
ＬＬ回路である。ＰＬＬ回路９００でのＭ／Ｎは、ＴＧ
８５４からの撮像素子８５０のデータ読み出しレート及
び表示用ＳＳＧ８８４からのＴＶ表示用のＴＶ＿ＣＬＫ
とは独立して、システムの処理パフォーマンス及び消費
電流に依存して決められる。従って、撮像素子駆動用発
振器８５６、ＴＶ表示用源発振器８８６及びＰＬＬ回路
９００の出力クロックの３種類のクロックは、完全に非
同期の関係にある。本実施例では、発振器の削減のため
にＰＬＬ回路９００を用いているが、ＰＬＬ回路９００
の変わりに別の水晶発振器を備えて、撮像素子８５０、
リサイズ回路８６２及びメモリＩ／Ｆ８６８などを駆動
する構成にしても良い。
【０１７６】上述の３種類の非同期クロックを用いたシ
ステムでデータ送受を実現するために、クロックシフタ
８５８とＦＩＦＯ８７２が存在している。クロックシフ
タ８５８は、撮像クロック８５６系の信号を撮像信号処
理回路８５８及びメモリＩ／Ｆ８６８系の信号に、デー
タを乗り換えている。ＦＩＦＯ８７２はまた、撮像信号
処理回路８５８及びメモリＩ／Ｆ８６８系の信号をＴＶ
表示系の信号へ乗り換えている。
ステムでデータ送受を実現するために、クロックシフタ
８５８とＦＩＦＯ８７２が存在している。クロックシフ
タ８５８は、撮像クロック８５６系の信号を撮像信号処
理回路８５８及びメモリＩ／Ｆ８６８系の信号に、デー
タを乗り換えている。ＦＩＦＯ８７２はまた、撮像信号
処理回路８５８及びメモリＩ／Ｆ８６８系の信号をＴＶ
表示系の信号へ乗り換えている。
【０１７７】ＦＩＦＯ８７２でＴＶ表示系のクロックに
乗り換えられたデータは、ＹＵＶ４２２変換回路８７４
でＹＵＶ４２２形式（いわゆる輝度と色差を別のデータ
ビット）に変換される。そのデータに対し、第５実施例
で述べたように、可変フィルタ８２２が、エイリアス等
のノイズを削減したり、中間帯域を持ち上げて解像感を
あげ、ＹＵＶ／ＲＧＢ変換器８７８は、可変フィルタ８
２２からのＹＵＶ形式の映像データをＲＧＢ形式に変換
する。
乗り換えられたデータは、ＹＵＶ４２２変換回路８７４
でＹＵＶ４２２形式（いわゆる輝度と色差を別のデータ
ビット）に変換される。そのデータに対し、第５実施例
で述べたように、可変フィルタ８２２が、エイリアス等
のノイズを削減したり、中間帯域を持ち上げて解像感を
あげ、ＹＵＶ／ＲＧＢ変換器８７８は、可変フィルタ８
２２からのＹＵＶ形式の映像データをＲＧＢ形式に変換
する。
【０１７８】第５実施例で述べたように、ＹＵＶ／ＲＧ
Ｂ変換器８７８の出力ＲＧＢ信号を、点順次化回路８８
０がＲＧＢの時系列に点順次化し、線形補間リサイズ回
路８８２が、空間的に連続したデータ系列でＬＣＤパネ
ル８９２の表示サイズにリサイズする。ＬＣＤ＿ＣＬＫ
発生回路８８８は、ＲＧＢ点順次リサイズ後のデータに
対応してＴＶ＿ＣＬＫを間引いた歯抜けクロックで、液
晶表示用クロックＬＣＤ＿ＣＬＫを発生し、ＬＣＤ制御
回路８９０へ供給する。
Ｂ変換器８７８の出力ＲＧＢ信号を、点順次化回路８８
０がＲＧＢの時系列に点順次化し、線形補間リサイズ回
路８８２が、空間的に連続したデータ系列でＬＣＤパネ
ル８９２の表示サイズにリサイズする。ＬＣＤ＿ＣＬＫ
発生回路８８８は、ＲＧＢ点順次リサイズ後のデータに
対応してＴＶ＿ＣＬＫを間引いた歯抜けクロックで、液
晶表示用クロックＬＣＤ＿ＣＬＫを発生し、ＬＣＤ制御
回路８９０へ供給する。
【０１７９】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、ＬＣＤ制御回路とのインターフェ
ースをディジタルインターフェースとすることで、その
前段回路からＤ／Ａ変換器を無くすことができる、前段
回路をＡＳＩＣ化した場合にその回路規模を縮小でき、
コストを低減できる。
に、本発明によれば、ＬＣＤ制御回路とのインターフェ
ースをディジタルインターフェースとすることで、その
前段回路からＤ／Ａ変換器を無くすことができる、前段
回路をＡＳＩＣ化した場合にその回路規模を縮小でき、
コストを低減できる。
【０１８０】ＴＶモニタと液晶表示パネルに同時に画像
表示する場合、それぞれの表示サイズに合わせるように
事前に画像をリサイズするので、共に視野率１００％
で、表示能力を最大限に活かしたきれいな映像を表示で
きる。
表示する場合、それぞれの表示サイズに合わせるように
事前に画像をリサイズするので、共に視野率１００％
で、表示能力を最大限に活かしたきれいな映像を表示で
きる。
【０１８１】上述の各表示サイズに合わせるリサイズに
おいて、線形補間で空間的に連続したデータのリサイズ
を行うので、各表示能力に適応したきれいな映像を表示
できる。更に、液晶表示用のリサイズでは、ＲＧＢに点
順次化した後で行うことで、リサイズ回路の回路規模を
削減でき、コストを低減できる。
おいて、線形補間で空間的に連続したデータのリサイズ
を行うので、各表示能力に適応したきれいな映像を表示
できる。更に、液晶表示用のリサイズでは、ＲＧＢに点
順次化した後で行うことで、リサイズ回路の回路規模を
削減でき、コストを低減できる。
【０１８２】外部表示制御回路を設けることにより、Ｔ
Ｖモニタへの表示の場合もＡＳＩＣ内のＤ／Ａ変換器を
除去でき、ＡＳＩＣの回路規模を縮小でき、更なる低コ
スト化を図ることが出来る。
Ｖモニタへの表示の場合もＡＳＩＣ内のＤ／Ａ変換器を
除去でき、ＡＳＩＣの回路規模を縮小でき、更なる低コ
スト化を図ることが出来る。
【図１】 本発明の第１実施例の概略構成ブロック図で
ある。
ある。
【図２】 ＦＩＦＯメモリ２６の構成例である。
【図３】 点順次変換器３０の概略構成ブロック図であ
る。
る。
【図４】 点順次変換器３０の動作タイミング図であ
る。
る。
【図５】 映像期間とブランキング期間の模式図であ
る。
る。
【図６】 水平ブランキング期間内のＥ＿ＲＧＢ，Ｓ＿
ＲＧＢの一例である。
ＲＧＢの一例である。
【図７】 Ｐ／Ｓ変換器３４の概略構成ブロック図であ
る。
る。
【図８】 Ｐ／Ｓ変換器３４のタイミング図である。
【図９】 ８ビットパラレルデータを４本のシリアル信
号に変換する場合のＰ／Ｓ変換器３４の概略構成ブロッ
ク図である。
号に変換する場合のＰ／Ｓ変換器３４の概略構成ブロッ
ク図である。
【図１０】 図９に示す構成の動作タイミング図であ
る。
る。
【図１１】 ＬＣＤ制御回路３６の概略構成ブロック図
である。
である。
【図１２】 ＬＣＤ制御回路３６の別の構成例の概略構
成ブロック図である。
成ブロック図である。
【図１３】 Ｓ／Ｐ変換器１８０，１９０の概略構成ブ
ロック図である。
ロック図である。
【図１４】 図１３に示す構成の動作タイミング図であ
る。
る。
【図１５】 本発明の第２実施例の概略構成ブロック図
である。
である。
【図１６】 本発明の第３実施例の概略構成ブロック図
である。
である。
【図１７】 外部表示制御回路４３４の概略構成ブロッ
ク図である。
ク図である。
【図１８】 本発明の第４実施例の概略構成ブロック図
である。
である。
【図１９】 可変ＬＰＦ５２７の概略構成ブロック図で
ある。
ある。
【図２０】 ＹＵＶ／ＲＧＢ変換器５２８の概略構成ブ
ロック図である。
ロック図である。
【図２１】 図１８及び図２０に示す構成の動作タイミ
ング図である。
ング図である。
【図２２】 ＬＣＤ＿ＣＬＫ発生回路５３０の動作タイ
ミング図である。
ミング図である。
【図２３】本発明の第５実施例の概略構成ブロック図で
ある。
ある。
【図２４】点順次化回路８２６とリニア−補間リサイズ
回路８２８とＬＣＤ＿ＣＬＫ発生回路８３４を複合化し
た回路ブロック図。
回路８２８とＬＣＤ＿ＣＬＫ発生回路８３４を複合化し
た回路ブロック図。
【図２５】図２４の各信号タイミング図。
【図２６】本発明の第６実施例の概略構成ブロック図で
ある。
ある。
【図２７】 従来の撮像装置の概略構成ブロック図であ
る。
る。
【図２８】 別の従来例の概略構成ブロック図である。
１０：撮像素子 １２：Ａ／Ｄ変換器 １４：撮像信号処理回路 １６：タイミング発生回路 １８：水晶発振器 ２０：リサイズ回路 ２２：メモリインターフェース ２２ａ：書込み回路 ２２ｂ：読出し回路 ２４：メモリ ２６：ＦＩＦＯメモリ ２８：ＹＵＶ／ＲＧＢ変換器 ３０：点順次変換器 ３２：同期信号付加回路 ３４：Ｐ／Ｓ変換器 ３６：ＬＣＤ制御回路 ３８：発振器 ４０：液晶表示パネル ４２：表示用同期信号発生回路 ５０，５２，５４，５６，５８：入力端子 ６０：ラッチ回路 ６２：書込みアドレス発生回路 ６４：読出しアドレス発生回路 ６６：ＳＲＡＭ ６８：輝度信号ラッチ回路 ７０：色差信号ラッチ回路 ８０，８２，８４：セレクタ ９０，９２：入力端子 ９４：フリップフロップ ９６：セレクタ ９８：フリップフロップ １００：セレクタ １０２：フリップフロップ １０４：セレクタ １０６：フリップフロップ １０８：出力端子 １１０：フリップフロップ １１２：セレクタ １１４：フリップフロップ １１６：セレクタ １１８：フリップフロップ １２０：セレクタ １２２：フリップフロップ １２４：出力端子 １３０，１３２：入力端子 １３４〜１４８：フリップフロップ １５０〜１５６：セレクタ １５８〜１６４：フリップフロップ １６６〜１７２：出力端子 １８０：Ｓ／Ｐ変換器 １８２：Ｄ／Ａ変換器 １８４：同時化回路 １８６Ｒ，１８６Ｇ，１８６Ｂ：バッファアンプ １８８：同期分離回路 １９０：Ｓ／Ｐ変換器 １９２：同時化回路 １９４Ｒ，１９４Ｇ，１９４Ｂ：ラッチ回路 １９６Ｒ，１９６Ｇ，１９６Ｂ：Ｄ／Ａ変換器 １９８Ｒ，１９８Ｇ，１９８Ｂ：バッファアンプ ２００，２０２：入力端子 ２０４，２０６，２０８：フリップフロップ ２１０，２１２，２１４：フリップフロップ ２１６，２１８，２２０，２２２：ゲート付きフリップ
フロップ ２２４，２２６，２２８，２３０：ゲート付きフリップ
フロップ ３１０：撮像素子 ３１２：Ａ／Ｄ変換器 ３１４：撮像信号処理回路 ３１６：タイミング発生回路 ３１８：発振器 ３２０：リサイズ回路 ３２２：メモリインターフェース ３２２ａ：書込み回路 ３２２ｂ：読出し回路 ３２４：メモリ ３２６：ＦＩＦＯメモリ ３２７：リサイズ回路 ３２８：ＹＵＶ／ＲＧＢ変換器 ３３０：点順次変換器 ３３１：クロックシフタ ３３２：同期信号付加回路 ３３４：Ｐ／Ｓ変換器 ３３６：ＬＣＤ制御回路 ３３８：発振器 ３４０：液晶表示パネル ３４２：ＴＶ系信号処理回路 ３４４：Ｄ／Ａ変換器 ３４６：ローパスフィルタ（ＬＰＦ） ３４８：ビデオアンプ ３５０：ＴＶモニタ ３５２：表示用同期信号発生回路 ３５４：発振器 ４１０：撮像素子 ４１２：Ａ／Ｄ変換器 ４１４：撮像信号処理回路 ４１６：タイミング発生回路 ４１８：発振器 ４２０：リサイズ回路 ４２２：メモリインターフェース ４２２ａ：書込み回路 ４２２ｂ：読出し回路 ４２４：メモリ ４２６：ＦＩＦＯメモリ ４２８：ＴＶ系信号処理回路 ４３０：同期信号付加回路 ４３２：Ｐ／Ｓ変換器 ４３４：外部表示制御回路 ４３６：ＴＶモニタ ４３８：表示用同期信号発生回路 ４４０：Ｓ／Ｐ変換器 ４４２：Ｄ／Ａ変換器 ４４４：同期分離回路 ４４６：加算器 ４４８：ＬＰＦ ４５０：ビデオアンプ ５１０：撮像素子 ５１２：Ａ／Ｄ変換器 ５１４：撮像信号処理回路 ５１６：タイミング発生回路 ５１８：発振器 ５２０：リサイズ回路 ５２２：メモリインターフェース ５２２ａ：書込み回路 ５２２ｂ：読出し回路 ５２４：メモリ ５２５：ＦＩＦＯメモリ ５２６：ＹＵＶ４２２変換器 ５２７：ＶＡＲＩＡＢＬＥ−ＬＰＦ ５２８：ＹＵＶ／ＲＧＢ変換器 ５３０：ＬＣＤ＿ＣＬＫ発生回路 ５３２：点順次変換器 ５３４：フリップフロップ ５３６：ＬＣＤ制御回路 ５３８：発振器 ５４０：液晶表示パネル ５４２：ＴＶ系信号処理回路 ５４４：Ｄ／Ａ変換器 ５４６：ローパスフィルタ（ＬＰＦ） ５４８：ビデオアンプ ５５０：ＴＶモニタ ５５２：表示用同期信号発生回路 ５５４：発振器 ６０８，６４８：入力端子 ６１０，６１２，６１４，６１６：フリップフロップ ６５０，６５２，６５４，６５６，６５８：フリップフ
ロップ ６１８，６２０，６２２：乗算器 ６６０，６６２，６６４：乗算器 ６２８，６７０：除算器 ６２４，６２６，６６６，６６８：加算器 ６３０，６７２：出力端子 ７１０，７１２，７１４：入力端子 ７１６：フリップフロップ ７１８，７２０：ゲート付きフリップフロップ ７２２，７２４，７２６，７２８：乗算器 ７３０：加算器 ７３２：シフタ ７３４：減算器 ７３６，７３８：加算器 ７５０，７５２，７５４：リミッタ ７６０，７６２，７６４：フリップフロップ ７７０，７７２，７７４：出力端子 ８００：撮像素子 ８０２：Ａ／Ｄ変換器 ８０４：タイミング発生回路 ８０６：発振器 ８０８：クロックシフタ ８１０：撮像信号処理回路 ８１２：リサイズ回路 ８１４：書込み回路 ８１６：読出し回路 ８１８：メモリインターフェース ８２０：メモリ ８２２：可変フィルタ ８２４：ＹＵＶ／ＲＧＢ変換器 ８２６：点順次変換器 ８２８：ＲＧＢ点順次リニア−補間リサイズ回路 ８３０：表示用同期信号発生回路 ８３２：発振器 ８３４：ＬＣＤ＿ＣＬＫ発生回路 ８３６：ＬＣＤ制御回路 ８３８：液晶表示パネル ８４０：ＴＶ系信号処理回路 ８４２：Ｄ／Ａ変換器 ８４４：ローパスフィルタ（ＬＰＦ） ８４６：ビデオアンプ ８４８：ＴＶ モニタ ８５０：撮像素子 ８５２：Ａ／Ｄ変換器 ８５４：タイミング発生回路 ８５６：発振器 ８５８：クロックシフタ ８６０：撮像信号処理回路 ８６２：リサイズ回路 ８６４：書込み回路 ８６６：読出し回路 ８６８：メモリインターフェース ８７０：メモリ ８７２：ＦＩＦＯメモリ ８７４：ＹＵＶ４２２変換器 ８７６：可変フィルタ ８７８：ＹＵＶ／ＲＧＢ変換器 ８８０：点順次変換器 ８８２：ＲＧＢ点順次線形補間リサイズ回路 ８８４：表示用同期信号発生回路 ８８６：発振器 ８８８：ＬＣＤ＿ＣＬＫ発生回路 ８９０：ＬＣＤ制御回路 ８９２：液晶表示パネル ８９４：ＴＶ系信号処理回路 ８９６：Ｄ／Ａ変換器 ８９７：ローパスフィルタ（ＬＰＦ） ８９８：ビデオアンプ ８９９：ＴＶモニタ ９００：ＰＬＬ回路 ９０２：セレクタ ９０４：セレクタ ９０６：排他的論理和（ＸＯＲ）回路 ９０８：アンド（ＡＮＤ）回路 ９１０：フリップフロップ ９１２：フリップフロップ ９１４：フリップフロップ ９１６：４入力セレクタ ９１８：４入力セレクタ ９２０：３カウンタ ９２２：線形補間値算出回路及びクロック間引きフラグ
発生回路 ９２４：補間係数算出回路 ９２６：線形補間演算回路 ９２８：ゲート付きフリップフロップ ９３０：ゲート付きフリップフロップ １０１０：撮像素子 １０１２：Ａ／Ｄ変換器 １０１４：撮像信号処理回路 １０１６：メモリインターフェース １０１６ａ：書込み回路 １０１６ｂ：読出し回路 １０１８：メモリ １０２０：表示系信号処理回路 １０２２Ｙ，１１２２Ｃ：Ｄ／Ａ変換器 １０２４Ｙ：ローパスフィルタ（ＬＰＦ） １０２４Ｃ：バンドパスフィルタ（ＢＰＦ） １０２６：混合回路 １０２８：ＬＣＤ制御回路 １０３０：ビデオアンプ １０３２：ＴＶモニタ １０３４：水晶振動子 １０３６：液晶表示パネル １１１０：撮像素子 １１１２：Ａ／Ｄ変換器 １１１４：撮像信号処理回路 １１１６：メモリインターフェース １１１６ａ：書込み回路 １１１６ｂ：読出し回路 １１１８：メモリ １１２０：表示系信号処理回路 １１２２ａ，１１２２ｂ，１１２２ｃ，１１２２ｄ：Ｄ
／Ａ変換器 １１２４ａ，１１２４ｂ，１１２４ｃ，１１２４ｄ：ロ
ーパスフィルタ（ＬＰＦ） １１２６：ビデオアンプ １１２８：ＴＶモニタ １１３０：ＬＣＤ制御回路 １１３２：液晶表示パネル
フロップ ２２４，２２６，２２８，２３０：ゲート付きフリップ
フロップ ３１０：撮像素子 ３１２：Ａ／Ｄ変換器 ３１４：撮像信号処理回路 ３１６：タイミング発生回路 ３１８：発振器 ３２０：リサイズ回路 ３２２：メモリインターフェース ３２２ａ：書込み回路 ３２２ｂ：読出し回路 ３２４：メモリ ３２６：ＦＩＦＯメモリ ３２７：リサイズ回路 ３２８：ＹＵＶ／ＲＧＢ変換器 ３３０：点順次変換器 ３３１：クロックシフタ ３３２：同期信号付加回路 ３３４：Ｐ／Ｓ変換器 ３３６：ＬＣＤ制御回路 ３３８：発振器 ３４０：液晶表示パネル ３４２：ＴＶ系信号処理回路 ３４４：Ｄ／Ａ変換器 ３４６：ローパスフィルタ（ＬＰＦ） ３４８：ビデオアンプ ３５０：ＴＶモニタ ３５２：表示用同期信号発生回路 ３５４：発振器 ４１０：撮像素子 ４１２：Ａ／Ｄ変換器 ４１４：撮像信号処理回路 ４１６：タイミング発生回路 ４１８：発振器 ４２０：リサイズ回路 ４２２：メモリインターフェース ４２２ａ：書込み回路 ４２２ｂ：読出し回路 ４２４：メモリ ４２６：ＦＩＦＯメモリ ４２８：ＴＶ系信号処理回路 ４３０：同期信号付加回路 ４３２：Ｐ／Ｓ変換器 ４３４：外部表示制御回路 ４３６：ＴＶモニタ ４３８：表示用同期信号発生回路 ４４０：Ｓ／Ｐ変換器 ４４２：Ｄ／Ａ変換器 ４４４：同期分離回路 ４４６：加算器 ４４８：ＬＰＦ ４５０：ビデオアンプ ５１０：撮像素子 ５１２：Ａ／Ｄ変換器 ５１４：撮像信号処理回路 ５１６：タイミング発生回路 ５１８：発振器 ５２０：リサイズ回路 ５２２：メモリインターフェース ５２２ａ：書込み回路 ５２２ｂ：読出し回路 ５２４：メモリ ５２５：ＦＩＦＯメモリ ５２６：ＹＵＶ４２２変換器 ５２７：ＶＡＲＩＡＢＬＥ−ＬＰＦ ５２８：ＹＵＶ／ＲＧＢ変換器 ５３０：ＬＣＤ＿ＣＬＫ発生回路 ５３２：点順次変換器 ５３４：フリップフロップ ５３６：ＬＣＤ制御回路 ５３８：発振器 ５４０：液晶表示パネル ５４２：ＴＶ系信号処理回路 ５４４：Ｄ／Ａ変換器 ５４６：ローパスフィルタ（ＬＰＦ） ５４８：ビデオアンプ ５５０：ＴＶモニタ ５５２：表示用同期信号発生回路 ５５４：発振器 ６０８，６４８：入力端子 ６１０，６１２，６１４，６１６：フリップフロップ ６５０，６５２，６５４，６５６，６５８：フリップフ
ロップ ６１８，６２０，６２２：乗算器 ６６０，６６２，６６４：乗算器 ６２８，６７０：除算器 ６２４，６２６，６６６，６６８：加算器 ６３０，６７２：出力端子 ７１０，７１２，７１４：入力端子 ７１６：フリップフロップ ７１８，７２０：ゲート付きフリップフロップ ７２２，７２４，７２６，７２８：乗算器 ７３０：加算器 ７３２：シフタ ７３４：減算器 ７３６，７３８：加算器 ７５０，７５２，７５４：リミッタ ７６０，７６２，７６４：フリップフロップ ７７０，７７２，７７４：出力端子 ８００：撮像素子 ８０２：Ａ／Ｄ変換器 ８０４：タイミング発生回路 ８０６：発振器 ８０８：クロックシフタ ８１０：撮像信号処理回路 ８１２：リサイズ回路 ８１４：書込み回路 ８１６：読出し回路 ８１８：メモリインターフェース ８２０：メモリ ８２２：可変フィルタ ８２４：ＹＵＶ／ＲＧＢ変換器 ８２６：点順次変換器 ８２８：ＲＧＢ点順次リニア−補間リサイズ回路 ８３０：表示用同期信号発生回路 ８３２：発振器 ８３４：ＬＣＤ＿ＣＬＫ発生回路 ８３６：ＬＣＤ制御回路 ８３８：液晶表示パネル ８４０：ＴＶ系信号処理回路 ８４２：Ｄ／Ａ変換器 ８４４：ローパスフィルタ（ＬＰＦ） ８４６：ビデオアンプ ８４８：ＴＶ モニタ ８５０：撮像素子 ８５２：Ａ／Ｄ変換器 ８５４：タイミング発生回路 ８５６：発振器 ８５８：クロックシフタ ８６０：撮像信号処理回路 ８６２：リサイズ回路 ８６４：書込み回路 ８６６：読出し回路 ８６８：メモリインターフェース ８７０：メモリ ８７２：ＦＩＦＯメモリ ８７４：ＹＵＶ４２２変換器 ８７６：可変フィルタ ８７８：ＹＵＶ／ＲＧＢ変換器 ８８０：点順次変換器 ８８２：ＲＧＢ点順次線形補間リサイズ回路 ８８４：表示用同期信号発生回路 ８８６：発振器 ８８８：ＬＣＤ＿ＣＬＫ発生回路 ８９０：ＬＣＤ制御回路 ８９２：液晶表示パネル ８９４：ＴＶ系信号処理回路 ８９６：Ｄ／Ａ変換器 ８９７：ローパスフィルタ（ＬＰＦ） ８９８：ビデオアンプ ８９９：ＴＶモニタ ９００：ＰＬＬ回路 ９０２：セレクタ ９０４：セレクタ ９０６：排他的論理和（ＸＯＲ）回路 ９０８：アンド（ＡＮＤ）回路 ９１０：フリップフロップ ９１２：フリップフロップ ９１４：フリップフロップ ９１６：４入力セレクタ ９１８：４入力セレクタ ９２０：３カウンタ ９２２：線形補間値算出回路及びクロック間引きフラグ
発生回路 ９２４：補間係数算出回路 ９２６：線形補間演算回路 ９２８：ゲート付きフリップフロップ ９３０：ゲート付きフリップフロップ １０１０：撮像素子 １０１２：Ａ／Ｄ変換器 １０１４：撮像信号処理回路 １０１６：メモリインターフェース １０１６ａ：書込み回路 １０１６ｂ：読出し回路 １０１８：メモリ １０２０：表示系信号処理回路 １０２２Ｙ，１１２２Ｃ：Ｄ／Ａ変換器 １０２４Ｙ：ローパスフィルタ（ＬＰＦ） １０２４Ｃ：バンドパスフィルタ（ＢＰＦ） １０２６：混合回路 １０２８：ＬＣＤ制御回路 １０３０：ビデオアンプ １０３２：ＴＶモニタ １０３４：水晶振動子 １０３６：液晶表示パネル １１１０：撮像素子 １１１２：Ａ／Ｄ変換器 １１１４：撮像信号処理回路 １１１６：メモリインターフェース １１１６ａ：書込み回路 １１１６ｂ：読出し回路 １１１８：メモリ １１２０：表示系信号処理回路 １１２２ａ，１１２２ｂ，１１２２ｃ，１１２２ｄ：Ｄ
／Ａ変換器 １１２４ａ，１１２４ｂ，１１２４ｃ，１１２４ｄ：ロ
ーパスフィルタ（ＬＰＦ） １１２６：ビデオアンプ １１２８：ＴＶモニタ １１３０：ＬＣＤ制御回路 １１３２：液晶表示パネル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C022 AC03 AC11 AC42 AC69 5C066 AA01 AA11 BA01 CA02 DA01 DC00 DD01 DD06 GA01 GA02 GB01 HA02 JA01 KB02 KB03 KC01 KE07 KE11 KE16 KM02 KM13
Claims (40)
- 【請求項１】 入力画像データをリサイズする第１のリ
サイズ手段と、当該第１のリサイズ手段から出力される
画像データを記憶する第１の記憶手段と、当該第１の記
憶手段から読み出される画像データを一時的に記憶する
記憶手段であって書き込みと読み出しを非同期に実行自
在な第２の記憶手段と、当該第２の記憶手段から読み出
される画像データに所定の処理を施す処理手段と、当該
処理手段からの画像データを、当該画像データのビット
数よりも少ない数のシリアル信号に変換するパラレル／
シリアル変換手段とを具備することを特徴とする映像信
号処理装置。 - 【請求項２】 当該処理手段が、当該第２の記憶手段か
ら読み出される画像データをＲＧＢ形式に変換する変換
手段を有する請求項１に記載の映像信号処理装置。 - 【請求項３】 当該処理手段が、当該変換手段から出力
されるＲＧＢデータを点順次信号に変換する点順次変換
手段を具備する請求項２に記載の映像信号処理装置。 - 【請求項４】 当該処理手段が、当該点順次変換手段で
点順次化されるＲＧＢ信号に同期信号を付加する同期信
号付加手段を具備する請求項３に記載の映像信号処理装
置。 - 【請求項５】 更に、パラレル／シリアル変換手段から
出力されるシリアルデータをアナログ画像信号に変換す
る表示制御手段と、当該表示制御手段からのアナログ画
像信号を画像表示する画像表示手段を具備する請求項４
に記載の映像信号処理装置。 - 【請求項６】 当該入力画像データが輝度成分と色差成
分からなる請求項１乃至５の何れか１項に記載の映像信
号処理装置。 - 【請求項７】 当該処理手段が、当該第２の記憶手段か
ら読み出される画像データをリサイズする第２のリサイ
ズ手段を具備し、更に、当該第２の記憶手段から読み出
される画像データに所定の信号処理を施す信号処理手段
と、当該信号処理手段から出力される画像データをアナ
ログ信号に変換するＤ／Ａ変換手段とを有する請求項１
に記載の映像信号処置装置。 - 【請求項８】 当該処理手段が更に、当該第２のリサイ
ズ手段からの画像データをＲＧＢ形式に変換する変換手
段を具備する請求項７に記載の映像信号処理装置。 - 【請求項９】 更に、当該Ｄ／Ａ変換手段のアナログ出
力信号を帯域制限する帯域制限手段と、当該帯域制限手
段の出力を増幅するアンプ手段と、当該アンプ手段の出
力画像を可視表示する第２の表示手段とを有し、当該第
１の表示手段と当該第２の表示手段で画像を同時表示で
きる請求項７又は８に記載の映像信号処理装置。 - 【請求項１０】 当該入力画像データが輝度成分と色差
成分からなる請求項７乃至９の何れか１項に記載の映像
信号処理装置。 - 【請求項１１】 当該処理手段が、当該第２の記憶手段
から読み出される画像データをコンポジット形式に変換
する手段である請求項７に記載の映像信号処理装置。 - 【請求項１２】 当該処理手段が、当該第２の記憶手段
から読み出される画像データをコンポジット形式に変換
する変換手段と、当該変換手段から出力されるコンポジ
ット信号に同期信号を付加する同期信号付加手段を具備
し、更に、パラレル／シリアル変換手段から出力される
シリアルデータをアナログ画像信号に変換する表示制御
手段と、当該表示制御手段からのアナログ画像信号を画
像表示する画像表示手段を具備する請求項１に記載の映
像信号処理装置。 - 【請求項１３】 当該第２の記憶手段の記憶容量が、当
該第１の記憶手段の記憶容量より小さい記憶容量である
請求項１乃至１２の何れか１項に記載の映像信号処理装
置。 - 【請求項１４】 当該点順次変換手段のＲＧＢ出力点順
次列を、当該画像表示手段のＲＧＢ点順次列に合わせる
ことを特徴とする請求項５又は６に記載の映像信号処理
装置。 - 【請求項１５】 当該第１のリサイズ手段の出力画像サ
イズが、当該画像表示手段の表示画素サイズに合うよう
に当該第１のリサイズ手段のリサイズ率を可変できる請
求項５又は６に記載の映像信号処理装置。 - 【請求項１６】 入力画像データをリサイズする第１の
リサイズ手段と、当該第１のリサイズ手段から出力され
る画像データを記憶する第１の記憶手段と、当該第１の
記憶手段から読み出される画像データを一時的に記憶す
る記憶手段であって書き込みと読み出しを非同期に実行
自在な第２の記憶手段と、当該第２の記憶手段から読み
出される画像データに所定の信号処理を施しＴＶ映像信
号を生成するＴＶ信号処理手段と、当該第２の記憶手段
から読み出される画像データにローパスフィルタ処理を
施すローパスフィルタ手段と、当該ローパスフィルタ手
段からの画像データを所定画像表示フォーマットのデー
タ形式に変換するデータ変換手段とを具備することを特
徴とする映像信号処理装置。 - 【請求項１７】 当該ＴＶ信号処理手段の発振クロック
が１４．３１８１８ＭＨｚであり、当該第１のリサイズ
手段から出力される画像データの水平サイズが７５２画
素であり、当該所定画像表示フォーマットの水平画素数
が７５２画素より少なく、当該ローパスフィルタ手段が
当該所定画像表示フォーマットでの画像表示に適したロ
ーパスフィルタ処理を施す請求項１６に記載の映像信号
処理装置。 - 【請求項１８】 当該データ変換手段が、当該所定画像
表示フォーマットでの画像表示に適した画像データに変
換する請求項１７に記載の映像信号処理装置。 - 【請求項１９】 当該ＴＶ信号処理手段の発振クロック
が１４．１８７５ＭＨｚであり、当該第１のリサイズ手
段から出力される画像データの水平サイズが７３６画素
であり、当該所定画像表示フォーマットの水平画素数が
７３６画素より少なく、当該ローパスフィルタ手段が当
該所定画像表示フォーマットでの画像表示に適したロー
パスフィルタ処理を施す請求項１６に記載の映像信号処
理装置。 - 【請求項２０】 当該データ変換手段が、当該所定画像
表示フォーマットでの画像表示に適した画像データに変
換する請求項１９に記載の映像信号処理装置。 - 【請求項２１】 当該ＴＶ信号処理手段の発振クロック
が１３．５ＭＨｚであり、当該第１のリサイズ手段から
出力される画像データの水平サイズが７２０画素であ
り、当該所定画像表示フォーマットの水平画素数が７２
０画素より少なく、当該ローパスフィルタ手段が当該所
定画像表示フォーマットでの画像表示に適したローパス
フィルタ処理を施す請求項１６に記載の映像信号処理装
置。 - 【請求項２２】 当該データ変換手段が、当該所定画像
表示フォーマットでの画像表示に適した画像データに変
換する請求項２１に記載の映像信号処理装置。 - 【請求項２３】 当該所定画像表示フォーマットの変更
に伴い、当該ローパスフィルタ処理の特性を変更できる
請求項１６に記載の映像信号処理装置。 - 【請求項２４】 当該所定画像表示フォーマットの水平
ドット数が５２８ドットの場合の画像表示に適したロー
パスフィルタ処理を施す請求項１６又は２３に記載の映
像信号処理装置。 - 【請求項２５】 当該所定画像表示フォーマットの水平
ドット数が２２０ドットの場合の画像表示に適したロー
パスフィルタ処理を施す請求項１６又は２３に記載の映
像信号処理装置。 - 【請求項２６】 当該ＴＶ信号処理手段の発振クロック
が１４．３１８１８ＭＨｚであり、当該第１のリサイズ
手段から出力される画像データの水平サイズが７５２画
素である場合に、当該所定画像表示フォーマットでの画
像表示に適した当該ローパスフィルタ処理を施す請求項
２３乃至２５の何れか１項に記載の映像信号処理装置。 - 【請求項２７】 当該ＴＶ信号処理手段の発振クロック
が１４．１８７５ＭＨｚであり、当該第１のリサイズ手
段から出力される画像データの水平サイズが７３６画素
である場合に、当該所定画像表示フォーマットでの画像
表示に適した当該ローパスフィルタ処理を施す請求項２
３乃至２５の何れか１項に記載の映像信号処理装置。 - 【請求項２８】 当該ＴＶ信号処理手段の発振クロック
が１３．５ＭＨｚであり、当該第１のリサイズ手段から
出力される画像データの水平サイズが７２０画素である
場合に、当該所定画像表示フォーマットでの画像表示に
適した当該ローパスフィルタ処理を施す請求項２３乃至
２５の何れか１項に記載の映像信号処理装置。 - 【請求項２９】 入力画像データをリサイズする第１の
リサイズ手段と、 当該第１のリサイズ手段から出力される画像データを記
憶する第１の記憶手段と、 当該第１の記憶手段から読み出される画像データに所定
の信号処理を施しＴＶ映像信号を生成するＴＶ信号処理
手段と、 当該第１の記憶手段から読み出される画像データにフィ
ルタ処理を施すフィルタ手段と、 当該フィルタ手段からの画像データをＲＧＢデータ形式
に変換するデータ変換手段と、 当該データ変換手段からのＲＧＢデータをＲＧＢ点順次
信号に変換する点順次変換手段と、 当該点順次変換手段からのＲＧＢ点順次信号データをリ
サイズする第２のリサイズ手段とを具備することを特徴
とする映像信号処理装置。 - 【請求項３０】 更に、当該第２のリサイズ手段からの
ＲＧＢ点順次データ出力のタイミングに合わせて、同期
クロックを発生するクロック発生手段を具備する請求項
２９に記載の映像信号処理装置。 - 【請求項３１】 当該クロック発生手段が、当該第２の
リサイズ手段への入力のタイミングクロックを間引くこ
とで当該同期クロックを発生する請求項３０に記載の映
像信号処理装置。 - 【請求項３２】 当該点順次変換手段が、連続する２点
のＲとＧとＢの各色それぞれのデータを出力し、それを
当該第２のリサイズ手段において、リサイズ率に適応し
た各時点の補間位相を算出し、当該各連続２点から各補
間位相に合わせて線形補間演算でリサイズ後のデータを
出力する請求項２９又は３０に記載の映像信号処理装
置。 - 【請求項３３】 当該点順次変換手段が、連続する２点
のＲとＧとＢの各色それぞれのデータを出力し、それを
当該第２のリサイズ手段において、リサイズ率に適応し
た各時点の補間位相を算出し、当該各連続２点から各補
間位相に合わせて線形補間演算でリサイズ後のデータを
出力すると同時に、当該第２のリサイズ手段からのＲＧ
Ｂ点順次データ出力のタイミングに合わせて、同期クロ
ックを発生させるクロック発生手段において、当該第２
のリサイズ手段への入力のタイミングクロックを間引い
て、当該第２のリサイズ手段からのＲＧＢ点順次データ
出力のタイミングに合わせて、同期クロックを発生させ
ることで、時間的には不連続だが空間的には連続してい
るＲＧＢ点順次データを出力する請求項２９に記載の映
像信号処理装置。 - 【請求項３４】 当該点順次変換手段が、ＬＣＤ表示デ
バイスのデルタ配列に対応するようにＲＧＢの点順次変
換を行う請求項２９乃至３３の何れか１項に記載の映像
信号処理装置。 - 【請求項３５】 当該フィルタ手段は、当該第１の記憶
手段から読み出される画像データを一時的に記憶する記
憶手段であって書き込みと読み出しを非同期に実行自在
な第２の記憶手段を具備し、当該第２の記憶手段から読
み出される画像データに当該フィルタ処理を施す請求項
２９乃至３４の何れか１項に記載の映像信号処理装置。 - 【請求項３６】 当該第２の記憶手段の出力データのク
ロックに対し、Ｍ／Ｎ倍（但し、Ｍ，Ｎは整数であり、
ＭはＮと等しくない。）の周波数を当該第２の記憶手段
の入力データのクロックとする請求項３５に記載の映像
信号処理装置。 - 【請求項３７】 更に、所望の被写体像が結像されてそ
の画像に応じた画像信号を出力する撮像素子と、当該撮
像素子からのアナログデータを第１の発振器からのクロ
ックに同期してデジタルデータに変換するＡ／Ｄ変換器
と、当該Ａ／Ｄ変換器からのデジタルデータを当該第１
の発振器のクロックとは非同期な第２の発振器からのク
ロックに同期したデータへ変換する非同期データ取り込
み手段とを具備する請求項２９乃至３６の何れか１項に
記載の映像信号処理装置。 - 【請求項３８】 撮像手段から出力された画像データを
ＲＧＢデータ形式に変換するデータ変換手段と、 前記データ変換手段によってＲＧＢデータ形式に変換さ
れた画像データをＲＧＢ点順次信号に変換する点順次変
換手段と、 前記点順次変換手段から出力されるＲＧＢ点順次信号に
おいて、該ＲＧＢ点順次信号の出力先の画像表示部に対
応してＲＧＢの各信号が出力される順番を切り換える切
換信号を入力する入力手段とを有することを特徴とする
映像信号処理装置。 - 【請求項３９】 請求項３８において、前記入力手段
は、ＲＧＢ点順次信号の奇数列および偶数列のそれぞれ
について、ＲＧＢの各信号が出力される順番を切り換え
る切り換え信号を入力することを特徴とする映像信号処
理装置。 - 【請求項４０】 請求項３８において、前記入力手段
は、ＲＧＢ，ＧＢＲ，ＢＲＧ，ＲＢＧ，ＢＧＲ，ＧＲＢ
のいずれか１つの順番に切り換える信号を入力すること
を特徴とする映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001174645A JP2002305752A (ja) | 2000-06-14 | 2001-06-08 | 映像信号処理装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000177890 | 2000-06-14 | ||
| JP2001020930 | 2001-01-30 | ||
| JP2001-20930 | 2001-01-30 | ||
| JP2000-177890 | 2001-01-30 | ||
| JP2001174645A JP2002305752A (ja) | 2000-06-14 | 2001-06-08 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002305752A true JP2002305752A (ja) | 2002-10-18 |
| JP2002305752A5 JP2002305752A5 (ja) | 2008-07-24 |
Family
ID=27343716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001174645A Pending JP2002305752A (ja) | 2000-06-14 | 2001-06-08 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002305752A (ja) |
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2001
- 2001-06-08 JP JP2001174645A patent/JP2002305752A/ja active Pending
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