JP5525914B2

JP5525914B2 - ランプ波生成回路および固体撮像装置

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Description

本発明は、データ選択パルス入力端子を有する機能回路にデータ選択用の信号を出力するランプ波生成回路および固体撮像装置に関する。

図14は、画素列毎にADC（AD変換器）を搭載した固体撮像装置の構成例を示している。図14に示す固体撮像装置1は、撮像部2、行走査回路3、列走査回路4、タイミング制御回路5、ADC群6、ランプ波生成回路7、カウンタ8、およびセンスアンプ回路を含むデータ出力回路9を有する。

撮像部2には、フォトダイオードと画素内アンプとを含み、入射される電磁波の大きさに応じて画素信号を出力する単位画素20が行列状に配置されている。タイミング制御回路5は、撮像部2から画素信号を順次読み出すための制御回路であり、内部クロックを生成する。行走査回路3は、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。列走査回路4は、ADC群6の列アドレスや列走査の制御を行う。ランプ波生成回路7は、電圧値が階段状に変化するランプ波を生成する。

ADC群6は、nビットのデジタル信号変換機能を有し、各画素列に対応した垂直信号線13毎に設けられた列ADC部60を有する。列ADC部60は、比較器601と、ラッチ部602とを有する。比較器601は、ランプ波生成回路7により生成されるランプ波と、行制御線11毎に単位画素20から各垂直信号線13を経由して得られるアナログ信号とを比較する。ラッチ部602は、比較時間をカウントするカウンタ8のカウント結果を保持するラッチ回路603，604を有する。各ラッチ部602の出力は、2nビット幅の水平転送線117に接続されている。データ出力回路9は、それぞれの水平転送線117に対応した2n個のセンス回路を含む。

次に、固体撮像装置1の動作について説明する。撮像部2の選択行の各単位画素20からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してADC群6に時系列で入力される。

任意の行の単位画素20から垂直信号線13への1回目の読出しが安定した後、ランプ波生成回路7によって、参照電圧を時間的に変化させた階段状のランプ波が生成され、比較器601に入力される。比較器601は、任意の垂直信号線13の電圧とランプ波との比較を行う。比較器601へのランプ波の入力と並行して、カウンタ8で1回目のカウントがなされる。

ランプ波の電圧レベルと任意の垂直信号線13の電圧が等しくなったとき、比較器601の出力は反転し、同時に比較期間に応じたカウント値がラッチ部602に保持される。この1回目の読み出し時には、単位画素20のリセットレベルのバラツキは一般に小さく、またリセット電圧は全画素で共通なため、任意の垂直信号線13の出力はおおよそ既知の値に等しい。従って、1回目のリセットレベルの読み出し時には、ランプ波の電圧を適宜調整することにより比較期間を短くすることが可能である。

2回目の読み出し時には、リセットレベルに加えて単位画素20毎の入射光量に応じた信号レベルを読み出し、1回目の読み出しと同様の動作を行う。すなわち、任意の行の単位画素20から任意の垂直信号線13への2回目の読み出しが安定した後、ランプ波生成回路7によって、参照電圧を時間的に変化させた階段状のランプ波が生成され、比較器601に入力される。比較器601は、任意の垂直信号線13の電圧とランプ波との比較を行う。比較器601へのランプ波の入力と並行して、カウンタ8で2回目のカウントがなされる。

ランプ波の電圧レベルと任意の垂直信号線13の電圧が等しくなったとき、比較器601の出力は反転し、同時に比較期間に応じたカウント値がラッチ部602に保持される。1回目のカウント値は、例えばラッチ回路603に保持され、2回目のカウント値は、例えばラッチ回路604に保持される。

以上の2回の読み出しが終了した後、列走査回路4により、ラッチ部602に保持された1回目と2回目のそれぞれnビットのデジタル信号が2n本の水平転送線117を経由して、データ出力回路9で検出される。続いて、順次、減算回路において、2回目の読み出しで得られた信号から1回目の読み出しで得られた信号が減算された後、減算後の信号が外部に出力される。その後、順次行毎に同様の動作が繰り返され、2次元画像が生成される。

なお、特許文献1には、固体撮像装置に適用可能な走査回路が記載されている。

特開２００２−１５８９３３号公報

上述したような固体撮像装置では、以下に示す課題がある。

（１）列方向走査（水平走査）のための駆動クロック（シフトクロック）の成型をする必要があり、高速な走査が困難である。
上述したような固体撮像装置では、列並列読み出し方式を採用しているため、行方向の走査（垂直走査）は低速だが、列方向の走査（水平走査）では、1H（水平走査）期間内に1行分のデータをすべて読みきらなければならないため、走査が非常に高速となる。列方向の走査（水平走査）を例えばシフトレジスタ回路で実現する場合、シフトレジスタ回路を駆動するための駆動クロックであるシフトクロックの成型（高速なクロックの生成と生成したクロックの複雑な位相調整）をする必要があり、これが律則して高速化が困難となる場合がある。

（２）ランプ波生成回路を高速に動作させるための駆動クロックの成型をする必要があり、高速なランプ波生成が困難である。
上述したような固体撮像装置では、参照信号として階段状に変化するランプ波が必要となる。一般的に、ランプ波の生成は、ランプ波生成回路（を構成するカウンタ回路）を高速に動作させることで行うが、その生成には駆動クロックであるカウントクロックの成型（高速なクロックの生成と生成したクロックの複雑な位相調整）をする必要があり、特にGHzオーダのカウントクロックの成型は困難である。

本発明は、上述した課題に鑑みてなされたものであって、高速化が容易なランプ波生成回路および固体撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、同一の定電流を生成する複数の上位電流源セルを有し、上位選択信号に基づいて、前記定電流を出力する前記上位電流源セルを選択可能な上位電流源セル部、第２のデータ選択パルス入力端子を有し、前記第２のデータ選択パルス入力端子に入力された信号に基づいて前記上位選択信号を生成し、前記上位電流源セル部を制御する上位ビット制御部、前記上位電流源セルが生成する前記定電流の電流値に対して所定の割合ずつ値が異なる電流値を生成すべく重み付けされた複数の下位電流源セルおよびm（mは2以上の自然数）個の第１のデータ選択パルス入力端子を有し、前記第１のデータ選択パルス入力端子に入力された下位選択信号に基づいて、電流を出力する前記下位電流源セルを選択可能な下位電流源セル部、選択された前記上位電流源セルおよび前記下位電流源セルから出力された電流を加算して出力する加算部、前記加算部が出力する電流を電圧に変換して出力する変換部、を有する機能回路と、互いに接続されたn（nは3以上の自然数）段の同一構成の遅延ユニットを有し、各遅延ユニットに入力された信号を遅延させて各遅延ユニットから出力させる遅延部、前記遅延ユニットの遅延量を制御する遅延制御部、iおよびj（i,jは、互いに異なる1以上n以下の自然数）段目の前記遅延ユニットから出力される信号を論理演算することにより、所定のタイミングで所定の論理となる信号を生成し、生成した信号を、前記機能回路のk（kは、1以上m以下の自然数）番目の前記第１のデータ選択パルス入力端子に前記下位選択信号として出力し、前記遅延ユニットの出力あるいは前記論理演算によって生成した信号の1つを、前記第２のデータ選択パルス入力端子に出力する出力部、を有するデータ選択回路と、を備えることを特徴とするランプ波生成回路である。
また、本発明は、同一の定電流を生成する複数の上位電流源セルを有し、上位選択信号に基づいて、前記定電流を出力する前記上位電流源セルを選択可能な上位電流源セル部、第２のデータ選択パルス入力端子を有し、前記第２のデータ選択パルス入力端子に入力された信号に基づいて前記上位選択信号を生成し、前記上位電流源セル部を制御する上位ビット制御部、前記上位電流源セルが生成する前記定電流の電流値に対して所定の割合となる電流値を生成する複数の下位電流源セルを有し、電流を出力する前記下位電流源セルを選択可能な下位電流源セル部、m（mは2以上の自然数）個の第１のデータ選択パルス入力端子を有し、前記第１のデータ選択パルス入力端子に入力された下位選択信号に基づいて前記下位電流源セル部を制御する下位ビット制御部、選択された前記上位電流源セルおよび前記下位電流源セルから出力された電流を加算して出力する加算部、前記加算部が出力する電流を電圧に変換して出力する変換部、を有する機能回路と、互いに接続されたn（nは3以上の自然数）段の同一構成の遅延ユニットを有し、各遅延ユニットに入力された信号を遅延させて各遅延ユニットから出力させる遅延部、前記遅延ユニットの遅延量を制御する遅延制御部、iおよびj（i,jは、互いに異なる1以上n以下の自然数）段目の前記遅延ユニットから出力される信号を論理演算することにより、所定のタイミングで所定の論理となる信号を生成し、生成した信号を、前記機能回路のk（kは、1以上m以下の自然数）番目の前記第１のデータ選択パルス入力端子に前記下位選択信号として出力し、前記遅延ユニットの出力あるいは前記論理演算によって生成した信号の1つを、前記第２のデータ選択パルス入力端子に出力する出力部、を有するデータ選択回路と、を備えることを特徴とするランプ波生成回路である。

また、本発明のランプ波生成回路において、前記遅延部は、n段目の前記遅延ユニットから出力された信号が1段目の前記遅延ユニットに入力されるように前記遅延ユニットをリング状に接続されてなる円環遅延回路を構成する、

また、本発明のランプ波生成回路において、前記上位ビット制御部は、前記上位電流源セルと略同数のシフトレジスタ回路を具備し、前記シフトレジスタ回路は、前記第２のデータ選択パルス入力端子に入力された信号をシフトクロックとし、前記シフトクロックに基づいて前記シフトレジスタ回路のシフト出力を順次アクティブにし、前記シフト出力に基づいて前記上位選択信号を生成し、前記上位電流源セルを選択する、ことを特徴とする。

また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、上記のランプ波生成回路と、を備えることを特徴とする固体撮像装置である。

本発明によれば、データ選択回路を駆動するための駆動クロックを成型する必要がないためデータ選択回路の高速化が可能となり、これを用いることで機能回路の動作を容易に高速化することができる。

本発明の第1の実施形態によるデータ選択回路の構成を示すブロック図である。本発明の第1の実施形態によるデータ選択回路の動作を示すタイミングチャートである。本発明の第2の実施形態によるデータ選択回路の構成を示すブロック図である。本発明の第3の実施形態によるデータ選択回路の構成を示すブロック図である。本発明の第3の実施形態によるデータ選択回路の動作を示すタイミングチャートである。本発明の第4の実施形態によるデータ選択回路の構成を示すブロック図である。本発明の第5の実施形態によるデータ転送回路の構成を示すブロック図である。本発明の第6の実施形態によるデータ転送回路の構成を示すブロック図である。本発明の第7の実施形態による撮像装置の構成を示すブロック図である。本発明の第8の実施形態によるランプ波生成回路の構成を示すブロック図である。本発明の第8の実施形態によるランプ波生成回路の動作を示すタイミングチャートである。本発明の第9の実施形態によるランプ波生成回路の構成を示すブロック図である。本発明の第9の実施形態によるランプ波生成回路の動作を示すタイミングチャートである。従来の固体撮像装置の構成を示すブロック図である。

以下、図面を参照し、本発明の実施形態を説明する。第1〜第4の実施形態では、データ選択用のパルスを生成するデータ選択回路について説明する。第5〜第9の実施形態では、データ選択回路を適用した各種回路について説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態によるデータ選択回路の構成を示している。図1に示すデータ選択回路は、遅延部100と、遅延制御部101と、出力部102とを有している。

以下、図1に示すデータ選択回路の構成について説明する。遅延部100は、入力された信号を遅延させる複数段の遅延ユニットDU[*]（*は、0〜N+2：Nは任意の正整数）が接続された構成を有し、1段目の遅延ユニットDU[0]に入力されたスタートパルス（=StartP）を各遅延ユニットによって遅延させ、最終段目の遅延ユニットDU[N+2]から出力する。各遅延ユニットDU[*]は、反転素子であるインバータ回路が2段接続された同一の構成を有する。図1では、各遅延ユニットDU[*]において2段のインバータ回路が接続されているが、これに限らず、所望の遅延量に応じてインバータ回路の接続段数を変更しても良い。遅延制御部101は、遅延ユニットDU[*]の遅延量を制御する可変電流源で構成されている。可変電流源の電流値は、バイアス電圧Vbiasを変えることで制御する。

出力部102は、複数の遅延ユニットDU[*]から出力される信号を論理演算することにより、所定のタイミングで所定の論理となるパルス信号を生成し、生成したパルス信号を、所定の機能を実現する機能回路の第1のデータ選択パルス入力端子に出力する。出力部102は、2入力NAND回路とインバータ回路で構成されている。隣接する遅延ユニットのうち、前段側の遅延ユニットから出力された信号が2入力NAND回路の一方の入力端子に入力され、後段側の遅延ユニットから出力された信号が反転されて2入力NAND回路の他方の入力端子に入力される。2入力NAND回路から出力された信号は、所望の論理を得るためにインバータ回路で反転され、出力HSCAN_[*]として出力される。すなわち、出力部102は、前段側の遅延ユニットから出力された信号と、後段側の遅延ユニットから出力された信号を反転した信号との論理積演算（AND）を行った信号を出力する。

遅延ユニットはこの構成に限らない。セット機能あるいはリセット機能を設けても構わない。また、遅延制御部もこの構成に限らない。図1では、遅延ユニットの下側に電流源を設けているが、電流源を下側でなく、上側あるいは上下の両方に設けても構わないし、これに限る必要もない。更に、出力部もこの構成に限らない。

次に、図2のタイミングチャートを参照して、図1に示すデータ選択回路の動作について説明する。動作開始前の状態では、スタートパルス(=StartP)および遅延ユニットDU[*]の出力と出力部102の出力HSCAN_[*]の論理状態はLowである。まず、時刻t1でスタートパルスの論理状態がLowからHighに変化することで、遅延部100を構成する遅延ユニットDU[*]が遷移動作を開始する。遅延ユニットDU[n] （nは、0≦n≦N+1の整数）の出力および遅延ユニットDU[n+1]の出力を反転した出力との論理積演算を行った信号がデータ選択回路のn段目の出力HSCAN_[n]として、機能回路（図示せず）のk（kは、1≦k≦mの整数：mは任意の正整数）段目の第１のデータ選択パルス入力端子に出力される。

時刻t1から所定の遅延時間が経過した時刻t2で遅延ユニットDU[0]の出力の論理状態がHighに変化する。このとき、遅延ユニットDU[0]の出力（High）と遅延ユニットDU[1]の出力を反転した出力（High）とから出力HSCAN_[0]の論理状態はHighとなる。続いて、時刻t2から所定の遅延時間が経過した時刻t3で遅延ユニットDU[1]の出力の論理状態がHighに変化する。このとき、遅延ユニットDU[0]の出力（High）と遅延ユニットDU[1]の出力を反転した出力（Low）とから出力HSCAN_[0]の論理状態はLowとなる。また、遅延ユニットDU[1]の出力（High）と遅延ユニットDU[2]の出力を反転した出力（High）とから出力HSCAN_[1]の論理状態はHighとなる。

上記と同様の動作により、時刻t4で出力HSCAN_[2]の論理状態がHighとなり、時刻t5で出力HSCAN_[3]の論理状態がHighとなり、以降も同様の動作が繰り返される。スタートパルスの論理状態がHighからLowに変化すると、遅延ユニットDU[*]の出力は順次Lowとなる。

上記の動作によれば、スタートパルスの論理状態がHighを維持している期間に対応する期間において遅延ユニットDU[*]の出力の論理状態がHighを維持し、出力部102の出力HSCAN_[*]の論理状態が遅延ユニットDU[*]の遅延時間だけHighとなる。つまり、図2に示すように、出力部102の出力HSCAN_[0]、HSCAN_[1]、HSCAN_[2]、・・・として、High状態が順次シフトするシフト出力が得られる。

本実施形態によれば、スタートパルスの論理状態を変化させるだけでデータ選択回路を動作させることが可能となる。つまり、データ選択回路を駆動するための駆動クロックの成型をする必要がないので、データ選択回路の高速動作が容易に可能となる。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図3は、本実施形態によるデータ選択回路の構成を示している。図3に示すデータ選択回路は、遅延部100と、遅延制御部101と、出力部102とを有している。

以下、図3に示すデータ選択回路の構成について説明する。図3に示すデータ選択回路において、図1に示すデータ選択回路と異なるのは、出力部102を構成する2入力NAND回路の構成および2入力NAND回路への入力信号の接続である。具体的には、2入力NAND回路の一方の入力信号を反転するためのインバータ回路を、遅延ユニットを構成する反転素子で代用している。それ以外の構成は、図1に示すデータ選択回路の構成と同様であるので、説明は省略する。また、図3に示すデータ選択回路の動作についても、図1に示すデータ選択回路の動作と同様であるので、説明は省略する。

本実施形態によれば、出力部の回路構成を簡略化することが可能となる。

（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図4は、本実施形態によるデータ選択回路の構成を示している。図4に示すデータ選択回路は、遅延部100と、遅延制御部101と、出力部102とを有している。

以下、図4に示すデータ選択回路の構成について説明する。遅延部100を構成する遅延ユニットDU[*]（*は、0〜8）は2入力NAND回路で構成されている。1段目の遅延ユニットDU[0]の一方の入力端子にはスタートパルス(=StartP)が入力され、他方の入力端子には最終段目の遅延ユニットDU[8]から出力された信号が入力される。2段目〜9段目の遅延ユニットDU[1]〜DU[8]の一方の入力端子には前段の遅延ユニットから出力された信号が入力され、他方の入力端子には所定電圧が入力される。これにより、遅延部100は、9段の遅延ユニットDU[*]がリング状に接続された円環遅延回路を構成している。

出力部102では、第1の遅延ユニットから出力された信号が2入力NAND回路の一方の入力端子に入力され、第1の遅延ユニットの2段後段の第2の遅延ユニットから出力された信号が反転されて2入力NAND回路の他方の入力端子に入力される。また、出力HSCAN_[*]のインデックスが変更されている。上記以外の構成は、図1に示すデータ選択回路の構成と同様であるので、説明は省略する。

次に、図5のタイミングチャートを参照して、図4に示すデータ選択回路の動作について説明する。動作開始前の状態では、スタートパルス(=StartP)および遅延ユニットDU[1]，DU[3]，DU[5]，DU[7]の出力と出力部102の出力HSCAN_[0]〜HSCAN_[7]の論理状態はLowである。遅延ユニットDU[0] ，DU[2]，DU[4]，DU[6] ，DU[8]の出力と出力部102の出力HSCAN_[8]の論理状態はHighである。まず、時刻t1でスタートパルスの論理状態がLowからHighに変化することで、遅延部100を構成する遅延ユニットDU[*]が遷移動作を開始する。遅延ユニットDU[*]（*は、0≦*≦8の整数）の出力およびその2段後段の遅延ユニットの出力を反転した出力との論理積演算を行った信号がデータ選択回路の所定の出力HSCAN_[*’] （*’は、0≦*’≦8の整数）として、機能回路（図示せず）の第１のデータ選択パルス入力端子に出力される。

時刻t1から所定の遅延時間が経過した時刻t2で遅延ユニットDU[0]の出力の論理状態がLowに変化する。続いて、時刻t2から所定の遅延時間が経過した時刻t3で遅延ユニットDU[1]の出力の論理状態がHighに変化する。このとき、遅延ユニットDU[1]の出力（High）と遅延ユニットDU[3]の出力を反転した出力（High）とから出力HSCAN_[0]の論理状態はHighとなる。

続いて、時刻t3から所定の遅延時間が経過した時刻t4で遅延ユニットDU[2]の出力の論理状態がLowに変化する。このとき、遅延ユニットDU[1]の出力と遅延ユニットDU[3]の出力に変化はないので、出力HSCAN_[0]の論理状態はHighのままである。続いて、時刻t4から所定の遅延時間が経過した時刻t5で遅延ユニットDU[3]の出力の論理状態がHighに変化する。このとき、遅延ユニットDU[1]の出力（High）と遅延ユニットDU[3]の出力を反転した出力（Low）とから出力HSCAN_[0]の論理状態はLowとなる。また、遅延ユニットDU[3]の出力（High）と遅延ユニットDU[5]の出力を反転した出力（High）とから出力HSCAN_[1]の論理状態はHighとなる。

上記と同様の動作により、時刻t6で出力HSCAN_[1]の論理状態がLowとなると共に出力HSCAN_[2]の論理状態がHighとなり、時刻t7で出力HSCAN_[2]の論理状態がLowとなると共に出力HSCAN_[3]の論理状態がHighとなり、以降も同様の動作が繰り返される。スタートパルスの論理状態がHighからLowに変化すると、遅延ユニットDU[*]の出力は順次最初の状態と同じになる。

上記の動作によれば、出力部102の出力HSCAN_[0]、HSCAN_[1]、HSCAN_[2]、・・・として、High状態が順次シフトするシフト出力が得られる。

本実施形態によれば、スタートパルスの論理状態を変化させるだけでデータ選択回路を動作させることが可能となる。つまり、データ選択回路を駆動するための駆動クロックの成型をする必要がないので、データ選択回路の高速動作が容易に可能となる。また、最終段目の遅延ユニットDU[8]から出力された信号が1段目の遅延ユニットDU[0]に入力されるため、遅延ユニットDU[*]の出力が周期的に変化する。これに伴って、出力部102の出力HSCAN_[*]も周期的に変化するため、データ選択用のパルスを周期的に生成することが可能となる。

（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図6は、本実施形態によるデータ選択回路の構成を示している。図6に示すデータ選択回路は、データ選択部200と、カウント部201とを有している。

以下、図6に示すデータ選択回路の構成について説明する。データ選択部200の構成は、図4に示したデータ選択回路の構成と同様であるので、説明を省略する。カウント部201は、データ選択部200内の遅延ユニットDU[8]の出力に基づいてカウントを行うカウンタ回路103を有している。カウンタ回路103のカウント結果は、所定の機能を実現する機能回路の第2のデータ選択パルス入力端子に出力される。

次に、図6に示すデータ選択回路の動作について説明する。データ選択部200の動作は、第3の実施形態（図5）で説明した動作と同様であるので、説明を省略する。カウンタ回路103は、遅延ユニットDU[8]の出力の立上りまたは立下りのタイミングでカウントを行うことで、円環遅延回路を周回するパルスの周回数をカウントする。カウンタ回路103の出力OUT_[*]（*は、0以上の整数）は、機能回路の第2のデータ選択パルス入力端子（図示せず）に出力される。

本実施形態によれば、例えばデータ選択回路の出力のうち遅延部の出力を下位データ選択パルス、カウント部の出力を上位データ選択パルス、とすることでデータ選択回路の多様化が可能となる。下位データ選択パルス、上位データ選択パルスによりデータ選択を行う例については、第6の実施形態で説明する。

（第5の実施形態）
次に、本発明の第5の実施形態を説明する。図7は、本実施形態によるデータ転送回路の構成を示している。図7に示すデータ転送回路は、データ選択部202と、機能回路203とを有している。

以下、図7に示すデータ転送回路の構成について説明する。データ選択部202の構成は、図1に示したデータ選択回路の構成と同様であるので、説明を省略する。機能回路203は、データ保持、データ転送、及びデータ検出を行う回路であり、データを保持するデータ保持部[0]〜[N+1]（Nは、任意の正整数）と、データ保持部に保持されているデータを転送する転送線104と、転送線104に接続され、転送されたデータを検出する検出部204と、を有する。それぞれのデータ保持部は、データ選択部202から出力された信号が入力される第1のデータ選択パルス入力端子を有する。データ保持部が保持するデータは、例えば画素から出力される画素信号のレベルに対応したデジタルデータである。また、データ選択部202は、データ保持部に保持されているデータを選択走査するための走査部を構成することになる。検出部204は、データ選択部202によって選択されたデータの論理状態を高速に検出する。尚、データ転送回路の転送時間は、データ選択部202を構成する遅延ユニット（図示せず）の遅延時間を制御するバイアス電圧Vbiasを変えることで制御可能となる。

次に、図7に示すデータ転送回路の動作について説明する。データ選択部202の動作は、第1の実施形態（図2）で説明した動作と同様であるので、説明を省略する。データ選択部202の出力HSCAN[*]（*は、0〜N+1：Nは任意の正整数）は、対応するデータ保持部[*]に出力される。データ選択部202の出力HSCAN[*]の論理状態がLowからHighとなると、データ保持部[*]に保持されたデータが転送線104に出力され、転送線104に出力されたデータの論理状態が検出部204で検出される。データ選択部202の出力HSCAN_[0]、HSCAN_[1]、HSCAN_[2]、・・・の論理状態が順次LowからHighとなることで、データ保持部[0]、[1]、[2]、・・・に保持されたデータが順次転送線104に出力され、検出部204で検出されることになる。

本実施形態によれば、走査部を駆動するための駆動クロックであるシフトクロックの成型をする必要がないので走査部の高速動作が容易に可能となり、更に選択されたデータを高速に検出することで、データ転送回路の高速化が可能となる。

（第6の実施形態）
次に、本発明の第6の実施形態を説明する。図8は、本実施形態によるデータ転送回路の構成を示している。図8に示すデータ転送回路は、データ選択回路205と、機能回路206とを有している。

以下、図8に示すデータ転送回路の構成について説明する。データ選択回路205は、データ選択部202と、カウンタ回路103とを有する。データ選択部202の構成は、図4に示したデータ選択回路の構成と同様であるので、説明を省略する。カウンタ回路103は、データ選択部202内の遅延ユニットDU[8]の出力に基づいてカウントを行う。

機能回路206は、2つのグループに対応したサブ機能回路206a，206b、選択部207、選択制御部208、検出部204とが設けられている。サブ機能回路206aは、データを保持するデータ保持部105aと、データ保持部105aに保持されているデータを転送する転送線106aとを有する。サブ機能回路206bは、データを保持するデータ保持部105bと、データ保持部105bに保持されているデータを転送する転送線106bとを有する。それぞれのデータ保持部105a，105bは、データ選択回路205から出力された信号が入力される第1のデータ選択パルス入力端子を有する。データ保持部105a，105bが保持するデータは、例えば画素から出力される画素信号のレベルに対応したデジタルデータである。また、データ選択部202は、データ保持部105a，105bに保持されているデータを選択するための走査部を構成することになる。

選択部207は、選択制御部208からの選択パルスに基づいて、2つのグループに対応したサブ機能回路206a，206bのうち、いずれか一方を選択する。選択制御部208は、カウンタ回路103の出力に基づいて選択パルスを選択部207に出力する。検出部204は、選択部207によって選択されたサブ機能回路から出力されたデータの論理状態を検出する。尚、データ転送回路の転送時間は、データ選択回路205を構成する遅延ユニット（図示せず）の遅延時間を制御するバイアス電圧Vbiasを変えることで制御可能となる。

次に、図8に示すデータ転送回路の動作について説明する。データ選択部202の動作は、第3の実施形態（図4）で説明した動作と同様であるので、説明を省略する。データ選択部202の出力HSCAN[*]（*は、0〜8）は、サブ機能回路206a，206bの、対応するデータ保持部105a，105bに出力される。データ選択部202の出力HSCAN[*]の論理状態がLowからHighとなると、データ保持部に保持されたデータが転送線106a，106bに出力される。

選択制御部208は、カウンタ回路103の出力に基づく選択パルスを選択部207に出力する。選択部207は、選択パルスが示すグループのサブ機能回路を選択し、そのサブ機能回路の出力を検出部204に出力する。検出部204は、転送線106aまたは106bに出力されたデータの論理状態を検出する。

カウンタ回路103の出力は、データ選択部202を構成する円環遅延回路を周回するパルスの周回数を示す。選択制御部208は、この周回数に応じて、2つのグループを交互に選択するための選択パルスを出力する。これにより、例えばサブ機能回路206a内の各データ保持部105aに保持されたデータを順次転送した後、サブ機能回路206b内の各データ保持部105bに保持されたデータを順次転送し、この動作を繰り返すことが可能となる。本例では、2つのグループに分けた場合で説明したが、これに限らない。

本実施形態によれば、各転送線に接続されるデータ保持回路の数を低減することで負荷を低減し、データ転送の更なる高速化が可能となる。

（第7の実施形態）
次に、本発明の第7の実施形態を説明する。図9は、本実施形態による撮像装置の構成を示している。図9に示す撮像装置は、固体撮像装置300と、制御部301と、PLL（Phase Locked Loop）回路302とを有している。

以下、図9に示す撮像装置の構成について説明する。固体撮像装置300は、撮像部303と、行走査回路304と、列走査回路305とを有する。撮像部303は、入射される電磁波の大きさに応じて画素信号を出力する複数の画素を有する。これらの画素は行列状に配置されている。行走査回路304は、撮像部303内の画素を制御する。列走査回路305は、画素から出力された画素信号の転送を制御する。列走査回路305は、例えば図7に示したデータ転送回路に対応する。

PLL回路302は、位相比較器（Phase Frequency Detector）306と、チャージポンプ307と、ローパスフィルタ308と、VCO（Voltage Controlled Oscillator）309とを有する。位相比較器306は、制御部301からのクロックとVCO309からのクロックとの2つのクロックの位相を比較する。チャージポンプ307は、比較結果に応じた電圧を出力する。ローパスフィルタ308は、入力された信号の高周波成分を除去する。ローパスフィルタ308の出力はVCO309に入力されると共に、列走査回路305内の遅延制御部に入力される。VCO309は、ローパスフィルタ308の出力に基づく周波数のクロックを出力する。

制御部301は、固体撮像装置300およびPLL回路302を制御するが、例えば図14に示したタイミング制御回路5に内蔵する構成でも構わない。本例の基本的な動作は、図7および図14に示した構成の動作と略同様であるので省略する。上記の構成では、列走査回路305における転送時間（遅延ユニットの遅延時間と等価）を、PLL回路302により所望のクロックの周波数に応じた時間とすることが可能となる。尚、PLLを構成するVCOは、列走査回路内の遅延ユニットと同一の構成にすることが望ましいが、それに限る必要はない。

本実施形態によれば、固体撮像装置の走査回路の高速化を容易に実現可能となる。また、データ転送のための動作周波数の制御が可能となる。

（第8の実施形態）
次に、本発明の第8の実施形態を説明する。図10は、本実施形態によるランプ波生成回路の構成を示している。図10に示すランプ波生成回路は、データ選択回路400と、上位電流源セル部401と、下位電流源セル部402と、上位ビット制御部403と、加算部404と、変換部405と、ブロック制御部406とを有している。このランプ波生成回路は、例えば図14のランプ波生成回路7に対応する。

以下、図10に示すランプ波生成回路の構成について説明する。データ選択回路400の構成は、図4に示したデータ選択回路の構成と同様であるので、説明を省略する。上位電流源セル部401と下位電流源セル部402は、電流を生成する機能を実現する機能回路である。

上位電流源セル部401は、同一の定電流を生成する複数の上位電流源セル（図中の“×1”と記載されているセル）を有する。これらの上位電流源セルは行列状に配列されている。

下位電流源セル部402は、上位電流源セル部401を構成する個々の上位電流源セルが生成する定電流の電流値の9分の1ずつ値が異なる電流値を生成すべく重み付けされた複数の下位電流源セル（図中の“×1/9”などと記載されているセル）を有する。すなわち、1つの上位電流源セルが生成する定電流の電流値をIとすると、下位電流源セル部402を構成する下位電流源セルはそれぞれ、電流値がI/9、2×I/9、3×I/9、・・・、8×I/9の電流を生成する。それぞれの下位電流源セルは、データ選択回路400内の遅延ユニットから出力された信号（下位選択信号）が入力される第1のデータ選択パルス入力端子を有する。

上位ビット制御部403は、上位電流源セルを選択する上位選択信号を生成して上位電流源セル部401に出力するシフトレジスタ部407と、データ選択回路400の出力に基づいてシフトレジスタ部407をシフト動作させるためのシフトクロックを生成するシフト制御部408とを有する。シフトレジスタ部407は、上位電流源セルと略同数のシフトレジスタ回路を有する。シフト制御部408は、データ選択回路400内の最終段目の遅延ユニットDU[8]の出力を反転した信号が入力される第2のデータ選択パルス入力端子を有する。

加算部404は、上位電流源セル部401を構成する上位電流源セルおよび下位電流源セル部402を構成する下位電流源セルから出力される定電流を加算して出力する。変換部405は、加算部404が出力する電流を電圧信号に変換して出力する。変換部405には、例えば抵抗素子や容量素子を用いることが想定されるが、これに限る必要もない。ブロック制御部406は、上記の各部および各回路を制御する。

次に、図11のタイミングチャートを参照して、図10に示すランプ波生成回路の動作について説明する。図11において、下位電流値は、下位電流源セル部402の各下位電流源セルから出力される電流の合計値を示し、上位電流値は、上位電流源セル部401の各上位電流源セルから出力される電流の合計値を示している。加算値は、下位電流値と上位電流値を加算した結果を示している。

動作開始前の状態では、スタートパルス(=StartP)およびデータ選択回路400の出力HSCAN_[*]（*は0〜7）の論理状態はLowである。また、下位電流値、上位電流値、および加算値は0である。まず、時刻t1でスタートパルスの論理状態がLowからHighに変化することで、データ選択回路400内の遅延ユニットが遷移動作を開始する。以後、遅延ユニットの遷移動作に応じて、データ選択回路の出力HSCAN_[*]の論理状態が順次Highとなる。

時刻t2でデータ選択回路400の出力HSCAN_[0]の論理状態がHighとなると、出力HSCAN_[0]が入力される第1のデータ選択パルス入力端子を有する下位電流源セル（図9で“×1/9”と記載されたセル）が選択されて電流が出力される。このときの下位電流値をI/9とする。続いて、時刻t3でデータ選択回路400の出力HSCAN_[0]の論理状態がLowとなると、この下位電流源セルの選択が解除され、電流の出力が停止される。また、時刻t3でデータ選択回路400の出力HSCAN_[1]の論理状態がHighとなると、出力HSCAN_[1]が入力される第1のデータ選択パルス入力端子を有する下位電流源セル（図9で“×2/9”と記載されたセル）が選択されて電流が出力される。この結果、時刻t3では、時刻t2よりも下位電流値が増加し、2×I/9となる。この動作を繰り返すことにより、対応する下位電流源セルが選択され、下位電流値がI/9ずつ増加する。

時刻t4で、出力HSCAN_[7]の論理状態がLowとなると、出力HSCAN_[7]が入力される第1のデータ選択パルス入力端子を有する下位電流源セル（図9で“×8/9”と記載されたセル）の選択が解除され、電流の出力が停止される。この結果、下位電流値は0となる。同時に、データ選択回路400内の最終段目の遅延ユニットDU[8]の出力を反転した信号の論理状態がLowとなると、シフト制御部408はシフトクロックを生成してシフトレジスタ部407に出力する。このシフトクロックにより、シフトレジスタ部407は1段シフトし、対応する上位電流源セルが選択され、上位電流値がIだけ増加する。

以後、下位電流源セルが上記と同様に順次選択され、下位電流値がI/9ずつ増加する。出力HSCAN_[7]の論理状態がLowとなるタイミングでは下位電流源セルの選択が解除されて下位電流値が0となる。同時に、データ選択回路400内の最終段目の遅延ユニットDU[8]の出力を反転した信号の論理状態がLowとなり、シフトレジスタ部407が1段シフトし、対応する上位電流源セルが選択され、上位電流値がIだけ増加する。以後、上記の動作が繰り返される。

本実施形態によれば、電流源セルの選択のために、データ選択回路を駆動するための駆動クロックの成型をする必要がなく、電流源セル、特に下位電流源セルの高速選択が可能となる。また、下位電流源セルおよび上位電流源セルを略同時に選択することができるので、グリッチの発生やミスコードの発生を容易に抑圧することができ、安定したランプ波生成動作が可能となる。

（第9の実施形態）
次に、本発明の第9の実施形態を説明する。図12は、本実施形態によるランプ波生成回路の構成を示している。図12に示すランプ波生成回路は、データ選択回路400と、上位電流源セル部401と、下位電流源セル部402と、上位ビット制御部403と、加算部404と、変換部405と、ブロック制御部406と、下位ビット制御部409とを有している。このランプ波生成回路は、例えば図14のランプ波生成回路7に対応する。

以下、図12に示すランプ波生成回路の構成について説明する。下位ビット制御部409は、データ選択回路400の出力HSCAN_[0]〜HSCAN_[8]が入力される第1のデータ選択パルス入力端子を有し、データ選択回路400の出力HSCAN_[0]〜HSCAN_[8]に基づいて下位電流源セル部402を制御する。また、下位電流源セル部402を構成する個々の下位電流源セルは同一の電流値（上位電流源セル部401内の上位電流源セルが生成する電流値の1/9）を生成する。上記以外の構成は、図10に示すランプ波生成回路の構成と同様であるので、説明は省略する。

次に、図13のタイミングチャートを参照して、図12に示すランプ波生成回路の動作について説明する。以下では、第8の実施形態で説明した動作と異なる部分についてのみ説明する。時刻t2でデータ選択回路400の出力HSCAN_[0]の論理状態がHighとなると、下位ビット制御部409は制御信号DOUT[0]の論理状態をHighとして、1つ目の下位電流源セルに出力する。これにより、下位電流源セルが選択されて電流が出力される。このときの下位電流値をI/9とする。

続いて、時刻t3でデータ選択回路の出力HSCAN_[0]の論理状態がLowとなるのと略同時に、下位ビット制御部409は制御信号DOUT[1]の論理状態をHighとして、2つ目の下位電流源セルに出力する。これにより、下位電流源セルが選択されて電流が出力される。この結果、時刻t3では、時刻t2よりも下位電流値が増加し、2×I/9となる。この動作を繰り返すことにより、対応する下位電流源セルが選択され、下位電流値がI/9ずつ増加する。

時刻t4で、出力HSCAN_[8]の論理状態がHighとなると、下位ビット制御部409は全ての下位電流源セルへの制御信号DOUT[0]〜DOUT[7]の論理状態をLowとする。これにより、全ての下位電流源セルの選択が解除され、電流の出力が停止される。この結果、下位電流値は0となる。同時に、データ選択回路400内の最終段目の遅延ユニットDU[8]の出力を反転した信号の論理状態がLowとなると、シフト制御部408はシフトクロックを生成してシフトレジスタ部407に出力する。このシフトクロックにより、シフトレジスタ部407は1段シフトし、対応する上位電流源セルが選択され、上位電流値がIだけ増加する。

以後、下位電流源セルが上記と同様に順次選択され、下位電流値がI/9ずつ増加する。出力HSCAN_[8]の論理状態がHighとなるタイミングでは全ての下位電流源セルの選択が解除されて下位電流値が0となる。同時に、データ選択回路400内の最終段目の遅延ユニットDU[8]の出力を反転した信号の論理状態がLowとなり、シフトレジスタ部407が1段シフトし、対応する上位電流源セルが選択され、上位電流値がIだけ増加する。以後、上記の動作が繰り返される。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

1・・・固体撮像装置、2・・・撮像部、3・・・行走査回路、4・・・列走査回路、5・・・タイミング制御回路、6・・・ ADC群、7・・・ランプ波生成回路、8・・・カウンタ、9・・・データ出力回路、11・・・行制御線、13・・・垂直信号線、20・・・単位画素、60・・・列ADC部、100・・・遅延部、101・・・遅延制御部、102・・・出力部、103・・・カウンタ回路、104・・・転送線、117・・・水平転送線、200・・・データ選択部、201・・・カウント部、202・・・データ選択部、203・・・機能回路、204・・・検出部、205・・・データ選択回路、206・・・機能回路、206a，206b・・・サブ機能回路、207・・・選択部、208・・・選択制御部、105a，105b・・・データ保持部、106a，106b・・・転送線、300・・・固体撮像装置、301・・・制御部、302・・・ PLL回路、303・・・撮像部、304・・・行走査回路、305・・・列走査回路、306・・・位相比較器、307・・・チャージポンプ、308・・・ローパスフィルタ、309・・・ VCO、400・・・データ選択回路、401・・・上位電流源セル部、402・・・下位電流源セル部、403・・・上位ビット制御部、404・・・加算部、405・・・変換部、406・・・ブロック制御部、407・・・シフトレジスタ部、408・・・シフト制御部、409・・・下位ビット制御部、601・・・比較器、602・・・ラッチ部、603，604・・・ラッチ回路

Claims

同一の定電流を生成する複数の上位電流源セルを有し、上位選択信号に基づいて、前記定電流を出力する前記上位電流源セルを選択可能な上位電流源セル部、
第２のデータ選択パルス入力端子を有し、前記第２のデータ選択パルス入力端子に入力された信号に基づいて前記上位選択信号を生成し、前記上位電流源セル部を制御する上位ビット制御部、
前記上位電流源セルが生成する前記定電流の電流値に対して所定の割合ずつ値が異なる電流値を生成すべく重み付けされた複数の下位電流源セルおよびm（mは2以上の自然数）個の第１のデータ選択パルス入力端子を有し、前記第１のデータ選択パルス入力端子に入力された下位選択信号に基づいて、電流を出力する前記下位電流源セルを選択可能な下位電流源セル部、
選択された前記上位電流源セルおよび前記下位電流源セルから出力された電流を加算して出力する加算部、
前記加算部が出力する電流を電圧に変換して出力する変換部、
を有する機能回路と、
互いに接続されたn（nは3以上の自然数）段の同一構成の遅延ユニットを有し、各遅延ユニットに入力された信号を遅延させて各遅延ユニットから出力させる遅延部、
前記遅延ユニットの遅延量を制御する遅延制御部、
iおよびj（i,jは、互いに異なる1以上n以下の自然数）段目の前記遅延ユニットから出力される信号を論理演算することにより、所定のタイミングで所定の論理となる信号を生成し、生成した信号を、前記機能回路のk（kは、1以上m以下の自然数）番目の前記第１のデータ選択パルス入力端子に前記下位選択信号として出力し、前記遅延ユニットの出力あるいは前記論理演算によって生成した信号の1つを、前記第２のデータ選択パルス入力端子に出力する出力部、
を有するデータ選択回路と、
を備えることを特徴とするランプ波生成回路。
同一の定電流を生成する複数の上位電流源セルを有し、上位選択信号に基づいて、前記定電流を出力する前記上位電流源セルを選択可能な上位電流源セル部、
第２のデータ選択パルス入力端子を有し、前記第２のデータ選択パルス入力端子に入力された信号に基づいて前記上位選択信号を生成し、前記上位電流源セル部を制御する上位ビット制御部、
前記上位電流源セルが生成する前記定電流の電流値に対して所定の割合となる電流値を生成する複数の下位電流源セルを有し、電流を出力する前記下位電流源セルを選択可能な下位電流源セル部、
m（mは2以上の自然数）個の第１のデータ選択パルス入力端子を有し、前記第１のデータ選択パルス入力端子に入力された下位選択信号に基づいて前記下位電流源セル部を制御する下位ビット制御部、
選択された前記上位電流源セルおよび前記下位電流源セルから出力された電流を加算して出力する加算部、
前記加算部が出力する電流を電圧に変換して出力する変換部、
を有する機能回路と、
互いに接続されたn（nは3以上の自然数）段の同一構成の遅延ユニットを有し、各遅延ユニットに入力された信号を遅延させて各遅延ユニットから出力させる遅延部、
前記遅延ユニットの遅延量を制御する遅延制御部、
iおよびj（i,jは、互いに異なる1以上n以下の自然数）段目の前記遅延ユニットから出力される信号を論理演算することにより、所定のタイミングで所定の論理となる信号を生成し、生成した信号を、前記機能回路のk（kは、1以上m以下の自然数）番目の前記第１のデータ選択パルス入力端子に前記下位選択信号として出力し、前記遅延ユニットの出力あるいは前記論理演算によって生成した信号の1つを、前記第２のデータ選択パルス入力端子に出力する出力部、
を有するデータ選択回路と、
を備えることを特徴とするランプ波生成回路。
前記遅延部は、n段目の前記遅延ユニットから出力された信号が1段目の前記遅延ユニットに入力されるように前記遅延ユニットをリング状に接続されてなる円環遅延回路を構成する、
ことを特徴とする請求項１または請求項２に記載のランプ波生成回路。
前記上位ビット制御部は、前記上位電流源セルと略同数のシフトレジスタ回路を具備し、
前記シフトレジスタ回路は、前記第２のデータ選択パルス入力端子に入力された信号をシフトクロックとし、前記シフトクロックに基づいて前記シフトレジスタ回路のシフト出力を順次アクティブにし、前記シフト出力に基づいて前記上位選択信号を生成し、前記上位電流源セルを選択する、
ことを特徴とする請求項１または請求項２に記載のランプ波生成回路。
入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、
請求項１、請求項２、請求項４の何れか一項に係るランプ波生成回路と、
を備えることを特徴とする固体撮像装置。