JP5753154B2

JP5753154B2 - 参照信号生成回路、ａｄ変換回路、および撮像装置

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Publication number: JP5753154B2
Application number: JP2012284605A
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Inventors: 義雄萩原
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Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2015-07-22
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Also published as: US9294114B2; US20140183336A1; JP2014127928A

Description

本発明は、AD変換時にアナログ信号と比較される参照信号を生成する参照信号生成回路に関する。また、本発明は、本参照信号生成回路を備えたAD変換回路および撮像装置に関する。

従来技術に係る参照信号生成回路を用いた一例として撮像装置がある。特許文献1には、画素列毎にAD変換回路（ADC）を搭載した撮像装置が記載されている。図9は、特許文献1に記載された撮像装置と略同様な撮像装置の構成の一例を示している。図9に示す固体撮像装置1001は、撮像部1002、読出電流源部1005、アナログ部1006、参照信号生成回路1010、垂直選択部1012、水平選択部1014、ADC群1015、出力部1017、および制御部1020を有する。

撮像部1002には、フォトダイオード（光電変換素子）と画素内アンプとを含み、入射光量に応じた画素信号を出力する単位画素1003が行列状に配置されている。制御部1020は、撮像部1002から画素信号を読み出し、AD変換するための制御回路である。垂直選択部1012は、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。水平選択部1014は、ADC群1015の列アドレスや列走査の制御を行う。読出電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。

参照信号生成回路1010は、クロック生成部1018およびランプ波生成部1019で構成され、電圧値が時間の経過とともに増加または減少する参照信号であるランプ波を生成する。クロック生成部1018は、VCO1018aを有し、制御部1020から与えられるパルス信号に基づいて、ランプ波生成部1019を駆動するクロック信号を生成する。ランプ波生成部1019は、クロック生成部1018からのクロック信号に基づいてランプ波を生成する。

ADC群1015は、n（nは2以上の自然数）ビットのデジタル信号変換機能を有し、各画素列に対応した垂直信号線1013毎に設けられた列ADC部1016を有する。列ADC部1016は、参照信号生成回路1010と共に、撮像部1002の選択画素行の単位画素1003から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。

列ADC部1016は、比較部1109と、ラッチ部1108と、カウント部1103と、メモリー部1104とを有する。比較部1109は、参照信号生成回路1010からのランプ波と、行制御線1011毎に単位画素1003から各垂直信号線1013を経由して得られるアナログ信号とを比較する。ラッチ部1108は、クロック生成部1018から出力される複数のクロック信号で構成される下位位相信号の論理状態をラッチ（保持／記憶）するラッチ回路を有する。カウント部1103は、この下位位相信号を構成するクロック信号の1つをカウントクロックとしてカウントを行う。比較部1109がランプ波とアナログ信号との比較を行う時間は、画素信号の電圧値に応じた時間であり、この時間を計測した結果が、ラッチ部1108がラッチした下位位相信号の論理状態のデータと、カウント部1103がカウントを行った結果のデータとして得られる。

ラッチ部1108およびカウント部1103にラッチされたデータは、メモリー部1104に転送される。メモリー部1104は、水平転送線1021に接続されている。出力部1017は、センスアンプ回路を含み、水平転送線1021に出力されたデータに対して2進化および減算を行い、最終的なAD変換結果のデータを撮像装置1001の外部に出力する。

次に、撮像装置1001の動作について説明する。撮像部1002の選択行の各単位画素1003からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線1013を通してADC群1015に時系列で入力される。

任意の行の単位画素1003から垂直信号線1013への1回目の読出しが安定した後、参照信号生成回路1010によって、参照電圧を時間的に変化させたランプ波（参照信号）が生成され、比較部1109に入力される。比較部1109は、ランプ波と垂直信号線1013のアナログ信号との電圧の比較を行う。比較部1109へのランプ波の入力と並行して、カウント部1103によって1回目のカウントが行われる。

ランプ波と垂直信号線1013のアナログ信号との電圧の大小関係が逆転したとき、比較部1109の出力は反転し、同時に、比較部1109が比較を行った期間に応じたデータがラッチ部1108およびカウント部1103にラッチされる。この1回目の読出し時には、単位画素1003のリセットレベルのバラツキは一般に小さく、またリセット電圧は全画素で共通なため、任意の垂直信号線1013に出力されるアナログ信号の電圧はおおよそ既知の値に等しい。したがって、1回目のリセットレベルの読出し時には、ランプ波の電圧を適宜調整することにより比較期間を短くすることが可能である。ラッチ部1108およびカウント部1103にラッチされたデータはメモリー部1104に転送される。

2回目の読出し時には、リセットレベルに加えて単位画素1003毎の入射光量に応じた信号レベルが読み出され、1回目の読出しと同様の動作が行われる。すなわち、任意の行の単位画素1003から垂直信号線1013への2回目の読出しが安定した後、参照信号生成回路1010によってランプ波が生成され、比較部1109に入力される。比較部1109は、ランプ波と垂直信号線1013のアナログ信号との電圧の比較を行う。比較部1109へのランプ波の入力と並行して、カウント部1103によって2回目のカウントが行われる。

ランプ波と垂直信号線1013のアナログ信号との電圧の大小関係が逆転したとき、比較部1109の出力は反転し、同時に、比較部1109が比較を行った期間に応じたデータがラッチ部1108およびカウント部1103にラッチされる。ラッチ部1108およびカウント部1103にラッチされたデータはメモリー部1104に転送される。

以上の2回の読出しが終了した後、水平選択部1014により、メモリー部1104に保持された1回目と2回目のデータが、水平転送線1021を経由して、出力部1017（のセンスアンプ回路）で検出される。続いて、出力部1017において、ラッチ部1108にラッチされたデータの2進化が行われ、更に2回目の読出しで得られたデータから1回目の読出しで得られたデータが減算された後、減算後のデータが外部に出力される。その後、順次、行毎に同様の動作が繰り返され、2次元画像が生成される。尚、2進化および減算は、列ADC部1016内で実施しても構わない。

tdc(=time to digital converter)型SS(=Single Slope)方式によるAD変換回路を用いた撮像装置の参照信号生成回路では、（円環）遅延回路の出力を用いてランプ波（参照信号）を生成する。これは、（円環）遅延回路の出力をラッチ用の下位位相信号とランプ波生成用の信号とで兼用することで回路規模を低減できるためである。

特開2011-250009号公報

上述した参照信号生成回路、およびそれを用いた、tdc型SS方式によるAD変換回路および撮像装置には、以下に示す課題がある。

ここで、一例として、12ビットのAD変換に対応して、12ビットに相当する精度の電圧値を有する参照信号（ランプ波）を生成するために、参照信号生成回路内の円環遅延回路を9段の遅延ユニットで構成した場合で考える。また、12ビットに相当する精度の電圧値を有する参照信号（ランプ波）を生成するために、同一の電流値（以下、電流値をI'とする）を出力する上位電流源セルを有する上位電流源セル部と、1つの上位電流源セルから出力される電流値よりも小さな電流値を出力する下位電流源セルを有する下位電流源セル部とを設ける、所謂、『電流セルマトリクス方式』を用いる。

この場合、例えば、I'/9、2×I'/9、3×I'/9、・・・、8×I'/9のそれぞれの電流値を出力する8個の下位電流源セルを有する下位電流源セル部と、電流値I'を出力する511（2⁹-1）個の上位電流源セルを有する上位電流源セル部とを設ければよい。これにより、下位電流源セル部は0〜8×I'/9の9（2³相当）通りの電流値を生成することができ、上位電流源セル部は0〜（2⁹-1）×I'の512（2⁹）通りの電流値を生成することができる。よって、下位電流源セル部が生成した電流値と、上位電流源セル部が生成した電流値とを加算した電流値の精度は12ビット相当となる。この場合、参照信号生成回路には、下位電流源セルと上位電流源セルとの合計で519個の電流源セルが配置される。

しかし、上位電流源セル部を511個の上位電流源セルで構成する場合、参照信号生成回路として用いられる一般的なDAC（Digital Analog Converter）回路等と比較しても、回路規模が大きくなる。更に、円環遅延回路を構成する遅延ユニットの個数（9段）を保ったまま、14ビットに相当する精度の電圧値を有する参照信号（ランプ波）を生成する場合、上位電流源セル部は2047（2¹¹-1）個の上位電流源セルで構成されることになり、現実的ではない。

本発明は、上述した課題に鑑みてなされたものであって、上位電流源セルの個数を低減することができる参照信号生成回路、AD変換回路、および撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、入力された信号を遅延させて出力する複数の遅延ユニットを有する遅延部を有し、前記遅延部から出力される信号に基づく下位位相信号を出力するクロック生成部と、同一の定電流を生成する上位電流源セルを有する上位電流源セル部と、前記上位電流源セルが生成する前記定電流の電流値に対して所定の割合ずつ電流値が異なる定電流を生成すべく重み付けされた複数の下位電流源セルを有する下位電流源セル部と、前記上位電流源セル部および前記下位電流源セル部から出力される定電流を加算する加算部と、前記加算部で加算された電流を電圧に変換して出力する変換部と、を備え、前記上位電流源セルの選択は、前記下位位相信号に基づくクロックを分周したクロックに基づいて行われ、前記下位電流源セルの選択は、前記上位電流源セルの選択に用いられるクロックの周期に基づく時間間隔で発生するパルスであって、前記下位位相信号に基づくクロックの立上りまたは立下りに基づくタイミングで発生するパルスに基づいて行われることを特徴とする参照信号生成回路である。

また、本発明は、入力された信号を遅延させて出力する複数の遅延ユニットを有する遅延部を有し、前記遅延部から出力される信号に基づく下位位相信号を出力するクロック生成部と、同一の定電流を生成する上位電流源セルを有する上位電流源セル部と、前記上位電流源セルが生成する前記定電流の電流値に対して電流値が所定の割合となる定電流を生成する複数の下位電流源セルを有する下位電流源セル部と、前記上位電流源セル部および前記下位電流源セル部から出力される定電流を加算する加算部と、前記加算部で加算された電流を電圧に変換して出力する変換部と、を備え、前記上位電流源セルの選択は、前記下位位相信号に基づくクロックを分周したクロックに基づいて行われ、前記下位電流源セルの選択は、前記下位位相信号に基づくクロックの立上りまたは立下りに基づくタイミングで発生するパルスであって、前記上位電流源セルの選択に用いられるクロックの周期に基づく時間間隔で発生するパルスに基づいて行われることを特徴とする参照信号生成回路である。

また、本発明の参照信号生成回路において、前記下位電流源セルの選択は、前記下位位相信号に基づくクロックを分周したクロックに基づいて行われることを特徴とする。

また、本発明の参照信号生成回路において、前記遅延部は、前記遅延ユニットがリング状に接続された円環遅延回路であることを特徴とする。

また、本発明は、上記の参照信号生成回路と、AD変換の対象となるアナログ信号と、前記参照信号生成回路が有する前記変換部からの前記電圧に基づく参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部と、前記下位位相信号に基づくクロックをカウントクロックとしてカウントを行って上位計数値を取得するカウント部と、を有することを特徴とするAD変換回路である。

また、本発明は、光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、前記画素信号に応じた前記アナログ信号が入力される、上記のAD変換回路と、を有することを特徴とする撮像装置である。

本発明によれば、上位電流源セルの選択が、下位位相信号に基づくクロックを分周したクロックに基づいて行われ、下位電流源セルの選択が、上位電流源セルの選択に用いられるクロックの周期に基づく時間間隔で発生するパルスであって、下位位相信号に基づくクロックの立上りまたは立下りに基づくタイミングで発生するパルスに基づいて行われることによって、上位電流源セルの個数を低減することができる。

本発明の第1の実施形態に係る参照信号生成回路の構成を示すブロック図である。本発明の第1の実施形態に係る参照信号生成回路が有するクロック生成部およびデータ選択回路の構成を示す回路図である。本発明の第1の実施形態に係る参照信号生成回路が有するクロック生成部およびデータ選択回路の動作を示すタイミングチャートである。本発明の第1の実施形態に係る参照信号生成回路の動作を示すタイミングチャートである。本発明の第2の実施形態に係る参照信号生成回路の構成を示すブロック図である。本発明の第2の実施形態に係る参照信号生成回路が有する下位ビット制御部の構成を示す回路図である。本発明の第2の実施形態に係る参照信号生成回路の動作を示すタイミングチャートである。本発明の第3の実施形態に係るAD変換回路の構成を示すブロック図である。従来例に係る撮像装置の構成を示すブロック図である。従来例に係るクロック生成部およびデータ選択回路の構成を示す回路図である。従来例に係るクロック生成部およびデータ選択回路の動作を示すタイミングチャートである。従来例に係る参照信号生成回路の動作を示すタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る参照信号生成回路の構成の一例を示している。図1に示す参照信号生成回路は、クロック生成部10、上位電流源セル部11、下位電流源セル部12、データ選択回路13、上位ビット制御部14、加算部15、変換部16、およびブロック制御部17を有する。

クロック生成部10は、互いに位相差を有するクロック信号DUO[0]〜DUO[8]を生成して出力する。クロック信号DUO[0]〜DUO[8]は、AD変換における下位位相信号を構成する。

上位電流源セル部11は、同一の定電流を生成する複数の上位電流源セル（図中の“×1”と記載されているセル）を有する。これらの上位電流源セルは行列状に配列されている。

下位電流源セル部12は、上位電流源セル部11を構成する個々の上位電流源セルが生成する定電流の電流値の18分の1ずつ値が異なる電流値を生成すべく重み付けされた複数の下位電流源セル（図中の“×1/18”、“×2/18”、・・・、“×17/18”と記載されているセル）を有する。すなわち、1つの上位電流源セルが生成する定電流の電流値をIとすると、下位電流源セル部12を構成する下位電流源セルはそれぞれ、電流値がI/18、2×I/18、・・・、17×I/18の電流を生成する。

データ選択回路13は、クロック生成部10からのクロック信号DUO[0]〜DUO[8]に基づいて、下位電流源セル部12を構成する下位電流源セルの中から電流を出力する下位電流源セルを選択するための下位選択信号SCAN[0]〜SCAN[17]を生成して下位電流源セル部12に出力する。下位電流源セル部12を構成する17個の下位電流源セルは、下位選択信号SCAN[0]〜SCAN[16]のそれぞれによって選択される。

上位ビット制御部14は、データ選択回路13から出力されるクロック信号CO[8]に基づいて上位電流源セル部11の上位電流源セルを選択する。上位ビット制御部14は、上位電流源セルを選択する信号を生成して上位電流源セル部11に出力するシフトレジスタ部18と、データ選択回路13から出力されるクロック信号CO[8]に基づいて、シフトレジスタ部18をシフト動作させるためのシフトクロックを生成するシフト制御部19とを有する。

加算部15は、上位電流源セル部11を構成する上位電流源セルおよび下位電流源セル部12を構成する下位電流源セルから出力される定電流を加算して出力する。変換部16は、加算部15が出力する電流を電圧信号に変換し、AD変換時にアナログ信号と比較される参照信号として出力する。変換部16には、例えば抵抗素子や容量素子を用いることが想定されるが、これに限る必要もない。ブロック制御部17は、上記の各部を制御する。

図2は、クロック生成部10およびデータ選択回路13の構成の一例を示している。クロック生成部10は、遅延部20および遅延制御部21を有している。遅延部20は、入力された信号を遅延させて出力する複数（9段）の遅延ユニットDU[0]〜DU[8]が接続された構成を有し、1段目の遅延ユニットDU[0]に入力されたスタートパルス（=StartP）を各遅延ユニットによって遅延させ、クロック信号DUO[0]〜DUO[8]として出力する。遅延ユニットDU[0]〜DU[8]は、反転素子であるNAND回路で構成されている。最終段目の遅延ユニットDU[8]の出力は1段目の遅延ユニットDU[0]の入力に接続されており、遅延ユニットDU[0]〜DU[8]は、リング状に接続された円環遅延回路を構成している。遅延制御部21は、遅延ユニットDU[0]〜DU[8]が信号を遅延させる遅延時間を制御する可変電流源で構成されている。可変電流源の電流値は、バイアス電圧Vbiasを変えることで制御する。

本例では、奇数個の遅延ユニットで構成される所謂『対称型発振回路』で構成される円環遅延回路を用いているが、『対称型発振回路』と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、2のべき乗）となる所謂『非対称型発振回路』を用いても構わない。また、円環遅延回路自体が偶数個（特に、2のべき乗個）の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂『全差動型発振回路』を用いても構わない。更に、クロック生成部10は、上述したような円環遅延回路である必要もない。尚、遅延制御部21もこの構成に限らない。

データ選択回路13は、クロック生成部10が有する遅延ユニットDU[0]〜DU[8]からのクロック信号DUO[0]〜DUO[8]を論理演算することにより、所定のタイミングで所定の論理となる下位選択信号SCAN[0]〜SCAN[17]を生成して出力する。データ選択回路13は、分周部22および出力部23を有している。

分周部22は、クロック生成部10からのクロック信号DUO[0]〜DUO[8]の立上りエッジを基準にクロック信号DUO[0]〜DUO[8]を分周（本例では2分周）する分周回路C[0]〜C[8]で構成されている。出力部23は、NAND回路およびインバータ回路で構成されており、分周部22の分周回路C[0]〜C[8]の出力端子Oから出力されたクロック信号（CO[0]〜CO[8]）に所定の論理演算を行い、下位選択信号SCAN[0]〜SCAN[17]を生成して出力する。NAND回路は、2つの入力端子に入力された信号に否定論理積（NAND）演算を行って出力する。

NAND回路に入力される信号の一部は反転されてNAND回路に入力される。図2において、NAND回路の入力端子に丸印が付いている場合、信号が反転されてNAND回路に入力される。NAND回路から出力された信号は、所望の論理を得るためにインバータ回路で反転され、下位選択信号SCAN[0]〜SCAN[17]として出力される。例えば、分周回路C[0]から出力されたクロック信号と、分周回路C[7]から出力されたクロック信号を反転した信号とのNAND演算がNAND回路で行われ、その結果がインバータ回路で反転されて下位選択信号SCAN[12]として出力される。

次に、クロック生成部10およびデータ選択回路13の動作を説明する。図3は、クロック生成部10およびデータ選択回路13の動作を示している。図3では、上から順に、遅延ユニットDU[0]に入力されるスタートパルスStartP、遅延ユニットDU[0]〜DU[8]から出力されるクロック信号DUO[0]〜DUO[8]、分周回路C[0]〜C[8]から出力されるクロック信号CO[0]〜CO[8]、データ選択回路13から出力される下位選択信号SCAN[0]〜SCAN[17]の波形が示されている。図3の垂直方向が信号電圧を示し、水平方向が時間を示している。

1段目の遅延ユニットDU[0]に入力されるスタートパルスStartPの論理状態がL（Low）状態からH（High）状態に変化することで、遅延ユニットDU[0]〜DU[8]が遷移動作を開始する。スタートパルスStartPの論理状態が変化してから遅延ユニットDU[0]の遅延時間が経過したタイミングで、遅延ユニットDU[0]から出力されるクロック信号DUO[0]の論理状態がH状態からL状態に変化する。続いて、クロック信号DUO[0]の論理状態が変化してから遅延ユニットDU[1]の遅延時間が経過したタイミングで、遅延ユニットDU[1]から出力されるクロック信号DUO[1]の論理状態がL状態からH状態に変化する。以降、同様にして各遅延ユニットから出力されるクロック信号の論理状態が順次変化する。

上記の動作により、遅延ユニットDU[0]〜DU[8]から出力されるクロック信号DUO[0]〜DUO[8]の論理状態は、1段前の遅延ユニットから出力されるクロック信号の論理状態が変化したタイミングから遅延ユニットの遅延時間だけ経過したタイミングで変化する。つまり、クロック生成部10が出力するクロック信号DUO[0]〜DUO[8]のそれぞれの論理状態が変化するタイミングは遅延ユニットDU[0]〜DU[8]の遅延時間ずつ異なる。

分周部22の分周回路C[0]〜C[8]はクロック信号DUO[0]〜DUO[8]の立上りエッジを基準にクロック信号DUO[0]〜DUO[8]を分周し、分周したクロック信号CO[0]〜CO[8]を出力する。クロック信号CO[0]〜CO[8]は、クロック信号DUO[0]〜DUO[8]の2倍の周期を有する信号である。

出力部23は、分周部22から出力されるクロック信号CO[0]〜CO[8]に所定の論理演算を行い、下位選択信号SCAN[0]〜SCAN[17]を出力する。下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]の立上りエッジのタイミングで立ち上がるパルス信号である。図3に示すように、下位選択信号SCAN[0]がクロック信号DUO[1]の立上りエッジのタイミングで立ち上がった後、下位選択信号SCAN[1]がクロック信号DUO[3]の立上りエッジのタイミングで立ち上がる。以降、同様に下位選択信号SCAN[2]〜SCAN[17]が順次立ち上がる。下位選択信号SCAN[0]〜SCAN[17]の立上りエッジのタイミングから次の立上りエッジのタイミングまでの時間、つまり下位選択信号SCAN[0]〜SCAN[17]のパルスが発生する周期はクロック信号CO[0]〜CO[8]の周期と等しい。また、クロック信号CO[0]〜CO[8]の1周期の期間内に全ての下位選択信号SCAN[0]〜SCAN[17]のパルスが発生する。

次に、本実施形態に係る参照信号生成回路が参照信号を生成する動作を説明する。図4は、本実施形態に係る参照信号生成回路の動作を示している。図4では、上から順に、遅延ユニットDU[0]に入力されるスタートパルスStartP、データ選択回路13から出力される下位選択信号SCAN[0]〜SCAN[17]、分周回路C[8]から出力されるクロック信号CO[8]の波形と、下位電流源セル部12が生成する下位電流値、上位電流源セル部11が生成する上位電流値、下位電流値および上位電流値の合計である加算値とが示されている。図4の垂直方向が信号電圧または電流値を示し、水平方向が時間を示している。

スタートパルスStartPの論理状態がL状態からH状態に変化することで、クロック信号CO[0]〜CO[8]および下位選択信号SCAN[0]〜SCAN[17]の生成が開始される。下位選択信号SCAN[0]〜SCAN[16]の立上りエッジのタイミングで下位電流源セル部12の下位電流源セルが選択され、選択された下位電流源セルに応じた下位電流値が出力される。また、上位ビット制御部14に入力されるクロック信号CO[8]の立下りエッジのタイミングで上位電流源セル部11の上位電流源セルが選択され、選択された上位電流源セルに応じた上位電流値が出力される。

より具体的には、下位選択信号SCAN[0]がL状態からH状態に変化するタイミングで、下位選択信号SCAN[0]が入力される下位電流源セル（図1で“×1/18”と記載されたセル）が選択されて電流が出力される。このときの下位電流値および加算値をI/18とする。続いて、下位選択信号SCAN[0]がH状態からL状態に変化するタイミングで、下位選択信号SCAN[0]が入力される下位電流源セル（図1で“×1/18”と記載されたセル）が非選択となる。同時に、下位選択信号SCAN[1] がL状態からH状態に変化し、下位選択信号SCAN[1]が入力される下位電流源セル（図1で“×2/18”と記載されたセル）が選択されて電流が出力される。この結果、下位電流値および加算値が増加し、2×I/18となる。この動作を繰り返すことにより、対応する下位電流源セルが選択され、下位電流値および加算値がI/18ずつ増加する。

下位選択信号SCAN[16]がH状態からL状態に変化するタイミングで、下位選択信号SCAN[16]が入力される下位電流源セル（図1で“×17/18”と記載されたセル）が非選択となる。これにより、下位電流値が17×I/18から0となる。同時に、クロック信号CO[8]がH状態からL状態に変化し、シフト制御部19はシフトクロックを生成してシフトレジスタ部18に出力する。このシフトクロックにより、シフトレジスタ部18は1段シフトし、対応する上位電流源セルが選択され、上位電流値がIだけ増加するとともに加算値がIとなる。以後、上記の動作が繰り返される。

加算部15で下位電流源セル部12からの定電流と上位電流源セル部11からの定電流とが加算され、変換部16で電圧に変換され、参照信号として出力される。

本実施形態では、12ビットのAD変換に対応して、12ビットに相当する精度の電圧値を有する参照信号を生成する場合、I/18、2×I/18、3×I/18、・・・、17×I/18のそれぞれの電流値を出力する17個の下位電流源セルを有する下位電流源セル部と、電流値Iを出力する255（2⁸-1）個の上位電流源セルを有する上位電流源セル部とを設ければよい。これにより、下位電流源セル部は0〜17×I/18の18（2⁴相当）通りの電流値を生成することができ、上位電流源セル部は0〜（2⁸-1）×Iの256（2⁸）通りの電流値を生成することができる。よって、下位電流源セル部が生成した電流値と、上位電流源セル部が生成した電流値とを加算した電流値の精度は12ビット相当となる。この場合、本実施形態に係る参照信号生成回路には、下位電流源セルと上位電流源セルとの合計で272個の電流源セルが配置される。

次に、本実施形態に係る電流源セルの個数を、従来例に係る電流源セルの個数と比較するため、従来例に係るクロック生成部およびデータ選択回路の構成および動作を説明する。図10は、特許文献1に記載されたクロック生成部およびデータ選択回路と同様の構成を示している。図10に示す回路は、クロック生成部100およびデータ選択回路101を有する。クロック生成部100は、遅延部102および遅延制御部103を有する。

遅延部102および遅延制御部103の構成は、図1における遅延部20および遅延制御部21の構成と同様である。データ選択回路101は、NAND回路とインバータ回路で構成されており、遅延ユニットDU[0]〜DU[8]からのクロック信号を論理演算することにより、所定のタイミングで所定の論理となる下位選択信号SCAN[0]〜SCAN[8]を生成して出力する。

図11は、図10に示すデータ選択回路101の動作を示している。図11では、上から順に、遅延ユニットDU[0]に入力されるスタートパルスStartP、遅延ユニットDU[0]〜DU[8]から出力されるクロック信号DUO[0]〜DUO[8]、データ選択回路101から出力される下位選択信号SCAN[0]〜SCAN[8]の波形が示されている。図11の垂直方向が信号電圧を示し、水平方向が時間を示している。

1段目の遅延ユニットDU[0]に入力されるスタートパルスStartPの論理状態がL状態からH状態に変化することで、遅延ユニットDU[0]〜DU[8]が遷移動作を開始する。以降、同様にして各遅延ユニットから出力されるクロック信号の論理状態が順次変化する。

下位選択信号SCAN[0]〜SCAN[8]は、クロック信号DUO[0]〜DUO[8]の立上りエッジのタイミングで立ち上がるパルス信号である。図11に示すように、下位選択信号SCAN[0]がクロック信号DUO[1]の立上りエッジのタイミングで立ち上がった後、下位選択信号SCAN[1]がクロック信号DUO[3]の立上りエッジのタイミングで立ち上がる。以降、同様に下位選択信号SCAN[2]〜SCAN[8]が順次立ち上がる。

図12は、図10に示す回路を用いた参照信号生成回路の動作を示している。図12では、上から順に、遅延ユニットDU[0]に入力されるスタートパルスStartP、データ選択回路101から出力される下位選択信号SCAN[0]〜SCAN[7]の波形と、下位電流源セル部が生成する下位電流値、上位電流源セル部が生成する上位電流値、下位電流値および上位電流値の合計である加算値とが示されている。図12の垂直方向が信号電圧または電流値を示し、水平方向が時間を示している。

下位選択信号SCAN[0]〜SCAN[8]の立上りエッジのタイミングで下位電流源セル部の下位電流源セルが選択され、選択された下位電流源セルに応じた下位電流値が出力される。また、クロック信号DUO[8]の立上りエッジのタイミングで上位電流源セル部の上位電流源セルが選択され、選択された上位電流源セルに応じた上位電流値が出力される。

より具体的には、下位選択信号SCAN[0]がL状態からH状態に変化するタイミングで、下位選択信号SCAN[0]が入力される下位電流源セル（上位電流源セルが生成する電流値の1/9となる電流値を生成するセル）が選択されて電流が出力される。このときの下位電流値および加算値をI/9とする。続いて、下位選択信号SCAN[0]がH状態からL状態に変化するタイミングで、下位選択信号SCAN[0]が入力される下位電流源セル（上位電流源セルが生成する電流値の1/9となる電流値を生成するセル）が非選択となる。同時に、下位選択信号SCAN[1] がL状態からH状態に変化し、下位選択信号SCAN[1]が入力される下位電流源セル（上位電流源セルが生成する電流値の2/9となる電流値を生成するセル）が選択されて電流が出力される。この結果、下位電流値および加算値が増加し、2×I/9となる。この動作を繰り返すことにより、対応する下位電流源セルが選択され、下位電流値および加算値がI/9ずつ増加する。

下位選択信号SCAN[7]がH状態からL状態に変化するタイミングで、下位選択信号SCAN[7]が入力される下位電流源セル（上位電流源セルが生成する電流値の8/9となる電流値を生成するセル）が非選択となる。これにより、下位電流値が8×I/9から0となる。同時に、クロック信号DUO[8]がL状態からH状態に変化する。このタイミングで上位電流源セルが選択され、上位電流値がIだけ増加するとともに加算値がIとなる。以後、上記の動作が繰り返される。

図10に示す回路を用いた参照信号生成回路では、12ビットのAD変換に対応して、12ビットに相当する精度の電圧値を有する参照信号を生成する場合、I'/9、2×I'/9、3×I'/9、・・・、8×I'/9のそれぞれの電流値を出力する8個の下位電流源セルを有する下位電流源セル部と、電流値I'を出力する511（2⁹-1）個の上位電流源セルを有する上位電流源セル部とを設ければよい。これにより、下位電流源セル部は0〜8×I'/9の9（2³相当）通りの電流値を生成することができ、上位電流源セル部は0〜（2⁹-1）×I'の512（2⁹）通りの電流値を生成することができる。よって、下位電流源セル部が生成した電流値と、上位電流源セル部が生成した電流値とを加算した電流値の精度は12ビット相当となる。この場合、参照信号生成回路には、下位電流源セルと上位電流源セルとの合計で519個の電流源セルが配置される。

前述したように、本実施形態に係る参照信号生成回路では、12ビットのAD変換に対応して、12ビットに相当する精度の電圧値を有する参照信号を生成する場合、17個の下位電流源セルと255個の上位電流源セルが配置され、下位電流源セルと上位電流源セルとの合計で272個の電流源セルが配置される。したがって、上位電流源セルの個数を低減することができ、その結果、下位電流源セル部が有する下位電流源セルと上位電流源セル部が有する上位電流源セルとの合計の個数を低減することができる。

本実施形態に係る参照信号生成回路では、クロック信号DUO[8]を分周したクロック信号CO[8]の周期（クロック信号DUO[8]の周期の2倍）の時間間隔で上位電流源セルが選択される。一方、図10に示す回路を用いた参照信号生成回路では、クロック信号DUO[8]の周期と等しい時間間隔で上位電流源セルが選択される。このように、本実施形態に係る参照信号生成回路では、所定期間内に上位電流源セルを選択する頻度が2分の1となる。このため、本実施形態に係る参照信号生成回路では、上位電流源セルの個数を低減することができる。

下位電流源セルを選択する時間間隔は、図4に示した動作と、図12に示した動作とのいずれにおいても、2段分の遅延ユニットの遅延時間である。したがって、1個の下位電流源セルおよび上位電流源セルが生成する定電流の電流値を調整することにより、本実施形態に係る参照信号生成回路では、図10に示す回路を用いた参照信号生成回路が生成する電流値（加算値）と同様のペースで変化する電流値（加算値）を生成することができる。つまり、本実施形態に係る参照信号生成回路では、図10に示す回路を用いた参照信号生成回路が生成する参照信号と同様の参照信号を生成することができる。

本実施形態に係る参照信号生成回路では、図10に示す回路を用いた参照信号生成回路と比較して、下位電流源セルの個数は増加するが、上位電流源セルの個数が低減される効果がより大きく、下位電流源セルと上位電流源セルとの合計の個数を低減することができる。

下位電流源セルの選択に用いられる下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]の立上りエッジと立下りエッジの一方のタイミングでL状態からH状態に変化する。本実施形態の例では、下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]の立上りエッジのタイミングでL状態からH状態に変化する。以下では、この理由について説明する。

図9を用いて説明したように、tdc型SS方式によるAD変換回路を用いた撮像装置では、参照信号（図9ではランプ波生成部1019が生成するランプ波）とAD変換対象のアナログ信号（図9では垂直信号線1013のアナログ信号）との電圧の大小関係が逆転したタイミングで、参照信号とアナログ信号の比較を行った期間に応じたデータがラッチ部（図9ではラッチ部1108）とカウント部（図9ではカウント部1103）にラッチされる。

より具体的には、ラッチ部には、互いに位相差を有する複数のクロック信号で構成される下位位相信号（図9ではクロック生成部1018から出力される下位位相信号）が入力され、ラッチ部は、下位位相信号に応じた論理状態をラッチする。本実施形態に係る参照信号生成回路では、遅延ユニットDU[0]〜DU[8]から出力されるクロック信号DUO[0]〜DUO[8]が下位位相信号を構成する。つまり、本実施形態に係る参照信号生成回路を用いた撮像装置では、クロック信号DUO[0]〜DUO[8]は、参照信号を生成するための下位選択信号SCAN[0]〜SCAN[17]の生成に用いられるとともに、ラッチ部がラッチする下位位相信号として用いられる。

ラッチ部では、クロック信号DUO[0]〜DUO[8]のそれぞれについて、H状態またはL状態がラッチされる。ラッチ部でラッチされた各クロック信号のH状態（論理値「1」に対応）とL状態（論理値「0」に対応）の組合せからなる下位位相信号の論理状態をエンコード（2進化）することにより、AD変換結果を構成するデータの下位データが得られる。

ラッチ部にラッチされた下位位相信号を構成する複数のクロック信号を所定の順番で並べた信号群では、連続する複数のクロック信号が全てH状態またはL状態である箇所と、隣り合う2つのクロック信号の一方がH状態で他方がL状態である箇所とがある。隣り合う2つのクロック信号の一方がH状態で他方がL状態である箇所が信号群のどの位置であるのかを検出し、その位置に対応した2進数を出力することで、エンコード（2進化）が可能となる。

上記のエンコード（2進化）では、任意のクロック信号の立上りエッジおよび立下りエッジの何れか一方が検出されるタイミングでラッチ回路がクロック信号をラッチすることが好適である。一般的に、クロック信号の立上りエッジの遷移時間（クロック信号がL状態からH状態に遷移するのに要する時間）と立下りエッジの遷移時間（クロック信号がH状態からL状態に遷移するのに要する時間）は一致しない。プロセス／電圧／温度が変化すると、立上りエッジの遷移時間と立下りエッジの遷移時間の不一致の度合いが更に大きくなる。

より遷移時間が短いエッジが検出されるタイミングでラッチ回路がクロック信号をラッチすると、ラッチのタイミングがわずかにずれただけで、本来ラッチされるべき論理状態とは異なる論理状態がラッチされやすくなる。本来ラッチされるべき論理状態と異なる論理状態がラッチされると、誤ったエンコードが行われ、エンコードエラーが発生する。このエンコードエラーを抑圧するため、上述したように、任意のクロック信号の立上りエッジおよび立下りエッジの何れか一方（より遷移時間が長いエッジ）が検出されるタイミングでラッチ回路がクロック信号をラッチすることが好適である。

ラッチ回路が下位位相信号をラッチするタイミングは、参照信号の電圧が変化して、参照信号とAD変換対象のアナログ信号との電圧の大小関係が逆転したタイミングである。つまり、参照信号の電圧が変化した任意のタイミングでラッチ回路が下位位相信号をラッチする。参照信号の電圧が変化するタイミングは、下位電流源セルを選択するための下位選択信号の論理状態が変化するタイミングと等しい。

したがって、任意のクロック信号の立上りエッジおよび立下りエッジの何れか一方が検出されるタイミングでラッチ回路がクロック信号をラッチするためには、任意のクロック信号の立上りエッジおよび立下りエッジの何れか一方が検出されるタイミングで下位選択信号の論理状態が変化することが好適である。したがって、本実施形態に係る参照信号生成回路では、下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]の立上りエッジのタイミングでL状態からH状態に変化する。

本実施形態では、下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]を分周したクロック信号CO[0]〜CO[8]から生成されているが、これに限らず、クロック信号DUO[0]〜DUO[8]から直接的に生成されてもよい。また、本実施形態では、下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]の立上りエッジのタイミングでL状態からH状態に変化するが、ラッチ部がクロック信号DUO[0]〜DUO[8]の立下りエッジのタイミングで下位位相信号に応じた論理状態をラッチするようにAD変換回路を構成する場合には、下位選択信号SCAN[0]〜SCAN[17]をクロック信号DUO[0]〜DUO[8]の立下りエッジのタイミングでL状態からH状態に変化させてもよい。

上述したように、本実施形態によれば、下位位相信号を構成するクロック信号DUO[8]を分周したクロック信号CO[8]に基づいて上位電流源セルを選択し、上位電流源セルの選択に用いられるクロック信号CO[8]の周期に基づく時間間隔で発生するパルスであって、下位位相信号を構成するクロック信号DUO[0]〜DUO[8]の立上りエッジまたは立下りエッジのタイミングで発生するパルスで構成される下位選択信号SCAN[0]〜SCAN[17]に基づいて下位電流源セルを選択することによって、上位電流源セルの個数を低減することができる。更に、本実施形態によれば、下位電流源セルと上位電流源セルとの合計の個数を低減することができる。

また、クロック信号DUO[0]〜DUO[8]を分周したクロック信号CO[0]〜CO[8]から生成した下位選択信号SCAN[0]〜SCAN[17]に基づいて下位電流源セルを選択することによって、下位電流源セルの選択を容易に行うことができる。

また、遅延部20を円環遅延回路で構成することによって、所定の位相差を有するクロック信号を出力するように各遅延ユニットを発振させることが可能となり、遅延部20の制御が容易となる。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図5は、本実施形態に係る参照信号生成回路の構成の一例を示している。図5に示す参照信号生成回路は、クロック生成部10、上位電流源セル部11、下位電流源セル部12、データ選択回路13、上位ビット制御部14、加算部15、変換部16、ブロック制御部17、および下位ビット制御部24を有する。

本実施形態に係る参照信号生成回路では、下位電流源セル部12の構成が異なることと、下位ビット制御部24が設けられていることが、第1の実施形態に係る参照信号生成回路と異なる。これ以外の点については、第1の実施形態に係る参照信号生成回路と同様であるので、説明を省略する。

下位電流源セル部12は、上位電流源セル部11を構成する個々の上位電流源セルが生成する定電流の電流値の所定の割合（本実施形態では18分の1）となる電流値を生成する複数の下位電流源セル（図中の“×1/18”と記載されているセル）を有する。すなわち、1つの上位電流源セルが生成する定電流の電流値をIとすると、下位電流源セル部12を構成する下位電流源セルは、電流値がI/18の電流を生成する。

下位ビット制御部24は、データ選択回路13からの下位選択信号SCAN[0]〜SCAN[17]に基づいて、下位電流源セル部12を構成する下位電流源セルの中から電流を出力する下位電流源セルを選択するための下位選択信号DOUT[0]〜DOUT[16]を生成して下位電流源セル部12に出力する。下位電流源セル部12を構成する17個の下位電流源セルは、下位選択信号DOUT[0]〜DOUT[16]のそれぞれによって選択される。また、下位選択信号SCAN[17]がアクティブ（High状態）になると、下位電流源セル部12を構成する17個の下位電流源セルの選択が解除され、下位電流源セル部12から出力される電流値が0になる。

図6は、下位ビット制御部24の構成の一例を示している。図6に示すように、下位ビット制御部24はRSラッチ回路RS[0]〜RS[16]を有する。RSラッチ回路RS[0]〜RS[16]のS端子には、データ選択回路13からの下位選択信号SCAN[0]〜SCAN[16]が入力され、RSラッチ回路RS[0]〜RS[16]のR端子には、データ選択回路13からの下位選択信号SCAN[17]が入力される。

次に、本実施形態に係る参照信号生成回路が参照信号を生成する動作を説明する。図7は、本実施形態に係る参照信号生成回路の動作を示している。図7では、上から順に、遅延ユニットDU[0]に入力されるスタートパルスStartP、下位ビット制御部24から出力される下位選択信号DOUT[0]〜DOUT[16]、データ選択回路13から出力される下位選択信号SCAN[17]、分周回路C[8]から出力されるクロック信号CO[8]の波形と、下位電流源セル部12が生成する下位電流値、上位電流源セル部11が生成する上位電流値、下位電流値および上位電流値の合計である加算値とが示されている。図7の垂直方向が信号電圧または電流値を示し、水平方向が時間を示している。

スタートパルスStartPの論理状態がL状態からH状態に変化することで、クロック信号CO[0]〜CO[8]、下位選択信号SCAN[0]〜SCAN[17]、および下位選択信号DOUT[0]〜DOUT[16]の生成が開始される。下位選択信号DOUT[0]〜DOUT[16]の立上りエッジのタイミングで下位電流源セル部12の下位電流源セルが選択され、選択された下位電流源セルに応じた下位電流値が出力される。また、上位ビット制御部14に入力されるクロック信号CO[8]の立下りエッジのタイミングで上位電流源セル部11の上位電流源セルが選択され、選択された上位電流源セルに応じた上位電流値が出力される。

より具体的には、下位選択信号DOUT[0]がL状態からH状態に変化するタイミングで、下位選択信号DOUT[0]が入力される下位電流源セルが選択されて電流が出力される。このときの下位電流値および加算値をI/18とする。続いて、下位選択信号DOUT[1] がL状態からH状態に変化するタイミングで、下位選択信号DOUT[1]が入力される下位電流源セルが選択されて電流が出力される。この結果、下位電流値および加算値が増加し、2×I/18となる。この動作を繰り返すことにより、対応する下位電流源セルが選択され、下位電流値および加算値がI/18ずつ増加する。

下位選択信号SCAN[17]がL状態からH状態に変化するタイミングで、下位選択信号DOUT[0]〜DOUT[16]がH状態からL状態に変化し、全ての下位電流源セルの選択が解除され、下位電流値が17×I/18から0となる。同時に、クロック信号CO[8]がH状態からL状態に変化し、シフト制御部19はシフトクロックを生成してシフトレジスタ部18に出力する。このシフトクロックにより、シフトレジスタ部18は1段シフトし、対応する上位電流源セルが選択され、上位電流値がIだけ増加するとともに加算値がIとなる。以後、上記の動作が繰り返される。

本実施形態では、12ビットのAD変換に対応して、12ビットに相当する精度の電圧値を有する参照信号を生成する場合、I/18の電流値を出力する17個の下位電流源セルを有する下位電流源セル部と、電流値Iを出力する255（2⁸-1）個の上位電流源セルを有する上位電流源セル部とを設ければよい。これにより、下位電流源セル部は0〜17×I/18の18（2⁴相当）通りの電流値を生成することができ、上位電流源セル部は0〜（2⁸-1）×Iの256（2⁸）通りの電流値を生成することができる。よって、下位電流源セル部が生成した電流値と、上位電流源セル部が生成した電流値とを加算した電流値の精度は12ビット相当となる。この場合、本実施形態に係る参照信号生成回路には、下位電流源セルと上位電流源セルとの合計で272個の電流源セルが配置される。

これに対して、従来例に係るデータ選択回路を用いた参照信号生成回路では、12ビットのAD変換に対応して、12ビットに相当する精度の電圧値を有する参照信号を生成する場合、前述したように、8個の下位電流源セルを有する下位電流源セル部と、511（2⁹-1）個の上位電流源セルを有する上位電流源セル部とを設ければよい。この場合、参照信号生成回路には、下位電流源セルと上位電流源セルとの合計で519個の電流源セルが配置される。

したがって、本実施形態に係る参照信号生成回路では、上位電流源セルの個数を低減することができ、その結果、下位電流源セル部が有する下位電流源セルと上位電流源セル部が有する上位電流源セルとの合計の個数を低減することができる。

本実施形態では、下位選択信号DOUT[0]〜DOUT[16]を生成するための下位選択信号SCAN[0]〜SCAN[17]は、クロック信号DUO[0]〜DUO[8]を分周したクロック信号CO[0]〜CO[8]から生成されているが、これに限らず、クロック信号DUO[0]〜DUO[8]から直接的に生成されてもよい。また、本実施形態では、下位選択信号DOUT[0]〜DOUT[16]は、クロック信号DUO[0]〜DUO[8]の立上りエッジのタイミングでL状態からH状態に変化するが、ラッチ部がクロック信号DUO[0]〜DUO[8]の立下りエッジのタイミングで下位位相信号に応じた論理状態をラッチするようにAD変換回路を構成する場合には、下位選択信号DOUT[0]〜DOUT[16]をクロック信号DUO[0]〜DUO[8]の立下りエッジのタイミングでL状態からH状態に変化させてもよい。

上述したように、本実施形態によれば、下位位相信号を構成するクロック信号DUO[8]を分周したクロック信号CO[8]に基づいて上位電流源セルを選択し、上位電流源セルの選択に用いられるクロック信号CO[8]の周期に基づく時間間隔で発生するパルスであって、下位位相信号を構成するクロック信号DUO[0]〜DUO[8]の立上りエッジまたは立下りエッジのタイミングで発生するパルスで構成される下位選択信号DOUT[0]〜DOUT[16]に基づいて下位電流源セルを選択することによって、上位電流源セルの個数を低減することができる。更に、本実施形態によれば、下位電流源セルと上位電流源セルとの合計の個数を低減することができる。

また、クロック信号DUO[0]〜DUO[8]を分周したクロック信号CO[0]〜CO[8]から生成した下位選択信号SCAN[0]〜SCAN[17]に基づく下位選択信号DOUT[0]〜DOUT[16]に基づいて下位電流源セルを選択することによって、下位電流源セルの選択を容易に行うことができる。

（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図8は、本実施形態に係るAD変換回路の構成の一例を示している。図8に示すAD変換回路は、参照信号生成回路30、比較部31、ラッチ部32、およびカウント部33を有する。

参照信号生成回路30は、クロック生成部34およびランプ波生成部35で構成され、電圧値が時間の経過とともに増加または減少する参照信号であるランプ波を生成する。クロック生成部34は、n個の（nは2以上の自然数）遅延ユニットを有する円環遅延回路であるVCO34aを有し、スタートパルスStartPに基づいて、ランプ波生成部35を駆動するクロック信号を生成する。ランプ波生成部35は、クロック生成部34からのクロック信号に基づいてランプ波を生成する。

比較部31は、AD変換の対象となるアナログ信号Vinが入力される第1の入力端子IN1と、参照信号生成回路30からのランプ波が入力される第2の入力端子IN2と、アナログ信号Vinおよびランプ波の比較結果を出力する出力端子OUTとを有し、アナログ信号Vinとランプ波を比較する。ラッチ部32は、クロック生成部34からの下位位相信号をラッチする。カウント部33は、クロック生成部34からの下位位相信号に基づくクロックをカウントクロックとしてカウントを行い、カウント値（上位計数値）を得る。

本実施形態に係るAD変換回路における参照信号生成回路30は、第1の実施形態または第2の実施形態に係る参照信号生成回路である。参照信号生成回路30におけるクロック生成部34は、図1および図5におけるクロック生成部10に対応する。参照信号生成回路30におけるランプ波生成部35は、図1および図5における上位電流源セル部11、下位電流源セル部12、データ選択回路13、上位ビット制御部14、加算部15、変換部16、および下位ビット制御部24に対応する。図1および図5におけるブロック制御部17は、図8では図示されていない。

次に、本例の動作について説明する。まず、AD変換の対象となるアナログ信号Vinが比較部31に入力される。アナログ信号Vinが安定した後、スタートパルスStartPの論理状態がL状態からH状態に変化することで、VCO34aがクロック信号の生成を開始する。VCO34aがクロック信号の生成を開始すると同時にカウント部33がカウントを開始し、参照信号生成回路30がランプ波の生成を開始する。

また、比較部31は、アナログ信号Vinとランプ波の比較を開始する。これと並行して、VCO34aからの下位位相信号はラッチ部32に入力され、下位位相信号を構成するクロック信号の1つは、ラッチ部32を通してカウント部33に入力される。比較部31に入力される2つの信号の大小関係が入れ替わると、比較部の出力信号が反転する。この時点で、ラッチ部32は、VCO34aからの下位位相信号に応じた論理状態をラッチし、カウント部33はカウント値をラッチする。ラッチ部32にラッチされた下位位相信号は、演算部（図示せず）によって2進化される。以上により、アナログ信号Vinのレベルに対応したデジタルデータが得られる。

上述しように、本実施形態によれば、第1の実施形態または第2の実施形態に係る参照信号生成回路をAD変換回路に用いることで、AD変換回路の回路規模を低減することができる。

（第4の実施形態）
次に、本発明の第4の実施形態を説明する。本実施形態では、第1の実施形態または第2の実施形態に係る参照信号生成回路を用いた撮像装置について説明する。本実施形態に係る撮像装置の構成は、図9に示した撮像装置の参照信号生成回路1010に対して、第1の実施形態または第2の実施形態に係る参照信号生成回路を適用した点を除いて、図9に示した撮像装置の構成と同様である。尚、本実施形態では、制御部1020がブロック制御部17の機能を兼ねている。本実施形態に係る撮像装置の動作は、図9に示した撮像装置の動作と同様である。

上述しように、本実施形態によれば、第1の実施形態または第2の実施形態に係る参照信号生成回路を撮像装置に用いることで、撮像装置の回路規模を低減することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

10 クロック生成部、11 上位電流源セル部、12 下位電流源セル部、13，101 データ選択回路、14 上位ビット制御部、15 加算部、16 変換部、17 ブロック制御部、18 シフトレジスタ部、19 シフト制御部、20，102 遅延部、21，103 遅延制御部、22 分周部、23，1017 出力部、24 下位ビット制御部、30，1010 参照信号生成回路、31，1109 比較部、32，1108 ラッチ部、33，1103 カウント部、34，100，1018 クロック生成部、34a，1018a VCO、35 ランプ波生成部、1001 撮像装置、1002 撮像部、1003 単位画素、1005 読出電流源部、1006 アナログ部、1012 垂直選択部、1014 水平選択部、1015 ADC群、1016 列ADC部、1020 制御部、1104 メモリー部

Claims

入力された信号を遅延させて出力する複数の遅延ユニットを有する遅延部を有し、前記遅延部から出力される信号に基づく下位位相信号を出力するクロック生成部と、
同一の定電流を生成する上位電流源セルを有する上位電流源セル部と、
前記上位電流源セルが生成する前記定電流の電流値に対して所定の割合ずつ電流値が異なる定電流を生成すべく重み付けされた複数の下位電流源セルを有する下位電流源セル部と、
前記上位電流源セル部および前記下位電流源セル部から出力される定電流を加算する加算部と、
前記加算部で加算された電流を電圧に変換して出力する変換部と、
を備え、
前記上位電流源セルの選択は、前記下位位相信号に基づくクロックを分周したクロックに基づいて行われ、
前記下位電流源セルの選択は、前記上位電流源セルの選択に用いられるクロックの周期に基づく時間間隔で発生するパルスであって、前記下位位相信号に基づくクロックの立上りまたは立下りに基づくタイミングで発生するパルスに基づいて行われる
ことを特徴とする参照信号生成回路。
入力された信号を遅延させて出力する複数の遅延ユニットを有する遅延部を有し、前記遅延部から出力される信号に基づく下位位相信号を出力するクロック生成部と、
同一の定電流を生成する上位電流源セルを有する上位電流源セル部と、
前記上位電流源セルが生成する前記定電流の電流値に対して電流値が所定の割合となる定電流を生成する複数の下位電流源セルを有する下位電流源セル部と、
前記上位電流源セル部および前記下位電流源セル部から出力される定電流を加算する加算部と、
前記加算部で加算された電流を電圧に変換して出力する変換部と、
を備え、
前記上位電流源セルの選択は、前記下位位相信号に基づくクロックを分周したクロックに基づいて行われ、
前記下位電流源セルの選択は、前記下位位相信号に基づくクロックの立上りまたは立下りに基づくタイミングで発生するパルスであって、前記上位電流源セルの選択に用いられるクロックの周期に基づく時間間隔で発生するパルスに基づいて行われる
ことを特徴とする参照信号生成回路。
前記下位電流源セルの選択は、前記下位位相信号に基づくクロックを分周したクロックに基づいて行われることを特徴とする請求項1または請求項2に係る参照信号生成回路。
前記遅延部は、前記遅延ユニットがリング状に接続された円環遅延回路であることを特徴とする請求項1または請求項2に係る参照信号生成回路。
請求項1または請求項2に係る参照信号生成回路と、
AD変換の対象となるアナログ信号と、前記参照信号生成回路が有する前記変換部からの前記電圧に基づく参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部と、
前記下位位相信号に基づくクロックをカウントクロックとしてカウントを行って上位計数値を取得するカウント部と、
を有することを特徴とするAD変換回路。
光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部と、
前記画素信号に応じた前記アナログ信号が入力される、請求項5に係るAD変換回路と、
を有することを特徴とする撮像装置。