JP5911408B2 - Ａｄ変換回路および固体撮像装置 - Google Patents

Ａｄ変換回路および固体撮像装置 Download PDF

Info

Publication number
JP5911408B2
JP5911408B2 JP2012206292A JP2012206292A JP5911408B2 JP 5911408 B2 JP5911408 B2 JP 5911408B2 JP 2012206292 A JP2012206292 A JP 2012206292A JP 2012206292 A JP2012206292 A JP 2012206292A JP 5911408 B2 JP5911408 B2 JP 5911408B2
Authority
JP
Japan
Prior art keywords
state
signal
circuit
output signal
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012206292A
Other languages
English (en)
Other versions
JP2014064059A5 (ja
JP2014064059A (ja
Inventor
義雄 萩原
義雄 萩原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to JP2012206292A priority Critical patent/JP5911408B2/ja
Priority to US14/027,653 priority patent/US9106253B2/en
Publication of JP2014064059A publication Critical patent/JP2014064059A/ja
Publication of JP2014064059A5 publication Critical patent/JP2014064059A5/ja
Application granted granted Critical
Publication of JP5911408B2 publication Critical patent/JP5911408B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、AD変換回路、およびこのAD変換回路を備えた固体撮像装置に関する。
TDC（=Time to Digital Converter）型AD変換回路を用いた固体撮像装置の一例として、特許文献1，2に記載の構成が知られている。図9は、所謂『非対称型発振回路』と呼ばれる発振回路をAD変換回路のVCO（=Voltage Controlled Oscillator）として用いた場合のTDC型AD変換回路の構成の一部を抜粋して示している。初めに、図9の回路の構成および動作について説明する。
図9に示す回路は、VCO1100、ラッチ部1108、計数部1105、検出回路1107、およびエンコード回路1106で構成されている。VCO1100は、17個の遅延ユニット（NAND回路NAND[0]〜NAND[16]）がリング状に接続された発振回路を有する。ラッチ部1108はVCO1100の出力信号（下位位相信号CK[0]〜CK[15]）をラッチする。計数部1105は、ラッチ部1108を通して出力されるNAND回路NAND[13]からの下位位相信号CK[13]をカウントクロックとしてカウント（計数）を行うカウンタ回路を有する。尚、計数部1105は下位位相信号CK[13]の立上りエッジでカウントを行う。検出回路1107は、ラッチ部1108にラッチされた下位位相信号CK[0]〜CK[15]に基づいて所定の論理状態を検出する。エンコード回路1106は、検出回路1107が検出した論理状態を2進数にエンコードする。
VCO1100を構成するNAND回路NAND[0]の一方の入力端子にはスタートパルスStartPが入力され、他方の入力端子にはNAND回路NAND[16]の出力信号が入力される。NAND回路NAND[1]〜NAND[15]の一方の入力端子には電源電圧VDDが入力され、他方の入力端子には前段のNAND回路の出力信号が入力される。AD変換回路の動作期間中、電源電圧VDDはハイレベルに設定される。NAND回路NAND[16]の一方の入力端子にはNAND回路NAND[13]の出力信号が入力され、他方の入力端子には前段のNAND回路NAND[15]の出力信号が入力される。NAND回路NAND[13]の出力信号は、1段後のNAND回路NAND[14]に加えて、3段後のNAND回路NAND[16]に入力される。
NAND回路NAND[0]に入力されたスタートパルスStartPに基づく信号は2種類の経路で伝送し、NAND回路NAND[0]〜NAND[16]を通過する。第1の経路は、各NAND回路の他方の入力端子とその前段のNAND回路の出力端子とを接続する信号線を信号が伝送する経路である。第2の経路は、NAND回路NAND[13]から出力された信号が、NAND回路NAND[13]の出力端子とNAND回路NAND[16]の入力端子とを接続する信号線を伝送する経路（迂回経路）である。第2の経路を伝送する信号は、第1の経路上のNAND回路NAND[14]，NAND[15]を経由せず、これらのNAND回路NAND[14]，NAND[15]を迂回してNAND回路NAND[16]に到達する。上記の構成により、フィードフォワードループが形成され、所謂『非対称型発振回路』が構成される。
次に、図9に示す回路の動作について説明する。図10はスタートパルスStartPおよびVCO1100の出力信号（下位位相信号CK[0]〜CK[16]）の波形を示している。まず、スタートパルスStartPの論理状態がL（Low）状態からH（High）状態に変化することで、VCO1100が遷移動作を開始する。この遷移動作では、VCO1100を構成するそれぞれのNAND回路が出力する信号の論理状態が順に変化する。VCO1100が遷移動作を開始すると同時に計数部1105がカウントを開始し、参照信号生成部（図示せず）がランプ波（参照信号）の生成を開始する。参照信号生成部が生成するランプ波は、時間の経過とともにレベルが一方向に増加または減少する信号である。
AD変換の対象となるアナログ信号とランプ波とが比較部（図示せず）に入力される。これと並行して、下位位相信号CK[0]〜CK[15]はラッチ部1108に入力され、下位位相信号CK[13]はラッチ部1108を通して計数部1105に入力される。比較部に入力される2つの入力信号の大小関係が入れ替わると、比較部の比較出力COが反転する。この時点で、ラッチ部1108は、下位位相信号CK[0]〜CK[15]に応じた論理状態をラッチし、計数部1105はカウント値（上位計数値）をラッチする。ラッチ部1108にラッチされた下位位相信号は、検出回路1107およびエンコード回路1106によってエンコード（2進化）されることでデジタルデータの下位データとなり、計数部1105にラッチされた上位計数値はデジタルデータの上位データとなる。これにより、アナログ信号のレベルに対応したデジタルデータが得られる。
特開2008-92091号公報 特開2009-38726号公報
しかしながら、TDC型AD変換回路およびそれを用いた固体撮像装置には以下に示す課題がある。以下では、ラッチ部1108が保持する信号（下位位相信号）が16bitのデータ信号であり、計数部1105が保持するカウント値（上位計数値）が8bitのデータ信号であるものとして説明する。
下位位相信号のエンコードでは、フラッシュ型ADCに用いられる多値比較（連続するｎ個、例えば2個の下位位相信号の論理状態が所定の状態であるかどうかを検出すること）を、比較対象の下位位相信号を変更しながら時系列に実施することが好適である。具体的には、2個の下位位相信号の論理状態が所定の論理状態、例えば“01”（L状態、H状態）であることを検出する方法を時系列に行うことである。このエンコード方式を、図11に示す非対称型発振回路を用いたTDC型AD変換回路に適用してみる。
ラッチ部1108にラッチされた下位位相信号CK[0]〜CK[15]の状態（下位位相信号CK[0]〜CK[15]のそれぞれの論理状態の組合せ）は、図10に示すように、例えば状態0〜状態15の全16状態となる。計数部1105が下位位相信号CK[13]の立上りエッジでカウントを行う場合、計数部1105が1カウントを行う期間（下位位相信号CK[13]の立上りエッジから次の立上りエッジまでの期間）を16等分した各期間における下位位相信号CK[0]〜CK[15]の論理状態の組合せが状態0〜状態15となる。状態0〜状態15は、エンコード結果であるエンコード値0〜15に対応している。
以下、2個の下位位相信号の論理状態が所定の論理状態（本例では“01”）であることを検出する処理の内容について説明する。図11はスタートパルスStartPおよびVCO1100の出力信号（下位位相信号CK[0]〜CK[15]）の波形を示している。図11では、図10に示した下位位相信号CK[0]〜CK[15]が、所定の時間間隔で順に立ち上がる（L状態からH状態に変化する）信号群となるように並べられている。具体的には、下位位相信号CK[15]，CK[0]，CK[2]，CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]の順番で各下位位相信号が並べられている。
図11に示すように、下位位相信号CK[15]がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、下位位相信号CK[0]がL状態からH状態に変化する。下位位相信号CK[0]がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、下位位相信号CK[2]がL状態からH状態に変化する。以降、同様に、下位位相信号CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]が順次L状態からH状態に変化する。
下位位相信号のエンコードでは、ラッチ部1108にラッチされた下位位相信号CK[15]，CK[0]，CK[2]，CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]をこの順に並べた信号群（信号列）において、連続する2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることが検出され、その論理状態が検出された位置に応じてエンコード値が決定される。
図12は、ラッチ部1108にラッチされた下位位相信号の論理状態と、下位位相信号の論理状態に応じたエンコード値との対応関係を示している。図12では各下位位相信号は、図11における各下位位相信号の順番と同じ順番となるように並べられている。具体的には、図11における各下位位相信号を上から下に向かって順に見たときの順番と、図12における各下位位相信号を右から左に向かって順に見たときの順番とが同じである。
図12において、“1”、“0”、“1/0”は各下位位相信号の論理状態を示している。“1”、“0”、“1/0”はそれぞれ、“H状態”、“L状態”、“H状態またはL状態”に対応している。ラッチ部1108に入力される下位位相信号の論理状態は時系列に変化しており、ラッチ部1108にラッチされるタイミングに応じたエンコード値が得られる。
図12において、連続する2個の下位位相信号の論理状態がそれぞれ順に“0”、“1”となっている信号の組合せに対応してエンコード値が決定される。例えば、下位位相信号CK[15]，CK[13] の論理状態がそれぞれ“0”、“1”である場合、エンコード値は“0”であり、下位位相信号CK[0]，CK[15]の論理状態がそれぞれ“0”、“1”である場合、エンコード値は“1”である。同様に、下位位相信号CK[13]，CK[11] の論理状態がそれぞれ“0”、“1”である場合、エンコード値は“15”である。
上記の説明では、下位位相信号CK[13]が計数部1105のカウントクロックになっているが、これに限らず、どの下位位相信号を計数部1105のカウントクロックとして用いてもよい。例えば、下位位相信号CK[2]が計数部1105のカウントクロックになる場合、2個の下位位相信号の論理状態が所定の論理状態（本例では“01”）であることを検出する処理は以下のようになる。
ラッチ部1108にラッチされた下位位相信号CK[0]〜CK[15]の状態（下位位相信号CK[0]〜CK[15]のそれぞれの論理状態の組合せ）は、図13に示すように、例えば状態0〜状態15の全16状態となる。計数部1105が下位位相信号CK[2]の立上りエッジでカウントを行う場合、計数部1105が1カウントを行う期間（下位位相信号CK[2]の立上りエッジから次の立上りエッジまでの期間）を16等分した各期間における下位位相信号CK[0]〜CK[15]の論理状態の組合せが状態0〜状態15となる。状態0〜状態15は、エンコード結果であるエンコード値0〜15に対応している。
図14はスタートパルスStartPおよびVCO1100の出力信号（下位位相信号CK[0]〜CK[15]）の波形を示している。図14では、図13に示した下位位相信号CK[0]〜CK[15]が、所定の時間間隔で順に立ち上がる（L状態からH状態に変化する）信号群となるように並べられている。具体的には、下位位相信号CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]，CK[15]，CK[0]，CK[2]の順番で各下位位相信号が並べられている。
図14に示すように、下位位相信号CK[4]がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、下位位相信号CK[6]がL状態からH状態に変化する。下位位相信号CK[6]がL状態からH状態に変化してから所定の時間（NAND回路2個分の遅延時間に相当）が経過すると、下位位相信号CK[8]がL状態からH状態に変化する。以降、同様に、下位位相信号CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13] ，CK[15]，CK[0]，CK[2]が順次L状態からH状態に変化する。
下位位相信号のエンコードでは、ラッチ部1108にラッチされた下位位相信号CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]，CK[15]，CK[0]，CK[2]をこの順に並べた信号群（信号列）において、連続する2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることが検出され、その論理状態が検出された位置に応じてエンコード値が決定される。
図15は、ラッチ部1108にラッチされた下位位相信号の論理状態と、下位位相信号の論理状態に応じたエンコード値との対応関係を示している。図15では各下位位相信号は、図14における各下位位相信号の順番と同じ順番となるように並べられている。具体的には、図14における各下位位相信号を上から下に向かって順に見たときの順番と、図15における各下位位相信号を右から左に向かって順に見たときの順番とが同じである。
図15において、“1”、“0”、“1/0”は各下位位相信号の論理状態を示している。“1”、“0”、“1/0”はそれぞれ、“H状態”、“L状態”、“H状態またはL状態”に対応している。ラッチ部1108に入力される下位位相信号の論理状態は時系列に変化しており、ラッチ部1108にラッチされるタイミングに応じたエンコード値が得られる。
図15において、連続する2個の下位位相信号の論理状態がそれぞれ順に“0”、“1”となっている信号の組合せに対応してエンコード値が決定される。例えば、下位位相信号CK[4]，CK[2] の論理状態がそれぞれ“0”、“1”である場合、エンコード値は“0”であり、下位位相信号CK[6]，CK[4]の論理状態がそれぞれ“0”、“1”である場合、エンコード値は“1”である。同様に、下位位相信号CK[2]，CK[0] の論理状態がそれぞれ“0”、“1”である場合、エンコード値は“15”である。
非対称型発振回路で構成されたTDC型AD変換回路では、下位位相信号CK[0]と下位位相信号CK[15]のように、略同時に立下る（または、立上る）複数の信号が原理的に存在する。このため、以下で説明するように、エンコードにより得られる下位データにエラーが発生する可能性がある。
以下では、下位位相信号CK[13]が計数部1105のカウントクロックになる場合を例として説明を行う。下位位相信号CK[0]あるいは下位位相信号CK[15]を伝送するバッファ等に大きなノイズが重畳するなどして、下位位相信号CK[0]の位相が下位位相信号CK[15]の位相よりも進相しているタイミングで下位位相信号CK[0]〜CK[15]がラッチ部1108にラッチされた場合などには、図16のように、下位位相信号CK[0]，CK[15]の論理状態がそれぞれ“0”、“1”となることがある。
ラッチ部1108にラッチされた下位位相信号CK[0]〜CK[15]の論理状態が図16のようになっている場合に、連続する2個の下位位相信号の論理状態がそれぞれ順に“0”、“1”となっている位置に応じてエンコード値を決定するエンコード方式を用いてエンコードを行うと、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることを検出すると共に、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることを検出してしまう。このように、連続する2個の下位位相信号の論理状態が所定の論理状態となっている位置が2箇所あることにより、本来エンコード値が“9”となるはずであるのに、エンコード値が“1”となる可能性があった。この場合、“9”と“1”の差分である“8”のエラーが下位データに発生する。
また、下位位相信号CK[2]が計数部1105のカウントクロックになる場合にも、下位位相信号CK[0]の位相が下位位相信号CK[15]の位相よりも進相しているタイミングで下位位相信号CK[0]〜CK[15]がラッチ部1108にラッチされた場合などには、図17のように、下位位相信号CK[0]，CK[15]の論理状態がそれぞれ“0”、“1”となることがある。
ラッチ部1108にラッチされた下位位相信号CK[0]〜CK[15]の論理状態が図17のようになっている場合に、連続する2個の下位位相信号の論理状態がそれぞれ順に“0”、“1”となっている位置に応じてエンコード値を決定するエンコード方式を用いてエンコードを行うと、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることを検出すると共に、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることを検出してしまう。このように、連続する2個の下位位相信号の論理状態が所定の論理状態となっている位置が2箇所あることにより、本来エンコード値が“6”となるはずであるのに、エンコード値が“14”となる可能性があった。この場合、“6”と“14”の差分である“8”のエラーが下位データに発生する。
上述したように、上記のエンコード方法を適用したTDC型AD変換回路およびそれを用いた固体撮像装置では、“1”を大きく超えるエラーが下位データに発生する可能性があった。略同時に立下る（または、立上る）複数の信号を含まないように下位位相信号を選択し、その論理状態が所定の論理状態であることを検出するエンコード方式を採用すれば、エラーの発生を回避することができる。しかし、そのようなエンコード方式を採用する場合、下位位相信号の論理状態の基準となるカウントクロック（上記の例では下位位相信号CK[13]あるいは下位位相信号CK[2]）の選択の自由度が限られてしまう。
本発明は、上述した課題に鑑みてなされたものであって、下位位相信号の論理状態の基準となるカウントクロックの選択の自由度を確保しつつ、下位位相信号のエンコードにおけるエラーの発生を低減することができるAD変換回路および固体撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部、n個（nは、3以上の奇数）の遅延ユニットで構成され、前記n個の遅延ユニットのそれぞれを信号が伝送する第1の経路と、前記n個の遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路を有し、複数の前記遅延ユニットから出力される信号で構成される下位位相信号を出力するクロック生成部、前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部、前記遅延ユニットから出力される信号のうち所定の信号に基づきカウントを行って上位計数値を取得するカウンタ回路を有する計数部、前記比較処理の間に前記クロック生成部から出力される前記複数の下位位相信号を、前記所定の信号を基準として、所定の時間間隔で順に立ち上がる、または、所定の時間間隔で順に立ち下がる信号群となるように並べたときの当該信号群の順番と同じ順番になるように、前記ラッチ部にラッチされた前記複数の下位位相信号を並べたと仮定した場合に並べた後の信号群におけるn（nは、2以上の自然数）個の前記下位位相信号の論理状態を検出する検出動作を、n個の前記下位位相信号を所定の順番で選択しながら行い、前記検出動作においてn個の前記下位位相信号の論理状態が所定の論理状態であることを検出したときに状態検出信号を出力し、前記状態検出信号に基づいてエンコードを行うエンコード部、を備え、前記所定の順番は、前記所定の信号および前記エンコード部のエンコード方式に応じて定義される順番である、ことを特徴とするAD変換回路である。
また、本発明のAD変換回路において、前記エンコード方式は、前記状態検出信号が複数回出力された場合には最初に出力された前記状態検出信号に基づいてエンコード値を確定するエンコード方式である、ことを特徴とする。
また、本発明のAD変換回路において、前記エンコード方式は、前記状態検出信号が複数回出力された場合には最後に出力された前記状態検出信号に基づいてエンコード値を確定するエンコード方式である、ことを特徴とする。
また、本発明は、光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部、前記画素信号に応じたアナログ信号が入力される上記のAD変換回路、を備え、前記AD変換回路が有する前記比較部、前記ラッチ部、前記計数部、および前記エンコード部は、前記撮像部の画素の配列の1列毎または複数列毎に設けられていることを特徴とする固体撮像装置である。
本発明によれば、n（nは、2以上の自然数）個の下位位相信号の論理状態を検出する検出動作を、n個の下位位相信号を所定の順番で選択しながら行うエンコードにおいて、所定の順番を、所定の信号およびエンコード部のエンコード方式に応じて定義される順番とすることによって、下位位相信号の論理状態の基準となるカウントクロックの選択の自由度を確保しつつ、下位位相信号のエンコードにおけるエラーの発生を低減することができる。
本発明の第1の実施形態に係る固体撮像装置の構成を示すブロック図である。 本発明の第1の実施形態に係る固体撮像装置が有する列AD変換部を構成するラッチ部、検出回路、エンコード回路の構成を示す回路図である。 本発明の第1の実施形態に係る固体撮像装置が有する列AD変換部を構成する検出回路およびエンコード回路の動作を示すタイミングチャートである。 本発明の第1の実施形態に係る固体撮像装置が有する列AD変換部を構成する検出回路およびエンコード回路の動作を示すタイミングチャートである。 本発明の第2の実施形態に係る固体撮像装置が有する列AD変換部を構成するラッチ部、検出回路、エンコード回路の構成を示す回路図である。 本発明の第2の実施形態に係る固体撮像装置が有する列AD変換部を構成する検出回路およびエンコード回路の動作を示すタイミングチャートである。 本発明の第3の実施形態に係る固体撮像装置が有する列AD変換部を構成するラッチ部、検出回路、エンコード回路の構成を示す回路図である。 本発明の第3の実施形態に係る固体撮像装置が有する列AD変換部を構成する検出回路およびエンコード回路の動作を示すタイミングチャートである。 従来のAD変換回路の一部の構成を示すブロック図である。 下位位相信号の波形を示すタイミングチャートである。 下位位相信号の波形を示すタイミングチャートである。 ラッチ部にラッチされた下位位相信号の論理状態と、下位位相信号の論理状態に応じたエンコード値との対応関係を示す参考図である。 下位位相信号の波形を示すタイミングチャートである。 下位位相信号の波形を示すタイミングチャートである。 ラッチ部にラッチされた下位位相信号の論理状態と、下位位相信号の論理状態に応じたエンコード値との対応関係を示す参考図である。 ラッチ部にラッチされた下位位相信号の論理状態と、下位位相信号の論理状態に応じたエンコード値との対応関係を示す参考図である。 ラッチ部にラッチされた下位位相信号の論理状態と、下位位相信号の論理状態に応じたエンコード値との対応関係を示す参考図である。
以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る固体撮像装置の構成の一例を示している。図1に示す固体撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、ランプ部19（参照信号生成部）、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、撮像部2から読み出された画素信号にアナログ的な処理を施す。クロック生成部18は所定の周波数のクロック信号を生成して出力する。ランプ部19は、時間の経過と共に増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されると共に、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
読出電流源部5は、例えばNMOSトランジスタで構成されている。読出電流源部5を構成するNMOSトランジスタのドレイン端子には撮像部2からの垂直信号線13が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はGNDに接続される。これにより、単位画素3からの信号が電圧モードとして出力されることになる。尚、電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。
アナログ部6は、詳細な説明は省略するが、垂直信号線13を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分をとる処理を行うことで、画素ごとの固定なバラツキであるFPN（=Fixed Pattern Noise：固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除く。尚、必要に応じて信号増幅機能を持つAGC（=Auto Gain Control）回路などを設けても構わない。
カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。
クロック生成部18は、複数の遅延ユニット（反転素子）がリング状に接続された円環遅延回路であるVCO100で構成されている。VCO100は、例えば図11に示すVCO1100のように、奇数個の遅延ユニットで構成される所謂『非対称型発振回路』である。尚、これは一例であって、この構成に限らない。VCO100を構成する遅延ユニットが出力する信号は、後述する下位位相信号を構成する。
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列毎に設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部109、ラッチ部108、計数部105、検出回路107、エンコード回路106で構成されている。
比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部109の比較出力COは、例えばランプ電圧が信号電圧よりも大なるときにはLowレベル（Lレベル）になり、ランプ電圧が信号電圧以下のときにはHighレベル（Hレベル）になる。
ラッチ部108は、VCO100から出力された下位位相信号CK[0]〜CK[15]をラッチ（保持／記憶）するラッチ回路で構成されている。ラッチ部108は、比較部109の比較出力COが反転するまで、VCO100から出力された下位位相信号の1つ（本例では下位位相信号CK[13]あるいは下位位相信号CK[2]）をそのまま計数部105に出力する。また、ラッチ部108は、比較部109の比較出力COが反転するタイミングで、VCO100から出力された下位位相信号CK[0]〜CK[15]をラッチする。
計数部105は、ラッチ部108を介して出力される1つの下位位相信号（本例では、下位位相信号CK[13]または下位位相信号CK[2]）をカウントクロックとしてカウント（計数）を行ってカウント値（上位計数値）を取得するカウンタ回路で構成されている。計数部105がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
ここで、ラッチ部108にラッチされる下位位相信号は、例えば16ビットのデータである。また、計数部105のカウント値が構成する上位データ信号は、例えば8ビットのデータである。尚、8ビットは一例であって、8ビットを超えるビット数（例えば、10ビット）などであっても構わない。
検出回路107は、ラッチ部108のラッチ回路にラッチされた下位位相信号の2つを順に比較することで所定の論理状態を検出し、検出結果を出力する。エンコード回路106は、検出回路107から出力された検出結果に基づいてエンコードを行い、エンコード値を確定する。これにより、下位位相信号のエンコードが行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。具体的なエンコード方法については後述する。
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、アナログ部6からのアナログ信号との各電圧を比較し、この比較処理が開始された時点から、アナログ信号の電圧とランプ波の電圧（ランプ電圧）とが一致するまでの期間、ラッチ部108を介して出力される下位位相信号を計数部105がカウントし、更にラッチ部108にラッチされた下位位相信号の論理状態を検出回路107が検出し、その検出結果をエンコード回路106がエンコードすることによって、アナログ信号の大きさに対応したデジタルデータを得る。
まず、任意の画素行の単位画素3から垂直信号線13へ出力された画素信号が安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とアナログ部6からのアナログ信号とを比較する。この間、計数部105は、ラッチ部108の1つのラッチ回路から出力される下位位相信号CK[13]または下位位相信号CK[2]をカウントクロックとしてカウントを行う。尚、クロック生成部18の下位位相信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。
比較部109は、ランプ部19から与えられるランプ波と、アナログ部6からのアナログ信号とを比較し、双方の電圧が略一致したときに、比較出力COを反転させる。このタイミングでラッチ部108のラッチ回路がディスエーブル状態となることで、ラッチ部108は、クロック生成部18から出力された下位位相信号CK[0]〜CK[15]の論理状態をラッチする。また、計数部105は、ラッチ部108のラッチ回路が下位位相信号CK[13]または下位位相信号CK[2]の出力を停止することでカウント値をラッチする。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からの下位位相信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
続いて、ラッチ部108に保持された下位位相信号CK[0]〜CK[15]のエンコードが行われ、エンコード回路106にエンコード値がラッチされる。更に、エンコード回路106にラッチされたエンコード値および計数部105にラッチされたカウント値が、水平選択部14により水平信号線を介して出力部17に転送される。
尚、撮像部2の選択行の各単位画素3から、1回目の読出し動作でリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作で信号レベルを読み出してAD変換し、その後、デジタル的にCDS（=Correlated Doouble Sampling）処理することにより、画素信号に応じたデジタルデータを得るようにしても構わない。また、これに限る必要もない。
次に、ラッチ部108、検出回路107、エンコード回路106の詳細について説明する。図2は、ラッチ部108、検出回路107、エンコード回路106の構成を示している。
ラッチ部108は、比較部109からの比較出力COが反転した時点での下位位相信号CK[0]〜CK[15]の論理状態をラッチするラッチ回路L_0〜L_15で構成されている。制御信号SW0_1〜SW15_1，SW0_2〜SW15_2は、ラッチ回路L_0〜L_15にラッチされた下位位相信号CK[0]〜CK[15]から所望の下位位相信号を検出回路107に出力するためのスイッチを制御する信号である。
検出回路107は、AND回路AND0，AND1で構成されている。AND回路AND0には、ラッチ回路L_0〜L_15の何れか1つから出力された下位位相信号と、ラッチ回路L_0〜L_15の他の何れか1つから出力された下位位相信号を反転した信号とが入力される。AND回路AND0は、入力された2つの信号のAND演算を行う。AND回路AND1には、AND回路AND0の出力信号と制御信号LATSETが入力される。AND回路AND1は、入力された2つの信号のAND演算を行い、その結果を所定の論理状態の検出結果LATEN（状態検出信号）として出力する。
エンコード回路106は、エンコード用のラッチ回路D_0〜D_3で構成されている。エンコード値DIN[0]〜DIN[3]は、検出回路107が順次比較する2個の下位位相信号の組合せに応じて順次変化する。検出回路107に入力される2個の下位位相信号の組合せが変化する毎に、エンコード回路106に入力されるエンコード値DIN[0]〜DIN[3]が変化し、所定の論理状態が検出されたときのエンコード値DIN[0]〜DIN[3]が下位位相信号CK[0]〜CK[15]のエンコード結果として保持され、出力信号DO[0]〜DO[3]として出力される。制御信号SWD_0〜SWD_3は、ラッチ回路D_0〜D_3からエンコード値を出力するためのスイッチを制御する信号である。検出回路107およびエンコード回路106はエンコード部110を構成する。尚、これらは一例であって、これに限る必要はない。
次に、検出回路107およびエンコード回路106の動作を説明する。以下では、下位位相信号CK[13]が計数部105のカウントクロックになる場合（第1の動作例）および下位位相信号CK[2]が計数部105のカウントクロックになる場合（第2の動作例）を例として説明を行う。
（１）第1の動作例（下位位相信号CK[13]が計数部105のカウントクロックになる場合）
本実施形態では、図11に示したように、ラッチ部108にラッチされた下位位相信号CK[15]，CK[0]，CK[2]，CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]をこの順に並べた信号群（信号列）において、2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることが検出され、その論理状態が検出された位置に応じてエンコード値が決定される。論理状態を検出する2個の下位位相信号が検出回路107に入力される具体的な順番については後述する。
制御信号SW0_1〜SW15_1，SW0_2〜SW15_2により、下位位相信号CK[0]〜CK[15]が保持されているラッチ回路L_0〜L_15の中から選択された2個のラッチ回路から下位位相信号が検出回路107に入力され、入力された下位位相信号の論理状態が検出される。AND回路AND0によるAND演算の結果がH状態となったときにエンコード回路106に入力されるエンコード値DIN[0]〜DIN[3]がエンコード結果となる。
以下では、ラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]の状態が『状態9』である場合を例として説明する。本例の場合、下位位相信号CK[0]と下位位相信号CK[15]が略同時に立下る。このため、ラッチ部108にラッチされた下位位相信号の状態が『状態9』の場合、図16のように、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることを検出すると共に、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることを検出する可能性が考えられる。
本実施形態の検出回路107によって2個の下位位相信号の論理状態が検出される順番（検出回路107に入力される2個の下位位相信号が選択される順番）は、計数部105のカウントクロックとなる下位位相信号に応じて、かつ、エンコード方式に応じて定義される順番となっている。計数部105のカウントクロックとなる下位位相信号は下位位相信号CK[13]である。また、エンコード方式は、連続する2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることを検出し、これが2回以上検出された場合には、最後に検出されたタイミングに基づいてエンコード値が確定するという方式である。
検出回路107によって2個の下位位相信号の論理状態が検出される順番は、基本的には、計数部105のカウントクロックとなる下位位相信号を基準として下位位相信号CK[0]〜CK[15]を並べ替えた後の下位位相信号CK[0]〜CK[15]の順番に従う。しかし、下位位相信号CK[0]，CK[15]が略同時に立下るタイミングがあることにより、エンコード手順において所定の論理状態が複数回検出されることがあるため、所定の論理状態が検出された複数のタイミングのうちのどのタイミングに基づいてエンコード値が確定するのかに応じて、上記の順番が変更される。本実施形態では、下位データにエラーが発生しないようにするために、少なくとも下位位相信号CK[0]，CK[15]の論理状態を検出する動作が、下位位相信号CK[1]，CK[14]の論理状態を検出する動作よりも前に行われる。
以下、図3を参照して、エンコード手順を説明する。図3は、検出回路107およびエンコード回路106の動作に係る各信号の波形を示している。
<<エンコード手順>>
<手順(1)>
まず、制御信号SW15_1，SW13_2がH状態となると、ラッチ回路L_15の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_13の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。尚、“4’b”は出力信号が4ビットの2進数であることを示し、“0000”はエンコード回路106内のラッチ回路D_0〜D_3の出力を示す。
<手順(2)>
続いて、制御信号SW0_1，SW15_2がH状態となると、ラッチ回路L_0の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_15の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。これにより、検出結果LATENがL状態からH状態に変化した後、L状態となり、このときのエンコード値（DIN[3:0]=4’b0001）がエンコード回路106に保持される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(3)>
続いて、制御信号SW2_1，SW0_2がH状態となると、ラッチ回路L_2の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_0の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(4)>
続いて、制御信号SW4_1，SW2_2がH状態となると、ラッチ回路L_4の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_2の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(5)>
続いて、制御信号SW6_1，SW4_2がH状態となると、ラッチ回路L_6の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_4の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(6)>
続いて、制御信号SW8_1，SW6_2がH状態となると、ラッチ回路L_8の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_6の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(7)>
続いて、制御信号SW10_1，SW8_2がH状態となると、ラッチ回路L_10の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_8の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(8)>
続いて、制御信号SW12_1，SW10_2がH状態となると、ラッチ回路L_12の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_10の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(9)>
続いて、制御信号SW14_1，SW12_2がH状態となると、ラッチ回路L_14の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_12の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(10)>
続いて、制御信号SW1_1，SW14_2がH状態となると、ラッチ回路L_1の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_14の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。これにより、検出結果LATENがL状態からH状態に変化した後、L状態となり、このときのエンコード値（DIN[3:0]=4’b1001）がエンコード回路106に保持される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。
<手順(11)>
続いて、制御信号SW3_1，SW1_2がH状態となると、ラッチ回路L_3の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_1の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。
<手順(12)>
続いて、制御信号SW5_1，SW3_2がH状態となると、ラッチ回路L_5の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_3の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。
<手順(13)>
続いて、制御信号SW7_1，SW5_2がH状態となると、ラッチ回路L_7の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_5の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。
<手順(14)>
続いて、制御信号SW9_1，SW7_2がH状態となると、ラッチ回路L_9の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_7の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。
<手順(15)>
続いて、制御信号SW11_1，SW9_2がH状態となると、ラッチ回路L_11の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_9の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。
<手順(16)>
最後に、制御信号SW13_1，SW11_2がH状態となると、ラッチ回路L_13の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_11の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。これにより、『状態9』に対応したエンコード値（DO[3:0]=4’b1001）が確定する。
上記の手順では、手順(2)において下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることが検出されるが、この時点ではエンコード値は確定せず、これよりも後の手順(10)において下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることが検出されることにより、『状態9』に対応したエンコード値が確定する。これによって、下位データにおけるエラーの発生を回避することができる。
上記の手順を用いることで、下位位相信号CK[13] が計数部105のカウントクロックとなる場合に、下位位相信号CK[0]，CK[15]が略同時に立下るタイミングでラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]に基づく『状態9』のエンコードが可能となる。尚、下位位相信号の状態が『状態9』以外の状態であっても上記の手順でエンコードすればよい。
（２）第2の動作例（下位位相信号CK[2]が計数部105のカウントクロックになる場合）
本実施形態では、図14に示したように、ラッチ部108にラッチされた下位位相信号CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]，CK[15]，CK[0]，CK[2]をこの順に並べた信号群（信号列）において、2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることが検出され、その論理状態が検出された位置に応じてエンコード値が決定される。論理状態を検出する2個の下位位相信号が検出回路107に入力される具体的な順番については後述する。
制御信号SW0_1〜SW15_1，SW0_2〜SW15_2により、下位位相信号CK[0]〜CK[15]が保持されているラッチ回路L_0〜L_15の中から選択された2個のラッチ回路から下位位相信号が検出回路107に入力され、入力された下位位相信号の論理状態が検出される。AND回路AND0によるAND演算の結果がH状態となったときにエンコード回路106に入力されるエンコード値DIN[0]〜DIN[3]がエンコード結果となる。
以下では、ラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]の状態が『状態6』である場合を例として説明する。本例の場合も、下位位相信号CK[0]と下位位相信号CK[15]が略同時に立下る。このため、ラッチ部108にラッチされた下位位相信号の状態が『状態6』の場合、図17のように、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることを検出すると共に、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることを検出する可能性が考えられる。
第1の動作例と同様に、検出回路107によって2個の下位位相信号の論理状態が検出される順番（検出回路107に入力される2個の下位位相信号が選択される順番）は、計数部105のカウントクロックとなる下位位相信号に応じて、かつ、エンコード方式に応じて定義される順番となっている。計数部105のカウントクロックとなる下位位相信号は下位位相信号CK[2]である。また、エンコード方式は、連続する2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることを検出し、これが2回以上検出された場合には、最後に検出されたタイミングに基づいてエンコード値が確定するという方式である。本実施形態では、下位データにエラーが発生しないようにするために、少なくとも下位位相信号CK[0]，CK[15]の論理状態を検出する動作が、下位位相信号CK[1]，CK[14]の論理状態を検出する動作よりも前に行われる。
以下、図4を参照して、エンコード手順を説明する。図4は、検出回路107およびエンコード回路106の動作に係る各信号の波形を示している。
<<エンコード手順>>
<手順(1)>
まず、制御信号SW2_1，SW0_2がH状態となると、ラッチ回路L_2の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_0の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(2)>
続いて、制御信号SW0_1，SW15_2がH状態となると、ラッチ回路L_0の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_15の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。これにより、検出結果LATENがL状態からH状態に変化した後、L状態となり、このときのエンコード値（DIN[3:0]=4’b1110）がエンコード回路106に保持される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(3)>
続いて、制御信号SW15_1，SW13_2がH状態となると、ラッチ回路L_15の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_13の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(4)>
続いて、制御信号SW13_1，SW11_2がH状態となると、ラッチ回路L_13の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_11の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(5)>
続いて、制御信号SW11_1，SW9_2がH状態となると、ラッチ回路L_11の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_9の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(6)>
続いて、制御信号SW9_1，SW7_2がH状態となると、ラッチ回路L_9の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_7の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(7)>
続いて、制御信号SW7_1，SW5_2がH状態となると、ラッチ回路L_7の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_5の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(8)>
続いて、制御信号SW5_1，SW3_2がH状態となると、ラッチ回路L_5の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_3の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(9)>
続いて、制御信号SW3_1，SW1_2がH状態となると、ラッチ回路L_3の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_1の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1110である。
<手順(10)>
続いて、制御信号SW1_1，SW14_2がH状態となると、ラッチ回路L_1の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_14の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。これにより、検出結果LATENがL状態からH状態に変化した後、L状態となり、このときのエンコード値（DIN[3:0]=4’b0110）がエンコード回路106に保持される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(11)>
続いて、制御信号SW14_1，SW12_2がH状態となると、ラッチ回路L_14の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_12の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(12)>
続いて、制御信号SW12_1，SW10_2がH状態となると、ラッチ回路L_12の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_10の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(13)>
続いて、制御信号SW10_1，SW8_2がH状態となると、ラッチ回路L_10の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_8の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(14)>
続いて、制御信号SW8_1，SW6_2がH状態となると、ラッチ回路L_8の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_6の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(15)>
続いて、制御信号SW6_1，SW4_2がH状態となると、ラッチ回路L_6の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_4の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(16)>
最後に、制御信号SW4_1，SW2_2がH状態となると、ラッチ回路L_4の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_2の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態である。続いて、制御信号LATSETがL状態からH状態に変化した後、L状態となる。この間、検出結果LATENはL状態のまま変化しない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。これにより、『状態6』に対応したエンコード値（DO[3:0]=4’b0110）が確定する。
上記の手順では、手順(2)において下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることが検出されるが、この時点ではエンコード値は確定せず、これよりも後の手順(10)において下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることが検出されることにより、『状態6』に対応したエンコード値が確定する。これによって、下位データにおけるエラーの発生を回避することができる。
上記の手順を用いることで、下位位相信号CK[2] が計数部105のカウントクロックとなる場合に、下位位相信号CK[0]，CK[15]が略同時に立下るタイミングでラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]に基づく『状態6』のエンコードが可能となる。尚、下位位相信号の状態が『状態6』以外の状態であっても上記の手順でエンコードすればよい。
上述したように、本実施形態によれば、検出回路107によって2個の下位位相信号の論理状態が検出される順番（検出回路107に入力される2個の下位位相信号が選択される順番）を、計数部105のカウントクロックとなる下位位相信号およびエンコード方式に応じて定義される順番とすることによって、下位位相信号のエンコードにおけるエラーの発生を低減することができる。したがって、TDC型AD変換回路およびそれを用いた固体撮像装置において高精度なAD変換を行うことができる。さらに、計数部105のカウントクロックとして選択可能な下位位相信号に制限はないため、計数部105のカウントクロックの選択の自由度を確保することができる。
また、本実施形態のエンコード方式として、連続する2個の下位位相信号の論理状態が所定の論理状態であることが2回以上検出された場合には最後に検出されたタイミングに基づいてエンコード値が確定するという方式を用いることによって、容易な回路で検出回路107およびエンコード回路106を構成することができる。
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。第1の実施形態と異なるのは、検出回路107およびエンコード回路106の構成および動作である。それ以外は、略同様であるので説明を省略する。図5は、本実施形態のラッチ部108、検出回路107、エンコード回路106の構成を示している。ラッチ部108の構成は第1の実施形態と同様であるので、説明を省略する。
検出回路107は、AND回路AND0，AND1，AND2、RSラッチRS0で構成されている。AND回路AND0，AND1については第1の実施形態と同様であるので、説明を省略する。RSラッチRS0には、AND回路AND1の出力信号と制御信号RSLRSTが入力される。RSラッチRS0は、制御信号RSLRSTによってリセットされた後、AND回路AND1の出力信号がL状態からH状態に変化するときに出力信号がL状態からH状態に変化し、その後、制御信号RSLRSTによってリセットされるまで、AND回路AND1の出力信号の状態にかかわらず出力信号をH状態に保つ。AND回路AND2には、RSラッチRS0の出力信号と計数信号LATCNTが入力される。AND回路AND2は、入力された2つの信号のAND演算を行い、下位計数信号（状態検出信号）を生成する。
エンコード回路106は、カウンタ回路CN0で構成されている。カウンタ回路CN0にはAND回路AND2からの下位計数信号が入力される。カウンタ回路CN0は下位計数信号をカウントクロックとしてカウントを行い、エンコード値を確定する。尚、これらは一例であって、これに限る必要はない。
次に、検出回路107およびエンコード回路106の動作を説明する。以下では、下位位相信号CK[13]が計数部105のカウントクロックになる場合を例として説明を行う。本実施形態では、図11に示したように、ラッチ部108にラッチされた下位位相信号CK[15]，CK[0]，CK[2]，CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]をこの順に並べた信号群（信号列）において、2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることが検出され、その論理状態が検出された位置に応じてエンコード値が決定される。論理状態を検出する2個の下位位相信号が検出回路107に入力される具体的な順番については後述する。
制御信号SW0_1〜SW15_1，SW0_2〜SW15_2により、下位位相信号CK[0]〜CK[15]が保持されているラッチ回路L_0〜L_15の中から選択された2個のラッチ回路から下位位相信号が検出回路107に入力され、入力された下位位相信号の論理状態が検出される。AND回路AND0によるAND演算の結果がH状態となったタイミングで、下位位相信号CK[0]〜CK[15]の状態に応じた数のパルスからなる下位計数信号の生成が開始され、カウンタ回路CN0が下位計数信号のカウントを開始する。カウントが終了したときのカウンタ回路CN0のカウント値DO[0]〜DO[3]がエンコード結果となる。
以下では、ラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]の状態が『状態9』である場合を例として説明する。本例の場合、下位位相信号CK[0]と下位位相信号CK[15]が略同時に立下る。このため、ラッチ部108にラッチされた下位位相信号の状態が『状態9』の場合、図16のように、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることを検出すると共に、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることを検出する可能性が考えられる。
本実施形態の検出回路107によって2個の下位位相信号の論理状態が検出される順番（検出回路107に入力される2個の下位位相信号が選択される順番）は、計数部105のカウントクロックとなる下位位相信号に応じて、かつ、エンコード方式に応じて定義される順番となっている。計数部105のカウントクロックとなる下位位相信号は下位位相信号CK[13]である。また、エンコード方式は、連続する2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることを検出し、これが2回以上検出された場合には、最初に検出されたタイミングに基づいてエンコード値が確定するという方式である。本実施形態では、下位データにエラーが発生しないようにするために、少なくとも下位位相信号CK[0]，CK[15]の論理状態を検出する動作が、下位位相信号CK[1]，CK[14]の論理状態を検出する動作よりも後に行われる。
以下、図6を参照して、エンコード手順を説明する。図6は、検出回路107およびエンコード回路106の動作に係る各信号の波形を示している。
<<エンコード手順>>
<手順(1)>
まず、制御信号CLRST，RSLRSTによってカウンタ回路CN0およびRSラッチRS0がリセットされた後、制御信号SW13_1，SW11_2がH状態となると、ラッチ回路L_13の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_11の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(2)>
続いて、制御信号SW11_1，SW9_2がH状態となると、ラッチ回路L_11の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_9の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(3)>
続いて、制御信号SW9_1，SW7_2がH状態となると、ラッチ回路L_9の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_7の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(4)>
続いて、制御信号SW7_1，SW5_2がH状態となると、ラッチ回路L_7の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_5の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(5)>
続いて、制御信号SW5_1，SW3_2がH状態となると、ラッチ回路L_5の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_3の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(6)>
続いて、制御信号SW3_1，SW1_2がH状態となると、ラッチ回路L_3の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_1の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0000である。
<手順(7)>
続いて、制御信号SW1_1，SW14_2がH状態となると、ラッチ回路L_1の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_14の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。制御信号LATSETがL状態からH状態となると、AND回路AND１の出力信号がH状態となる。これにより、RSラッチRS1の出力信号はH状態となる。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(8)>
続いて、制御信号SW14_1，SW12_2がH状態となると、ラッチ回路L_14の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_12の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0010である。
<手順(9)>
続いて、制御信号SW12_1，SW10_2がH状態となると、ラッチ回路L_12の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_10の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0011である。
<手順(10)>
続いて、制御信号SW10_1，SW8_2がH状態となると、ラッチ回路L_10の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_8の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0100である。
<手順(11)>
続いて、制御信号SW8_1，SW6_2がH状態となると、ラッチ回路L_8の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_6の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0101である。
<手順(12)>
続いて、制御信号SW6_1，SW4_2がH状態となると、ラッチ回路L_6の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_4の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(13)>
続いて、制御信号SW4_1，SW2_2がH状態となると、ラッチ回路L_4の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_2の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0111である。
<手順(14)>
続いて、制御信号SW2_1，SW0_2がH状態となると、ラッチ回路L_2の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_0の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1000である。
<手順(15)>
最後に、制御信号SW0_1，SW15_2がH状態となると、ラッチ回路L_0の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_15の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。制御信号LATSETがL状態からH状態となると、AND回路AND１の出力信号がH状態となる。RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b1001である。これにより、『状態9』に対応したエンコード値（DO[3:0]=4’b1001）が確定する。
上記の手順では、手順(15)において下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることが検出されるが、これよりも前の手順(7)において下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることが検出されており、『状態9』に対応したエンコード値が確定する。これによって、下位データにおけるエラーの発生を回避することができる。
上記の手順を用いることで、下位位相信号CK[13] が計数部105のカウントクロックとなる場合に、下位位相信号CK[0]，CK[15]が略同時に立下るタイミングでラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]に基づく『状態9』のエンコードが可能となる。尚、下位位相信号の状態が『状態9』以外の状態であっても上記の手順でエンコードすればよい。
上述したように、本実施形態においても、計数部105のカウントクロックの選択の自由度を確保しつつ、下位位相信号のエンコードにおけるエラーの発生を低減することができる。また、本実施形態のエンコード方式として、連続する2個の下位位相信号の論理状態が所定の論理状態であることが2回以上検出された場合には最初に検出されたタイミングに基づいてエンコード値が確定するという方式を用いることによって、容易な回路で検出回路107およびエンコード回路106を構成することができる。
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。第2の実施形態と異なるのは、検出回路107およびエンコード回路106の構成および動作である。それ以外は、略同様であるので説明を省略する。図7は、本実施形態のラッチ部108、検出回路107、エンコード回路106の構成を示している。図5に示した構成と異なる点は、RSラッチRS0の反転出力がAND回路AND2に入力されることである。RSラッチRS0は、制御信号RSLRSTによってリセットされた後、AND回路AND1の出力信号がL状態からH状態に変化するときに反転出力信号がH状態からL状態に変化し、その後、制御信号RSLRSTによってリセットされるまで、AND回路AND1の出力信号の状態にかかわらず反転出力信号をL状態に保つ。これ以外は、図5に示した構成と同様であるので、説明を省略する。尚、これらは一例であって、これに限る必要はない。
次に、検出回路107およびエンコード回路106の動作を説明する。以下では、下位位相信号CK[2]が計数部105のカウントクロックになる場合を例として説明を行う。本実施形態では、図14に示したように、ラッチ部108にラッチされた下位位相信号CK[4]，CK[6]，CK[8]，CK[10]，CK[12]，CK[14]，CK[1]，CK[3]，CK[5]，CK[7]，CK[9]，CK[11]，CK[13]，CK[15]，CK[0]，CK[2]をこの順に並べた信号群（信号列）において、2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることが検出され、その論理状態が検出された位置に応じてエンコード値が決定される。論理状態を検出する2個の下位位相信号が検出回路107に入力される具体的な順番については後述する。
制御信号SW0_1〜SW15_1，SW0_2〜SW15_2により、下位位相信号CK[0]〜CK[15]が保持されているラッチ回路L_0〜L_15の中から選択された2個のラッチ回路から下位位相信号が検出回路107に入力され、入力された下位位相信号の論理状態が検出される。また、下位位相信号CK[0]〜CK[15]の状態に応じた数のパルスからなる下位計数信号の生成が開始されると共に、カウンタ回路CN0が下位計数信号のカウントを開始した後、AND回路AND0によるAND演算の結果がH状態となったタイミングで、下位計数信号の生成が終了する。このときのカウンタ回路CN0のカウント値DO[0]〜DO[3]がエンコード結果となる。
以下では、ラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]の状態が『状態6』である場合を例として説明する。本例の場合、下位位相信号CK[0]と下位位相信号CK[15]が略同時に立下る。このため、ラッチ部108にラッチされた下位位相信号の状態が『状態6』の場合、図17のように、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることを検出すると共に、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることを検出する可能性が考えられる。
本実施形態の検出回路107によって2個の下位位相信号の論理状態が検出される順番（検出回路107に入力される2個の下位位相信号が選択される順番）は、計数部105のカウントクロックとなる下位位相信号に応じて、かつ、エンコード方式に応じて定義される順番となっている。計数部105のカウントクロックとなる下位位相信号は下位位相信号CK[2]である。また、エンコード方式は、連続する2個の下位位相信号の論理状態がそれぞれ順にL状態、H状態となっていることを検出し、これが2回以上検出された場合には、最初に検出されたタイミングに基づいてエンコード値が確定するという方式である。本実施形態では、下位データにエラーが発生しないようにするために、少なくとも下位位相信号CK[0]，CK[15]の論理状態を検出する動作が、下位位相信号CK[1]，CK[14]の論理状態を検出する動作よりも後に行われる。
また、本実施形態では、AND回路AND2から出力される下位計数信号のパルスの数を調整するため、ラッチ回路L_4，L_2の出力信号が最初に検出回路107に入力され、その後、ラッチ回路の出力信号が検出回路107に入力される順番は、前述した信号群における信号の並びの順番に従う。
以下、図8を参照して、エンコード手順を説明する。図8は、検出回路107およびエンコード回路106の動作に係る各信号の波形を示している。第2の実施形態ではRSラッチRS0の出力信号がL状態からH状態に変化したときから出力される下位計数信号のパルスの数に応じてエンコード値が確定するが、第3の実施形態ではRSラッチRS0の反転出力信号がH状態からL状態に変化するまでに出力される下位計数信号のパルスの数に応じてエンコード値が確定する。
<<エンコード手順>>
<手順(1)>
まず、制御信号CLRST，RSLRSTによってカウンタ回路CN0およびRSラッチRS0がリセットされた後、制御信号SW4_1，SW2_2がH状態となると、ラッチ回路L_4の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_2の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の反転出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0001である。
<手順(2)>
続いて、制御信号SW6_1，SW4_2がH状態となると、ラッチ回路L_6の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_4の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の反転出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0010である。
<手順(3)>
続いて、制御信号SW8_1，SW6_2がH状態となると、ラッチ回路L_8の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_6の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の反転出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0011である。
<手順(4)>
続いて、制御信号SW10_1，SW8_2がH状態となると、ラッチ回路L_10の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_8の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の反転出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0100である。
<手順(5)>
続いて、制御信号SW12_1，SW10_2がH状態となると、ラッチ回路L_12の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_10の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の反転出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0101である。
<手順(6)>
続いて、制御信号SW14_1，SW12_2がH状態となると、ラッチ回路L_14の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_12の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であり、RSラッチRS1の反転出力信号はH状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から1パルス分の下位計数信号が出力される。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(7)>
続いて、制御信号SW1_1，SW14_2がH状態となると、ラッチ回路L_1の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_14の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。制御信号LATSETがL状態からH状態となると、AND回路AND１の出力信号がH状態となる。これにより、RSラッチRS1の反転出力信号はL状態となる。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となると、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(8)>
続いて、制御信号SW3_1，SW1_2がH状態となると、ラッチ回路L_3の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_1の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(9)>
続いて、制御信号SW5_1，SW3_2がH状態となると、ラッチ回路L_5の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_3の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(10)>
続いて、制御信号SW7_1，SW5_2がH状態となると、ラッチ回路L_7の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_5の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(11)>
続いて、制御信号SW9_1，SW7_2がH状態となると、ラッチ回路L_9の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_7の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(12)>
続いて、制御信号SW11_1，SW9_2がH状態となると、ラッチ回路L_11の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_9の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(13)>
続いて、制御信号SW13_1，SW11_2がH状態となると、ラッチ回路L_13の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_11の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(14)>
続いて、制御信号SW15_1，SW13_2がH状態となると、ラッチ回路L_15の出力信号（H状態）を反転した信号（L状態）およびラッチ回路L_13の出力信号（L状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はL状態となる。AND回路AND0の出力信号がL状態であるため、AND回路AND1の出力信号はL状態であるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。
<手順(15)>
最後に、制御信号SW0_1，SW15_2がH状態となると、ラッチ回路L_15の出力信号（L状態）を反転した信号（H状態）およびラッチ回路L_15の出力信号（H状態）がAND回路AND0に入力される。これにより、AND回路AND0の出力信号はH状態となる。制御信号LATSETがL状態からH状態となると、AND回路AND１の出力信号がH状態となる。RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の反転出力信号はL状態である。続いて、計数信号LATCNTがL状態からH状態となり再度L状態となるが、AND回路AND2から下位計数信号のパルスは出力されない。この時点でのエンコード回路106の出力信号DO[3:0]は、4’b0110である。これにより、『状態6』に対応したエンコード値（DO[3:0]=4’b0110）が確定する。
下位位相信号CK[0]，CK[15] の論理状態を下位位相信号CK[1]，CK[14]の論理状態よりも前に検出する手順では、下位位相信号CK[0]，CK[15] の論理状態が“0”、“1”であることが検出されたときにRSラッチRS1の反転出力信号がL状態となり、AND回路AND2から下位計数信号のパルスが出力されなくなる。このため、AND回路AND2から出力される下位計数信号のパルスの数が誤った数となり、エラーが発生する。これに対して、上記の手順では、下位位相信号CK[0]，CK[15] の論理状態が下位位相信号CK[1]，CK[14]の論理状態よりも後に検出されるので、下位位相信号CK[1]，CK[14]の論理状態が“0”、“1”であることが検出されることにより、『状態6』に対応したエンコード値が確定する。これによって、下位データにおけるエラーの発生を回避することができる。
上記の手順を用いることで、下位位相信号CK[2] が計数部105のカウントクロックとなる場合に、下位位相信号CK[0]，CK[15]が略同時に立下るタイミングでラッチ部108にラッチされた下位位相信号CK[0]〜CK[15]に基づく『状態6』のエンコードが可能となる。尚、下位位相信号の状態が『状態6』以外の状態であっても上記の手順でエンコードすればよい。
上述したように、本実施形態においても、計数部105のカウントクロックの選択の自由度を確保しつつ、下位位相信号のエンコードにおけるエラーの発生を低減することができる。また、本実施形態のエンコード方式として、連続する2個の下位位相信号の論理状態が所定の論理状態であることが2回以上検出された場合には、最初に検出されたタイミングに基づいてエンコード値が確定するという方式を用いることによって、容易な回路で検出回路107およびエンコード回路106を構成することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
2・・・撮像部、5・・・読出電流源部、6・・・アナログ部、12・・・垂直選択部、14・・・水平選択部、15・・・カラム処理部、16・・・列AD変換部、17・・・出力部、18・・・クロック生成部、19・・・ランプ部、20・・・制御部、100，1100・・・VCO、105・・・計数部、106，1106・・・エンコード回路、107，1107・・・検出回路、108，1108・・・ラッチ部、109・・・比較部、110・・・エンコード部

Claims (4)

  1. 時間の経過とともに増加または減少する参照信号を生成する参照信号生成部、
    AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部、
    n個（nは、3以上の奇数）の遅延ユニットで構成され、前記n個の遅延ユニットのそれぞれを信号が伝送する第1の経路と、前記n個の遅延ユニットの一部を迂回して信号が伝送する第2の経路とを含む発振回路を有し、複数の前記遅延ユニットから出力される信号で構成される下位位相信号を出力するクロック生成部、
    前記比較処理の終了に係るタイミングで前記下位位相信号をラッチするラッチ部、
    前記遅延ユニットから出力される信号のうち所定の信号に基づきカウントを行って上位計数値を取得するカウンタ回路を有する計数部、
    前記比較処理の間に前記クロック生成部から出力される前記複数の下位位相信号を、前記所定の信号を基準として、所定の時間間隔で順に立ち上がる、または、所定の時間間隔で順に立ち下がる信号群となるように並べたときの当該信号群の順番と同じ順番になるように、前記ラッチ部にラッチされた前記複数の下位位相信号を並べたと仮定した場合に並べた後の信号群におけるn（nは、2以上の自然数）個の前記下位位相信号の論理状態を検出する検出動作を、n個の前記下位位相信号を所定の順番で選択しながら行い、前記検出動作においてn個の前記下位位相信号の論理状態が所定の論理状態であることを検出したときに状態検出信号を出力し、前記状態検出信号に基づいてエンコードを行うエンコード部、
    を備え、
    前記所定の順番は、前記所定の信号および前記エンコード部のエンコード方式に応じて定義される順番である、
    ことを特徴とするAD変換回路。
  2. 前記エンコード方式は、前記状態検出信号が複数回出力された場合には最初に出力された前記状態検出信号に基づいてエンコード値を確定するエンコード方式である、
    ことを特徴とする請求項1に係るAD変換回路。
  3. 前記エンコード方式は、前記状態検出信号が複数回出力された場合には最後に出力された前記状態検出信号に基づいてエンコード値を確定するエンコード方式である、
    ことを特徴とする請求項1に係るAD変換回路。
  4. 光電変換素子を有し、画素信号を出力する画素が複数、行列状に配置された撮像部、
    前記画素信号に応じたアナログ信号が入力される請求項1〜請求項3の何れか1つに係るAD変換回路、
    を備え、
    前記AD変換回路が有する前記比較部、前記ラッチ部、前記計数部、および前記エンコード部は、前記撮像部の画素の配列の1列毎または複数列毎に設けられている
    ことを特徴とする固体撮像装置。
JP2012206292A 2012-09-19 2012-09-19 Ａｄ変換回路および固体撮像装置 Active JP5911408B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012206292A JP5911408B2 (ja) 2012-09-19 2012-09-19 Ａｄ変換回路および固体撮像装置
US14/027,653 US9106253B2 (en) 2012-09-19 2013-09-16 AD conversion circuit and solid-state imaging apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012206292A JP5911408B2 (ja) 2012-09-19 2012-09-19 Ａｄ変換回路および固体撮像装置

Publications (3)

Publication Number Publication Date
JP2014064059A JP2014064059A (ja) 2014-04-10
JP2014064059A5 JP2014064059A5 (ja) 2015-09-10
JP5911408B2 true JP5911408B2 (ja) 2016-04-27

Family

ID=50273491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012206292A Active JP5911408B2 (ja) 2012-09-19 2012-09-19 Ａｄ変換回路および固体撮像装置

Country Status (2)

Country Link
US (1) US9106253B2 (ja)
JP (1) JP5911408B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5753154B2 (ja) * 2012-12-27 2015-07-22 オリンパス株式会社 参照信号生成回路、ａｄ変換回路、および撮像装置
WO2016046904A1 (ja) 2014-09-24 2016-03-31 オリンパス株式会社 エンコード回路、ａｄ変換回路、撮像装置、および撮像システム
US9961255B2 (en) * 2016-02-09 2018-05-01 Canon Kabushiki Kaisha Image capturing apparatus, control method thereof, and storage medium
US10895849B2 (en) * 2019-05-13 2021-01-19 Sharp Kabushiki Kaisha Time-to-digital conversion circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008092091A (ja) * 2006-09-29 2008-04-17 Tokyo Institute Of Technology 積分型ａ／ｄ変換器、ａ／ｄ変換器を有する撮像装置及び電子機器
JP4953970B2 (ja) * 2007-08-03 2012-06-13 パナソニック株式会社 物理量検知装置およびその駆動方法
JP5372667B2 (ja) * 2009-09-01 2013-12-18 オリンパス株式会社 Ａｄ変換器および固体撮像装置
JP5536584B2 (ja) * 2010-08-06 2014-07-02 オリンパス株式会社 時間検出回路、ａｄ変換器、および固体撮像装置
JP5695401B2 (ja) * 2010-12-01 2015-04-08 オリンパス株式会社 撮像装置

Also Published As

Publication number Publication date
US20140077065A1 (en) 2014-03-20
US9106253B2 (en) 2015-08-11
JP2014064059A (ja) 2014-04-10

Similar Documents

Publication Publication Date Title
US9001241B2 (en) A/D conversion circuit and image pick-up device
JP5452263B2 (ja) データ処理方法および固体撮像装置
JP6249881B2 (ja) 固体撮像装置および撮像装置
JP5687664B2 (ja) Ａｄ変換回路および固体撮像装置
US8593327B2 (en) A/D conversion circuit to prevent an error of a count value and imaging device using the same
JP5769601B2 (ja) Ａｄ変換回路および撮像装置
JP5784377B2 (ja) Ａｄ変換回路および撮像装置
JP5695401B2 (ja) 撮像装置
JP5911408B2 (ja) Ａｄ変換回路および固体撮像装置
US10129496B2 (en) Imaging device and imaging system
US9204076B2 (en) Imaging apparatus
JP5953225B2 (ja) Ａｄ変換回路および固体撮像装置
US9313425B2 (en) Image pickup device
JP6639271B2 (ja) 撮像装置、撮像システム
JP5749579B2 (ja) Ａｄ変換回路および固体撮像装置
JP5941793B2 (ja) Ａｄ変換回路および固体撮像装置
US10154218B2 (en) Encoding circuit, ad conversion circuit, imaging device, and imaging system including a delay circuits having opposite polarity output terminals
JP5904899B2 (ja) 撮像装置
JP2013102381A (ja) Ａｄ変換回路および撮像装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150723

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20150724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160329

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250