JP2008092091A - 積分型ａ／ｄ変換器、ａ／ｄ変換器を有する撮像装置及び電子機器 - Google Patents

Abstract

【課題】クロック周波数を上げずに積分型Ａ／Ｄ変換器の分解能を向上させる。
【解決手段】比較器１１の比較出力が極性反転したタイミングのトリガー信号が形成される。また、カウンタ１２には位相ロックループ回路１３からのクロック信号が供給され、その計数がトリガー信号によって停止される。さらに、位相ロックループ回路１３に設けられるリング発振器３４が、例えば差動型の遅延要素４１〜４４が縦続に接続されて構成され、各段のタップ信号がそれぞれバッファ１４ａ〜１４ｄを介してラッチ回路１５に供給される。このラッチ回路１５に供給された信号が、トリガー信号によって保持される。さらに、このラッチ回路１５に保持された信号がデコード回路１６に供給され、信号のパターンに従って数値への変換が行われる。そしてこのデコード回路１６で変換された数値が、カウンタ１２の計数値の下位に接続されて、出力ライン１７に取り出される。
【選択図】図１

Description

本発明は、例えば高解像度の撮像を高速で行う際に使用して好適な積分型Ａ／Ｄ変換器、Ａ／Ｄ変換器を有する撮像装置及び電子機器に関する。詳しくは、クロック周波数を上げずに積分型Ａ／Ｄ変換器の分解能を向上させるようにしたものである。

積分型Ａ／Ｄ変換器においては、従来から高周波クロックを用いずに、高速化、高分解能化を行うことが検討されている（例えば、特許文献１参照。）。

また、撮像装置において、Ａ／Ｄ変換器を内蔵して、画像データを直接デジタル出力で得るようにすることも行われている（例えば、非特許文献１参照。）。

すなわち、非特許文献１に示されるような撮像装置においては、高画質を得るために高速、高分解能のＡ／Ｄ変換器が求められているものである。
特開２００３−１９８３７１号公報 Y. Nitta, Y. Muramatsu, K. Amano, T. Toyama, J. Yamamoto, K. Mishima, A. Suzuki, T. Taura, A. Kato, M. Kikuchi, Y. Yasui, H. Nomura, N. Fukushima, " High-Speed Digital Double Sampling with Analog CDS on Column Parallel ADC Architecture for Low-Noise Active Pixel Sensor," IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 500-501, Feb. 2006.

従来の積分型Ａ／Ｄ変換器は、例えば図８に示すように、カウンタ１をスタートパルスにより動作させる。また、時間とともにその値が直線的に増加するランプ波形を参照電圧として用い、比較器２にて入力信号と参照信号を比較する。そして、その比較極性が反転した時に比較器２がトリガー信号を発生し、このトリガータイミングによりカウンタ１をストップさせて、このときのカウンタ１の値を読み取ることによりＡ／Ｄ変換を行っている。

すなわち図９に示すように、参照電圧が入力信号電圧よりも小さい電圧範囲ではカウンタ１が動作し続けるが、参照電圧が入力信号電圧よりも大きくなった瞬間に比較器２からトリガー信号が発生してカウンタ１をストップする。この時の時間をＴとすると以下の式が成り立つ。

但し、ｎはカウンタ出力、ｆclkはクロック周波数である。

したがって、カウンタ出力ｎは、

となり、カウンタ出力ｎは時間Ｔに比例した値になる。

この場合に、変換周波数ｆcでＮビットのＡ／Ｄ変換を行うためには

で示される周波数のクロックが必要である。

このような形式のＡ／Ｄ変換器は積分型Ａ／Ｄ変換器と称され、近年では特にイメージセンサ（撮像装置）のコラムＡ／Ｄ変換器として用いられるようになってきた。すなわち、イメージセンサにおいては、非特許文献１に示されるように、例えば縦横に配列された受光素子に対して、受光素子の垂直方向の配列（コラム）ごとにＡ／Ｄ変換器を設け、受光信号を直接デジタル値で出力することが行われている。このＡ／Ｄ変換器として、積分型Ａ／Ｄ変換器が用いられるのである。

ところが、例えば毎秒６０フレーム、１４４０コラム、１４ビット分解能のイメージセンサにおいては、上述の積分型Ａ／Ｄ変換器の動作には、

という高いクロック周波数が必要となるが、この高いクロック周波数は、消費電力の増大を招くほか、高分解能化の妨げにもなっていた。

この発明はこのような問題点に鑑みて成されたものであって、本発明の目的は、従来の積分型Ａ／Ｄ変換器では高分解能化を行うために不可欠であった高いクロックパルスを必要としない積分型ＡＤ変換器を提供することである。

上記の課題を解決し、本発明の目的を達成するため、請求項１に記載された発明は、時間とともに電圧値が直線的に変化するランプ波形の参照電圧と入力信号とを比較する比較器と、リング発振器を含む位相ロックループ回路によって形成されるクロック信号をランプ波形の周期ごとに計数するカウンタとを有し、比較器の出力が反転したときのカウンタの計数値を取り出しデジタル変換出力とする積分型Ａ／Ｄ変換器であって、リング発振器は複数段の遅延要素を縦続に接続して形成され、縦続に接続された各段の遅延要素の信号を比較器の出力が反転したタイミングで保持する保持手段と、保持された各段の遅延要素の信号のパターンを任意の数値にデコードするデコード手段と、デコード手段のデコード値をカウンタの計数値の下位に追加して取り出す出力手段とを設けたことを特徴とする積分型Ａ／Ｄ変換器である。

また、請求項２に記載の積分型Ａ／Ｄ変換器においては、複数段の遅延要素は差動型の遅延要素が偶数段縦続接続されて形成されることを特徴とするものである。

請求項３に記載の積分型Ａ／Ｄ変換器においては、比較器とカウンタと保持手段とデコード手段との構成を複数組並列に設け、位相ロックループ回路からのクロック信号と各段の遅延要素の出力とを複数組の構成に共通に供給することを特徴とするものである。

さらに、請求項４に記載された発明は、縦横に配列された受光素子を有し、受光素子の垂直方向の配列ごとにＡ／Ｄ変換器を設けて受光信号をデジタル値で出力するようにしたＡ／Ｄ変換器を有する撮像装置であって、Ａ／Ｄ変換器は、受光信号を時間とともに電圧値が直線的に変化するランプ波形の参照電圧と比較する比較器と、複数段の遅延要素を縦続に接続して形成したリング発振器を含む位相ロックループ回路と、位相ロックループ回路によって形成されるクロック信号をランプ波形の周期ごとに計数して比較器の出力が反転したときの計数値を取り出すカウンタと、各段の遅延要素の信号を比較器の出力が反転したタイミングで保持する保持手段と、保持された各段の遅延要素の信号のパターンを任意の数値にデコードするデコード手段とを有し、デコード手段のデコード値をカウンタの計数値の下位に追加してデジタル値として出力することを特徴とするＡ／Ｄ変換器を有する撮像装置である。

さらに、請求項５に記載された発明は、請求項４に記載のＡ／Ｄ変換器を有する撮像装置を用いた電子機器である。

本発明の積分型Ａ／Ｄ変換器、Ａ／Ｄ変換器を有する撮像装置及び電子機器によれば、クロックパルスを発生させる位相ロックループ回路におけるリング発振器のタップ信号を併せて利用し、トリガパルスによりタップ信号をラッチし、ラッチされた位相状態を変換値の一部とすることによって、クロックパルス周波数を上げることなく高分解能化を図ることができる。これにより、クロックの生成が難なくできるので、高分解能化を容易に実現することができると共に、低消費電力化も図ることができる。

以下、図面を参照して本発明を説明するに、図１は本発明を適用した積分型Ａ／Ｄ変換器の一実施形態例の構成を示すブロック図である。

図1に示されるように、本例の積分型Ａ／Ｄ変換器は、入力信号電圧が参照電圧と比較される比較器１１と、比較器１１の出力がトリガー信号として供給されるカウンタ１２と、リング発振器３４を有する位相ロックループ回路１３と、位相ロックループ回路１３の出力が供給されるラッチ回路１５と、ラッチ回路１５の出力をデコードするデコード回路１６から構成されている。

以下、図１に示す実施形態例の動作を説明する。まず、入力信号と、時間とともに電圧値が直線的に変化するランプ波形の参照電圧とが比較器１１で比較される。この比較器１１の出力は、トリガー信号としてカウンタ１２とラッチ回路１５に供給される。カウンタ１２は、スタートパルスにより動作を開始し、位相ロックループ回路１３からのクロック信号を計数する。そして、このカウンタ１２の計数は、比較器１１からのトリガー信号によって停止され、そのときのカウンタの出力（１１ビット）が出力ライン１７に送られる。

さらに、位相ロックループ回路１３には基準信号が供給され、この基準信号は、位相周波数比較器（ＰＦＤ）３１、チャージポンプ回路（ＣＰ)３２、ローパスフィルタ（ＬＰＦ）３３を通じてリング発振器３４に供給される。そして、リング発振器３４からクロック信号が取り出されると共に、このクロック信号がバッファ３５、１／Ｎ分周器３６を通じて位相周波数比較器３１に帰還されて、位相ロックループが形成される。

この位相ロックループ回路１３において、リング発振器３４は、例えば差動型の遅延要素４１〜４４が４段縦続に接続され、最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される。そして、この帰還信号が位相周波数比較器３１に供給され、基準信号との誤差分が取り出され、この誤差分に基づく信号により遅延要素４１〜４４の遅延時間が調整されて、誤差が解消されるように制御が行われる。

さらに、この位相ロックループ回路１３において、上述の遅延要素４１〜４４の各段のタップ信号が、それぞれバッファ１４ａ〜１４ｄを介してラッチ回路１５に供給される。そして、このラッチ回路１５に供給された信号が、比較器１１からのトリガー信号によって保持される。このラッチ回路１５で保持された信号は、デコード回路１６に供給され、保持された信号のパターンに従って３ビットの数値への変換が行われる。

そしてこのデコード回路１６で変換された数値（３ビット）が、上述のトリガー信号のタイミングで停止されたカウンタ１２の計数値（１１ビット)の下位に接続されて、出力ライン１７に取り出される。すなわち、リング発振器３４を構成する遅延要素４１〜４４の各段のタップ信号のパターンは、クロック信号の１周期を細分化して形成されており、このパターンが数値に変換されてカウンタ１２の計数値の下位に接続されるようになっている。

このように、本例によれば、クロック周波数を上げずに積分型Ａ／Ｄ変換器の分解能を向上させることができる。すなわち、上述の回路構成で、遅延要素４１〜４４の各段のタップ信号の波形は、例えば図２のＡ〜Ｄに示すようになっている。ここで図２のＡの信号がクロック信号となるが、各段のタップ信号はそれぞれＡ〜Ｄのようになっており、その立ち上がりは、クロック信号の１周期を細分化して位相をずらせたものになっている。

これに対して、デコード回路１６では、例えば図３の表に示すように、それぞれタップ信号の波形の高電位を「１」、低電位を「０」として表したそれぞれのパターンで、表の上部に示す数値に変換が行われるようにする。これによって、クロック信号の１周期を８分割した値が形成され、クロック周波数を上げずに積分型Ａ／Ｄ変換器の分解能を向上させることができる。

すなわち、例えば図１のような４段のリング発振器３４の場合は、カウンタ１２に入力される信号Ａの他にＢ、Ｃ、Ｄの信号が得られる。これらの信号は周波数が同一で、位相が異なっている。ここでカウンタ１２の１ＬＳＢに相当する時間はクロック信号の１周期の時間であるが、これらの位相が異なった信号をラッチ回路１５に入力し、比較器１１からのトリガー信号によりラッチすればより高い分解能を得ることができる。

そこで、例えば図３の表において、トリガー信号によりラッチ回路１５の出力が、Ａ＝１、Ｂ＝１、Ｃ＝１、Ｄ＝０になった場合は、３ビット単位の「３」という状態であることがわかる。そこでデコード回路１６においてこのラッチ回路１５の出力をデコードすれば、適切なバイナリー信号が得られる。この方法を用いることで変換周波数が同一であっても分解能を上げ、消費電力を低減させることができる。

一方、通常の積分型Ａ／Ｄ変換器では、変換周波数ｆcにてＮビットの分解能を得るために必要なクロック周波数ｆclkは、数３式のようになる。

ここで、消費電力の大半がカウンタ１２で消費されるとすれば、その消費電力Ｐdは、

と表される。但し、Ｎは積分型Ａ／Ｄ変換器の分解能である。

これに対し、本例では、ラッチ回路１５による分解能をＭ（ビット）として、その変換周波数 ｆclk′は、

となる。

また、消費電力Ｐd′は

となる。

従って、従来と本発明を採用した場合の消費電力比率は、

となる。

ここで、例えばＮ＝１４、Ｍ＝３ビットとすると、クロック周波数は０．１２５倍、消費電力は０．１３倍となり、大幅なクロック周波数と消費電力の低減が図られることになる。また、これによりクロック周波数を高くすることなくＡ／Ｄ変換器の分解能を向上させることができる。なお、〔数９〕の式の左辺をｆ（１４，Ｍ）と置いてグラフで描くと図４に示すようになり、特にＭ＝６以下での効果が明らかである。

さらに図５には、ＣＭＯＳを用いてリング発振器を形成した場合の具体例を示す。図５に示されている回路では、それぞれＣＭＯＳ素子４個からなる差動アンプ５１、５２を縦続に接続している。なお、図５では２段接続された例を示しているが、実際にはさらに多段が接続される。すなわち、上述の実施形態例（図１のリング発信器３４を参照）では、このような差動アンプが４段接続され、最終段の差動アンプの出力が初段の入力に帰還されている。

そして、これらの差動アンプ５１、５２のソース側、及びドレイン側に設けられる電流源６１、６２及び電流源７１、７２の電流値が、それぞれカレントミラー回路６０、７０を介して共通に制御できるようにされる。これによって、カレントミラー回路６０、７０の電流源６ｘ、７ｘの電流値を外部から制御することで、差動アンプ５１、５２が縦続に接続された回路全体の遅延量の調整を行うことができる。

このようにしてリング発振器が形成される。そして、本例のようにリング型発振器として、差動型の遅延要素（差動アンプ）を用いる場合には、遅延要素の段数を偶数段にすることが可能となり、デコード回路１６での、特に２進数への変換を容易に行うことができる。また、この回路構成では、個々の遅延要素の遅延量にばらつきの生じる可能性があるが、このようなばらつきは一般的に１０％未満であり、１／８の分解能を求める場合では問題の無いものである。

また、図６は、本発明を適用したＡ／Ｄ変換器を有する撮像装置の一実施形態例の構成を示すブロック図である。この図６に基づいて、本例のＡ／Ｄ変換器を有する撮像装置の全体について、その概略を説明する。

図６において、撮像装置は撮像部１００を有し、この撮像部１００には水平選択線Ｈａ、Ｈｂ…と垂直出力線Ｖａ、Ｖｂ…が縦横に配設され、その各交点に画素Ｐが設けられる。そして、基準信号源１０１によって駆動される水平選択回路１０２で形成される水平選択信号が、水平選択線Ｈａ、Ｈｂ…に供給され、選択された水平選択線Ｈａ、Ｈｂ…に接続された画素Ｐの受光信号が、垂直出力線Ｖａ、Ｖｂ…に取り出される。

これらの垂直出力線Ｖａ、Ｖｂ…に取り出された受光信号がそれぞれ比較器１０３ａ、１０３ｂ…に供給され、これらの比較器１０３ａ、１０３ｂ…には、基準信号源１０１によって駆動されるランプ信号発生回路１０４で形成されるランプ信号が供給される。そして、これらの比較器１０３ａ、１０３ｂ…の比較極性が反転した瞬間に、トリガー信号がカウンタ１０５ａ、１０５ｂ…に供給される。

また、基準信号源１０１からの基準信号が位相周波数比較器（ＰＦＤ）１０６に供給され、この位相周波数比較器１０６の出力がリング発振器１０７に供給されると共に、リング発振器１０７からの信号が位相周波数比較器１０６に帰還される。これによって、位相ロックループ回路が形成される。なお、図６の回路は概略を示したもので、実際の位相ロックループ回路は、図１に示したように形成されるものである。

そして、リング発振器１０７のタップ信号Ａ〜Ｄがラッチ及びデコード回路１０８ａ、１０８ｂ…に共通に供給され、これらのラッチ及びデコード回路１０８ａ、１０８ｂ…に比較器１０３ａ、１０３ｂ…からのトリガー信号が供給される。また、タップ信号Ａがカウンタ１０５ａ、１０５ｂ…に供給される。これらのカウンタ１０５ａ、１０５ｂ…と、ラッチ及びデコード回路１０８ａ、１０８ｂ…の信号が出力ライン１７に取り出される。

これによって、図１に示したのと同等のＡ／Ｄ変換器を有する撮像装置が形成される。従って、この実施の形態例においても、クロックパルス周波数を上げることなく高分解能化を図ることができ、特に撮像装置においては、高画質化、高速化を実現することができ、さらに、クロック生成の困難を生じないため、高分解能化を容易に実現できると共に、低消費電力化も図ることができる。

さらに本発明によるＡ／Ｄ変換器を有する撮像装置は、携帯電話機などの撮像機能を有する電子機器においても広く応用可能とされるものである。ここで図７には、応用の一例として、携帯電話機に適用した場合の実施の形態例の構成をブロック図で示す。

すなわち図７の携帯電話機においては、マイク音声増幅部２０１に供給された音声信号はＡ／Ｄ変換器２０２でデジタル信号に変換されて主制御部２０３に入力される。そして主制御部２０３からの信号は、圧縮伸張部２０４、ベースバンド処理部２０５、変復調部２０６を通じて送信部２０７に供給され、アンテナ共用部２０８を通じてアンテナ２０９から送信される。

また、アンテナ２０９とアンテナ共用部２０８で受信された信号から、受信部２１０で所望の信号が取り出される。この取り出された信号は、シンセサイザ部２１１、変復調部２０６、ベースバンド処理部２０５、圧縮伸張部２０４を通じて主制御部２０３に供給される。また、タイミング制御部２１２によってシンセサイザ部２１１、ベースバンド処理部２０５、圧縮伸張部２０４での処理動作が制御される。そして主制御部２０３からの信号が、Ｄ／Ａ変換器２１３でアナログ信号に変換されて音声拡声部２１４に出力される。

なお、主制御部２０３には記憶部２１５が設けられて処理中のデータが記憶される。また、キー入力部２１６からの信号が主制御部２０３に供給されて、発呼時のダイアリングや受信時の許可などの制御が行われる。さらに主制御部２０３からの信号が表示制御部２１７を通じてＬＣＤ部２１８に供給され、各種の表示が行われる。また、これらの回路には電源制御部２１９から電源が供給されている。

以上の構成によって携帯電話機が形成される。このような携帯電話機において、近年では、撮像装置２２０が設けられることが多くなってきている。この撮像装置２２０にはカメラ撮像部２２１とＡ／Ｄ変換器２２２が設けられ、撮像制御部２２３によって撮像された画像信号が取り出されて主制御部２０３に供給されるようになされている。そしてこのような撮像装置２２０において、Ａ／Ｄ変換器２２２に本発明が適用される。

従って、このような撮像機能を有する電子機器に本発明の積分型Ａ／Ｄ変換器を用いた場合には、電力消費を大幅に削減することができる。そこで本発明は、特に携帯用を含む電子機器に適用した場合に有効となるものである。

なお本発明は、上述の説明した実施形態に限定されるものではなく、特許請求の範囲の記載を逸脱しない範囲において、種々の変形が可能とされるものである。

本発明を適用した積分型Ａ／Ｄ変換器の一実施形態の構成を示すブロック図である。 その動作の説明のための波形図である。 その説明のための表図である。 その説明のための線図である。 リング発振器の説明のための構成図である。 本発明を適用したＡ／Ｄ変換器を有する撮像装置の一実施形態の構成を示すブロック図である。 本発明を適用した電子機器としての携帯電話機の一実施形態の構成を示すブロック図である。 従来の積分型Ａ／Ｄ変換器の説明のための図である。 その説明のための線図である。

符号の説明

１１…比較器、１２…カウンタ、１３…位相ロックループ回路、１４ａ〜１４ｄ…バッファ、１５…ラッチ回路、１６…デコード回路、１７…出力ライン、３１…位相周波数比較器（ＰＦＤ）、３２…チャージポンプ回路（ＣＰ)、３３…ローパスフィルタ（ＬＰＦ）、３４…リング発振器、３５…バッファ、３６…１／Ｎ分周器、４１〜４４…差動型の遅延要素

Claims (5)

1. 時間とともに電圧値が直線的に変化するランプ波形の参照電圧と入力信号とを比較する比較器と、リング発振器を含む位相ロックループ回路によって形成されるクロック信号を前記ランプ波形の周期ごとに計数するカウンタとを有し、前記比較器の出力が反転したときの前記カウンタの計数値を取り出しデジタル変換出力とする積分型Ａ／Ｄ変換器であって、
   前記リング発振器は複数段の遅延要素を縦続に接続して形成され、
   前記縦続に接続された各段の遅延要素の信号を前記比較器の出力が反転したタイミングで保持する保持手段と、
   前記保持された前記各段の遅延要素の信号のパターンを任意の数値にデコードするデコード手段と、
   前記デコード手段のデコード値を前記カウンタの計数値の下位に追加して取り出す出力手段と
   を設けたことを特徴とする積分型Ａ／Ｄ変換器。
2. 前記複数段の遅延要素は差動型の遅延要素が偶数段縦続接続されて形成される
   ことを特徴とする請求項１記載の積分型Ａ／Ｄ変換器。
3. 前期比較器とカウンタと保持手段とデコード手段との構成を複数組並列に設け、
   前記位相ロックループ回路からのクロック信号と前記各段の遅延要素の出力とを前記複数組の構成に共通に供給する
   ことを特徴とする請求項１記載の積分型Ａ／Ｄ変換器。
4. 縦横に配列された受光素子を有し、前記受光素子の垂直方向の配列ごとにＡ／Ｄ変換器を設けて受光信号をデジタル値で出力するようにしたＡ／Ｄ変換器を有する撮像装置であって、
   前記Ａ／Ｄ変換器は、
   前記受光信号を時間とともに電圧値が直線的に変化するランプ波形の参照電圧と比較する比較器と、
   複数段の遅延要素を縦続に接続して形成したリング発振器を含む位相ロックループ回路と、
   前記位相ロックループ回路によって形成されるクロック信号を前記ランプ波形の周期ごとに計数して前記比較器の出力が反転したときの計数値を取り出すカウンタと、
   前記各段の遅延要素の信号を前記比較器の出力が反転したタイミングで保持する保持手段と、
   前記保持された前記各段の遅延要素の信号のパターンを任意の数値にデコードするデコード手段と、を有し、
   前記デコード手段のデコード値を前記カウンタの計数値の下位に追加して前記デジタル値として出力する
   ことを特徴とするＡ／Ｄ変換器を有する撮像装置。
5. 請求項４に記載のＡ／Ｄ変換器を有する撮像装置を用いた電子機器。

Images