CN108055040A - 一种基于多相位时钟的adc结构及其模数转换方法 - Google Patents

Abstract

本发明公开了一种基于多相位时钟的ADC结构及其模数转换方法，所述ADC结构包括斜波产生模块、时钟产生模块、比较器模块、计数模块和数据处理模块，所述比较器模块有两个输入端口和一个输出端口，所述比较器模块的一个输入端口与模拟信号相连，另一个输入端口与斜坡信号相连，所述比较器模块的输出端与所述计数模块的一个输入端相连；所述计数模块的另一个输入端与多项位的时钟相连，所述计数模块的输出端与所述数据处理模块的输入端相连，所述数据处理模块的输出端将转化的数字信号输出。本发明提供的一种基于多相位时钟的ADC结构及其模数转换方法，能够大大提高ADC的转换速率，并且能够节省芯片面积以及动态功耗。

Description

一种基于多相位时钟的ADC结构及其模数转换方法

技术领域

本发明涉及CMOS集成电路设计领域，具体涉及一种基于多相位时钟的ADC结构及其模数转换方法。

背景技术

随着CMOS集成电路工艺的发展，电子产品在日常生活中的应用越来越广泛，成为各个领域不可缺少的一部分。其中图像传感器对应的电子产品，随着清晰度和像素的不断增大，高帧率成为图像传感器的重要参数之一，而图像传感器中ADC的转化速率称为限制帧率的一个重要因素，ADC的转化速率越快，图像传感器可达到的最大帧率最高。

为了得到较快的ADC转化速率，研究者通常在较高的时钟频率或者较复杂的结构上做文章，但是时钟频率越高带来的动态功耗越大，同时复杂的ADC结构往往伴随着较大的功耗和芯片面积，这对于图像传感器的推广和使用造成了较大的限制。

发明内容

本发明所要解决的技术问题为提供一种基于多相位时钟的ADC结构即其模数转换方法，在保证原有时钟频率和结构的情况下，可以大大提高ADC的模数转换速率。

为了实现上述目的，本发明采用如下技术方案：一种基于多相位时钟的ADC结构，所述ADC结构包括斜波产生模块、时钟产生模块、比较器模块、计数模块和数据处理模块，所述斜波产生模块用于产生谐波信号，所述时钟产生模块用于产生多相位的时钟，所述计数模块中包含计数器；所述比较器模块有两个输入端口和一个输出端口，所述比较器模块的一个输入端口与模拟信号相连，另一个输入端口与斜坡信号相连，所述比较器模块的输出端与所述计数模块的一个输入端相连；所述计数模块的另一个输入端与多相位的时钟相连，所述计数模块的输出端与所述数据处理模块的输入端相连，所述数据处理模块的输出端将转化的数字信号输出。

进一步地，所述计数模块中的计数器在所述斜坡信号开始变化时开始工作，在所述比较器输出结果变化时停止工作，所述数据处理模块根据所述计数模块的输出结果实现所述ADC的模数转换。

进一步地，在斜坡信号变化的过程中，当斜波信号与模拟信号的相对大小关系不变时，比较器的输出结果保持不变，恒定为高电平或者低电平；当斜波信号与模拟信号的相对大小关系发生变化时，比较器的输出结果发生变化，由高电平转变为低电平或者由低电平转变为高电平。

进一步地，所述计数模块包括i+1个完全相同的计数器，i+1个计数器的输入时钟依次为频率相等的CLK[0]～CLK[i]，CLK[0]到CLK[i]的相位依次增大，其中，i+1为2的指数幂。

进一步地，对于所述计数模块中i+1个计数器的输入时钟CLK[0]～CLK[i]，任意两个相邻的输入时钟的相位差为且(i+1)其中，i+1为2的指数幂。

进一步地，将所述计数模块中的i+1个计数器的输出结果D[0]～D[i]以二进制表示，则D[m]＝d_k，md_k-1，m......d_1，md_0，m，其中，0≤m≤i，D[0]～D[i]采用二进制表示之后的最大位数为k+1位，k为大于等于0的整数。

进一步地，所述数据处理模块包括高位输出单元和低位输出单元，所述高位输出单元输出最高有效位，所述低位输出单元输出最低有效位，所述最高有效位和最低有效位合并为所述数据处理模块输出的数字信号。

进一步地，所述数据处理模块输出信号为N+1位，其中，最高有效位D_OUT[N：N-k+1]为k位，且D_OUT[N：N-k+1]＝d_k，id_k-1，i......d_1，id_0，i；最低有效位D_OUT[N-k：0]为N-k+1位，且将D[0]～D[i]的最低位d_0，0d_0，1......d_0，i-1d_0，i按照flash-ADC的编码方式得出最低有效位D_OUT[N-k：0]对应的十进制数值，其中，N为大于等于k的整数。

进一步地，当d_0，0＝1时，d_0，0d_0，1......d_0，i-1d_0，i中1的个数为最低有效位D_OUT[N-k：0]对应的十进制数值。

进一步地，当d_0，0＝0时，d_0，0d_0，1......d_0，i-1d_0，i中0的个数为最低有效位D_OUT[N-k：0]对应的十进制数值。

本发明的有益效果为：相比于多时钟单采样的模数转换方法，本发明采用多时钟多采样的原理进行ADC转换工作，大大提高了模数转换的精度。由于本发明基于多项位时钟计数，可以采用低频时钟实现高频时钟的计数效果，比如基于N相位频率为Freq的时钟，达到的计数频率效果是NFreq。而在计数器中，高频时钟难以实现是限制ADC转化速率的因素之一，由于本发明只需要低频率即可达到高频计数，因此可以进一步提高转化速率。而目前高速ADC比如SAR ADC和sigma delta ADC都需要消耗大量的芯片面积和功耗，而本发明并不需要大量的模拟电路，数据转化大部分基于数字逻辑，因此相比其它高速ADC降低了芯片面积和动态功耗。

说明书附图

图1为本发明一种基于多相位时钟的ADC工作相关模块框架示意图；

图2为本发明一种基于多相位时钟的ADC结构图；

图3为本发明实施例中的ADC结构图；

图4为本发明实施例中的ADC工作时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。

如附图1所示，本发明一种基于多相位时钟的ADC结构，一种基于多相位时钟的ADC结构为单斜坡结构，ADC结构包括斜波产生模块、时钟产生模块、比较器模块、计数模块和数据处理模块，斜波产生模块用于产生谐波信号，时钟产生模块用于产生多相位的时钟，计数模块中包含计数器。比较器模块有两个输入端口和一个输出端口，比较器模块的一个输入端口与模拟信号相连，另一个输入端口与斜坡信号相连，比较器模块的输出端与计数模块的一个输入端相连；计数模块的另一个输入端与多项位的时钟相连，计数模块的输出端与数据处理模块的输入端相连，数据处理模块的输出端将转化的数字信号输出。

请参考附图2，比较器模块1为一个两输入一输出的比较器电路，两个输入端分别为模拟信号Vin和斜坡信号Vramp，其中斜坡信号为不断增大或者不断减小的模拟信号，模拟信号为不变的模拟信号。在斜坡信号变化的过程中，当斜波信号与模拟信号的相对大小关系不变时，比较器的输出结果Vcomp保持不变，恒定为高电平或者是低电平；当斜波信号与模拟信号的相对大小关系发生变化时，比较器的输出结果Vcomp发生变化，由高电平转变为低电平或者由低电平转变为高电平。

请参考附图2，计数模块2为i+1个完全相同的计数器，i+1个计数器的输入时钟依次为CLK[0]～CLK[i]，其中CLK[0]～CLK[i]为频率相等但相位不等的一组时钟，但相邻两个CLK之间的相位差相等，其中i+1为2的指数，其中CLK[0]到CLK[i]的相位依次增大，假设相连CLK的相位差为则(i+1)每个计数器在斜坡信号Vramp开始变化时开始工作，在比较器输出结果Vcomp变化时停止工作。I+1个计数器的输出结果依次为D[0]～D[i]，其中D[0]～D[i]为数字信号。将D[0]～D[i]以二进制表示，其位数最大记为k+1位，D[i]的第m+1位的数据用d_m,n表示，则m＝0,1,…k，n＝0,1,…i.则D[0]＝d_k,0d_k-1,0...d_1,0d_0,0，D[1]＝d_k,1d_k-1,1...d_1,1d_0,1，D[2]＝d_k,2d_k-1,2...d_1,2d_0,2，…，D[i]＝d_k,id_k-1,i...d_1,id_0,i。

请继续参考附图2，数据处理模块3分为两部分，分别输出最高有效位MSB(MostSignificant Bit)和最低有效位LSB(Least Significant Bit)，MSB和LSB合起来的数据为输出数据，记输出数据的位数为N+1，则输出信号表示为D_OUT[N：0]。MSB总共为k位，其中D_OUT[N：N-k+1]为高位，取D[i]的第k+1～第2位的数据作为D_OUT的高位，则D_OUT[N：N-k+1]＝d_k,id_k-1,i...d_1,i。LSB总共为N-k+1位，其中2^N-k+1＝i，取出D[0]～D[i]的最低位d_0,0,d_0,1,d_0,2,...,d_0,i，按照flash-ADC的编码方式，得到D_OUT的N-k+1低位输出数据D_OUT[N-k:0]。d_0,0d_0,1d_0,2,...,d_0,i只能够依次为1…10…0或者0…01…1或者00…00或者1…11…1。按照flash-ADC的编码方式，当d_0,0＝1时，d_0,0d_0,1d_0,2,...,d_0,i中1的个数均为D_OUT[N-k:0]对应的十进制数值；当d_0,0＝0时，d_0,0d_0,1d_0,2,...,d_0,i中0的个数均为D_OUT[N-k:0]对应的十进制数值；。

具体来说，当d_0,0＝1，d_0,0d_0,1d_0,2,...,d_0,i和D_OUT[N-k:0]对应的编码方式如下：

d_0,0d_0,1d_0,2,...,d_0,i＝000…00，D_OUT[N-k:0]＝00…00；

d_0,0d_0,1d_0,2,...,d_0,i＝100…00，D_OUT[N-k:0]＝00…01；

d_0,0d_0,1d_0,2,...,d_0,i＝110…00，D_OUT[N-k:0]＝00…10；

d_0,0d_0,1d_0,2,...,d_0,i＝111…00，D_OUT[N-k:0]＝00…11；

……

d_0,0d_0,1d_0,2,...,d_0,i＝111…10，D_OUT[N-k:0]＝11…10；

d_0,0d_0,1d_0,2,...,d_0,i＝111…11，D_OUT[N-k:0]＝11…11。

当d_0,0＝0，d_0,0d_0,1d_0,2,...,d_0,i和D_OUT[N-k:0]对应的编码方式如下：

d_0,0d_0,1d_0,2,...,d_0,i＝000…00，D_OUT[N-k:0]＝11…11；

d_0,0d_0,1d_0,2,...,d_0,i＝000…01，D_OUT[N-k:0]＝11…10；

d_0,0d_0,1d_0,2,...,d_0,i＝000…11，D_OUT[N-k:0]＝11…01；

……

d_0,0d_0,1d_0,2,...,d_0,i＝011…11，D_OUT[N-k:0]＝00…01；

d_0,0d_0,1d_0,2,...,d_0,i＝111…11，D_OUT[N-k:0]＝00…00。

值得说明的是，本发明中比较器模块为单级比较器或多级比较器不影响本发明的模数转换，本发明中谐波信号从小变大或者从大变小不影响本发明的模数转换，本发明中计数模块中采用上升沿触发或者下降沿触发不影响本发明的模数转换，本发明中数据处理模块中的编码电路从小变大或者从大变小不影响本发明的模数转换。

为了进一步解释说明本发明，采用如下实施例进行说明：

实施例1

请参考附图3，图中给出了一个基于发明的i＝7，k＝9，N＝11的12bit的ADC结构示意图，其中计数器为上升沿计数，每个计数器的输出最大为10位。

请同时参考附图3和4，图3中1为比较模块，比较模块为一个比较器电路，其中比较器的正向输入端与斜坡信号Vramp相连，斜坡信号的变化为由小变大，其中最小值为0，最大值为电源电压VDD；比较器电路的反向输入端为输入待量化的模拟信号Vin；比较器的输出端为Vramp和Vin的大小的比较结果，Vcomp，Vcomp的值只可能为VDD或者0。当Vramp<Vin时，Vcomp＝0；当Vramp>Vin时，Vcomp＝VDD，通过统计Vramp开始变化到Vramp<Vin之间的CLK数，即可得到Vin对应的数字编码信号大小。为了便于ADC的下次工作，在Vcomp保持一段高状态后，将Vcomp拉低。

图3中2为计数模块。计数模块包括8个计数器电路——Counter[0]～Counter[7]，每个计数器的输入时钟依次为CLK[0]～CLK[7]，CLK[0]～CLK[7]为等周期不同相位的时钟。如图4所示，CLK[0]～CLK[7]的周期均为T，相邻CLK的相位差为π/4，即相邻CLK的延时为π/8。将Vramp开始变化的时刻记为T0，将Vcomp由低变高的时刻记为T2，则需要计数的时刻为T0到T2之间的时间段。每个计数器的输出均为一个10bit的二进制数。计T2之前的CLK[0]的最后一个上升沿即将到来的时刻为T1。，则在图4的T1时刻之前，CLK[0]～CLK[7]的计数结果完全相同，在T1～T2之间的有上升沿的时钟的计数比无上升沿的时钟的计数结果大1，即图中CLK[0]～CLK[4]的计数结果比CLK[5]～CLK[7]的计数结果大1，而且D[0]＝D[1]＝D[2]＝D[3]＝D[4]，D[5]＝D[6]＝D[7]。为了方便说明，假设此时CLK[0]～CLK[4]的计数为奇数即d_0,0＝d_0,1＝d_0,2＝d_0,3＝d_0,4＝1，同时d_0,5＝d_0,6＝d_0,7＝0，且d₉,₀d_8,0...d_1,0＝d_{9, 1}d_8,1...d_1,1＝……＝d_9,7d_8,7...d_1,7。

图3中3为数据处理模块，高位和低位分别处理，最终得到12位数字数据D_OUT[11:0]。高位为9位数据，D_OUT[11:3]取计数模块输出的高9位数据，即D_OUT[11:3]＝d_{9, 7}d_8,7...d_1,7；低3位数据D_OUT[2:0]由CLK[0]～CLK[7]的最低位数据d_0,0,d_0,1,d_0,2,...,d_0,7编译得到，即D_OUT[2:0]由1111 1000编译得到，按照flash-ADC的编译方法，则D_OUT[2:0]＝101。假设这次计数d_9,7d_8,7...d_1,7＝1100 1000 1，则最终得到的编码为D_OUT[11:0]＝1100 1000 1101，即Vin对应的数字信号为1100 1000 1101。

以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (10)

1.一种基于多相位时钟的ADC结构，其特征在于，所述ADC结构包括斜波产生模块、时钟产生模块、比较器模块、计数模块和数据处理模块，所述斜波产生模块用于产生谐波信号，所述时钟产生模块用于产生多相位的时钟，所述计数模块中包含计数器；所述比较器模块有两个输入端口和一个输出端口，所述比较器模块的一个输入端口与模拟信号相连，另一个输入端口与斜坡信号相连，所述比较器模块的输出端与所述计数模块的一个输入端相连；所述计数模块的另一个输入端与多相位的时钟相连，所述计数模块的输出端与所述数据处理模块的输入端相连，所述数据处理模块的输出端将转化的数字信号输出。

2.一种采用权利要求1所述的ADC结构进行模数转换的方法，其特征在于，所述计数模块中的计数器在所述斜坡信号开始变化时开始工作，在所述比较器输出结果变化时停止工作，所述数据处理模块根据所述计数模块的输出结果实现模数转换。

3.根据权利要求2所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，在斜坡信号变化的过程中，当斜波信号与模拟信号的相对大小关系不变时，比较器的输出结果保持不变，恒定为高电平或者低电平；当斜波信号与模拟信号的相对大小关系发生变化时，比较器的输出结果发生变化，由高电平转变为低电平或者由低电平转变为高电平。

4.根据权利要求2所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，所述计数模块包括i+1个完全相同的计数器，i+1个计数器的输入时钟依次为频率相等的CLK[0]～CLK[i]，CLK[0]到CLK[i]的相位依次增大，其中，i+1为2的指数幂。

5.根据权利要求4所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，对于所述计数模块中i+1个计数器的输入时钟CLK[0]～CLK[i]，任意两个相邻的输入时钟的相位差为且其中，i+1为2的指数幂。

6.根据权利要求4所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，将所述计数模块中的i+1个计数器的输出结果D[0]～D[i]以二进制表示，则D[m]＝d_{k， m}d_k-1，m......d_1，md_0，m，其中，0≤m≤i，D[0]～D[i]采用二进制表示之后的最大位数为k+1位，k为大于等于0的整数。

7.根据权利要求6所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，所述数据处理模块包括高位输出单元和低位输出单元，所述高位输出单元输出最高有效位，所述低位输出单元输出最低有效位，所述最高有效位和最低有效位合并为所述数据处理模块输出的数字信号。

8.根据权利要求7所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，所述数据处理模块输出信号为N+1位，其中，最高有效位D_OUT[N：N-k+1]为k位，且D_OUT[N：N-k+1]＝d_k，id_k-1，i......d_1，id_0，i；最低有效位D_OUT[N-k:0]为N-k+1位，且将D[0]～D[i]的最低位d_0，0d_0，1......d_0，i-1d_0，i按照flash-ADC的编码方式得出最低有效位D_OUT[N-k:0]对应的十进制数值，其中，N为大于等于k的整数。

9.根据权利要求8所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，当d_0，0＝1时，d_0，0d_0，1......d_0，i-1d_0，i中1的个数为最低有效位D_OUT[N-k:0]对应的十进制数值。

10.根据权利要求8所述的一种基于多相位时钟的ADC模数转换方法，其特征在于，当d_0，0＝0时，d_0，0d_0，1......d_0，i-1d_0，i中0的个数为最低有效位D_OUT[N-k:0]对应的十进制数值。