JP5695401B2

JP5695401B2 - 撮像装置

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Description

本発明は、AD変換回路を有する撮像装置に関する。

図７は、TDC（=Time to Digital Converter）型AD変換回路と呼ばれる、時間を計測するための従来のAD変換回路の一部を抜粋したものである。図７に示す回路は、複数の遅延素子（NAND0，INV1〜INV8）をリング状に接続してなる円環遅延回路201、円環遅延回路201の出力を保持するラッチ回路202、ラッチ回路202に保持された値を2進化する2進化回路（フル・エンコーダ回路）203、円環遅延回路201の出力の1つをカウントクロックとしてカウントを行うカウンタ回路204、2進化回路203およびカウンタ回路204の出力を保持するメモリー回路205で構成される。

次に、AD変換動作を説明する。図８は、図７に示す回路の動作タイミングを示している。スタートパルスStartPの論理状態がL状態からH状態になることで、円環遅延回路201を構成する遅延素子の論理状態が順に変化する。これによりパルスが円環遅延回路201を周回する。所定時間経過後に、ラッチ回路202は円環遅延回路201の出力を保持（ラッチ）する。図８に示すように、円環遅延回路201の出力は9個の状態（状態0〜状態8）のいずれかに対応する。ラッチ回路202に保持（ラッチ）された円環遅延回路201の出力は2進化回路203によりフル・エンコード（一括エンコード）され、2進化データ（下位計数値）が生成される。カウンタ回路204は、遅延素子INV8の出力をカウントクロックとしてカウントを行い、カウント値（上位計数値）を生成する。下位計数値および上位計数値はメモリー回路205に保持され、デジタルデータとして後段の回路に出力される。

上記のようなAD変換回路の適用先として、撮像装置が挙げられる。特許文献１には、画素列ごとに対応して設けられたカラム部内にAD変換回路を配置し、画素から出力される信号をAD変換する例が記載されている。

従来例に係るAD変換回路を用いた撮像装置において、画素をリセットしたときのリセットレベルに応じた第１の画素信号と、画素の入射光量に応じた第２の画素信号との減算（CDS処理）を行う場合、第１の画素信号および第２の画素信号をカラム部内に保持し、カラム部外に設けた2進化回路および減算（CDS処理）回路に各画素信号を並列に出力し、デジダルデータを得ていた。

特開２００９−３３２９７号公報

しかしながら、上記従来の撮像装置には以下に示す課題がある。例えば、円環遅延回路の出力である下位位相信号（ラッチ回路の入力信号）が8個の状態のデータから構成され、カウンタ回路の出力である上位計数値が9ビットのデータから構成される場合について説明する。

当然ではあるが画素数の増加につれて、第１の画素信号と第２の画素信号をカラム部外に高速に転送することが必要となる。更に、カラム部内で2進化および減算（CDS処理）を行わない場合、第１の画素信号についての下位位相信号8個と上位計数値9ビットとの合計17個の信号、および第２の画素信号についての下位位相信号8個と上位計数値9ビットとの合計17個の信号、の合計34個の信号を出力する必要がある。

しかしながら、これだけの数の信号を、位相を合わせて（同期して）高速に出力し、更に2進化および減算（CDS処理）を行う場合、その回路が大規模となり、その制御が複雑となる。これが、この構成を用いる撮像装置における高速化あるいは画素数増加の妨げの一因となっていた。仮に、カラム部内で2進化および減算（CDS処理）を行うことが可能になれば、12ビットつまり12個のデータ信号をカラム外に出力するだけでよくなるため、位相合わせが簡略化される。これにより、更なる高速化や高画素数化が可能となる。

本発明は、上述した課題に鑑みてなされたものであって、カラム部内で2進化および減算を行うことが可能となり、信号の位相合わせを簡略化することができる撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、前記第１の画素信号と前記第２の画素信号の差に対応するデジタル差分信号を出力するAD変換回路と、を有し、前記AD変換回路は、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子から、前記第１の画素信号に応じて第１の下位位相信号を出力し、前記第２の画素信号に応じて第２の下位位相信号を出力する遅延回路と、前記遅延回路から出力される前記第１の下位位相信号および前記第２の下位位相信号をラッチするラッチ部と、前記ラッチ部に保持された前記第１の下位位相信号に応じて第１の下位計数信号を生成し、前記ラッチ部に保持された前記第２の下位位相信号に応じて第２の下位計数信号を生成し、前記第１の下位計数信号に基づく計数値と前記第２の下位計数信号に基づく計数値との差に応じて、フラグ信号を含む下位差分信号を生成して出力する下位計数部と、前記遅延回路から所定の周期で前記第１の画素信号に応じて出力される第１の上位計数信号に基づく計数値と、前記遅延回路から所定の周期で前記第２の画素信号に応じて出力される第２の上位計数信号に基づく計数値との差に応じて、上位差分信号を生成し、前記フラグ信号に基づいて前記上位差分信号から所定の数を減算処理し、あるいは前記上位差分信号に所定の数を加算処理し、減算処理後の前記上位差分信号あるいは加算処理後の前記上位差分信号を出力する上位計数部と、を有し、前記ラッチ部、前記下位計数部、および前記上位計数部は、それぞれ、複数配置され、かつ、前記撮像部の画素の配列の1列毎または複数列毎に１つずつ配置される、ことを特徴とする撮像装置である。

また、本発明の撮像装置において、前記下位計数部は、前記ラッチ部に保持された前記第１の下位位相信号に応じて前記第１の下位計数信号を生成し、生成した前記第１の下位計数信号に応じてカウントダウンまたはカウントアップの一方を行い、前記ラッチ部に保持された前記第２の下位位相信号に応じて前記第２の下位計数信号を生成し、生成した前記第２の下位計数信号に応じてカウントダウンまたはカウントアップの他方を行うことにより、前記下位差分信号を生成し、前記上位計数部は、前記遅延回路から所定の周期で前記第１の画素信号に応じて出力される前記第１の上位計数信号に応じてカウントダウンまたはカウントアップの一方を行い、前記遅延回路から所定の周期で前記第２の画素信号に応じて出力される前記第２の上位計数信号に応じてカウントダウンまたはカウントアップの他方を行うことにより、前記上位差分信号を生成し、前記第１の下位計数信号は、前記ラッチ部に保持された前記第１の下位位相信号を構成する複数の信号状態からサーモコードを検出し、検出された前記サーモコードに基づくパルスと基準クロックとの論理演算を行うことにより生成され、前記第２の下位計数信号は、前記ラッチ部に保持された前記第２の下位位相信号を構成する複数の信号状態からサーモコードを検出し、検出された前記サーモコードに基づくパルスと基準クロックとの論理演算を行うことにより生成される、ことを特徴とする。

また、本発明の撮像装置において、前記上位計数部がカウントダウンを行う場合、前記下位計数部はカウントダウンを行い、前記上位計数部がカウントアップを行う場合、前記下位計数部はカウントアップを行う、ことを特徴とする。

また、本発明の撮像装置は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、前記第１の画素信号または前記第２の画素信号と前記参照信号とを比較し、前記参照信号が前記第１の画素信号または前記第２の画素信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、をさらに有し、前記ラッチ部は、前記比較処理の終了に係るタイミングで、前記第１の下位位相信号または前記第２の下位位相信号をラッチし、前記上位計数部は、前記比較処理の開始に係るタイミングで、前記第１の上位計数信号に基づく計数値または前記第２の上位計数信号に基づく計数値の生成を開始し、前記上位計数部は、前記比較処理の終了に係るタイミングで、前記第１の上位計数信号に基づく計数値または前記第２の上位計数信号に基づく計数値の生成を終了する、ことを特徴とする。

本発明によれば、下位計数部が、第１の下位計数信号に基づく計数値と第２の下位計数信号に基づく計数値との差に応じて、フラグ信号を含む下位差分信号を生成して出力し、上位計数部が、第１の上位計数信号に基づく計数値と第２の上位計数信号に基づく計数値との差に応じて、上位差分信号を生成し、フラグ信号に基づいて上位差分信号の減算処理あるいは加算処理を行い、減算処理後の上位差分信号あるいは加算処理後の上位差分信号を出力する。これによって、カラム部内で2進化および減算を行うことが可能となり、信号の位相合わせを簡略化することができる。

本発明の一実施形態による撮像装置の構成を示すブロック図である。本発明の一実施形態による撮像装置が備えるADC部の一部の構成を示すブロック図である。本発明の一実施形態による撮像装置が備えるADC部の一部の構成を示すブロック図である。本発明の一実施形態による撮像装置が備える演算回路およびその周辺の構成を示すブロック図である。本発明の一実施形態における下位計数信号生成時の動作を示すタイミングチャートである。本発明の一実施形態における下位計数信号生成時の動作を示すタイミングチャートである。従来のAD変換回路の一部構成を示すブロック図である。従来の動作を示すタイミングチャートである。

以下、図面を参照し、本発明の実施形態を説明する。図１は、本実施形態による（C）MOS撮像装置の構成の一例を示している。図１に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、ランプ部19、カラム処理部15、水平選択部14、演算部17、制御部20で構成されている。

撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。クロック生成部18は各クロックを生成する。ランプ部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線119を介して接続される。水平選択部14は、AD変換されたデータを水平信号線117に読み出す。演算部17は、水平信号線117に接続されている。制御部20は各部を制御する。

図１では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。

以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。

読出電流源部5は、撮像部2からの信号を電圧信号として読み出すための電流源で構成されている。

カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられたADC部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を通して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもってADC部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対してADC部16を１つ配置し、この１つのADC部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。このカラム処理部15、特にADC部16の詳細については後述する。

ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線119を介して電圧比較部108の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。

水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15のADC部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、ADC部16でAD変換されたデジタルデータは順に水平信号線117に読み出される。

クロック生成部18は、遅延ユニット（反転素子）が接続された遅延回路であるVCO101で構成される。VCO101を構成する遅延ユニットが例えば8段接続されていれば、VCO101は8相クロックCK0、CK1、CK2、CK3、CK4、CK5、CK6、CK7を出力する。尚、VCO101を構成する遅延回路は、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。その場合、対称発振回路（例えば、図７に示した円環遅延回路201）と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数（特に、２のべき乗）個である所謂非対称発振回路を用いることが望ましい。更に、円環遅延回路自体が偶数個（特に、２のべき乗個）の遅延ユニットで構成されるRDL(=Ring Delay Line)回路や円環遅延回路自体が偶数個（特に、２のべき乗個）の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂全差動型発振回路を用いても構わない。

演算部17は、2進化したデジタルデータを出力する。また、演算部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。

制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、演算部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。

次に、ADC部16の構成について説明する。ADC部16は各々、撮像部2の各単位画素3から垂直信号線13を通して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。

以下では、ADC部16の構成の詳細について説明する。ADC部16は列ごとに設けられており、図１では6個のADC部16が設けられている。各列のADC部16は同一の構成となっている。ADC部16は、電圧比較部108と、ラッチ部107と、演算回路106および下位カウンタ105を含む下位計数回路21と、出力調整回路104と、切換え部102と、上位カウンタ103を含む上位計数回路22とで構成される。ここで、下位カウンタ105および上位カウンタ103は、各カウンタの論理状態を保持するラッチ機能を合わせ持つカウンタ回路を想定している。

電圧比較部108は、撮像部2の単位画素3から垂直信号線13を通して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波とを比較することによって、画素信号の大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。電圧比較部108の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。

ラッチ部107は、電圧比較部108の比較出力を受けて、この比較出力が反転するタイミングで、クロック生成部18で生成された論理状態（下位位相信号）をラッチ（保持／記憶）する。下位計数回路21は、演算回路106と、下位カウンタ105とで構成されている。演算回路106は、ラッチ部107にラッチされた下位位相信号に基づいて、下位計数信号を生成する。下位カウンタ105は、下位計数信号を計数（カウント）する。これによって、下位計数値が得られる。上位計数回路22は上位カウンタ103を有する。上位カウンタ103は、クロック生成部18から出力されラッチ部107を通して入力されるクロック信号（上位計数信号）をカウントクロックとして計数（カウント）する。これによって、上位計数値が得られる。

ここで、ラッチ部107にラッチされた下位位相信号は、例えば8ビットのデータである。その場合、下位カウンタ105は3ビットのカウンタ回路である。本実施形態では、後述するフラグ用の1ビットのカウントを行うためのフラグ用カウンタ回路が設けられており、下位カウンタ105は、フラグ用カウンタ回路を含めると4ビットのカウンタ回路となる。また、上位カウンタ103は、例えば9ビットのカウンタ回路である。尚、これらは一例であって、これに限る必要はない。

出力調整回路104は、上位カウンタ103の上位計数値（上位差分信号）を調整するための回路である。出力調整回路104は、下位カウンタ105のフラグ用カウンタ回路の値に基づいて、上位カウンタ103の上位計数値から所定の数を減算する、あるいは上位カウンタ103の上位計数値に所定の数を加算するためのパルスを生成する。

次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。

AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、VCO101から出力されるクロック（例えばCK7）によりカウントするとともに、一定の位相差を有する多相クロック（CK0〜CK7）の論理状態で計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。

ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してADC部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。

<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、電圧比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。電圧比較部108は、このランプ波とリセットレベルとを比較する。この間、上位カウンタ103はVCO101から出力されるクロック信号である上位計数信号をカウントクロックとしてカウントを行う。なお、VCO101のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

電圧比較部108は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第１のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部107はVCO101の論理状態を保持する（第１の下位位相信号）。また、この第１のタイミングにおいて、上位カウンタ103はカウント動作を停止することで、論理状態を保持する。これにより、第１の上位計数信号に応じた第１の上位計数値が得られる。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。

その後、下位計数回路21において、第１の下位位相信号に応じた第１の下位計数値が得られる。上記の第１の下位計数値および第１の上位計数値が、2回目の読出しにおける下位カウンタ105および上位カウンタ103の初期値として設定される。

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、電圧比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。電圧比較部108は、このランプ波と信号レベルとを比較する。この間、上位カウンタ103は、VCO101から出力されるクロック信号である第２の上位計数信号をカウントクロックとしてカウントを行う。減算を行うため、1回目の読出し時の上位カウンタ103のカウントモードと、2回目の読出し時の上位カウンタ103のカウントモードは異なる。なお、VCO101のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

電圧比較部108は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第２のタイミング）に、比較出力を反転させる。この第２のタイミングにおいて、ラッチ部107はVCO101の論理状態を保持する（第２の下位位相信号）。また、この第２のタイミングにおいて、上位カウンタ103はカウント動作を停止することで、論理状態を保持する。これにより、第１の上位計数値と第２の上位計数値との差分に応じた計数値である上位差分信号が得られる。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。

その後、下位計数回路21において第１の下位計数値と第２の下位計数値との差分に応じた下位差分信号が得られる。最後に、出力調整回路104において、下位差分信号に含まれるフラグ信号に基づいて上位差分信号に対して所定の数の加算あるいは減算を行うためのパルスが生成される。例えば、フラグ信号がLowレベル（Lレベル）であれば加算あるいは減算のためのパルスは生成されず、フラグ信号がHighレベル（Hレベル）であれば加算あるいは減算のためのパルスが生成される。このパルスに基づいて上位差分信号に対する所定の数の加算あるいは減算を行うことにより、上位差分信号が確定される。下位差分信号および上位差分信号からなるデジタルデータは、水平選択部14により水平信号線117を介して出力され、演算部17に転送される。

これにより、撮像装置のカラム部内で2進化および減算（CDS処理）を行うことが容易に可能となるので、複雑な位相調整および制御が不要な撮像装置が実現できる。

次に、ADC部16の各構成の詳細について説明する。図２は、図１のADC部16について更に説明するために、電圧比較部108を除いて一部を抜粋した詳細構成の一例を示している。以下では、図２に示す構成について説明する。図２に示す各構成は、図１に示したADC部16内の各構成に対応しており、ラッチ部107、下位計数回路21、出力調整回路104、切換え部102、上位計数回路22が設けられている。図１のVCO101と図２に示す各構成とで構成される部分が本発明のAD変換回路の一例である。

ラッチ部107は、電圧比較部108からの比較出力に相当する制御信号Holdにより、遅延ユニットを含むVCO101の出力であるクロック信号CK0〜CK7の所定の時刻での論理状態（下位位相信号）をラッチするラッチ回路D_0〜D_7を有する。ラッチ部107がラッチした下位位相信号は、制御信号SW0〜SW7により、下位計数回路21に出力される。また、ラッチ部107のラッチ回路D_7に入力されるクロック信号CK7は、上位計数回路22でカウントを行うための上位計数信号として切換え部102に出力される。

下位計数回路21は、演算回路106および下位カウンタ105を有する。演算回路106は、制御信号CTLにより、ラッチ部107の出力を演算し、第１の下位計数信号および第２の下位計数信号を生成する。下位カウンタ105は、第１の下位計数信号および第２の下位計数信号を計数し、第１の下位計数信号に基づく計数値と第２の下位計数信号に基づく計数値との差分である下位差分信号を生成する。

出力調整回路104は、下位差分信号に含まれるフラグ信号と計数信号CNTとのAND演算を行うAND回路を有しており、上位計数回路22における上位差分信号に対する減算処理あるいは加算処理を行うためのパルス信号を出力する。切換え部102は、制御信号SELにより、ラッチ部107の出力である上位計数信号および出力調整回路104の出力を切り換える。上位計数回路22は、切換え部102からの出力をカウントクロックとしてカウントを行い、第１の上位計数信号に基づく計数値と第２の上位計数信号に基づく計数値との差分である上位差分信号を生成する上位カウンタ103を有する。本例のクロック信号の信号数である所定の数（本図では8）は、2のべき乗であることが好ましい。

下位カウンタ105および上位カウンタ103は、アップダウンカウントモードを有するアップダウンカウンタ回路で構成される。下位カウンタ105／上位カウンタ103には、制御信号CLRST／CHRSTおよび制御信号CLMODE／CHMODEが入力される。制御信号CLRST／CHRSTは、下位カウンタ105／上位カウンタ103のリセット動作を制御する信号であり、制御信号CLMODE／CHMODEは、下位カウンタ105／上位カウンタ103のカウントモードの切り換えを行う信号である。

下位カウンタ105を構成するアップダウンカウンタ回路のMSBは、計数値の正／負を判別するためのフラグ用カウンタ回路である。図２では、下位カウンタ105を構成するカウンタ回路が2つ描かれているが、後段のカウンタ回路がフラグ用カウンタ回路に相当する。本例においては、上位カウンタ103を構成するアップダウンカウンタ回路には正／負を判断するためのフラグ用カウンタ回路を設ける必要はないが、設けても構わない。尚、下位カウンタ105および上位カウンタ103は、前述のカウントモードおよび後述のカウントクロックの切り換え時に発生する（発生する可能性がある）データの不連続性（破壊）を回避するため、例えばデータ保持機能を有するアップダウンカウンタ回路で構成することが好ましい。

尚、下位位相信号から下位計数信号を生成する場合、例えば図４に示すような構成を用いて、サーモコードに基づいたパルスと基準クロックとの論理演算により下位計数信号を生成することが好ましいが、この構成に限る必要はない。尚、図４の詳細については後段で詳しく説明する。

次に、図２に示した構成の動作について具体例を用いて説明する。本説明では、下位カウンタ105として4ビットのアップダウンカウンタ回路、上位カウンタ103として9ビットのアップダウンカウンタ回路を用いた場合で説明する。ただし、下位カウンタ105の4ビット目はフラグ用カウンタ回路である。遅延回路の出力である8個のクロック信号に基づく下位位相信号の状態数は全8状態（状態0〜7）となる。アップカウントモードで計数した場合、例えば状態0であれば計数値は3’b[0]000、例えば状態7であれば計数値は3’b[0]111となり、ダウンカウントモードで計数した場合、例えば状態0であれば計数値は3’b[0]000、例えば状態7であれば計数値は3’b[1]001となる。

上記の計数値の表記について説明する。“3’b”は計数値が3ビットの2進数であることを示す。“[0]000”は下位カウンタ105の出力を示し、このうち“[0]”は下位カウンタ105のフラグ用カウンタ回路の出力を示す。上位カウンタ103の計数値についても同様の表記を使用する。ただし、上位カウンタ103の計数値にはフラグ用カウンタ回路の出力は含まれない。

以下では、第１の画素信号とそれに続く第２の画素信号との減算（CDS処理）を行う第１の例を説明する。ここで、第１の画素信号の下位位相信号に相当する状態は状態7、第１の画素信号に基づく上位計数回路22の計数値は3、とし、第２の画素信号の下位位相信号に相当する状態は状態3、第２の画素信号に基づく上位計数回路22の計数値は5とする。すなわち、第１の画素信号は31（=7+8×3）、第２の画素信号は43（=3+8×5）にそれぞれ対応し、第２の画素信号から第１の画素信号を減算（CDS処理）した値は12となる。

最初に、制御信号CLMODE／CHMODEにより、カウントモードがダウンカウントモードに設定される。続いて、制御信号CLRST／CHRSTにより、下位カウンタ105および上位カウンタ103の計数値がリセットされる。この時点の計数値は0である。制御信号SELはL状態に設定されているので、上位カウンタ103のカウントクロックはラッチ部107のラッチ回路D_7の出力に設定される。遅延回路の動作中、クロック信号CK7がラッチ回路D_7および切換え部102を介して上位カウンタ103に入力され、上位カウンタ103はクロック信号CK7（第１の上位計数信号）をカウントクロックとしてカウントを行う。

所定の条件を満足する第１の時点（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第１のタイミングに相当）で、その時点のクロック信号CK0〜CK7の状態が保持される。この時点で、制御信号Holdによりラッチ回路D_0〜D_7に保持されている状態が第１の下位位相信号に対応する。また、上位カウンタ103が比較処理の開始時点から第１の時点までにカウントを行った結果が第１の上位計数値に対応する。この時点で、下位カウンタ105が保持している値は3’b[0]000、上位カウンタ103が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1[0]000となる。

続いて、第１の下位位相信号の2進化処理を行う（下位計数信号の生成については、図４〜図６を参照して後述する）。第１の下位位相信号の2進化処理が終了した時点で、下位カウンタ105が保持している値は3’b[1]001（状態7をカウントした-7に相当）、上位カウンタ103が保持している値は9’b1111_1110_1（-3に相当）である。これらの値を12ビットで表現すると、12’b1111_1110_1[1]001となる。これにより、第１の画素信号に応じた2進化データが得られる。

続いて、制御信号CLMODE／CHMODEにより、カウントモードがアップカウントモードに設定される。ここでは、下位カウンタ105と上位カウンタ103のリセット動作は行わない。遅延回路の動作中、クロック信号CK7がラッチ回路D_7および切換え部102を介して上位カウンタ103に入力され、上位カウンタ103はクロック信号CK7（第２の上位計数信号）をカウントクロックとしてカウントを行う。

所定の条件を満足する第２の時点（前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第２のタイミングに相当）で、その時点のクロック信号CK0〜CK7の状態が保持される。この時点で、制御信号Holdによりラッチ回路D_0〜D_7に保持されている状態が第２の下位位相信号に対応する。また、上位カウンタ103が比較処理の開始時点から第２の時点までにカウントを行った結果が、第２の上位計数値と第１の上位計数値との差に応じた上位差分信号に対応する。この時点で、下位カウンタ105が保持している値は3’b[1]001（状態7をカウントした-7に相当）、上位カウンタ103が保持している値は9’b0000_0001_0（5と3の差である2に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_0[1]001となる。

続いて、第２の下位位相信号の2進化処理を行う。第２の下位位相信号の2進化処理が終了した時点で、下位カウンタ105が保持している値は3’b[1]100（状態3と状態7との差をカウントした-4に相当）、上位カウンタ103が保持している値は9’b0000_0001_0（5と3の差である2に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_0[1]100、となる。これにより、第１の画素信号と第２の画素信号との差に応じた暫定の2進化データが得られる。

最後に、フラグビットの判定と減算を行う。下位カウンタ105のフラグ用カウンタ回路の出力が1の場合、下位カウンタ105の下位計数値は負数であるため、フラグ用カウンタ回路の出力を除いた3ビットの下位計数値をそのまま上位計数値と合成して2進化データを得ると、2進化データに所定の数（本例では8）の誤差が含まれる。したがって、本実施形態では、下位カウンタ105のフラグ用カウンタ回路の出力が1の場合、所定の数の誤差を補正するため、上位カウンタ103の上位計数値から1減算する。

下位カウンタ105のフラグ用カウンタ回路の出力が1の場合、切換え部102はカウントクロックを出力調整回路104の出力に切り換え、また、上位カウンタ103のカウントモードがダウンカウントモードに設定される。この状態で、上位カウンタ103は、出力調整回路104で生成されたパルスをカウントする。この時点で、下位カウンタ105が保持している値は3’b[1]100（状態3と状態7との差をカウントした-4に相当）、上位カウンタ103が保持している値は9’b0000_0000_1（5と3の差である2から1を減算した1に相当）である。これらの値を12ビットで表現すると、12’b0000_0000_1[1]100となる。下位カウンタ105は下位データ（3’b100）を出力し、上位カウンタ103は上位データ（9’b0000_0000_1）を出力する。これにより、第１の画素信号と第２の画素信号との差分に応じた2進化データが得られる。

上記では、下位カウンタ105のフラグ用カウンタ回路の出力に基づいて上位カウンタ103の上位計数値の減算を行っているが、上位カウンタ103のカウントモードを上記から変更した上で、下位カウンタ105のフラグ用カウンタ回路の出力に基づいて上位カウンタ103の上位計数値の加算を行うことで、上記と同一の2進化データを得ることもできる。

以下では、第１の画素信号とそれに続く第２の画素信号との減算（CDS処理）を行う第２の例を説明する。ここで、第１の画素信号の下位位相信号に相当する状態は状態7、第１の画素信号に基づく上位計数回路の計数値は3とし、第２の画素信号の下位位相信号に相当する状態は状態3、第２の画素信号に基づく上位計数回路の計数値は5とする。すなわち、第１の画素信号は31（=7+8×3）、第２の画素信号は43（=3+8×5）にそれぞれ対応し、第２の画素信号から第１の画素信号を減算（CDS処理）した値は12となる。

最初に、制御信号CLMODEにより下位カウンタ105のカウントモードがダウンカウントモードに設定され、制御信号CHMODEにより上位カウンタ103のカウントモードがアップカウントモードに設定される。続いて、制御信号CLRST／CHRSTにより、下位カウンタ105および上位カウンタ103の計数値がリセットされる。この時点の計数値は0である。制御信号SELはL状態に設定されているので、上位カウンタ103のカウントクロックはラッチ部107のラッチ回路D_7の出力に設定される。遅延回路の動作中、クロック信号CK7がラッチ回路D_7および切換え部102を介して上位カウンタ103に入力され、上位カウンタ103はクロック信号CK7（第１の上位計数信号）をカウントクロックとしてカウントを行う。

所定の条件を満足する第１の時点（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第１のタイミングに相当）で、その時点のクロック信号CK0〜CK7の状態が保持される。この時点で、制御信号Holdによりラッチ回路D_0〜D_7に保持されている状態が第１の下位位相信号に対応する。また、上位カウンタ103が比較処理の開始時点から第１の時点までにカウントを行った結果が第１の上位計数値に対応する。この時点で、下位カウンタ105が保持している値は3’b[0]000、上位カウンタ103が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1[0]000となる。

続いて、第１の下位位相信号の2進化処理を行う。第１の下位位相信号の2進化処理が終了した時点で、下位カウンタ105が保持している値は3’b[1]001（状態7をカウントした-7に相当）、上位カウンタ103が保持している値は9’b0000_0001_1（3に相当）である。これらの値を12ビットで表現すると、12’b0000_0001_1[1]001となる。これにより、第１の画素信号に応じた2進化データが得られる。

続いて、制御信号CLMODEにより下位カウンタ105のカウントモードがアップカウントモードに設定され、制御信号CHMODEにより上位カウンタ103のカウントモードがダウンカウントモードに設定される。ここでは、下位カウンタ105と上位カウンタ103のリセット動作は行わない。遅延回路の動作中、クロック信号CK7がラッチ回路D_7および切換え部102を介して上位カウンタ103に入力され、上位カウンタ103はクロック信号CK7（第２の上位計数信号）をカウントクロックとしてカウントを行う。

所定の条件を満足する第２の時点（前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第２のタイミングに相当）で、その時点のクロック信号CK0〜CK7の状態が保持される。この時点で、制御信号Holdによりラッチ回路D_0〜D_7に保持されている状態が第２の下位位相信号に対応する。また、上位カウンタ103が比較処理の開始時点から第２の時点までにカウントを行った結果が、第２の上位計数値と第１の上位計数値との差に応じた上位差分信号に対応する。この時点で、下位カウンタ105が保持している値は3’b[1]001（状態7をカウントした-7に相当）、上位カウンタ103が保持している値は9’b1111_1111_0（3と5の差である-2に相当）である。これらの値を12ビットで表現すると、12’b1111_1111_0[1]001となる。

続いて、第２の下位位相信号の2進化処理を行う。第２の下位位相信号の2進化処理が終了した時点で、下位カウンタ105が保持している値は3’b[1]100（状態3と状態7との差をカウントした-4に相当）、上位カウンタ103が保持している値は9’b1111_1111_0（3と5の差である-2に相当）である。これらの値を12ビットで表現すると、12’b1111_1111_0[1]100となる。これにより、第１の画素信号と第２の画素信号との差に応じた暫定2進化データが得られる。

続いて、フラグビットの判定と加算を行う。下位カウンタ105のフラグ用カウンタ回路の出力が1の場合、上位カウンタ103の上位計数値に1加算する。この加算を行うため、切換え部102はカウントクロックを出力調整回路104の出力に切り換え、また、上位カウンタ103のカウントモードがアップカウントモードに設定される。この状態で、上位カウンタ103は、出力調整回路104で生成されたパルスをカウントする。この時点で、下位カウンタ105が保持している値は3’b[1]100（状態3と状態7との差をカウントした-4に相当）、上位カウンタ103が保持している値は9’b1111_1111_1（-1に相当）である。これらの値を12ビットで表現すると、12’b1111_1111_1[1]100となる。

最後に、上位カウンタの上位計数値から1減算する。この減算は、下位カウンタ105のフラグ用カウンタ回路の出力が0であるか1であるかにかかわらず行われる。この時点で、下位カウンタ105が保持している値は3’b[1]100（状態3と状態7との差をカウントした-4に相当）、上位カウンタ103が保持している値は9’b1111_1111_0（-2に相当）である。下位カウンタ105は下位データ（3’b100）を出力し、上位カウンタ103は上位データ(9'b1111_1111_0)を反転したデータ（9’b0000_0000_1）を出力する。これにより、第１の画素信号と第２の画素信号との差分に応じた2進化データが得られる。

第２の例では、上位カウンタ103はアップカウントを行ってからダウンカウントを行っているため、前述した第１の例とは上位カウンタ103のカウント動作が逆である。このようにカウント動作が逆であることによる上位計数値の補正を行うため、最後に上位計数値から1減算し、更に反転を行っている。この補正は、上位計数値の符号の反転に相当する。また、下位カウンタ105のフラグ用カウンタ回路の出力に基づく上位計数値の補正を行う際、第１の例では上位計数値から1減算していたが、第２の例では符号の反転を行う前の上位計数値に補正を行うため、上位計数値に1加算している。

第２の例で説明した動作を行う場合、図２に示す構成に代えて、図３に示す構成を用いる。図３では、出力調整回路104において、AND回路の後段に、AND回路の出力と計数信号CNT2とのOR演算を行うOR回路が追加されている。このOR回路以外の構成は、図２に示す構成と同様である。第２の例で説明した動作において、計数信号CNT2は最初L状態であるが、下位カウンタ105のフラグ用カウンタ回路の出力にかかわらず上位カウンタの上位計数値から1減算する際に計数信号CNT2がH状態となり、OR回路からパルスが出力される。上位カウンタ103は、このパルスをカウントすることで上位計数値に1減算する。

次に、演算回路106の詳細について説明する。図４は、図１〜図３に示す演算回路106における下位計数信号の生成について更に説明するために、演算回路106の周辺の構成を含む詳細構成の一例を示している。図４に示す構成のうち、ラッチ部107および下位カウンタ105については前述した通りである。以下では、演算回路106の構成について説明する。

図４に示すように、演算回路106は、ラッチ回路D_TMP、AND回路AND1、RSラッチRS1、AND回路AND2で構成される。ラッチ回路D_TMPは、パルス信号TMPLATに従って、ラッチ回路D_0〜D_7の出力を所定の順番で一時的に保持する。また、ラッチ回路D_TMPは制御信号LSETによってリセットされる。AND回路AND1は、ラッチ回路D_0〜D_7の何れか1つの出力とラッチ回路D_TMPの反転出力QBとのAND演算を行う。

RSラッチRS1にはAND回路AND1の出力と制御信号LRSTが入力される。RSラッチRS1は、制御信号LRSTによってリセットされた後、AND回路AND1の出力がL状態からH状態に変化するときに出力QがL状態からH状態に変化し、その後、制御信号LRSTによってリセットされるまで、AND回路AND1の出力にかかわらず出力QをH状態に保つ。AND回路AND2は、RSラッチRS1の出力と計数信号LCNT（基準クロック）とのAND演算を行う。

次に、演算回路106の動作について説明する。図５および図６は、下位計数信号生成時の動作を示している。図５は、遅延回路から出力されるクロック信号CK0〜CK7の波形を示している。図５においてStartPは、遅延回路に入力されるパルス信号である。クロック信号CK0〜CK7の状態は、図５に示す状態0〜状態7のいずれかとなる。ラッチ部107のラッチ回路D_0〜D_7は、制御信号Holdにより、クロック信号CK0〜CK7の状態（下位位相信号）をラッチする。図６は、下位計数信号を生成する動作に係る各信号の波形を示している。

以下では、第１の下位位相信号から第１の下位計数信号を生成し、第２の下位位相信号から第２の下位計数信号を生成する具体例を説明する。ここで、第１の下位位相信号に相当する状態は状態7とし、第２の下位位相信号に相当する状態は状態3とする。本例の場合、第１の下位位相信号から第１の下位計数信号は7パルス生成され、第２の下位位相信号から第２の下位計数信号は3パルス生成される。生成された各パルスは下位カウンタ105のカウントクロックとして入力される。

まず、動作の概略を説明する。制御信号SW0〜SW7およびパルス信号TMPLATにより、下位位相信号に応じたパルスが生成され、そのパルスに基づいてサーモコード（本例の場合、H状態からL状態へ変化するエッジ位置）が検出される。ラッチ回路D_*(*は、0〜7の何れか)の出力Qとラッチ回路D_TMPの反転出力QBのAND演算の結果がH状態となった場合、そのH状態がRSラッチRS1に入力されることでサーモコードが検出される。また、RSラッチRS1の出力と計数信号LCNTのAND演算の結果として下位計数信号のパルスが生成され、下位カウンタ105のカウントクロックとなる。

以下では、詳細な動作を説明する。所定の条件を満足する第１の時点（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第１のタイミングに相当）で、制御信号Holdが変化することにより、遅延回路から出力されるクロック信号CK1〜CK7の状態がラッチ部107に保持される。この時点でラッチ回路D_0〜D_7に保持されている状態が第１の下位位相信号に対応する。

続いて、制御信号CLMODEにより、下位カウンタ105のカウントモードがダウンカウントモードに設定される。さらに、制御信号LSETによりラッチ回路D_TMPがリセットされ、制御信号CLRSTにより下位カウンタ105の計数値がリセットされ、制御信号LRSTによりRSラッチがリセットされる。リセット直後の下位計数値は3’b[0]000であり、RSラッチRS1の出力QはL状態である。

続いて、制御信号SW*(*：0〜7)が所定の順にONとなる。制御信号SW7がONされると、ラッチ回路D_7からL状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路D_TMPの反転出力QBは、制御信号LSETによりリセットされたときのL状態となる。ラッチ回路D_TMPのL状態の出力とラッチ回路D_7のL状態の出力により、AND回路AND1の出力はL状態となる。RSラッチRS1の入力SはL状態となるため、RSラッチRS1の出力QはL状態のままである。

続いて、制御信号SW6がONされると、ラッチ回路D_6からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路D_TMPの反転出力QBは、ラッチ回路D_7の出力（L）に基づくH状態となる。ラッチ回路D_TMPのH状態の出力とラッチ回路D_6のH状態の出力により、AND回路AND1の出力はH状態となる。RSラッチRS1の入力SはH状態となるため、RSラッチRS1の出力QはH状態となる。RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1から1パルス分のカウントクロックが出力される。

続いて、制御信号SW5がONされると、ラッチ回路D_5からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路D_TMPの反転出力QBは、ラッチ回路D_6の出力（H）に基づくL状態となる。ラッチ回路D_TMPのL状態の出力とラッチ回路D_6のH状態の出力により、AND回路AND1の出力はL状態となる。RSラッチRS1の入力SはL状態となるが、RSラッチRS1に入力される制御信号LRSTがL状態であるため、RSラッチRS1の出力QはH状態のままである。RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1から1パルス分のカウントクロックが出力される。

これ以降、制御信号SW4〜SW0が順にONされるが、RSラッチRS1の入力SはL状態を保つため、RSラッチRS1の出力QはH状態を保つ。このため、制御信号SW4〜SW0が順にONされたとき、RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1からカウントクロックのパルスが出力される。したがって、下位カウンタ105のカウントクロックとなる第１の下位計数信号が合計で7パルス生成される。このカウントクロックによりカウントを行った後の下位カウンタ105の下位計数値は3’b[1]001である。以上により、第１の下位計数信号の生成が終了する。

続いて、所定の条件を満足する第２の時点（前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第２のタイミングに相当）で、制御信号Holdが変化することにより、遅延回路から出力されるクロック信号CK1〜CK7の状態がラッチ部107に保持される。この時点でラッチ回路D_0〜D_7に保持されている状態が第２の下位位相信号に対応する。

続いて、制御信号CLMODEにより、下位カウンタ105のカウントモードがアップカウントモードに設定される。さらに、制御信号LSETによりラッチ回路D_TMPがリセットされ、制御信号LRSTによりRSラッチがリセットされる。ここでは、下位カウンタ105のリセットは行わない。この時点の下位計数値は3’b[1]001であり、RSラッチRS1の出力QはL状態である。

続いて、制御信号SW*(*：0〜7)が所定の順にONとなる。制御信号SW7がONされると、ラッチ回路D_7からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路D_TMPの反転出力QBは、制御信号LSETによりリセットされたときのL状態となる。ラッチ回路D_TMPのL状態の出力とラッチ回路D_7のH状態の出力により、AND回路AND1の出力はL状態となる。RSラッチRS1の入力SはL状態となるため、RSラッチRS1の出力QはL状態のままである。

続いて、制御信号SW6がONされると、ラッチ回路D_6からL状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路D_TMPの反転出力QBは、ラッチ回路D_7の出力（H）に基づくL状態となる。ラッチ回路D_TMPのL状態の出力とラッチ回路D_6のL状態の出力により、AND回路AND1の出力はL状態となる。RSラッチRS1の入力SがL状態のままであるため、RSラッチRS1の出力QはL状態のままである。RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1からカウントクロックのパルスは出力されない。

これ以降、制御信号SW5〜SW3が順にONされるが、RSラッチRS1の入力SはL状態を保つため、RSラッチRS1の出力QはL状態を保つ。このため、制御信号SW5〜SW3が順にONされたとき、RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1からカウントクロックのパルスは出力されない。

続いて、制御信号SW2がONされると、ラッチ回路D_2からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路D_TMPの反転出力QBは、ラッチ回路D_3の出力（L）に基づくH状態となる。ラッチ回路D_TMPのH状態の出力とラッチ回路D_2のH状態の出力により、AND回路AND1の出力はH状態となる。RSラッチRS1の入力SはH状態となるため、RSラッチRS1の出力QはH状態となる。RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1からカウントクロックのパルスが出力される。

これ以降、制御信号SW1〜SW0が順にONされるが、RSラッチRS1の入力SはL状態を保つため、RSラッチRS1の出力QはH状態を保つ。このため、制御信号SW1〜SW0が順にONされたとき、RSラッチRS1の出力Qと計数信号LCNTにより、AND回路AND1からカウントクロックのパルスが出力される。したがって、下位カウンタ105のカウントクロックとなる第２の下位計数信号が合計で3パルス生成される。このカウントクロックによりカウントを行った後の下位カウンタ105の下位計数値は3’b[1]100である。この計数値は、前述した第１の下位位相信号と第２の下位位相信号に応じた下位差分信号と同じである。以上により、第２の下位計数信号の生成が終了する。図４に示す構成により、下位位相信号から下位計数信号を生成する回路を容易な回路構成で実現することができる。

上述したように、本実施形態によれば、カラム部内で複数個の画素信号の2進化および減算を行うことが可能となり、信号の位相合わせを簡略化することができる。また、アップダウンカウンタを用いて下位計数値と上位計数値のカウントを行うことにより、容易な回路構成で画素信号の差分処理を行うことができる。

また、前述した第１の例のように、上位カウンタ103がカウントダウンを行う場合、下位カウンタ105もカウントダウンを行い、上位カウンタ103がカウントアップを行う場合、下位カウンタ105もカウントアップを行う、というように上位カウンタ103と下位カウンタ105のカウントモードをそろえることにより、これらのカウントの制御が容易となる。

また、サーモコードに基づくパルス（RSラッチRS1の出力Q）と基準クロック（計数信号LCNT）との論理演算（AND演算）により下位計数信号を生成することにより、下位計数信号を容易に生成することができる。

また、ランプ部19が生成するランプ波と画素信号との比較に係るタイミングで下位位相信号および上位計数値の生成を制御することにより、容易な回路構成で高速なシングルスロープ型撮像装置を構成することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

2・・・撮像部、5・・・読出電流源部、6・・・アナログ部、12・・・垂直選択部、14・・・水平選択部、15・・・カラム処理部、16・・・ADC部、17・・・演算部、18・・・クロック生成部、19・・・ランプ部（参照信号生成部）、20・・・制御部、21・・・下位計数回路（下位計数部）、22・・・上位計数回路（上位計数部）、101・・・VCO（遅延回路）、102・・・切換え部（上位計数部）、103・・・上位カウンタ、104・・・出力調整回路（上位計数部）、105・・・下位カウンタ、106・・・演算回路、107・・・ラッチ部、108・・・電圧比較部（比較部）、201・・・円環遅延回路、202・・・ラッチ回路、203・・・2進化回路、204・・・カウンタ回路、205・・・メモリー回路

Claims

光電変換素子を有する複数の画素が配置され、前記複数の画素は、第１の時間にリセットレベルに応じた第１の画素信号を出力し、第２の時間に入射された電磁波の大きさに応じた第２の画素信号を出力する撮像部と、
前記第１の画素信号と前記第２の画素信号の差に対応するデジタル差分信号を出力するAD変換回路と、
を有し、
前記AD変換回路は、
互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子から、前記第１の画素信号に応じて第１の下位位相信号を出力し、前記第２の画素信号に応じて第２の下位位相信号を出力する遅延回路と、
前記遅延回路から出力される前記第１の下位位相信号および前記第２の下位位相信号をラッチするラッチ部と、
前記ラッチ部に保持された前記第１の下位位相信号に応じて第１の下位計数信号を生成し、前記ラッチ部に保持された前記第２の下位位相信号に応じて第２の下位計数信号を生成し、前記第１の下位計数信号に基づく計数値と前記第２の下位計数信号に基づく計数値との差に応じて、フラグ信号を含む下位差分信号を生成して出力する下位計数部と、
前記遅延回路から所定の周期で前記第１の画素信号に応じて出力される第１の上位計数信号に基づく計数値と、前記遅延回路から所定の周期で前記第２の画素信号に応じて出力される第２の上位計数信号に基づく計数値との差に応じて、上位差分信号を生成し、前記フラグ信号に基づいて前記上位差分信号から所定の数を減算処理し、あるいは前記上位差分信号に所定の数を加算処理し、減算処理後の前記上位差分信号あるいは加算処理後の前記上位差分信号を出力する上位計数部と、
を有し、
前記ラッチ部、前記下位計数部、および前記上位計数部は、それぞれ、複数配置され、かつ、前記撮像部の画素の配列の1列毎または複数列毎に１つずつ配置される、
ことを特徴とする撮像装置。
前記下位計数部は、前記ラッチ部に保持された前記第１の下位位相信号に応じて前記第１の下位計数信号を生成し、生成した前記第１の下位計数信号に応じてカウントダウンまたはカウントアップの一方を行い、前記ラッチ部に保持された前記第２の下位位相信号に応じて前記第２の下位計数信号を生成し、生成した前記第２の下位計数信号に応じてカウントダウンまたはカウントアップの他方を行うことにより、前記下位差分信号を生成し、
前記上位計数部は、前記遅延回路から所定の周期で前記第１の画素信号に応じて出力される前記第１の上位計数信号に応じてカウントダウンまたはカウントアップの一方を行い、前記遅延回路から所定の周期で前記第２の画素信号に応じて出力される前記第２の上位計数信号に応じてカウントダウンまたはカウントアップの他方を行うことにより、前記上位差分信号を生成し、
前記第１の下位計数信号は、前記ラッチ部に保持された前記第１の下位位相信号を構成する複数の信号状態からサーモコードを検出し、検出された前記サーモコードに基づくパルスと基準クロックとの論理演算を行うことにより生成され、
前記第２の下位計数信号は、前記ラッチ部に保持された前記第２の下位位相信号を構成する複数の信号状態からサーモコードを検出し、検出された前記サーモコードに基づくパルスと基準クロックとの論理演算を行うことにより生成される、
ことを特徴とする、請求項１に係る撮像装置。
前記上位計数部がカウントダウンを行う場合、前記下位計数部はカウントダウンを行い、前記上位計数部がカウントアップを行う場合、前記下位計数部はカウントアップを行う、
ことを特徴とする、請求項２に係る撮像装置。
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
前記第１の画素信号または前記第２の画素信号と前記参照信号とを比較し、前記参照信号が前記第１の画素信号または前記第２の画素信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
をさらに有し、
前記ラッチ部は、前記比較処理の終了に係るタイミングで、前記第１の下位位相信号または前記第２の下位位相信号をラッチし、
前記上位計数部は、前記比較処理の開始に係るタイミングで、前記第１の上位計数信号に基づく計数値または前記第２の上位計数信号に基づく計数値の生成を開始し、
前記上位計数部は、前記比較処理の終了に係るタイミングで、前記第１の上位計数信号に基づく計数値または前記第２の上位計数信号に基づく計数値の生成を終了する、
ことを特徴とする、請求項１に係る撮像装置。