JP5133751B2

JP5133751B2 - 固体撮像装置

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Publication number: JP5133751B2
Application number: JP2008079520A
Authority: JP
Inventors: 敦子久米
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2008-03-26
Filing date: 2008-03-26
Publication date: 2013-01-30
Anticipated expiration: 2028-03-26
Also published as: US8106985B2; US20090244338A1; JP2009239383A

Description

本発明は、固体撮像装置に関し、特にデジタルカメラ、デジタルビデオカメラや内視鏡などに用いられる固体撮像装置に関するものである。

近年、デジタルカメラ・デジタルビデオカメラや内視鏡では、小型化や低消費電力化が進んでおり、それに合わせて、それらに使用される固体撮像装置も小型化・低消費電力化が必要となってきている。その小型化・低消費電力化を実現するために、ＡＤ変換回路をデジタル回路で構成する固体撮像装置が、例えば特開２００６−２８７８７９号公報に提案されている。

図12は、従来の固体撮像装置の概略構成を示すブロック図である。この固体撮像装置は、光電変換素子を有し、入射光量に応じた画素信号を出力する画素セルを２次元にアレイ状に配列した画素ブロック901 と前記画素ブロック901 からの画素信号をＡＤ変換するＡＤ変換器902 とからなるアレイブロック（サブアレイ）Ｂ１，Ｂ２・・・を２次元に、図示例では、４行５列に配置して画素部が構成されている。

また図13は、図12におけるＡＤ変換器902 の回路構成の一例を示すブロック図である。このＡＤ変換器902 は、走行するパルスに対して入力電圧に応じた遅延量を与える遅延素子が多段に連結された遅延回路911 と、そのパルスの走行位置を所定のタイミング毎にサンプリングし、デコードするデコーダ910 とからなる。遅延回路911 は、更に詳しくは、遅延素子の所定段の出力が初段の入力となるようにリング状に形成されており、最終段の出力がカウンタ912 への入力となっている。また、デコーダ910 は、詳しくは、パルスが遅延回路911 内を巡回した回数を計数するカウンタ回路912 と、前記遅延回路911 内で走行しているパルスの段数を検出するラッチ＆エンコーダ回路913 と、ラッチ＆エンコーダ回路913 の出力値とカウンタ回路912 の出力値とを加算する加算器914 とからなり、加算器914 からの出力値がＡＤ変換器902 の出力として出力され、入力信号に係る入力電圧に応じたデジタル値を生成するようになっている。ここでは、入力信号として画素信号が入力される。
特開２００６−２８７８７９号公報

ところで、固体撮像装置においては、各画素セルから出力される画素信号に対しては、その黒レベルを合わせるための処理がなされる。この処理は、入射光を受光している画素セルからの画素信号から、アルミなどで遮光された画素セルから出力される、遮光状態での画素信号を減算することによってなされる。しかしながら、前述した従来の技術では、上記の処理に関して何ら開示されておらず、ＡＤ変換器を用いるときに、どのように回路を構成することが好適であるのかについても示唆がなされていない。

本発明は、上記課題に鑑みてなされたものであり、上記構成からなるＡＤ変換器を有する固体撮像装置において、遮光画素の出力と受光画素の出力との差分のデジタル信号を求めるに当たって、小型化が可能な固体撮像装置を提供することを目的とする。

上記課題を解決するため、請求項１に係る発明は、遮光された第１の画素と被写体像が形成される領域に設けられた第２の画素とからなる画素部と、走行するパルスに対して前記画素部からの画素毎のアナログ出力値と、アナログ基準値との差分に応じた遅延量を与える遅延素子が多段に連結された遅延回路と、前記パルスの走行位置を所定のタイミング毎にサンプリングし、デコードすると共に、画素単位でリセットされるデコーダと、前記第１の画素に対応するデコード値を保持する第１の記憶手段と、前記第２の画素に対応するデコード値を保持する第２の記憶手段と、前記第１の記憶手段からの出力と前記第２の記憶手段からの出力との差分を演算して、デジタルの画素信号として出力する差分回路とを有し、前記遅延回路は、前記アナログ基準値として画素のリセット時の出力を用い、被写体の光量に応じた画素の光信号を前記アナログ出力値として入力されるようにして固体撮像装置を構成するものである。

請求項２に係る発明は、請求項１に係る固体撮像装置において、前記第１の記憶手段は、複数の前記第１の画素からの出力を平均化した計数値を保持することを特徴とするものである。

請求項１に係る発明によれば、デコーダ、第１の記憶手段、第２の記憶手段及び差分回路の、各々のビット数を抑えることができ、固体撮像装置を小型化することが可能となる。また、画素のリセット時の出力（出力１）と、画素が第１の画素であればリセット解除後の暗時の出力、第２の画素であれば受光した光に対応する出力（出力２）との少なくとも一方の出力を保持し、同一のタイミングで出力１と出力２が遅延回路に入力された状態とするためのサンプル・ホールド回路を有した固体撮像装置に適した構成とすることができる。請求項２に係る発明によれは、平均化した第１の画素の計数値を第２の画素に対応する計数値より差し引くことで、より良好な画像を得ることができる。

次に、本発明を実施するための最良の形態について説明する。

（実施例１）
まず、本発明に係る固体撮像装置の実施例１について説明する。図１は、実施例１に係る固体撮像装置の構成を示すブロック図である。この実施例１に係わる固体撮像装置は、少なくとも、光を受光し信号を出力する受光画素１と光を受光する部分を遮光した遮光画素２とが２次元（図示例では４行５列）に配置された画素アレイ３と、画素アレイ３を制御する垂直走査回路４と、各列毎に配置され、画素アレイ３から出力される信号から、受光画素１及び遮光画素２の各々のリセット時のノイズを抑圧した信号を出力する相関二重サンプリング回路（ＣＤＳ回路）５と、各ＣＤＳ回路５から出力される信号をアナログ・デジタル変換（ＡＤ変換）するＡＤ変換器102 と、ＡＤ変換器102 の信号読み出しを制御する水平走査回路６と、垂直走査回路４，ＣＤＳ回路５，水平走査回路６及びＡＤ変換器102 を制御する信号を出力する制御手段７から構成されている。

図２は、図１におけるＡＤ変換器102 の構成を示す回路構成図である。図３は、その動作を説明するためのタイミングチャートである。まず、図２を用いてＡＤ変換器102 の構成について説明する。ＡＤ変換器102 は、走行パルスに対して入力電圧（入力信号）に応じた遅延量を与える遅延素子が多段に連結された遅延回路111 を備えている。この遅延回路111 は、更に詳しくは、遅延素子の所定段の出力が初段の入力となるようにリング状に形成されており、最終段の出力が次に述べるカウンタ回路112 への入力となっている。このＡＤ変換器102 は、前記パルスが遅延回路111 を巡回した回数を計数するカウンタ回路112 と、遅延回路111 内で走行しているパルスの段数を検出するラッチ＆エンコーダ回路113 と、カウンタ回路112 の出力値とラッチ＆エンコーダ回路113 の出力値とを処理し、入力信号に相当するデジタル信号を生成する加算器114 と、加算器114 が出力する、遮光画素２に対応するデジタル信号を保持する第１の記憶手段である第１のラッチ回路115 と、受光画素に対応するデジタル信号を保持する第２の記憶手段である第２のラッチ回路116 と、第１のラッチ回路115 と第２のラッチ回路116 に保持されたデジタル信号を減算しデジタル値を生成する加算器117 により構成され、入力信号に係る入力電圧に応じたデジタル値を生成するようになっている。なお、ラッチ＆エンコーダ回路113 とカウンタ回路112 と加算器114 とでデコーダ110 を構成しており、デコーダ110 は遅延回路111 内で走行するパルスの走行位置を所定のタイミング毎にサンプリングしデコードする。

次に、図１に示すように構成される固体撮像装置の動作を、図３に示すＡＤ変換器102 の動作を説明するタイミングチャートと共に、図４に示すタイミングチャートを用いて説明する。垂直走査回路４から出力される画素選択信号φＳＬ１がＨigh となり、画素選択信号φＳＬ１で制御される１行目の遮光画素２が選択され、遮光画素２の信号がＣＤＳ回路５に出力される。このとき、他の画素選択信号φＳＬ２，φＳＬ３，φＳＬ４は、Ｌowを維持している。遮光画素２からは、遮光画素２をリセットしたときに出力されるリセット時の信号とリセット解除後の暗時の信号の２つの信号が出力され、ＣＤＳ回路５では、その２つの信号の電圧の差を演算することによって、リセット時のノイズを抑圧した信号（電圧）を生成し、ＡＤ変換器102 へ出力する。

そして、ＡＤ変換器102 ではリセット信号φＲＳをＨigh とし、カウンタ回路112 を初期状態とするリセットを行い、リセット信号φＲＳをＬowとすることでカウンタ回路112 の初期状態へのリセットを終了する。その後、入力パルスφＰＬがＨigh となり、遅延回路111 では、入力パルスに対してＣＤＳ回路5 から入力される入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスが走行する。

カウンタ回路112 では、遅延回路111 内で走行しているパルスの巡回した回数を計数する。ある一定期間（図示例では、 100μ秒）たった後、ラッチ＆エンコーダ回路113 では、遅延回路111 内で走行しているパルスの段数を検出し、入力パルスφＰＬをＬowとすることで、遅延回路111 のパルスの走行が止まる。その後、カウンタ回路112 で計数されたカウント値とラッチ＆エンコーダ回路113 で得られるデータとを加算器114 で処理し、遮光画素２に応じたデジタル信号Ｄｔ１として加算器114 から出力される。そして、第１のラッチ信号φＬＣ１をＨigh とした後Ｌowとすることで、加算器114 から出力されるデジタル信号Ｄｔ１を第１のラッチ回路115 で保持する。そして、画素選択信号φＳＬ１をＬowとすることで１行目の遮光画素２の信号読み出しを終了する。

次に、垂直走査回路４からの画素選択信号φＳＬ２をＨigh とすることで、画素選択信号φＳＬ２で制御される２行目の受光画素１が選択され、選択された前記受光画素１の信号がＣＤＳ回路５に出力される。このとき、他の画素選択信号φＳＬ１，φＳＬ３，φＳＬ４は、Ｌowを維持している。受光画素１からは、受光画素１をリセットしたときに出力されるリセット時の信号と受光した光に対応する光信号の２つの信号が出力され、ＣＤＳ回路５では、その２つの信号の電圧の差を演算することによって、リセット時のノイズを抑圧した信号（電圧）を生成し、ＡＤ変換器102 へ出力する。

そして、ＡＤ変換器102 ではリセット信号φＲＳをＨigh とし、カウンタ回路112 を初期状態とするリセットを行い、リセット信号φＲＳをＬowとすることでカウンタ回路112 の初期状態へのリセットを終了する。その後、入力パルスφＰＬがＨigh となり、遅延回路111 では、ＣＤＳ回路５から入力される入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスが走行する。

カウンタ回路112 では、遅延回路111 内で走行しているパルスの巡回した回数を計数する。ある一定期間（図示例では、 100μ秒）たった後、入力パルスφＰＬをＬowとすることで、遅延回路111 のパルス走行が止まる。その後、カウンタ回路112 で計数されたカウント値とラッチ＆エンコーダ回路113 で得られるデータとを加算器114 で処理し、受光画素1 に応じたデジタル信号Ｄｔ２として加算器114 から出力され、第１のラッチ回路115 に保持される。

そして、第２のラッチ信号φＬＣ２をＨigh とした後Ｌowとすることで、加算器114 から出力されるデジタル信号Ｄｔ２を第２のラッチ回路116 で保持する。その後、第１のラッチ回路115 に保持されているデジタル信号Ｄｔ１と第２のラッチ回路116 に保持されているデジタル信号Ｄｔ２とを加算器117 で減算を行い、その差分信号（Ｄｔ２−Ｄｔ１）が受光画素のデジタル値、すなわち、ＡＤ変換器102 からの出力として水平走査回路５により選択された列順に出力される。このように、遮光画素2 のデータを受光画素1 のデータより差し引くことで、画像の黒レベルが揃えられ、良好な画像を得ることができる。

以上のように、ＡＤ変換器102 において画素単位でリセット信号φＲＳがカウンタ回路112 に印加されるように構成されているので、カウンタ回路112 ，第１のラッチ回路115 及び第２のラッチ回路116 のビット数を抑えることができ、固体撮像装置を小型化することが可能となる。

（実施例２）
次に、実施例２について説明する。図５は、実施例２に係る固体撮像装置の構成を示すブロック図であり、図１に示した実施例１に対し、ＡＤ変換器102 が図６に示す構成のＡＤ変換器202 に、遮光画素２の行数が複数（２行）となっている点が異なる。その他の構成については、実施例１と同じであるため、その説明を省略する。図６は、ＡＤ変換器202 の構成を示す回路構成図である。図２に示した実施例１のＡＤ変換器102 と比べてＡＤ変換器内に平均化回路118 が追加されている。その他の構成については、実施例１のＡＤ変換器102 と同じであるため、その説明を省略する。

次に、図５に示す実施例２に係る固体撮像装置の駆動動作を図７に示すタイミングチャートを用いて説明する。垂直走査回路４からの画素選択信号φＳＬ１をＨigh とすることで、画素選択信号φＳＬ１で制御される１行目の遮光画素２が選択され、遮光画素２の信号がＣＤＳ回路５に出力される。このとき、他の画素選択信号φＳＬ２，φＳＬ３，φＳＬ４は、Ｌowを維持している。１行目の遮光画素２からは、遮光画素２をリセットしたときに出力されるリセット時の信号とリセット解除後の暗時の信号の２つの信号が出力され、ＣＤＳ回路５では、その２つの信号の電圧の差を演算することによってリセット時のノイズを抑圧した信号（電圧）を生成し、ＡＤ変換器202 へ出力する。

一方、ＡＤ変換器202 におけるカウンタ回路112 は、リセット信号φＲＳがＨigh とされ、続いてＬowとされることで初期状態へリセットされる。その後、入力パルスφＰＬがＨigh となり、遅延回路111 では、入力パルスに対してＣＤＳ回路５から入力される入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスが走行する。カウンタ回路112 では、遅延回路111 内で走行しているパルスの巡回した回数を計数する。ある一定期間たった後、入力パルスφＰＬをＬowとすることで、遅延回路111 のパルス走行が止まる。その後、カウンタ回路112 で計数されたカウント値とラッチ＆エンコーダ回路113 で得られるデータとを加算器114 で処理し、１行目の遮光画素２に応じたデジタル信号として加算器114 から平均化回路118 へ出力する。そして、画素選択信号φＳＬ１をＬowとすることで１行目の遮光画素２の信号読み出しを終了する。

次に、２行目の遮光画素２の信号読み出しを行う。画素選択信号φＳＬ２をＨigh とすることで、画素選択信号φＳＬ２で制御される２行目の遮光画素２が選択され、選択された遮光画素２の信号がＣＤＳ回路５に出力される。このとき、他の画素選択信号φＳＬ１，φＳＬ３，φＳＬ４は、Ｌowを維持している。２行目の遮光画素２からは、遮光画素２をリセットしたときに出力されるリセット時の信号とリセット解除後の暗時の信号の２つの信号が出力され、ＣＤＳ回路５では、その２つの信号の電圧の差を演算することによってリセット時のノイズを抑圧した信号（電圧）を生成し、ＡＤ変換器202 へ出力する。

ＡＤ変換器202 では、まず、リセット信号φＲＳがＨigh とされ、続いてＬowとされることで、カウンタ回路112 が初期状態へリセットされる。その後、入力パルスφＰＬがＨigh となり、遅延回路111 では、ＣＤＳ回路５から入力される入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスが走行する。カウンタ回路112 では、遅延回路111 内を走行しているパルスの巡回回数を計数する。ある一定期間たった後、ラッチ＆エンコーダ回路113 では遅延回路111 内で走行しているパルスの段数を検出し、入力パルスφＰＬをＬowとすることで、遅延回路111 内のパルス走行が止まる。その後、カウンタ回路112 で計数されたカウント値とラッチ＆エンコーダ回路113 で得られるデータとを加算器114 で処理し、２行目の遮光画素2 に応じたデジタル信号として加算器114 から平均化回路118 へ出力する。そして、画素選択信号φＳＬ２をＬowとすることで２行目の遮光画素２の信号読み出しを終了する。

そして、平均化回路118 では、先に入力された遮光画素２（図示例では、１行目及び２行目の遮光画素２）のデジタル信号の平均化を行い、第１のラッチ回路115 へ出力する。ラッチ１信号φＬＣ１をＨigh とした後、Ｌowとすることにより、平均化回路118 で遮光画素２のデジタル信号を平均した値が、基準デジタル信号として第１のラッチ回路115 に保持される。

次に、３行目の受光画素１の信号読み出しを行う。画素選択信号φＳＬ３をＨigh とすることで、画素選択信号φＳＬ３で制御される３行目の受光画素１が選択され、選択された受光画素１の信号がＣＤＳ回路５に出力される。このとき、他の画素選択信号φＳＬ１，φＳＬ２，φＳＬ４は、Ｌowを維持している。受光画素１からは、受光画素１をリセットしたときに出力されるリセット時の信号と受光した光に対応する光信号の２つの信号が出力され、ＣＤＳ回路５では、その２つの信号の電圧の差を演算することによってリセット時のノイズを抑圧した信号（電圧）を生成し、ＡＤ変換器202 へ出力する。

ＡＤ変換器202 では、まず、リセット信号φＲＳがＨigh とされ、続いてＬowとされることで、カウンタ回路112 が初期状態へリセットされる。その後、入力パルスφＰＬがＨigh となり、遅延回路111 では、ＣＤＳ回路５から入力される入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスが走行する。カウンタ回路112 では、遅延回路111 内で走行しているパルスの巡回回数を計数する。ある一定期間たった後、ラッチ＆エンコーダ回路113 では遅延回路111 内で走行しているパルスの段数を検出し、入力パルスφＰＬをＬowとすることで、遅延回路111 のパルス走行が止まる。その後、カウンタ回路112 で計数されたカウント値とラッチ＆エンコーダ回路113 で得られるデータとを加算器114 で処理し、受光画素１に応じたデジタル信号として加算器114 から出力する。

そして、第２のラッチ信号φＬＣ２をＨigh とした後Ｌowとすることで、前記加算器114 から出力される受光画素１に応じたデジタル信号を第２のラッチ回路116 で保持する。その後、第１のラッチ回路115 に保持されている基準デジタル信号と第２のラッチ回路116 に保持されているデジタル信号とを加算器117 で減算を行い、受光画素１のデジタル値として水平走査回路５により選択された列順に出力する。これにより、平均化された遮光画素２のデジタル信号を受光画素１のデジタル信号より差し引くことで、より良好な画像を得ることができる。

（実施例３）
次に、実施例３について説明する。実施例３に係る固体撮像装置の構成を図８に示す。この実施例３は、実施例１及び実施例２に対し、ＡＤ変換器の配置が異なっている。すなわち、実施例１及び実施例２では、各列毎に１つのＡＤ変換器102 を配置しているが、本実施例３では、図８に示すように複数列に１つのＡＤ変換器302 を共通に配置している。なお、図８に示した実施例３に係るＡＤ変換器の構成自体は、実施例１もしくは実施例２におけるＡＤ変換器102 ，202 と同じであるため、その説明は省略する。このような構成により、ＡＤ変換器の数が少なくなり、固体撮像装置を更に小型化することが可能となる。

（実施例４）
次に、実施例４について説明する。図９は、実施例４に係る固体撮像装置におけるＡＤ変換器内の遅延回路111 の構成を示す回路構成図である。この実施例に係るＡＤ変換器では、実施例１から実施例３のＡＤ変換器における遅延回路111 に対する入力信号と基準電圧の入力位置を異にしている。その他のＡＤ変換器及び固体撮像装置の構成については、実施例１から実施例３と同じであるため、その説明は省略する。ＡＤ変換器を、このように構成しても、実施例１〜３と同様な効果を得ることが可能である。

（実施例５）
次に、実施例５について説明する。実施例５に係る固体撮像装置の構成を図10に示す。本実施例においては、前述の各実施例に係る固体撮像装置におけるＣＤＳ回路５の代わりに、画素のリセット時の出力と、画素が遮光画素２であればリセット解除後の暗時の出力、受光画素１であれば受光した光に対応する出力とを各々保持して出力するためのサンプル・ホールド回路（Ｓ／Ｈ回路）８を設けた点が異なる。更に、ＡＤ変換器402 を構成する遅延回路111 は、図11に示すように、実施例１から実施例４に示したＡＤ変換器の遅延回路111 における基準電圧の代わりに、第２の入力信号が入力可能となっている点が異なっている。なお、実施例１から実施例４に示したＡＤ変換器における入力信号は、本実施例５では第１の入力信号としている。これにより、遅延回路111 は、第１及び第２の２つの入力信号の差の電圧に応じた遅延量を持ったパルスを走行させることが可能となる。

次に、このように構成された実施例５の動作について説明する。まず、遮光画素２をリセットしたとき又は受光画素１をリセットしたときに出力される画素のリセット時の信号（信号１）が、Ｓ／Ｈ回路８に保持される。そして、遮光画素２のリセット解除後の暗時の信号又は受光画素１が受光した光に対応する画素の信号（信号２）が、Ｓ／Ｈ回路８に保持される。そして、Ｓ／Ｈ回路８に保持された信号１及び信号２は、各々、第１の入力信号及び第２の入力信号としてＡＤ変換器402 に入力される。

これにより、ＡＤ変換器402 では遅延回路111 では、遮光画素２が対象のときには、遮光画素２をリセットしたときに出力されるリセット時の信号とリセット解除後の暗時の信号の２つの信号の差に相当する遅延量を持ったパルスが、受光画素１が対象のときには、受光画素１をリセットしたときに出力されるリセット時の信号と受光した光に対応する光信号の２つの信号の差に相当する遅延量を持ったパルスが、各々遅延回路内を走行することとなる。その他のＡＤ変換器及び固体撮像装置の構成については、実施例１から実施例４と同じであるため、その説明は省略する。これにより、ＣＤＳ回路５の代わりにＳ／Ｈ回路８を用いても、実施例１〜４と同様な効果を得ることが可能となる。

なお、本実施例においては、信号１と信号２の両方をＳ／Ｈ回路８に保持させて遅延回路111 に入力させるようにしているが、信号１又は信号２のいずれか一方のみをＳ／Ｈ回路８に保持して遅延回路111 に入力させ、他方の信号はそのまま遅延回路111 に入力させるように構成してもよい。また、上記各実施例では、遅延回路111 は、ＮＡＮＤとＩＮＶとで構成されているものを示したが、上記実施例以外の回路構成でも、入力信号の電圧と基準電圧の差に応じた遅延量を持ったパルスを発生できる回路構成であればよいことは自明である。

本発明に係る固体撮像装置の実施例１の構成を示すブロック図である。図１に示した実施例１におけるＡＤ変換器の構成を示す回路構成図である。図２に示したＡＤ変換器の動作を説明するためのタイミングチャートである。図１に示した実施例１に係る固体撮像装置の動作を説明するためのタイミングチャートである。実施例２に係る固体撮像装置の構成を示すブロック図である。図５に示した実施例２におけるＡＤ変換器の構成を示す回路構成図である。図５に示した実施例２の動作を説明するためのタイミングチャートである。実施例３に係る固体撮像装置の構成を示すブロック図である。実施例４に係る固体撮像装置におけるＡＤ変換器内の遅延回路の構成を示す回路構成図である。実施例５に係る固体撮像装置の構成を示すブロック図である。図10に示した実施例５におけるＡＤ変換器内の遅延回路の構成を示す回路構成図である。従来の固体撮像装置の概略構成を示すブロック図である。図12に示した従来例におけるＡＤ変換器の構成例を示すブロック図である。

１受光画素
２遮光画素
３画素アレイ
４垂直走査回路
５ＣＤＳ回路
６水平走査回路
７制御手段
８サンプル・ホールド回路
102 ，202 ，302 ，402 ＡＤ変換器
110 デコーダ
111 遅延回路
112 カウンタ回路
113 ラッチ＆エンコーダ回路
114 ，117 加算器
115 第１のラッチ回路
116 第２のラッチ回路

Claims

遮光された第１の画素と被写体像が形成される領域に設けられた第２の画素とからなる画素部と、
走行するパルスに対して前記画素部からの画素毎のアナログ出力値と、アナログ基準値との差分に応じた遅延量を与える遅延素子が多段に連結された遅延回路と、
前記パルスの走行位置を所定のタイミング毎にサンプリングし、デコードすると共に、画素単位でリセットされるデコーダと、
前記第１の画素に対応するデコード値を保持する第１の記憶手段と、
前記第２の画素に対応するデコード値を保持する第２の記憶手段と、
前記第１の記憶手段からの出力と前記第２の記憶手段からの出力との差分を演算して、デジタルの画素信号として出力する差分回路とを有し、
前記遅延回路は、前記アナログ基準値として画素のリセット時の出力を用い、被写体の光量に応じた画素の光信号を前記アナログ出力値として入力されることを特徴とする固体撮像装置。
前記第１の記憶手段は、複数の前記第１の画素からの出力を平均化した計数値を保持することを特徴とする請求項１に係る固体撮像装置