JP7240324B2 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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Description

本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、ＡＤＣ（Analog to Digital Converter）が設けられた固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
従来、撮像装置として、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサ、ＣＭＯＳ（Complementary MOS）イメージセンサ等を用いて構成される固体撮像装置が知られている。この固体撮像装置で、高輝度な被写体を撮像した場合、撮像画像に水平方向に帯状のストリーキングが生じる。また、電磁誘導などの要因により電源電圧が変動し、その電源電圧の変動により画像データに縞模様のノイズが発生することがある。このストリーキングや縞模様のノイズを抑制するために、例えば、遮光画素からの補正信号を用いて有効画素の画素信号を補正する固体撮像素子が提案されている（例えば、特許文献１参照。）。この固体撮像素子には、有効画素のカラムと、遮光画素のカラムとのそれぞれについてＡＤＣが配置される。
特開２００８－２８８８１６号公報
上述の従来技術において、遮光画素からの補正信号は、電源電圧の変動に起因するノイズ成分を含む。このため、上述の固体撮像素子は、その補正信号をＡＤ（Analog to Digital）変換した値の統計量を画素信号のＡＤ変換値から減算することにより、ノイズ成分を除去してストリーキングや電圧変動によるノイズを抑制することができる。しかしながら、上述の従来技術では、遮光画素および有効画素の両方のカラムについてＡＤＣを配置するため、有効画素のカラムのみについてＡＤＣを配置する場合と比較してＡＤＣの個数が多くなり、実装面積やコストが増大する、という問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、アナログの画素信号をデジタル信号に変換する固体撮像素子において、ＡＤＣの個数を削減することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、上記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、上記有効画素信号と上記補正信号とを逐次選択して出力する選択回路と、上記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と上記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、上記補正データに基づいて上記有効画素データを補正する信号処理部とを具備する固体撮像素子、および、その制御方法である。これにより、有効画素信号と補正信号とが逐次選択されてデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記補正信号生成部は、遮光された遮光画素を含むものであってもよい。これにより、有効画素信号と遮光画素からの遮光画素信号とが逐次選択されるという作用をもたらす。
また、この第１の側面において、上記補正信号生成部は、上記電源線からの信号のうち所定周波数より高い高周波数成分を通過させて上記補正信号として出力するハイパスフィルタを含むものであってもよい。これにより、電源線からの信号の高周波数成分と有効画素信号とが逐次選択されるという作用をもたらす。
また、この第１の側面において、上記アナログデジタル変換器は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）であってもよい。これにより、有効画素信号と補正信号とがＳＡＲＡＤＣによりデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記選択回路の動作タイミングを制御するタイミング制御部をさらに具備し、上記選択回路は、所定個数が配列され、上記タイミング制御部は、上記所定個数の上記選択回路のいずれかに上記補正信号を出力させるとともに残りに上記有効画素信号を出力させてもよい。これにより、逐次選択された選択回路からの補正信号が補正データに変換されるという作用をもたらす。
また、この第１の側面において、上記タイミング制御部は、上記所定個数の上記選択回路を所定の順序で逐次選択して上記補正信号を出力させてもよい。これにより、所定の順序で選択された選択回路からの補正信号が補正データに変換されるという作用をもたらす。
また、この第１の側面において、上記タイミング制御部は、上記所定個数の上記選択回路のいずれかを示す乱数を生成して当該乱数の示す上記選択回路を選択して上記補正信号を出力させてもよい。乱数の示す選択回路からの補正信号が補正データに変換されるという作用をもたらす。
また、この第１の側面において、所定数の上記有効画素が、二次元格子状に画素アレイ部に配列され、上記画素アレイ部は、複数の有効画素エリアに分割され、上記選択回路は、上記複数の有効画素エリアのいずれかからの上記有効画素信号と上記補正信号とを逐次選択してもよい。これにより、複数の有効画素エリアのいずれかからの有効画素信号と補正信号とがデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記画素アレイ部において、上記有効画素は、ベイヤー配列により配列されてもよい。これにより、ベイヤー配列の画素アレイ部からの有効画素信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記画素アレイ部において隣接する複数の有効画素のそれぞれは、同一の色の光を光電変換して上記有効画素信号を生成してもよい。これにより、隣接する複数の有効画素が同色の画素アレイ部からの有効画素信号がデジタル信号に変換されるという作用をもたらす。
また、この第１の側面において、上記画素アレイ部において隣接する一対の上記有効画素は、一対の像の位相差を検出するための画素であってもよい。これにより、位相差から焦点が検出されるという作用をもたらす。
また、この第１の側面において、上記画素アレイ部には、互いに受光面積の異なる複数の有効画素が配列されてもよい。これにより、互いに受光面積の異なる複数の有効画素が配列された画素アレイ部からの有効画素信号がデジタル信号に変換されるという作用をもたらす。
また、本技術の第２の側面は、電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、上記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、上記有効画素信号と上記補正信号とを逐次選択して出力する選択回路と、上記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と上記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、上記補正データに基づいて上記有効画素データを補正する信号処理部と、上記補正された有効画素データからなる画像データに対して所定の画像処理を実行する画像処理部とを具備する撮像装置である。
本技術によれば、アナログの画素信号をデジタル信号に変換する固体撮像素子において、ＡＤＣの個数を削減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における画素チップの平面図の一例である。 本技術の第１の実施の形態におけるロジックチップの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態における遮光画素ブロックおよび有効画素ブロックの平面図の一例である。 本技術の第１の実施の形態における有効画素ブロックの回路図の一例である。 本技術の第１の実施の形態におけるＡＤ変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるマルチプレクサの回路図の一例である。 本技術の第１の実施の形態における信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における信号の選択順序の一例を示す図である。 本技術の第１の実施の形態におけるランダムに選択した順序の一例を示す図である。 本技術の第１の実施の形態における信号の選択順序の別の例を示す図である。 本技術の第１の実施の形態におけるリセットレベルのＡＤ変換動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における信号レベルのＡＤ変換動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の全体図の一例である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第２の変形例における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第３の変形例における画素アレイ部の平面図の一例である。 本技術の第１の実施の形態の第４の変形例における画素チップの平面図の一例である。 本技術の第１の実施の形態の第４の変形例におけるロジックチップの一構成例を示すブロック図である。 本技術の第２の実施の形態における画素チップの一構成例を示す平面図である。 本技術の第２の実施の形態における電源揺れ検出部の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（有効画素信号と補正信号とを逐次選択する例）
２．第２の実施の形態（有効画素信号とハイパスフィルタからの補正信号とを逐次選択する例）
３．移動体への応用例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、撮像機能を有する装置であり、撮像レンズ１１０、固体撮像素子２００、画像処理部１２０、撮像制御部１３０および記録部１４０を備える。撮像装置１００としては、デジタルカメラやスマートフォン、パーソナルコンピュータなどが想定される。
撮像レンズ１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。
固体撮像素子２００は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して、画像データを撮像するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示すタイミング信号である。例えば、３０ヘルツ（Ｈｚ）や６０ヘルツ（Ｈｚ）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。固体撮像素子２００は、画像データを画像処理部１２０に信号線２０９を介して供給する。
撮像制御部１３０は、固体撮像素子２００を制御するものである。この撮像制御部１３０は、垂直同期信号ＶＳＹＮＣや、露光時間を制御する信号などを固体撮像素子２００に信号線１３９を介して供給する。また、撮像制御部１３０は、例えば、撮像を開始させるための操作（シャッターボタンの押下など）が行われたときに、垂直同期信号ＶＳＹＮＣの供給を開始する。
画像処理部１２０は、画像データに対して、デモザイク処理やホワイトバランス処理などの所定の画像処理を実行するものである。この画像処理部１２０は、処理後の画像データを記録部１４０に信号線１２９を介して供給する。記録部１４０は、画像データを記録するものである。
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、画素チップ２０１と、その画素チップ２０１に積層されたロジックチップ２０２とを備える。
［画素チップの構成例］
図３は、本技術の第１の実施の形態における画素チップ２０１の平面図の一例である。画素チップ２０１は、二次元格子状に複数の画素が配列された画素アレイ部２１０を備える。ここで、画素アレイ部２１０に配列される画素は、遮光された遮光画素と遮光されていない有効画素とに分類される。これらのうち有効画素は、有効画素エリア３４０に配置される。また、遮光画素は、有効画素エリア３４０の周囲に設けられた遮光エリア３２０および３８０に配置される。また、遮光エリア３２０と画素アレイ部２１０の外周との間に選択部３１０が配置され、遮光エリア３８０と画素アレイ部２１０の外周との間に選択部３９０が配置される。選択部３１０および３９０の構成の詳細については後述する。
例えば、画素アレイ部２１０には、Ｍ×Ｎ（ＭおよびＮは整数）個の有効画素エリア３４０が、Ｍ行×Ｎ列に配列される。そして、垂直方向に平行な所定方向を上方向として、有効画素エリア３４０の列のそれぞれについて、その上方に遮光エリア３２０が配置され、下方に遮光エリア３８０が配置される。また、遮光エリア３２０のそれぞれの上方に選択部３１０が配置され、遮光エリア３８０のそれぞれの下方に選択部３９０は配置される。有効画素エリア３４０がＮ列であるため、遮光エリア３２０、遮光エリア３８０、選択部３１０および選択部３９０のそれぞれは、Ｎ個ずつ配置される。
［ロジックチップの構成例］
図４は、本技術の第１の実施の形態におけるロジックチップ２０２の一構成例を示すブロック図である。このロジックチップ２０２は、走査回路２２０と、ＡＤ変換部２３０および２７０と、信号処理部２５０と、タイミング制御部２６０とを備える。
タイミング制御部２６０は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して、ロジックチップ２０２内の回路のそれぞれの動作タイミングを制御するものである。
走査回路２２０は、画素チップ２０１内の画素を所定の順序で駆動するものである。ＡＤ変換部２３０は、画素チップ２０１内の選択部３１０からのアナログ信号のそれぞれをデジタル信号に変換して信号処理部２５０に供給するものである。ＡＤ変換部２７０は、画素チップ２０１内の選択部３９０からのアナログ信号のそれぞれをデジタル信号に変換して信号処理部２５０に供給するものである。
信号処理部２５０は、ＡＤ変換部２３０および２７０からのデジタル信号に対して所定の信号処理を実行して画像データを生成するものである。この信号処理部２５０は、画像データを画像処理部１２０に供給する。
なお、画素チップ２０１に画素アレイ部２１０を配置し、それ以外をロジックチップ２０２に配置しているが、それぞれのチップへの配置は、この構成に限定されない。例えば、画素内の回路の一部をロジックチップ２０２に配置することもできる。また、ＡＤ変換部２３０および２７０の両方を配置しているが、一方のみを配置する構成とすることもできる。
［画素アレイ部の構成例］
図５は、本技術の第１の実施の形態における画素アレイ部２１０の平面図の一例である。選択部３１０には、４個のマルチプレクサ３１１が水平方向に配列され、遮光エリア３２０には、４個の遮光画素ブロック３３０が水平方向に配列される。有効画素エリア３４０には、３２個の有効画素ブロック３５０が８行×４列に配列される。また、遮光エリア３８０の構成は、遮光エリア３２０と同様である。選択部３９０にも、選択部３１０と同様に４個のマルチプレクサ３９１が水平方向に配置される。
有効画素ブロック３５０の列ごとに、４本の垂直信号線が垂直方向に沿って配線される。有効画素ブロック３５０は４列であるため、有効画素エリア３４０の列ごとに計１６本の垂直信号線が配線される。上から１行目および２行目の有効画素ブロック３５０は、水平方向に平行な所定方向を左方向として、対応する列の左から４番目の垂直信号線に接続される。また、上から３行目および４行目の有効画素ブロック３５０は、対応する列の左から３番目の垂直信号線に接続される。また、上から５行目および６行目の有効画素ブロック３５０は、対応する列の左から２番目の垂直信号線に接続され、また、上から７行目および８行目の有効画素ブロック３５０は、対応する列の左から１番目の垂直信号線に接続される。
また、遮光エリア３２０内のいずれかの遮光画素ブロック３３０は、１本の信号線を介してロジックチップ２０２と接続される。
マルチプレクサ３１１のそれぞれには、４つの入力端子と２つの出力端子とが設けられる。それらの入力端子には、対応する列の４本の垂直信号線が接続される。また、出力端子は、２本の信号線を介してロジックチップ２０２と接続される。マルチプレクサ３１１は、走査回路２２０の制御に従って４本の垂直信号線のうち２本を選択し、それらからのアナログ信号をロジックチップ２０２へ出力する。
なお、有効画素エリア３４０や遮光エリア３２０における画素ブロックの個数は、３２個や４個に限定されない。
［画素ブロックの構成例］
図６は、本技術の第１の実施の形態における遮光画素ブロック３３０および有効画素ブロック３５０の平面図の一例である。遮光画素ブロック３３０には、浮遊拡散層を共有する８個の遮光画素３３１が４行×２列に配列される。有効画素ブロック３５０には、浮遊拡散層を共有する８個の有効画素３５１が４行×２列にベイヤー配列で配列される。ベイヤー配列においては、赤色の光を光電変換するＲ(Red)の有効画素３５１と、緑色の光を光電変換するＧ(Green)の有効画素３５１と、青色の光を光電変換するＢ(Blue)の有効画素３５１とが配列される。これらの有効画素３５１および遮光画素３３１の形状は、例えば、正方形であり、全ての画素のサイズは同一である。
また、有効画素エリア３４０当たりの有効画素ブロック３５０は、３２個であるため、有効画素エリア３４０ごとに、３２×８個の有効画素３５１が配列される。
有効画素３５１は、電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成するものである。遮光画素３３１は、その電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成するものである。なお、遮光画素３３１は、特許請求の範囲に記載の補正信号生成部の一例である。
図４に例示した走査回路２２０は、Ｎ列の有効画素エリア３４０のそれぞれにおいて、３２×８個のうち１６個の有効画素３５１を同時に選択して駆動する走査を行う。また、同時に走査回路２２０は、遮光エリア３２０および遮光エリア３８０のそれぞれについて１個の遮光画素３３１を選択して駆動する。この１６個を駆動する走査を１６回行うことにより、Ｎ列の有効画素エリア３４０のそれぞれにおいて３２×８個の有効画素信号が読み出される。この処理をＭ回行うことにより、全ての有効画素信号が読み出され、１枚の画像データが生成される。
また、走査回路２２０は、それぞれの走査において駆動した１６個のうち８個の有効画素信号を選択部３１０からロジックチップ２０２へ出力させ、残りを選択部３９０からロジックチップ２０２へ出力させる。遮光エリア３２０からの補正信号もロジックチップ２０２に出力されるため、選択部３１０からは、８個の有効画素信号と１個の補正信号とからなる９個のアナログ信号が出力される。選択部３９０からも同様に９個のアナログ信号が出力される。
なお、有効画素ブロック３５０や遮光画素ブロック３３０内の画素数は、８個に限定されない。
図７は、本技術の第１の実施の形態における有効画素ブロック３５０の回路図の一例である。この有効画素ブロック３５０は、選択トランジスタ３５２、３５３、３５６、３５７、３６０、３６１、３６４および３６５と、フォトダイオード３５４、３５５、３５８、３５９、３６２、３６３、３６６および３６７とを備える。また、有効画素ブロック３５０は、リセットトランジスタ３６８、浮遊拡散層３６９、増幅トランジスタ３７０および選択トランジスタ３７１を備える。選択トランジスタ３５２等のトランジスタとして、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。なお、遮光画素ブロック３３０の回路構成は、有効画素ブロック３５０と同様である。
フォトダイオード３５４、３５５、３５８、３５９、３６２、３６３、３６６および３６７のそれぞれは、受光した光を光電変換して電荷を生成するものである。
選択トランジスタ３５２は、ロジックチップ２０２内の走査回路２２０からの転送信号ＴＲＧ０に従ってフォトダイオード３５４から浮遊拡散層３６９へ電荷を転送するものである。選択トランジスタ３５３は、走査回路２２０からの転送信号ＴＲＧ１に従ってフォトダイオード３５５から浮遊拡散層３６９へ電荷を転送するものである。
選択トランジスタ３５６は、走査回路２２０からの転送信号ＴＲＧ２に従ってフォトダイオード３５８から浮遊拡散層３６９へ電荷を転送するものである。選択トランジスタ３５７は、走査回路２２０からの転送信号ＴＲＧ３に従ってフォトダイオード３５９から浮遊拡散層３６９へ電荷を転送するものである。
また、選択トランジスタ３６０は、走査回路２２０からの転送信号ＴＲＧ４に従ってフォトダイオード３６２から浮遊拡散層３６９へ電荷を転送するものである。選択トランジスタ３６１は、走査回路２２０からの転送信号ＴＲＧ５に従ってフォトダイオード３６３から浮遊拡散層３６９へ電荷を転送するものである。
選択トランジスタ３６４は、走査回路２２０からの転送信号ＴＲＧ６に従ってフォトダイオード３６６から浮遊拡散層３６９へ電荷を転送するものである。選択トランジスタ３６５は、走査回路２２０からの転送信号ＴＲＧ７に従ってフォトダイオード３６７から浮遊拡散層３６９へ電荷を転送するものである。
浮遊拡散層３６９は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。リセットトランジスタ３６８は、走査回路２２０からのリセット信号ＲＳＴに従って浮遊拡散層３６９から電荷を引き抜いて、電荷量を初期化するものである。増幅トランジスタ３７０は、浮遊拡散層３６９の電圧を増幅するものである。選択トランジスタ３７１は、走査回路２２０からの選択信号ＳＥＬに従って、増幅された電圧の信号を有効画素信号として垂直信号線を介して選択部３１０等へ出力するものである。
８個の有効画素３５１は、１つの浮遊拡散層３６９を共有しており、このような画素はＦＤ（Floating Diffusion）共有型の画素と呼ばれる。なお、ＦＤを共有する画素数は、８個に限定されない。また、ＦＤを共有しない画素を有効画素３５１として配置することもできる。
［ＡＤ変換部の構成例］
図８は、本技術の第１の実施の形態におけるＡＤ変換部２３０の一構成例を示すブロック図である。このＡＤ変換部２３０は、選択部３１０のそれぞれについて、マルチプレクサ２３１およびＡＤＣ２４０を備える。選択部３１０の個数がＮ個であるため、マルチプレクサ２３１およびＡＤＣ２４０は、それぞれＮ個ずつ配置される。
マルチプレクサ２３１には、選択部３１０からの有効画素信号ＳＩＧ０乃至ＳＩＧ７と、遮光エリア３２０からの補正信号ＤＫとからなる９個の信号が入力される。そして、マルチプレクサ２３１は、タイミング制御部２６０の制御に従って、それらの９個の信号を逐次選択し、アナログ信号ＡＩＮとしてＡＤＣ２４０に入力する。なお、マルチプレクサ２３１は、特許請求の範囲に記載の選択回路の一例である。
ＡＤＣ２４０は、アナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換し、信号処理部２５０に出力するものである。
［ＡＤＣの構成例］
図９は、本技術の第１の実施の形態におけるＡＤＣ２４０の一構成例を示すブロック図である。このＡＤＣ２４０は、サンプル・ホールド回路２４１、ＤＡＣ（Digital to Analog Converter）２４２、コンパレータ２４３、ＳＡＲ（Successive Approximation Register）ロジック回路２４４およびレジスタ２４５を備える。
サンプル・ホールド回路２４１は、アナログ信号ＡＩＮをサンプリングして保持するものである。このサンプル・ホールド回路２４１は、保持した信号の電圧を入力電圧ＶＩＮとしてコンパレータ２４３の非反転入力端子（＋）に入力する。
ＤＡＣ２４２は、レジスタ２４５からのデジタル信号に対するＤＡ（Digital to Analog）変換により、ＤＡＣ出力電圧ＶＤＡＣを生成するものである。ＤＡＣ２４２は、ＤＡＣ出力電圧ＶＤＡＣをコンパレータ２４３の反転入力端子（－）に入力する。
コンパレータ２４３は、入力電圧ＶＩＮと、ＤＡＣ出力電圧ＶＤＡＣとを比較するものである。このコンパレータ２４３は、比較結果をＣＯＭＰとしてＳＡＲロジック回路２４４に供給する。
ＳＡＲロジック回路２４４は、逐次比較された比較結果ＣＯＭＰに基づいて、入力電圧ＶＩＮと、ＤＡＣ出力電圧ＶＤＡＣとが近似するようにレジスタ２４５の保持値を更新するものである。レジスタ２４５は、Ｍ（Ｍは整数）ビットのデータを保持するものである。
初期状態においてレジスタ２４５は、例えば、中間スケールに設定され、ＤＡＣ出力電圧ＶＤＡＣは、所定の参照電圧をＶＲＥＦとして、ＶＲＥＦ／２に設定される。そして、コンパレータ２４３は、最初に入力電圧ＶＩＮと、ＶＲＥＦ／２のＤＡＣ出力電圧ＶＤＡＣとを比較する。入力電圧ＶＩＮがＤＡＣ出力電圧ＶＤＡＣより大きい場合、コンパレータ２４３は、例えば、ハイレベルの比較結果ＣＯＭＰを出力し、ＳＡＲロジック回路２４４は、レジスタ２４５のＭＳＢ（most significant bit）を「１」にする。そして、ＤＡＣ出力電圧ＶＤＡＣは、ＶＲＥＦ／４の分、上昇する。
一方、入力電圧ＶＩＮがＤＡＣ出力電圧ＶＤＡＣ以下の場合、コンパレータ２４３は、ローレベルの比較結果ＣＯＭＰを出力し、ＳＡＲロジック回路２４４は、レジスタ２４５のＭＳＢを「０」にする。そして、ＤＡＣ出力電圧ＶＤＡＣは、ＶＲＥＦ／４の分、降下する。
コンパレータ２４３は、次の比較を行い、ＳＡＲロジック回路２４４は、次の比較結果ＣＯＭＰに基づいてＭＳＢの次の桁を更新する。以下、同様の手順が、ＬＳＢ(Least Significant Bit/Byte)まで継続される。そして、レジスタ２４５は、保持したデジタル信号をＤＯＵＴとして信号処理部２５０に出力する。これにより、アナログ信号ＡＩＮ（有効画素信号または補正信号）が、デジタル信号ＤＯＵＴにＡＤ変換される。以下、有効画素信号をＡＤ変換したデジタル信号を「有効画素データ」と称し、補正信号をＡＤ変換したデジタル信号を「補正データ」と称する。
このように、ＭＳＢから順に比較を行うＡＤＣ２４０は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）と呼ばれる。一方、のこぎり状のランプ信号とアナログ信号ＡＩＮとを比較して比較結果が反転するまでの時間を計時するＡＤＣは、傾斜型ＡＤＣと呼ばれる。この傾斜型ＡＤＣのＡＤ変換速度は、ＳＡＲＡＤＣよりも遅く、固体撮像素子においては、よく用いられる。そして、傾斜型ＡＤＣを用いる固体撮像素子では、有効画素信号と補正信号とのそれぞれについて傾斜型ＡＤＣが配置され、有効画素信号と補正信号とが並列にＡＤ変換される。
これに対して、固体撮像素子２００では、有効画素信号と補正信号とを逐次選択してＡＤ変換するため、並列にＡＤ変換する場合と比較して、単位時間当たりのＡＤ変換回数が多くなる。このため、仮に傾斜型ＡＤＣを固体撮像素子２００に適用すると、ＡＤ変換に要する時間が長くなり、許容時間内に完了しないおそれがある。
そこで、固体撮像素子２００では、傾斜型ＡＤＣよりも変換速度の速いＳＡＲＡＤＣを用いて、変換回数の増大の影響を抑制している。なお、固体撮像素子２００は、変換速度が高速なＡＤＣであれば、ＳＡＲＡＤＣ以外のＡＤＣを用いることもできる。例えば、デルタシグマ型ＡＤＣ、サイクリック型ＡＤＣや、パイプライン型ＡＤＣをＳＡＲＡＤＣの代わりに用いることもできる。
［マルチプレクサの構成例］
図１０は、本技術の第１の実施の形態におけるマルチプレクサ２３１の回路図の一例である。このマルチプレクサ２３１は、９個のスイッチ２３２を備える。これらのうち８個の一端には、有効画素信号ＳＩＧ０乃至ＳＩＧ７が入力される。また、残りの１個のスイッチ２３２の一端には、補正信号ＤＫが入力される。そして、スイッチ２３２のそれぞれの他端は、マルチプレクサ２３１の出力端子に共通に接続される。スイッチ２３２は、タイミング制御部２６０の制御に従って、対応するアナログ信号をマルチプレクサ２３１の出力端子に出力する。なお、９入力１出力のマルチプレクサを配置しているが、この構成に限定されず、５入力１出力や１１入力１出力などのマルチプレクサを配置することもできる。５入力１出力のマルチプレクサを用いる場合には、例えば、有効画素信号ＳＩＧ０乃至ＳＩＧ３と補正信号ＤＫとが入力される。また、１１入力１出力のマルチプレクサを用いる場合には、例えば、有効画素信号ＳＩＧ０乃至ＳＩＧ９と補正信号ＤＫとが入力される。
［信号処理部の構成例］
図１１は、本技術の第１の実施の形態における信号処理部２５０の一構成例を示すブロック図である。この信号処理部２５０は、ＣＤＳ（Correlated Double Sampling）処理部２５１、補正部２５２および後段処理部２５３を備える。
ＣＤＳ処理部２５１は、ＡＤ変換部２３０および２７０のそれぞれからのデジタル信号ＤＯＵＴ（有効画素データまたは補正データ）に対してＣＤＳ処理を行うものである。ＣＤＳ処理部２５１は、ＣＤＳ処理後の信号を補正部２５２に供給する。
補正部２５２は、補正データに基づいて有効画素データを補正するものである。選択部３１０および３９０のそれぞれは、８個の有効画素信号と１個の補正信号を出力する。選択部３１０および３９０は、Ｎ個ずつ配置されるため、同時に駆動される有効画素信号の総数は１６×Ｎ個であり、補正信号の総数は２×Ｎ個である。これらが順にＡＤ変換され、ＣＤＳ処理が実行されて１６×Ｎ個の有効画素データと、２×Ｎ個の補正データとが補正部２５２に入力される。補正部２５２は、例えば、２×Ｎ個の補正データの統計量（平均値や中央値など）を求めて補正値とし、有効画素データのそれぞれから補正値を減算する。これにより、ストリーキングや電圧変動によるノイズを抑制することができる。
前述したように遮光画素３３１は、垂直方向において有効画素３５１の上下に配置されているため、特に、垂直方向のストリーキングが抑制される。なお、水平方向において有効画素３５１の左右に遮光画素３３１をさらに配置し、補正部２５２が水平方向においても補正を行ってもよい。これにより、水平方向のストリーキングも抑制することができる。また、遮光画素３３１を水平方向において有効画素３５１の左右にのみ配置し、補正部２５２が水平方向の補正のみを行ってもよい。
後段処理部２５３は、各種の後段処理を必要に応じて実行するものである。例えば、画像データのコントラストを求め、そのコントラストに基づいて焦点を検出するコントラストＡＦ（Auto Focus）処理が必要に応じて実行される。この後段処理部２５３は、処理後の有効画素データを画像処理部１２０に供給する。このようにコントラストから焦点を検出する方式は、コントラストＡＦ方式と呼ばれる。
図１２は、本技術の第１の実施の形態における信号の選択順序の一例を示す図である。固体撮像素子２００には、Ｎ個のＡＤＣ２４０が配置されるが、これらのＡＤＣ２４０は、隣接する９個のＡＤＣ２４０からなる複数のグループに分割される。総数がＮ個であるため、グループの個数はＮ／９個となる。マルチプレクサ２３１は、ＡＤＣ２４０ごとに配置されるため、マルチプレクサ２３１も同様にＮ／９個のグループに分割される。
タイミング制御部２６０は、それぞれのグループ内において、９個のマルチプレクサ２３１を所定順序で逐次選択して補正信号ＤＫを出力させ、残りに有効画素信号ＳＩＧを出力させる。例えば、９ｋ（ｋは整数）回目のＡＤ変換においてタイミング制御部２６０は、グループ内の０番目のマルチプレクサ２３１を選択して０番目のＡＤＣ２４０に補正信号ＤＫを出力させる。一方、タイミング制御部２６０は、他のマルチプレクサ２３１を制御して、有効画素信号ＳＩＧ０を対応するＡＤＣ２４０を出力させる。
９ｋ＋１回目のＡＤ変換においてタイミング制御部２６０は、グループ内の１番目のＡＤＣ２４０へ補正信号ＤＫを出力させ、残りのＡＤＣ２４０へ有効画素信号ＳＩＧ０またはＳＩＧ１を出力させる。９ｋ＋２回目のＡＤ変換においてタイミング制御部２６０は、グループ内の２番目のＡＤＣ２４０へ補正信号ＤＫを出力させ、残りのＡＤＣ２４０へ有効画素信号ＳＩＧ１またはＳＩＧ２を出力させる。
以下、同様に補正信号ＤＫを変換するＡＤＣ２４０を１つずつシフトし、９ｋ＋８回目においてタイミング制御部２６０は、グループ内の８番目のＡＤＣ２４０へ補正信号ＤＫを出力させ、残りのＡＤＣ２４０へ有効画素信号ＳＩＧ７を出力させる。
このように、補正信号ＤＫの出力先のＡＤＣ２４０を１つずつシフトすることにより、信号処理部２５０は、ＡＤ変換のたびに補正データを途切れることなく取得することができる。これにより、補正の精度を向上させることができる。
なお、タイミング制御部２６０は、補正信号ＤＫを出力するマルチプレクサ２３１を所定順序で逐次選択しているが、図１３に例示するようにランダムに選択することもできる。この場合にタイミング制御部２６０は、９ｋ回目のＡＤ変換において、９個のマルチプレクサ２３１のいずれかを示す乱数を生成し、その乱数に係るマルチプレクサ２３１を選択して補正信号ＤＫを出力させる。９ｋ＋１回目のＡＤ変換において、タイミング制御部２６０は、選択済みのものを除く８個のマルチプレクサ２３１のいずれかを示す乱数を生成し、その乱数に係るマルチプレクサ２３１を選択して補正信号ＤＫを出力させる。９ｋ＋２回目のＡＤ変換において、タイミング制御部２６０は、選択済みのものを除く７個のマルチプレクサ２３１のいずれかを示す乱数を生成し、その乱数に係るマルチプレクサ２３１を選択して補正信号ＤＫを出力させる。以下同様の手順を繰り返し、９ｋ＋８回目において、タイミング制御部２６０は、９ｋ回目から９ｋ＋７回目までに選択しなかったマルチプレクサ２３１に補正信号ＤＫを出力させる。また、タイミング制御部２６０は、図１４に例示するように、高輝度信号が含まれないタイミングで定期的にさらに補正信号ＤＫを出力させてもよい。この場合には、１０ｋ回目においてタイミング制御部２６０は、全てのマルチプレクサ２３１に補正信号ＤＫを出力させる。そして、１０ｋ＋１乃至１０ｋ＋９回目において、補正信号ＤＫの出力先のＡＤＣ２４０を１つずつシフトさせる。１０ｋ回目においては、ストリーキング成分が混入することがないので、このタイミングの補正信号ＤＫを用いることによって、純粋のストリーキング量観測をより安定化させることができる。また、１０ｋ＋１乃至１０ｋ＋９回目においては、補正信号ＤＫおよび有効画素信号を用いることにより、高輝度信号からの影響を受けて発生するストリーキングの量を観測することができる。
図１５は、本技術の第１の実施の形態におけるリセットレベルのＡＤ変換動作の一例を示すタイミングチャートである。走査回路２２０は、有効画素エリア３４０ごとに、１６個の有効画素３５１と２個の遮光画素３３１とにリセット信号ＲＳＴを供給する。これらのうち８個の画素からの有効画素信号と１個の補正信号とが上側の選択部３１０に出力され、残りは下側に出力される。このリセット時の有効画素信号および遮光画素信号のレベルは、「リセットレベル」と呼ばれる。同図において、実線は、ＤＡＣ出力電圧ＶＤＡＣを示し、粗い点線は、有効画素信号ＳＩＧ０などの１回目のリセットレベルを示す。一点鎖線は、有効画素信号ＳＩＧ２などの２回目のリセットレベルを示す。細かい点線は、補正信号ＤＫなどの９回目のリセットレベルを示す。
リセットレベルが静定するまでの一定時間が経過したときのタイミングＴ１から、その後のタイミングＴ２までの間において、タイミング制御部２６０は、上側のＡＤ変換部２３０を制御して９個のリセットレベルを逐次選択してＡＤ変換させる。それぞれのＡＤ変換に要する時間を例えば、５７ナノ秒（ｎｓ）とすると、９回分のＡＤ変換が完了するまでに９×５７ナノ秒（ｎｓ）を要する。一方、下側のＡＤ変換部２７０も並列に動作してＡＤ変換を９回に亘って行う。
タイミングＴ１においてＤＡＣ出力電圧ＶＤＡＣは、初期値に設定される。タイミングＴ１からＴ１１までの期間において、ＡＤＣ２４０は、ＤＡＣ出力電圧ＶＤＡＣとリセットレベルとの比較結果に基づいてＭＳＢを更新する。点線のリセットレベルが実線のＤＡＣ出力電圧ＶＤＡＣより高いため、ＤＡＣ出力電圧ＶＤＡＣは、ＶＲＥＦ／４の分、上昇する。タイミングＴ１１からＴ１２までの期間において、ＡＤＣ２４０は、ＤＡＣ出力電圧ＶＤＡＣとリセットレベルとの比較結果に基づいてＭＳＢの次の桁を更新する。リセットレベルがＤＡＣ出力電圧ＶＤＡＣより高いため、ＤＡＣ出力電圧ＶＤＡＣは、ＶＲＥＦ／８の分、上昇する。以下、同様の手順により、逐次比較が行われる。
図１６は、本技術の第１の実施の形態における信号レベルのＡＤ変換動作の一例を示すタイミングチャートである。走査回路２２０は、リセットの後に、転送信号ＴＲＧにより電荷をフォトダイオード３５４等から転送させる。この転送後の有効画素信号および遮光画素信号のレベルは、「信号レベル」と呼ばれる。
信号レベルが静定するまでの一定時間が経過したときのタイミングＴ３から、その後のタイミングＴ４までの間において、タイミング制御部２６０は、上側のＡＤ変換部２３０を制御して９個の信号レベルを逐次選択してＡＤ変換させる。信号レベルをＡＤ変換する際のビット深度には、リセットレベルよりも大きな値が設定される。このため、信号レベルの１回のＡＤ変換には、例えば、より長い８３ナノ秒（ｎｓ）を要し、９回分のＡＤ変換が完了するまでに９×８３ナノ秒（ｎｓ）を要する。
後段のＣＤＳ処理部２５１は、有効画素信号のリセットレベルと信号レベルとの差分を求め、正味の有効画素データとする。また、ＣＤＳ処理部２５１は、補正信号のリセットレベルと信号レベルとの差分を求め、正味の補正データとする。
図１７は、本技術の第１の実施の形態における固体撮像素子２００の全体図の一例である。有効画素３５１は、電源線２１１からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する。また、遮光画素３３１は、その電源線２１１に生じるノイズ成分を含む補正信号を生成する。
マルチプレクサ２３１は、有効画素信号（ＳＩＧ１など）と補正信号ＤＫとを逐次選択してＡＤＣ２４０に出力する。ＡＤＣ２４０は、有効画素信号をＡＤ変換して有効画素データとして信号処理部２５０に出力し、補正信号をＡＤ変換して補正データとして出力する。信号処理部２５０は、補正データに基づいて有効画素データを補正する。
［固体撮像素子の動作例］
図１８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
固体撮像素子２００は、変数ｍを「０」に初期化し（ステップＳ９０１）、ｍが「８」であるか否かを判断する（ステップＳ９０２）。ｍが「８」でない場合に（ステップＳ９０２：Ｎｏ）、固体撮像素子２００は、有効画素信号ＳＩＧｍのリセットレベルをＡＤ変換し（ステップＳ９０３）、ｍをインクリメントする（ステップＳ９０４）。ステップＳ９０４の後に固体撮像素子２００は、ステップＳ９０２以降を繰り返す。
ｍが「８」である場合に（ステップＳ９０２：Ｙｅｓ）、固体撮像素子２００は、補正信号ＤＫのリセットレベルをＡＤ変換する（ステップＳ９０５）。そして、固体撮像素子２００は、有効画素信号ＳＩＧ０乃至ＳＩＧ７と補正信号ＤＫとのそれぞれの信号レベルを順にＡＤ変換する（ステップＳ９０６）。固体撮像素子２００は、ＣＤＳ処理を実行し（ステップＳ９０７）、補正データに基づいて有効画素データの補正処理を行う（ステップＳ９０８）。ステップＳ９０８の後に固体撮像素子２００は、有効画素エリア３４０の一部を読み出すための動作を終了する。ステップＳ９０１乃至Ｓ９０８を一定回数繰り返すことにより、１枚の画像データが読み出される。
このように、本技術の第１の実施の形態によれば、ＡＤ変換部２３０が有効画素信号と補正信号とを逐次選択してＡＤ変換するため、有効画素信号と補正信号とを並列にＡＤ変換する場合と比較してＡＤＣの個数を削減することができる。
［第１の変形例］
上述の第１の実施の形態では、ベイヤー配列により有効画素を画素アレイ部に２１０に配列していたが、ベイヤー配列では同色の画素が隣り合っていないため、同色の複数の有効画素データを画素加算する際に画質が低下するおそれがある。この第１の実施の形態の第１の変形例の画素アレイ部２１０は、同色の複数の有効画素を隣接して配置した点において第１の実施の形態と異なる。
図１９は、本技術の第１の実施の形態の第１の変形例における画素アレイ部２１０の平面図の一例である。同図に例示するように、第１の実施の形態の第１の変形例では、同色の４個の有効画素が隣接して配置される。例えば、Ｇの有効画素３５１が有効画素ブロック３５０の左上に配置され、その右側にＧの有効画素３７２が配置される。また、有効画素３５１の下方にＧの有効画素３７３が配置され、その右側にＧの有効画素３７４が配置される。有効画素ブロック３５０において残りには、Ｒ画素が４つ配置される。その右側の有効画素ブロック３５０には、４個のＢ画素と４個のＧ画素とが配置される。
信号処理部２５０は、画素加算モードなどにおいて、隣接する同色の４個の有効画素データを画素加算する。
また、走査回路２２０は、ダイナミックレンジを拡大するモードにおいて、隣接する同色の４個の画素のうち半分の露光時間を、残りの露光時間と異なる値に設定する。例えば、走査回路２２０は、有効画素３５１と、その右下の有効画素３７４とを露光時間ＴＳに亘って露光させる。次に、走査回路２２０は、有効画素３７２と、その左下の有効画素３７３とを、露光時間ＴＳより長い露光時間ＴＬに亘って露光させる。そして、走査回路２２０は、露光時間ＴＳで露光した有効画素データと、露光時間ＴＬで露光した有効画素データとをアルファ合成などにより合成する。これにより、ダイナミックレンジを拡大することができる。
このように、本技術の第１の実施の形態では、同色の複数の有効画素を隣接して配置したため、隣接する画素の色が異なるベイヤー配列の場合と比較して、画素加算した画像データの画質を向上させることができる。
［第２の変形例］
上述の第１の実施の形態では、コントラストＡＦ方式を用いて焦点を検出していたが、コントラストＡＦは、位相差ＡＦ方式と比較して、ＡＦ速度が遅くなってしまう。この第１の実施の形態の第２の変形例の固体撮像素子２００は、位相差ＡＦ方式を用いて焦点を検出する点において第１の実施の形態と異なる。
図２０は、本技術の第１の実施の形態の第２の変形例における画素アレイ部２１０の平面図の一例である。この第１の実施の形態の第２の変形例の画素アレイ部２１０には、長方形の有効画素が配列される。遮光エリア３２０や３８０においても長方形の遮光画素が配列される。
また、画素アレイ部２１０においては、同色の一対の有効画素が、水平方向に隣接して配列される。例えば、Ｇの有効画素３５１の右側にＧの有効画素３７２が配置される。その有効画素３７２の右側に一対のＢ画素が配列される。有効画素３５１および３７２の下方には一対のＲ画素が配置され、それらの右側には２つのＧ画素が配置される。
そして、隣接する同色の一対の有効画素には、同一のマイクロレンズが設けられる。図１９における一点鎖線は、マイクロレンズの位置を表す。これらの一対の有効画素の一方には、瞳分割された２つの像の一方の入射光が入力され、一対の有効画素の他方には、瞳分割された２つの像の他方の入射光が入力される。信号処理部２５０は、有効画素データから２つの像の位相差を求め、その位相差から焦点を検出する位相差ＡＦ処理を実行する。
このように、本技術の第１の実施の形態の第２の変形例では、位相差ＡＦ方式を用いるため、コントラストＡＦ方式を用いる場合と比較して、高速に焦点を検出することができる。
［第３の変形例］
上述の第１の実施の形態では、画素アレイ部２１０に同じサイズの画素を配列していた。この構成では、全画素の感度が同一となり、ダイナミックレンジを向上させるには、露光時間を変えて複数回に亘って画像データを撮像しなければならなくなる。この第１の実施の形態の第３の変形例の固体撮像素子２００は、感度の異なる複数の画素を画素アレイ部２１０に配置した点において第１の実施の形態と異なる。
図２１は、本技術の第１の実施の形態の第３の変形例における画素アレイ部２１０の平面図の一例である。この第１の実施の形態の第３の変形例の画素アレイ部２１０には、受光面積の異なる有効画素３７５と有効画素３７６とが配列される。有効画素３７５の形状は、例えば、ひし形であり、有効画素３７６の形状は、例えば、８角形である。有効画素３７６を配列すると、ひし形の隙間が生じるため、この隙間に有効画素３７５が配置される。ひし形の有効画素３７５のみに注目すると、これらの画素はベイヤー配列で配置される。また、８角形の有効画素３７６のみを注目すると、これらの画素もベイヤー配列で配置される。遮光エリア３２０や３８０においても同様に、ひし形の遮光画素と８角形の遮光画素とが配列される。
受光面積が異なるため、有効画素３７５と有効画素３７６とのそれぞれの感度は異なる。このため、走査回路２２０が同一の露光時間で有効画素３７５および有効画素３７６を露光し、信号処理部２５０が、それらの有効画素データを同色同士で合成することにより、ダイナミックレンジを拡大することができる。これにより、露光時間を変えて複数回に亘って撮像する必要がなくなる。
このように、本技術の第１の実施の形態の第３の変形例によれば、受光面積の異なる有効画素３７５と有効画素３７６とを配列したため、それらの有効画素データを合成することによりダイナミックレンジを拡大することができる。
［第４の変形例］
上述の第１の実施の形態では、３２×８個の有効画素３５１を配列した有効画素エリア３４０の列ごとに、２つのＡＤＣを配置していたが、画素数が増大するほど、ＡＤＣの個数が増大してしまう。この第１の実施の形態の第４の変形例の固体撮像素子２００は、ＡＤＣを半分に削減した点において第１の実施の形態と異なる。
図２２は、本技術の第１の実施の形態の第４の変形例における画素チップ２０１の平面図の一例である。この第１の実施の形態の第４の変形例の画素チップ２０１は、遮光エリア３８０および選択部３９０が配置されない点において第１の実施の形態と異なる。
図２３は、本技術の第１の実施の形態の第４の変形例におけるロジックチップ２０２の一構成例を示すブロック図である。この第１の実施の形態の第４の変形例のロジックチップ２０２は、ＡＤ変換部２７０が配置されない点において第１の実施の形態と異なる。ＡＤ変換部２７０の削減により、ＡＤＣの個数が半分になるものの、有効画素エリア３４０ごとに、走査回路２２０が同時に読み出すことのできる有効画素信号の個数は、１６個から８個に半減する。
このように、本技術の第１の実施の形態の第４の変形例によれば、ＡＤＣの個数を半分に削減したため、ロジックチップ２０２の実装面積を小さくすることができる。
＜第２の実施の形態＞
上述の第１の実施の形態では、遮光画素を配置して、その遮光画素からの補正データを用いて有効画素データを補正していた。しかし、この構成では、有効画素に加えて、遮光画素も画素チップ２０１に配置する必要があるため、画素チップ２０１のサイズを一定とすると、有効画素のみを配置する場合と比較して有効画素を配置面積が狭くなってしまう。この第２の実施の形態の固体撮像素子２００は、電源線２１１からの電源信号の高周波数成分を通過させるハイパスフィルタを遮光画素の代わりに設け、その高周波数成分を用いて有効画素データを補正する点において第１の実施の形態と異なる。
図２４は、本技術の第２の実施の形態における画素チップ２０１の一構成例を示す平面図である。この第２の実施の形態の画素チップ２０１は、遮光エリア３２０および３８０が配置されず、電源揺れ検出部２８０がさらに配置される点において第１の実施の形態と異なる。電源揺れ検出部２８０は、電源の揺れとして、電源信号の高周波数成分を検出するものである。
図２５は、本技術の第２の実施の形態における電源揺れ検出部２８０の一構成例を示すブロック図である。この電源揺れ検出部２８０は、ハイパスフィルタ２８１およびアンプ２８２を備える。
ハイパスフィルタ２８１は、電源線２１１からの電源信号のうち、所定周波数より高い高周波数成分を通過させるものである。このハイパスフィルタ２８１は、その高周波数成分を補正信号としてアンプ２８２に供給する。アンプ２８２は、補正信号を増幅して、選択部３１０や３９０に供給するものである。
このように、本技術の第２の実施の形態では、電源信号の高周波数成分を通過させるハイパスフィルタを遮光画素の代わりに設け、信号処理部２５０がその高周波数成分を用いて有効画素データを補正するため、遮光画素を設ける必要がなくなる。これにより、遮光画素を削減した分、有効画素の画素数を多くすることができる。あるいは、有効画素の画素サイズを大きくすることができる。
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２７は、撮像部１２０３１の設置位置の例を示す図である。
図２７では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００を撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、
前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、
前記有効画素信号と前記補正信号とを逐次選択して出力する選択回路と、
前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、
前記補正データに基づいて前記有効画素データを補正する信号処理部と
を具備する固体撮像素子。
（２）前記補正信号生成部は、遮光された遮光画素を含む
前記（１）記載の固体撮像素子。
（３）前記補正信号生成部は、前記電源線からの信号のうち所定周波数より高い高周波数成分を通過させて前記補正信号として出力するハイパスフィルタを含む
前記（１）記載の固体撮像素子。
（４）前記アナログデジタル変換器は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）である
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記選択回路の動作タイミングを制御するタイミング制御部をさらに具備し、
前記選択回路は、所定個数が配列され、
前記タイミング制御部は、前記所定個数の前記選択回路のいずれかに前記補正信号を出力させるとともに残りに前記有効画素信号を出力させる
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記タイミング制御部は、前記所定個数の前記選択回路を所定の順序で逐次選択して前記補正信号を出力させる
前記（５）記載の固体撮像素子。
（７）前記タイミング制御部は、前記所定個数の前記選択回路のいずれかを示す乱数を生成して当該乱数の示す前記選択回路を選択して前記補正信号を出力させる
前記（５）記載の固体撮像素子。
（８）所定数の前記有効画素が、二次元格子状に画素アレイ部に配列され、
前記画素アレイ部は、複数の有効画素エリアに分割され、
前記選択回路は、前記複数の有効画素エリアのいずれかからの前記有効画素信号と前記補正信号とを逐次選択する
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記画素アレイ部において、前記有効画素は、ベイヤー配列により配列される
前記（７）記載の固体撮像素子。
（１０）前記画素アレイ部において隣接する複数の有効画素のそれぞれは、同一の色の光を光電変換して前記有効画素信号を生成する
前記（７）記載の固体撮像素子。
（１１）前記画素アレイ部において隣接する一対の前記有効画素は、一対の像の位相差を検出するための画素である
前記（７）記載の固体撮像素子。
（１２）前記画素アレイ部には、互いに受光面積の異なる複数の有効画素が配列される
前記（７）記載の固体撮像素子。
（１３）電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、
前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、
前記有効画素信号と前記補正信号とを逐次選択して出力する選択回路と、
前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、
前記補正データに基づいて前記有効画素データを補正する信号処理部と、
前記補正された有効画素データからなる画像データに対して所定の画像処理を実行する画像処理部と
を具備する撮像装置。
（１４）電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素信号生成手順と、
前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成手順と、
前記有効画素信号と前記補正信号とを逐次選択して出力する選択手順と、
前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換手順と、
前記補正データに基づいて前記有効画素データを補正する信号処理手順と
を具備する固体撮像素子の制御方法。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 画像処理部
１３０ 撮像制御部
１４０ 記録部
２００ 固体撮像素子
２０１ 画素チップ
２０２ ロジックチップ
２１０ 画素アレイ部
２２０ 走査回路
２３０、２７０ ＡＤ変換部
２３１、３１１、３９１ マルチプレクサ
２３２ スイッチ
２４０ ＡＤＣ
２４１ サンプル・ホールド回路
２４２ ＤＡＣ
２４３ コンパレータ
２４４ ＳＡＲロジック回路
２４５ レジスタ
２５０ 信号処理部
２５１ ＣＤＳ処理部
２５２ 補正部
２５３ 後段処理部
２６０ タイミング制御部
２８０ 電源揺れ検出部
２８１ ハイパスフィルタ
２８２ アンプ
３１０、３９０ 選択部
３２０、３８０ 遮光エリア
３３０ 遮光画素ブロック
３３１ 遮光画素
３４０ 有効画素エリア
３５０ 有効画素ブロック
３５１、３７２、３７３、３７４、３７５、３７６ 有効画素
３５２、３５３、３５６、３５７、３６０、３６１、３６４、３６５ 選択トランジスタ
３５４、３５５、３５８、３５９、３６２、３６３、３６６、３６７ フォトダイオード
３６８ リセットトランジスタ
３６９ 浮遊拡散層
３７０ 増幅トランジスタ
３７１ 選択トランジスタ
１２０３１ 撮像部

Claims (14)

  1. 電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、
    前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、
    前記有効画素信号と前記補正信号とを逐次選択して出力する選択回路と、
    前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、
    前記補正データに基づいて前記有効画素データを補正する信号処理部と
    を具備し、
    前記補正信号生成部は、前記電源線からの信号のうち所定周波数より高い高周波数成分を通過させて前記補正信号として出力するハイパスフィルタを含む
    固体撮像素子。
  2. 前記補正信号生成部は、遮光された遮光画素を含む
    請求項１記載の固体撮像素子。
  3. 前記アナログデジタル変換器は、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）である
    請求項１記載の固体撮像素子。
  4. 電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、
    前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、
    前記有効画素信号と前記補正信号とを逐次選択して出力する選択回路と、
    前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、
    前記補正データに基づいて前記有効画素データを補正する信号処理部と
    を具備し、
    前記選択回路の動作タイミングを制御するタイミング制御部をさらに具備し、
    前記選択回路は、所定個数が配列され、
    前記タイミング制御部は、前記所定個数の前記選択回路のいずれかに前記補正信号を出力させるとともに残りに前記有効画素信号を出力させる
    固体撮像素子。
  5. 前記タイミング制御部は、前記所定個数の前記選択回路を所定の順序で逐次選択して前記補正信号を出力させる
    請求項４記載の固体撮像素子。
  6. 前記タイミング制御部は、前記所定個数の前記選択回路のいずれかを示す乱数を生成して当該乱数の示す前記選択回路を選択して前記補正信号を出力させる
    請求項４記載の固体撮像素子。
  7. 所定数の前記有効画素が、二次元格子状に画素アレイ部に配列され、
    前記画素アレイ部は、複数の有効画素エリアに分割され、
    前記選択回路は、前記複数の有効画素エリアのいずれかからの前記有効画素信号と前記補正信号とを逐次選択する
    請求項４記載の固体撮像素子。
  8. 前記画素アレイ部において、前記有効画素は、ベイヤー配列により配列される
    請求項７記載の固体撮像素子。
  9. 前記画素アレイ部において隣接する複数の有効画素のそれぞれは、同一の色の光を光電変換して前記有効画素信号を生成する
    請求項７記載の固体撮像素子。
  10. 前記画素アレイ部において隣接する一対の前記有効画素は、一対の像の位相差を検出するための画素である
    請求項７記載の固体撮像素子。
  11. 前記画素アレイ部は、互いに受光面積の異なる複数の有効画素が配列される
    請求項７記載の固体撮像素子。
  12. 電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、
    前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、
    前記有効画素信号と前記補正信号とを逐次選択して出力する選択回路と、
    前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、
    前記補正データに基づいて前記有効画素データを補正する信号処理部と、
    前記補正された有効画素データからなる画像データに対して所定の画像処理を実行する画像処理部と
    を具備し、
    前記補正信号生成部は、前記電源線からの信号のうち所定周波数より高い高周波数成分を通過させて前記補正信号として出力するハイパスフィルタを含む
    撮像装置。
  13. 電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素と、
    前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成部と、
    前記有効画素信号と前記補正信号とを逐次選択して出力する選択回路と、
    前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換器と、
    前記補正データに基づいて前記有効画素データを補正する信号処理部と、
    前記補正された有効画素データからなる画像データに対して所定の画像処理を実行する画像処理部とを具備し、
    前記選択回路の動作タイミングを制御するタイミング制御部をさらに具備し、
    前記選択回路は、所定個数が配列され、
    前記タイミング制御部は、前記所定個数の前記選択回路のいずれかに前記補正信号を出力させるとともに残りに前記有効画素信号を出力させる
    撮像装置。
  14. 電源線からの電源を用いて受光量に応じたアナログ信号を有効画素信号として生成する有効画素信号生成手順と、
    前記電源線に生じるノイズ成分を含むアナログ信号を補正信号として生成する補正信号生成手順と、
    前記有効画素信号と前記補正信号とを逐次選択して出力する選択手順と、
    前記出力された有効画素信号をデジタル信号に変換して有効画素データとして出力する処理と前記出力された補正信号をデジタル信号に変換して補正データとして出力する処理とを行うアナログデジタル変換手順と、
    前記補正データに基づいて前記有効画素データを補正する信号処理手順と
    を具備し、
    前記補正信号生成手順において、ハイパスフィルタにより、前記電源線からの信号のうち所定周波数より高い高周波数成分を通過させて前記補正信号として出力する手順を含む
    固体撮像素子の制御方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110784212B (zh) * 2019-11-18 2020-06-30 华南理工大学 一种锁相环的频率锁定方法及电路
CN112584016B (zh) * 2020-12-03 2022-07-19 北京灵汐科技有限公司 红外仿生视觉传感器
US11632122B2 (en) 2021-01-07 2023-04-18 AyDeeKay LLC Stable low-power analog-to-digital converter (ADC) reference voltage
US11463640B1 (en) * 2021-06-04 2022-10-04 Omnivision Technologies, Inc. Bitline control supporting binning mode phase detection autofocus photodiodes
WO2023132232A1 (ja) * 2022-01-05 2023-07-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、及び電子機器
CN115567789B (zh) * 2022-08-31 2023-12-12 成都微光集电科技有限公司 一种图像信号的处理方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239383A (ja) 2008-03-26 2009-10-15 Olympus Corp 固体撮像装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4385060B2 (ja) 2007-05-16 2009-12-16 シャープ株式会社 固体撮像装置および電子情報機器
JP6150457B2 (ja) 2011-05-12 2017-06-21 キヤノン株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像システム
JP2019161442A (ja) * 2018-03-13 2019-09-19 株式会社東芝 Ｔｄｃ回路及びｐｌｌ回路
JP2020053827A (ja) * 2018-09-27 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239383A (ja) 2008-03-26 2009-10-15 Olympus Corp 固体撮像装置

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